CN103400858B - 绝缘体上三维半导体器件及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 278
- 239000012212 insulator Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000000463 material Substances 0.000 claims abstract description 55
- 229910001404 rare earth metal oxide Inorganic materials 0.000 claims abstract description 55
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 claims abstract description 51
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 claims abstract description 51
- 238000009413 insulation Methods 0.000 claims abstract description 48
- 239000013078 crystal Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 229910021419 crystalline silicon Inorganic materials 0.000 claims description 16
- 238000000407 epitaxy Methods 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 10
- 230000008569 process Effects 0.000 abstract description 8
- 230000008901 benefit Effects 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 238000005516 engineering process Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 239000010409 thin film Substances 0.000 description 12
- 238000013461 design Methods 0.000 description 8
- 239000010408 film Substances 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 5
- 239000004411 aluminium Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000007787 solid Substances 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000011031 large-scale manufacturing process Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000006978 adaptation Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052761 rare earth metal Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 238000001149 thermolysis Methods 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052767 actinium Inorganic materials 0.000 description 1
- QQINRWTZWGJFDB-UHFFFAOYSA-N actinium atom Chemical compound [Ac] QQINRWTZWGJFDB-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000001657 homoepitaxy Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 150000002910 rare earth metals Chemical class 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
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Abstract
本发明公开了一种绝缘体上三维半导体器件及其形成方法，该器件包括：衬底；超薄绝缘层，材料为单晶稀土氧化物或单晶氧化铍；具有第一宽度和第一高度的平面超薄半导体结构，平面超薄半导体结构位于超薄绝缘层之上；具有第二宽度和第二高度的绝缘鳍形种子层，绝缘鳍形种子层镶嵌于平面超薄半导体结构之中且与超薄绝缘层上表面相邻接，其中，第二宽度小于第一宽度，第二高度大于或等于第一高度，绝缘鳍形种子层的材料为单晶稀土氧化物或单晶氧化铍；具有第三宽度和第三高度的垂直半导体鳍，垂直半导体鳍位于绝缘鳍形种子层之上，并且第三宽度小于第一宽度；栅介质层；以及栅电极。本发明具有驱动电流大且连续可调、工艺兼容、良率高的优点。
Description
技术领域
本发明属半导体制造技术领域，具体涉及一种绝缘体上三维半导体器件及其形成方法。
背景技术
金属-氧化物-半导体场效应晶体管（MOSFET）已经为集成电路行业服务了四十多年。人们发明了各种各样的巧妙技术使其特征尺寸不断缩小，但是并没有改变它的基本结构。然而，集成电路设计窗口，包括性能、动态功耗、静态功耗和器件容差，已经缩小到不得不需要发明一种新的晶体管结构的地步。
随着栅长的不断缩小，MOSFET的转移特性（Ids-Vgs）发生退化，主要表现在两个方面。一是亚阈值斜率变大和阈值电压降低，也就是说，通过降低栅电极电压Vgs不能使得MOS器件关断得很好。另一方面是，亚阈值斜率和阈值电压均对栅长的变化特别敏感，也就是说，MOS器件的工艺容差变得非常差，该现象被称为短沟道效应。
为了有效地抑制短沟道效应，研究人员提出了一种器件结构，该器件结构使得半导体沟道仅仅存在于非常靠近栅的地方，能够消除远离栅的所有漏电通道。由于此时该半导体沟道足够地薄，其形状看起来像一条鱼的鳍（Fin），因而研究人员形象地称其为FinFET。Fin的结构可以用传统的图形化（pattern）和刻蚀（etch）工艺实现。Fin的材料可以采用廉价的体Si衬底或绝缘体上硅衬底（SOI）来加工，如图1（a）和（b）所示分别给出了体Si和SOI衬底上的FinFET器件基本结构。Fin形成以后，在Fin上依次覆盖栅介质层、栅金属电极，然后利用图形化技术形成图形化了的栅堆叠，紧接着可以形成侧墙、LDD或halo注入、源漏金属硅化物、平坦化隔离介质、互连等工艺步骤，最终形成一个完整的具有功能的FinFET器件。可见，Fin形成以后的工艺步骤均与传统的MOS工艺类似，因此，Fin的制作是FinFET器件的一个关键技术。
FinFET器件可以大幅增强栅对沟道的控制能力，有效地抑制了短沟道效应，使其具有驱动电流大、关态电流小、器件开关比高、成本低、晶体管密度高等优点。根据MOS器件的工作原理，假设其栅长固定，则该晶体管的驱动电流大小正比于器件的有效栅宽。对于具有Triple-gate结构的FinFET器件而言，其有效栅宽为两倍的Fin高度加上Fin的宽度。注意到，Fin的高度通常为其宽度的两倍，甚至更大，因此，FinFET器件的有效栅宽约为两倍的Fin高度。但是，在模拟电路中，常常需要具有不同驱动电流的晶体管，而常规的FinFET器件由于受到制备工艺限制，在同一晶圆上形成具有不同高度的垂直半导体鳍难度较大。现有技术采用不同数目Fin结构单元并联（如Multi-gateFinFET）以形成更大驱动电流晶体管的解决方案，但该方法形成的晶体管的驱动电流仍呈分立形态，而非连续变化形态。
另一方面，人们提出了超薄体绝缘体上硅（Ultra-ThinBodySOI,UTB-SOI）结构MOSFET器件，如图2所示。在该器件中，Si沟道距离栅堆叠非常近，以致没有可观的漏电通道存在，具有非常低的关态电流，同样地基于UTBSOI结构的MOSFET器件也能很好地抑制短沟道效应。由于基于UTBSOI结构的MOS器件，与传统的基于SOI或体硅结构的MOS器件一样，器件的有效栅宽可以随意设计，即晶体管的驱动电流可以呈连续的变化形态，非常有利于模拟集成电路的设计。但是，UTB-SOI衬底需要SOI晶圆的Si薄膜的均匀性在±0.5nm，即小于2个Si原子层，换言之，5nm厚的超薄体Si薄膜具有小于±10%的非均匀性，并且这种均匀性不仅仅要求是存在于单一晶圆，也必须存在于晶圆与晶圆之间。所以，生产UTBSOI晶圆非常昂贵。目前，FinFET器件与UTBSOIMOS器件似乎是跑在两条平行的跑道上的竞争技术，各自沿着自身的技术路线不断发展，尚未很好地结合在一起。
发明内容
本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种具有良率高、器件性能好的绝缘体上三维半导体器件及其形成方法。
为实现上述目的，根据本发明实施例的绝缘体上三维半导体器件，包括：衬底；超薄绝缘层，所述超薄绝缘层位于所述衬底之上，所述超薄绝缘层的材料为单晶稀土氧化物或单晶氧化铍；具有第一宽度和第一高度的平面超薄半导体结构，所述平面超薄半导体结构位于所述超薄绝缘层之上；具有第二宽度和第二高度的绝缘鳍形种子层，所述绝缘鳍形种子层镶嵌于所述平面超薄半导体结构之中且与所述超薄绝缘层上表面相邻接，其中，所述第二宽度小于所述第一宽度，所述第二高度大于或等于所述第一高度，所述绝缘鳍形种子层的材料为单晶稀土氧化物或单晶氧化铍；具有第三宽度和第三高度的垂直半导体鳍，所述垂直半导体鳍位于所述绝缘鳍形种子层之上，并且所述第三宽度小于第一宽度；栅介质层，所述栅介质层包覆所述平面超薄半导体结构的上表面和侧面、所述绝缘鳍形种子层的侧面，以及所述垂直半导体鳍的上表面和侧面；以及栅电极，所述栅电极位于所述栅介质层之上并且包覆所述平面超薄半导体结构、所述绝缘鳍形种子层，以及所述垂直半导体鳍。
在本发明的一个示例中，所述单晶稀土氧化物的材料包括：(Gd1-xErx)2O3、(Gd1-xNdx)2O3、(Er1-xNdx)2O3、(Er1-xLax)2O3、(Pr1-xLax)2O3、(Pr1-xNdx)2O3、(Pr1-xGdx)2O3中的一种或多种的组合，其中x的取值范围为0-1。
在本发明的一个示例中，所述超薄绝缘层的厚度小于100nm。
在本发明的一个示例中，所述平面超薄半导体结构的厚度小于20nm。
在本发明的一个示例中，所述超薄绝缘层和平面超薄半导体结构是通过晶体外延生长形成的。
在本发明的一个示例中，还包括：形成在所述衬底中且紧邻所述超薄绝缘层的背栅。
在本发明的一个示例中，还包括：平面源区，所述平面源区位于所述平面超薄半导体结构的一侧，并且所述平面源区形成在所述平面超薄半导体结构之内；平面漏区，所述平面漏区位于所述平面超薄半导体结构的相对的一侧，并且所述平面源区和所述平面漏区被所述栅介质层和所述栅电极分隔开，并且所述平面漏区形成在所述平面超薄半导体结构之内；垂直鳍形源区，所述垂直鳍形源区位于所述垂直半导体鳍的一侧，并且与所述平面源区相邻接，并且所述垂直鳍形源区形成在垂直半导体鳍之内；以及垂直鳍形漏区，所述垂直鳍形漏区位于所述垂直半导体鳍的相对的一侧，并且与所述平面漏区相邻接，并且所述垂直鳍形漏区形成在垂直半导体鳍之内，并且所述垂直鳍形源区和所述垂直鳍形漏区被栅介质层和栅电极分隔开。
在本发明的一个示例中，所述衬底的材料包括：单晶Si、单晶SiGe、单晶Ge中的一种或及其组合。
在本发明的一个示例中，所述平面超薄半导体结构和垂直半导体鳍的材料包括：Si、Ge、Si1-yGey、Si1-zCz、Ge1-rSnr、III-V族半导体材料或II-VI族半导体材料，其中y、z和r的取值范围为0-1。
在本发明的一个示例中，所述超薄绝缘层、所述平面超薄半导体结构和所述垂直半导体鳍中至少之一具有应变。
为实现上述目的，根据本发明实施例的绝缘体上三维半导体器件的形成方法，包括以下步骤：S1.提供衬底；S2.在所述衬底之上形成超薄绝缘层，所述超薄绝缘层的材料为单晶稀土氧化物或单晶氧化铍；S3.在所述超薄绝缘层之上形成具有第一宽度和第一高度的平面超薄半导体结构，并在所述平面超薄半导体结构中形成具有第二宽度的穿通的外延窗口；S4.在所述外延窗口中形成具有第二宽度和第二高度的绝缘鳍形种子层，所述绝缘鳍形种子层镶嵌于所述平面超薄半导体结构之中且与所述超薄绝缘层上表面相邻接，其中，所述第二宽度小于所述第一宽度，所述第二高度大于或等于所述第一高度，所述绝缘鳍形种子层的材料为单晶稀土氧化物或单晶氧化铍；S5.在所述绝缘鳍形种子层之上形成具有第三宽度和第三高度的垂直半导体鳍，并且所述第三宽度小于第一宽度；S6.形成栅介质层，所述栅介质层包覆所述平面超薄半导体结构的上表面和侧面、所述绝缘鳍形种子层的侧面，以及所述垂直半导体鳍的上表面和侧面；以及S7.形成栅电极，所述栅电极位于所述栅介质层之上并且包覆所述平面超薄半导体结构、所述绝缘鳍形种子层，以及所述垂直半导体鳍。
在本发明的一个示例中，所述单晶稀土氧化物的材料包括：(Gd1-xErx)2O3、(Gd1-xNdx)2O3、(Er1-xNdx)2O3、(Er1-xLax)2O3、(Pr1-xLax)2O3、(Pr1-xNdx)2O3、(Pr1-xGdx)2O3中的一种或多种的组合，其中x的取值范围为0-1。
在本发明的一个示例中，所述超薄绝缘层的厚度小于100nm。
在本发明的一个示例中，所述平面超薄半导体结构的厚度小于20nm。
在本发明的一个示例中，通过晶体外延生长形成所述超薄绝缘层和平面超薄半导体结构。
在本发明的一个示例中，还包括在所述衬底中且紧邻所述超薄绝缘层的位置形成背栅。
在本发明的一个示例中，还包括：形成平面源区，所述平面源区位于所述平面超薄半导体结构的一侧，并且所述平面源区形成在所述平面超薄半导体结构之内；形成平面漏区，所述平面漏区位于所述平面超薄半导体结构的相对的一侧，并且所述平面源区和所述平面漏区被所述栅介质层和所述栅电极分隔开，并且所述平面漏区形成在所述平面超薄半导体结构之内；形成垂直鳍形源区，所述垂直鳍形源区位于所述垂直半导体鳍的一侧，并且与所述平面源区相邻接，并且所述垂直鳍形源区形成在垂直半导体鳍之内；以及形成垂直鳍形漏区，所述垂直鳍形漏区位于所述垂直半导体鳍的相对的一侧，并且与所述平面漏区相邻接，并且所述垂直鳍形漏区形成在垂直半导体鳍之内，并且所述垂直鳍形源区和所述垂直鳍形漏区被栅介质层和栅电极分隔开。
在本发明的一个示例中，所述衬底的材料包括：单晶Si、单晶SiGe、单晶Ge中的一种或及其组合。
在本发明的一个示例中，所述平面超薄半导体结构和垂直半导体鳍的材料包括：Si、Ge、Si1-yGey、Si1-zCz、Ge1-rSnr、III-V族半导体材料或II-VI族半导体材料，其中y、z和r的取值范围为0-1。
在本发明的一个示例中，所述超薄绝缘层、所述平面超薄半导体结构和所述垂直半导体鳍中至少之一具有应变。
由上可知，本发明的绝缘体上三维半导体器件及其形成方法至少具有如下优点：
(1)因为本发明涉及到的超薄稀土氧化物单晶层或超薄氧化铍单晶层、以及超薄半导体单晶薄膜通过晶体外延生长形成，所以，无论是超薄稀土氧化物单晶层或超薄氧化铍单晶层、以及超薄半导体单晶薄膜的厚度都可以在外延生长时精确地控制，对于单一晶圆内部以及晶圆与晶圆之间，它们的厚度的偏差很容易实现±0.5nm甚至更优的范围。并且由于各层材料晶格匹配，得到的晶格质量较好。相对于现有的在UTB-SOI晶圆形成MOSFET器件而言,本发明提出的固体电子器件结构容易实现，易于实现低容差标准，提高了良率。
(2)本发明可以通过与传统的半导体制备工艺相兼容的方法获得，并且工艺简单，成本较低，可实现大规模生产。
(3)相对于常规的FinFET器件，本发明的绝缘体上三维半导体器件多了一个薄片状的平面超薄半导体结构，形成了一个FinFET器件与两个平面超薄体晶体管并联的结构，从而实现了FinFET器件与平面超薄体晶体管的完美结合，增大了驱动电流。
(4)常规的FinFET器件的有效栅宽是WFin+2HFin，即使形成多Fin结构（multi-gateFinFET），其有效的栅宽仍然是不连续的。而本发明通过额外形成的两个平面超薄晶体管，通过改变它们的有效宽度Ws1或/和Ws2，使得本发明的绝缘体上三维半导体器件的驱动电流连续可调。
(5)稀土氧化物单晶或氧化铍单晶的热导率均高于现有的UTB-SOI晶圆中埋层二氧化硅（BuriedOxide，BOX）的热导率，SiO2的热导率较差，为1.4W/m·K。稀土氧化物的热导率是SiO2的3倍以上，而氧化铍的热导率可达到250-300W/m·K，而金的热导率为318W/m·K，铝的热导率250W/m·K，可见，氧化铍单晶的导热性与金属铝的导热性大致基本相同，可显著地改善了器件本身的散热特性。
(6)本发明采用超薄稀土氧化物单晶层或超薄氧化铍单晶层、以及平面超薄半导体结构是绝缘的介质材料，因此，在制作完成半导体器件之后，不仅起到良好的散热作用，而且起到衬底隔离作用；同时，它们的相对介电常数k值高于二氧化硅，如氧化铍的k值为6.8，而稀土氧化物的k值更高，可达到15-20以上，因此本发明中的超薄绝缘体层亦可以充当背栅的栅介质，形成具有顶栅和背栅的双栅器件结构，极大地改善器件的短沟道效应。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1（a）和图1（b）分别是基于传统体Si和SOI衬底上的FinFET器件的基本结构示意图；
图2是现有的基于UTB-SOI结构MOSFET器件的基本结构示意图；
图3（a）是本发明实施例的绝缘体上三维半导体器件的立体结构示意图，图3（b）至图3（d）分别是图3（a）的主视图、侧视图和俯视图，图3（e）至图3（g）分别是图3（d）中沿B-B、C-C、D-D的剖面图；
图4（a）和图4（b）分别是本发明实施例的具有一个整体栅电极或两个独立栅电极的绝缘体上三维半导体器件的结构示意图；
图5（a）和图5（b）分别是本发明实施例的具有一组顶栅-背栅电极或两组顶栅-背栅电极的绝缘体上三维半导体器件的结构示意图；
图6是本发明实施例的绝缘体上三维半导体器件的形成方法的流程图；
图7（a）至图7（d）是本发明实施例的绝缘体上三维半导体器件的形成过程示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
本发明旨在提出具有良率高、器件性能好的绝缘体上三维半导体器件及其形成方法。
图3示出了本发明实施例的绝缘体上三维半导体器件，其中图3（a）是立体结构示意图，图3（b）至图3（d）分别是图3（a）的主视图、侧视图和俯视图，图3（e）至图3（g）分别是图3（d）中沿B-B、C-C、D-D的剖面图。如图3可知，本发明的绝缘体上三维半导体器件包括：衬底10、超薄绝缘层20、平面超薄半导体结构30、绝缘鳍形种子层40、垂直半导体鳍50、栅介质层60和栅电极70。其中，超薄绝缘层20位于衬底10之上，超薄绝缘层20的材料为单晶稀土氧化物或单晶氧化铍；平面超薄半导体结构30具有第一宽度W1和第一高度H1，平面超薄半导体结构30位于超薄绝缘层20之上；绝缘鳍形种子层40具有第二宽度W2和第二高度H2，绝缘鳍形种子层40镶嵌于平面超薄半导体结构30之中且与超薄绝缘层20上表面相邻接，其中，第二宽度W2小于第一宽度W1，第二高度H2大于或等于第一高度H1，绝缘鳍形种子层40的材料为单晶稀土氧化物或单晶氧化铍；垂直半导体鳍50具有第三宽度W3和第三高度H3，垂直半导体鳍50位于绝缘鳍形种子层40之上，并且第三宽度W3小于第一宽度W1；栅介质层60包覆平面超薄半导体结构30的上表面和侧面、绝缘鳍形种子层40的侧面，以及垂直半导体鳍50的上表面和侧面；栅电极70位于栅介质层60之上并且包覆平面超薄半导体结构30、绝缘鳍形种子层40，以及垂直半导体鳍50。
在本发明的一个示例中，单晶稀土氧化物的材料包括：(Gd1-xErx)2O3、(Gd1-xNdx)2O3、(Er1-xNdx)2O3、(Er1-xLax)2O3、(Pr1-xLax)2O3、(Pr1-xNdx)2O3、(Pr1-xGdx)2O3中的一种或多种的组合，其中x的取值范围为0-1。
本发明的绝缘体上三维半导体器件与现有技术的第一方面的主要区别在于材料上的创新：本发明采用单晶稀土氧化物或单晶氧化铍，而传统技术采用具有无定形结构的SiO2。稀土元素中，锕(Ac)系元素大部分具有放射性，建议优选采用镧(La)系稀土氧化物。稀土氧化物晶体与常见的半导体材料如Si、Ge、SiGe、GaAs等同为立方晶系，同时，镧(La)系稀土的氧化物晶体如La2O3、Pr2O3、Nd2O3、Er2O3、Gd2O3等的晶格常数相差不大，其晶格常数大约为Si或Ge晶体的两倍，即一个稀土氧化物晶体单胞正好与两个Si或Ge晶体的单胞相匹配，即其晶格常数是基本匹配的，因此有利于在稀土氧化物上外延形成半导体薄膜，也有利于在半导体薄膜上外延形成稀土氧化物单晶薄膜。同样，氧化铍晶体与常见的半导体材料如Si、Ge、SiGe、GaAs等同为立方晶系，同时，氧化铍的晶格常数大约为Si晶体的一半，即一个Si晶体的单胞正好与两个氧化铍晶体单胞相匹配，即其晶格常数是基本匹配的，故有利于在氧化铍单晶薄膜上外延形成半导体单晶薄膜，也有利于在半导体单晶薄膜上外延形成氧化铍单晶薄膜。因此，利用稀土氧化物或氧化铍晶体与常见半导体材料之间的晶格匹配，简化了工艺，提高了芯片的良率。采用单晶稀土氧化物或单晶氧化铍还带来其他有益效果，后文将进一步阐述。
本发明的绝缘体上三维半导体器件与现有技术的第二方面的主要区别在于结构上的改进：相对于传统的FinFET器件，本发明的固态电子器件结构多了一个薄片状的平面超薄半导体结构30。具体而言，栅介质层60和栅电极70组成了栅堆叠结构，该栅堆叠结构包覆垂直半导体鳍50以及该平面超薄半导体结构30，垂直半导体鳍50与栅堆叠形成一个FinFET器件，同时该平面超薄半导体结构30与覆盖在其上方的栅堆叠结构形成两个独立的平面超薄体晶体管。注意到该两个平面超薄晶体管与该FinFET器件共同使用源区和漏区的电极引出，并且垂直半导体鳍和平面超薄半导体结构被稀土氧化物单晶层或氧化铍单晶层的绝缘鳍形种子层隔开，因此，本发明本质上为一个FinFET器件与两个平面超薄体晶体管并联，从而实现了FinFET器件与平面超薄体晶体管的完美结合，增大了驱动电流。
参见图7(d)，假设栅长为Lg，垂直半导体鳍50宽度为WFin、高度为HFin，它的两侧平面超薄半导体结构30宽度分别为Ws1和Ws2、高度为Hs，那么，两侧平面超薄体晶体管的栅长为Lg，栅宽分别和Ws1+Hs和Ws2+Hs；FinFET器件的栅长为Lg，栅宽为WFin+2HFin。本发明等效的晶体管栅长为Lg，栅宽为Ws1+Hs+Ws2+Hs+WFin+2HFin。通常器件制备时可以设计成Hs远小于Ws1+Ws2，那么Hs对栅宽的影响可以忽略，例如Hs为5nm，而Ws1或/和Ws2可以为500nm；进一步而言，通常垂直半导体鳍的WFin为HFin的一半或三分之一，也可以粗略的忽略掉，最终本发明等效的晶体管栅长为Lg，栅宽为Ws1+Ws2+WFin+2HFin，其中Ws1或/和Ws2均可以连续变化。另一方面，由于常规的FinFET器件的有效栅宽是WFin+2HFin，即使形成多Fin结构（multi-gateFinFET），其有效的栅宽仍然是不连续的。本发明通过额外形成的两个独立的平面超薄晶体管，通过改变它们的有效宽度Ws1或/和Ws2解决了常规FinFET器件的有效宽度不能连续变化的难题，换言之，本发明同时也解决了常规FinFET器件的驱动电流不能连续变化的难题。
在本发明的一个示例中，超薄绝缘层20的厚度小于100nm。优化的厚度小于10nm，最优厚度小于5nm。如前所述，超薄绝缘层20的材料为稀土氧化物单晶或氧化铍单晶，其晶格常数并不一定与常见的Si、SiGe、Ge衬底10完美匹配。因此，在这些常见的衬底10上外延生长稀土氧化物单晶或氧化铍单晶时，其外延层厚度可能会因晶格不完美匹配而存在一个临界厚度。当外延层厚度超过这一个临界厚度，将会形成各种缺陷，例如位错、层错、孪晶等，这些缺陷将会降低场效应晶体管的性能。因此，本发明优选超薄的稀土氧化物单晶或氧化铍单晶，一方面是避免引入不必要的缺陷，提高材料质量；另一方面，有助于场效应晶体管的散热，因为稀土氧化物单晶或氧化铍单晶的导热性均远优于常规的无定形结构二氧化硅，与SiO2相比，稀土氧化物的热导率是其3倍以上，而氧化铍的热导率更高，与金属铝的热导率相当。
在本发明的一个示例中，平面超薄半导体结构30的厚度小于20nm。如背景技术里的阐述，当沟道厚度很薄的时候，短沟道效应会被显著地抑制。平面超薄半导体结构30的优化厚度小于10nm，最优厚度小于5nm。当平面超薄半导体结构30厚度很薄时，尤其当平面超薄半导体结构厚度小于栅长时，短沟道效应会被控制到可以非常弱的地步，并且亚阈值斜率将会非常接近理想极限即62mV/decade。举一个简单的例子，如果光刻和刻蚀的精度可以达到制备出长度为11nm的栅，那么只需要制备出厚度为11nm及以下的沟道区即可。同样地，如果光刻和刻蚀的精度可以达到制备出长度为5nm的栅，那么只需要制备出厚度为5nm及以下的沟道区即可。另一方面，当垂直半导体鳍50的宽度小于栅长时，短沟道效应同样也会被显著地抑制，优选为垂直半导体鳍50的宽度小于栅长的三分之二。
在本发明的一个示例中，超薄绝缘层20和平面超薄半导体结构30是通过晶体外延生长形成的。外延工艺具体可为固态源外延（solidsourceepitaxy）、原子层沉积、分子束外延、超高真空化学气相沉积、减压化学气相沉积等等。外延生长形成的薄膜缺陷较少，质量较好，并且厚度控制准确度高，容易实现大规模生产。
在本发明的一个示例中，本发明的绝缘体上三维半导体器件的栅电极可为一个整体电极，参见图4(a)中的栅电极70a；或者，也可以为非整体电极、而是独立的两个电极，参见图4(b)中的被硬掩膜80隔离开的第一栅电极70b和第二栅电极70c，这种方式有利于提供背栅电位（backgating），调节阈值电压和功耗管理。
在本发明的一个示例中，本发明的绝缘体上三维半导体器件还包括背栅（back-gate）。需要说明的是，当栅电极呈整体电极或者两个独立电极的不同情况时，其背栅也对应地呈整体背栅(参见图5(a)中的背栅90a)或两个独立背栅(参见图5(b)中的第一背栅90b和第二背栅90c)。如图所示，背栅形成在平面超薄半导体结构下方的衬底10中并紧邻超薄绝缘层20，此时，背栅与超薄绝缘层20形成了“栅堆叠”，器件呈具有顶栅和背栅的双栅结构。
需要说明的是，背栅引出工艺中，背栅的杂质掺杂类型需要根据器件的类型来选择，必要时还可以在衬底中设置反型阱。另外，重掺杂的背栅引出方式也有多种布局，版图可以参考常规的SOI工艺。因为超薄稀土氧化物单晶层或氧化铍单晶层非常薄，并且相对介电常数比二氧化硅的相对介电常数高，因此可以形成平面超薄体双栅（doublegate）MOSFET结构。此外，在静态随机存储器SRAM（StaticRandomAccessMemory）或一些电源管理电路中，需要对MOS器件的阈值电压进行调整，那么背栅引出是调整阈值电压的一个常用方法。而对于FinFET器件，亦可以形成独立控制的栅。如图5（b）所示，给出了垂直半导体鳍两侧的第一栅电极和第二栅电极，分别控制垂直半导体鳍两侧和平面超薄半导体结构的沟道，同样地，也可以分别形成各自的背栅电极，调节基于平面超薄半导体结构的超薄体MOS器件或基于垂直半导体鳍结构的FinFET器件的阈值电压。
在本发明的一个示例中，还包括：平面源区，平面源区位于平面超薄半导体结构的一侧，并且平面源区形成在平面超薄半导体结构之内；平面漏区，平面漏区位于平面超薄半导体结构的相对的一侧，并且平面源区和平面漏区被栅介质层和栅电极分隔开，并且平面漏区形成在平面超薄半导体结构之内；垂直鳍形源区，垂直鳍形源区位于垂直半导体鳍的一侧，并且与平面源区相邻接，并且垂直鳍形源区形成在垂直半导体鳍之内；以及，垂直鳍形漏区，垂直鳍形漏区位于垂直半导体鳍的相对的一侧，并且与平面漏区相邻接，并且垂直鳍形漏区形成在垂直半导体鳍之内，并且垂直鳍形源区和垂直鳍形漏区被栅介质层和栅电极分隔开。
在本发明的一个示例中，平面超薄半导体结构30的源漏区与沟道区的掺杂类型相反或相同，并且，垂直半导体鳍50的源漏区与沟道区的掺杂类型相反或相同。当源区和漏区的掺杂类型与沟道区的掺杂类型相反时，即形成常规N+-P--N+或P+-N--P+结构的MOSFET器件，这种器件工作在反型模式（InversionMode）。当源区和漏区的掺杂类型与沟道区的掺杂类型相同时，可以形成N+-N+-N+或P+-P+-P+结构的无结型场效应晶体管，这种器件工作于积累型模式（AccumulationMode）。随着晶体管特征尺寸的不断缩小，制作超陡掺杂的P-N结难度越来越大，因此，无结型场效应晶体管有希望于应用到11nm及以下的栅长等技术节点。
在本发明的一个示例中，衬底10的材料包括：单晶Si、单晶SiGe、单晶Ge中的一种或及其组合。这几种材料廉价易得、容易实现大规模生产，且与超薄绝缘层20的晶格常数匹配。
在本发明的一个示例中，平面超薄半导体结构30和垂直半导体鳍50的材料包括：Si、Ge、Si1-yGey（0<y<1）、Si1-zCz（0<z<1）、Ge1-rSnr（0<r<1）、III-V族半导体材料或II-VI族半导体材料。
在本发明的一个示例中，超薄绝缘层20具有应变。如前所述，超薄绝缘层为单晶稀土氧化物或单晶氧化铍，它们的晶格常数与单晶Si的晶格常数并不完美匹配。因此，当采用常规的Si晶圆作为衬底时，由于晶格失配，很容易在超薄绝缘层中引入应变。
在本发明的一个示例中，平面超薄半导体结构30和/或垂直半导体鳍50具有应变。以平面超薄半导体结构为单晶Si为例，如前所述，由于它和单晶稀土氧化物或氧化铍的晶格失配，在临界厚度以内，将会在超薄单晶Si薄膜引入应变。引入应变的目的是改变半导体沟道的能带结构，提高半导体沟道内的载流子迁移率，从而提升器件的驱动能力。
为实现上述目的，根据本发明实施例的绝缘体上三维半导体器件的形成方法，如图6所示，包括以下步骤：
S1.提供衬底10；
S2.在衬底10之上形成超薄绝缘层20，超薄绝缘层20的材料为单晶稀土氧化物或单晶氧化铍；
S3.在超薄绝缘层20之上形成具有第一宽度W1和第一高度H1的平面超薄半导体结构30，并在平面超薄半导体结构30中形成穿通的第二宽度W2的外延窗口；
S4.在外延窗口中形成具有第二宽度W2和第二高度H2的绝缘鳍形种子层40，绝缘鳍形种子层40镶嵌于平面超薄半导体结构30之中且与超薄绝缘层20上表面相邻接，其中，第二宽度W2小于第一宽度W1，第二高度H2大于或等于第一高度H1，绝缘鳍形种子层40的材料为单晶稀土氧化物或单晶氧化铍；
S5.在绝缘鳍形种子层40之上形成具有第三宽度W3和第三高度H3的垂直半导体鳍50，并且第三宽度W3小于第一宽度W1；
S6.形成栅介质层60，栅介质层60包覆平面超薄半导体结构30的上表面和侧面、绝缘鳍形种子层40的侧面，以及垂直半导体鳍50的上表面和侧面；以及
S7.形成栅电极70，栅电极70位于栅介质层60之上并且包覆平面超薄半导体结构30、绝缘鳍形种子层40，以及垂直半导体鳍50。
在本发明的一个示例中，所述单晶稀土氧化物的材料包括：(Gd1-xErx)2O3、(Gd1-xNdx)2O3、(Er1-xNdx)2O3、(Er1-xLax)2O3、(Pr1-xLax)2O3、(Pr1-xNdx)2O3、(Pr1-xGdx)2O3中的一种或多种的组合，其中x的取值范围为0-1。
在本发明的一个示例中，所述超薄绝缘层的厚度小于100nm。
在本发明的一个示例中，所述平面超薄半导体结构的厚度小于20nm。
在本发明的一个示例中，通过晶体外延生长形成所述超薄绝缘层和平面超薄半导体结构。
在本发明的一个示例中，还包括在所述衬底中且紧邻所述超薄绝缘层的位置形成背栅。
在本发明的一个示例中，还包括：形成平面源区，所述平面源区位于所述平面超薄半导体结构的一侧，并且所述平面源区形成在所述平面超薄半导体结构之内；形成平面漏区，所述平面漏区位于所述平面超薄半导体结构的相对的一侧，并且所述平面源区和所述平面漏区被所述栅介质层和所述栅电极分隔开，并且所述平面漏区形成在所述平面超薄半导体结构之内；形成垂直鳍形源区，所述垂直鳍形源区位于所述垂直半导体鳍的一侧，并且与所述平面源区相邻接，并且所述垂直鳍形源区形成在垂直半导体鳍之内；以及形成垂直鳍形漏区，所述垂直鳍形漏区位于所述垂直半导体鳍的相对的一侧，并且与所述平面漏区相邻接，并且所述垂直鳍形漏区形成在垂直半导体鳍之内，并且所述垂直鳍形源区和所述垂直鳍形漏区被栅介质层和栅电极分隔开。
在本发明的一个示例中，所述衬底的材料包括：单晶Si、单晶SiGe、单晶Ge中的一种或及其组合。
在本发明的一个示例中，所述平面超薄半导体结构和垂直半导体鳍的材料包括：Si、Ge、Si1-yGey、Si1-zCz、Ge1-rSnr、III-V族半导体材料或II-VI族半导体材料，其中y、z和r的取值范围为0-1。
在本发明的一个示例中，所述超薄绝缘层、所述平面超薄半导体结构和所述垂直半导体鳍中至少之一具有应变。
由上可知，本发明的绝缘体上三维半导体器件及其形成方法至少具有如下优点：
(1)因为本发明涉及到的超薄稀土氧化物单晶层或超薄氧化铍单晶层、以及超薄半导体单晶薄膜通过晶体外延生长形成，所以，无论是超薄稀土氧化物单晶层或超薄氧化铍单晶层、以及超薄半导体单晶薄膜的厚度都可以在外延生长时精确地控制，对于单一晶圆内部以及晶圆与晶圆之间，它们的厚度的偏差很容易实现±0.5nm甚至更优的范围。并且由于各层材料晶格匹配，得到的晶格质量较好。相对于现有的在UTB-SOI晶圆形成MOSFET器件而言,本发明提出的固体电子器件结构容易实现，易于实现低容差标准，提高了良率。
(2)本发明可以通过与传统的半导体制备工艺相兼容的方法获得，并且工艺简单，成本较低，可实现大规模生产。
(3)相对于常规的FinFET器件，本发明的绝缘体上三维半导体器件多了一个薄片状的平面超薄半导体结构，形成了一个FinFET器件与两个平面超薄体晶体管并联的结构，从而实现了FinFET器件与平面超薄体晶体管的完美结合，增大了驱动电流。
(4)常规的FinFET器件的有效栅宽是WFin+2HFin，即使形成多Fin结构（multi-gateFinFET），其有效的栅宽仍然是不连续的。而本发明通过额外形成的两个平面超薄晶体管，通过改变它们的有效宽度Ws1或/和Ws2，使得本发明的绝缘体上三维半导体器件的驱动电流连续可调。
(5)稀土氧化物单晶或氧化铍单晶的热导率均高于现有的UTB-SOI晶圆中埋层二氧化硅（BuriedOxide，BOX）的热导率，SiO2的热导率较差，为1.4W/m·K。稀土氧化物的热导率是SiO2的3倍以上，而氧化铍的热导率可达到250-300W/m·K，而金的热导率为318W/m·K，铝的热导率250W/m·K，可见，氧化铍单晶的导热性与金属铝的导热性大致基本相同，可显著地改善了器件本身的散热特性。
(6)本发明采用超薄稀土氧化物单晶层或超薄氧化铍单晶层、以及平面超薄半导体结构是绝缘的介质材料，因此，在制作完成半导体器件之后，不仅起到良好的散热作用，而且起到衬底隔离作用；同时，它们的相对介电常数k值高于二氧化硅，如氧化铍的k值为6.8，而稀土氧化物的k值更高，可达到15-20以上，因此本发明中的超薄绝缘体层亦可以充当背栅的栅介质，形成具有顶栅和背栅的双栅器件结构，极大地改善器件的短沟道效应。
为使本领域技术人员更好地理解本发明，下面结合图7进一步阐述本发明的绝缘体上三维半导体器件及其形成方法。
第一步，提供P型轻掺杂Si单晶衬底10。
第二步，在Si单晶衬底10上外延生长超薄绝缘层20，其厚度HR小于100nm，优选10nm。
超薄绝缘层20的材料可为稀土氧化物，例如生长10nm厚的Nd2O3单晶薄膜。具体地：可以采用Nd(thd)3(三(2,2,6,6-四甲基-3,5-庚二酮酸)钕)作为金属前驱物，O3作为氧源，在850℃条件下进行MOCVD生长得到10nm厚的超薄Nd2O3薄膜。
超薄绝缘层20的材料也可为单晶氧化铍，其生长方法可采用固相外延（solidsourceepitaxy，SSE）、原子层沉积（ALD）、分子束外延（MBE）等技术。具体地：固相外延工艺生长氧化铍，反应前驱物为Be(CH3)2和氧气，真空度为10-5至10-12Torr，生长时反应腔的温度为600-1200摄氏度；采用原子层沉积技术沉积氧化铍工艺，前驱物可以为Be(CH3)2和H2O，反应腔的温度可以室温至450摄氏度，优选250摄氏度。
第三步，再外延生长平面超薄半导体结构30，其厚度Hs小于20nm，优选5nm厚。形成平面超薄半导体结构30的目的是在后续制作平面超薄体MOS器件时，有利于抑制短沟道效应，换言之，当平面超薄半导体结构30的厚度小于平面超薄体MOS器件栅的长度时，器件对于栅长的变化变得不敏感，并且关态漏电很小。在本发明的实施例中，平面超薄半导体结构30的材料优选为P型轻掺杂Si单晶层。外延方法可以选择常规的UHVCVD、RPCVD、MBE等，优选UHVCVD。具体地：在10nm厚的超薄Nd2O3薄膜上外延5nm厚的超薄单晶Si薄膜。由于稀土氧化物Nd2O3的晶格常数大于Si的晶格常数的两倍，因此，在超薄Nd2O3薄膜中引入了压缩应变，这时后续制作MOSFET的工艺过程必须要严格控制热开销（thermalbudget）。至此，器件结构的当前形态如图7（a）所示。
第四步，将平面超薄半导体结构30图形化，沉积氮化硅（SiN），利用光刻和刻蚀工艺将局部去除掉，暴露出超薄绝缘层20，即形成具有Fin结构的穿通的外延窗口，如图7（b）所示。因为随后的工艺要进行垂直半导体鳍的外延，SiN层的厚度需要根据垂直半导体鳍的高度进行定义。注意到，垂直半导体鳍外延窗口的宽度决定垂直半导体鳍50的宽度WFin，垂直半导体鳍50的宽度可以根据常规的FinFET器件开关特性来设计，通常WFin小于100nm。在形成外延窗口的同时，可以定义外延窗口左右两侧的平面超薄半导体结构的宽度WS1和WS2。WS1和WS2的数值可以相同，也可以不相同。换言之，对于外延窗口两侧平面超薄体MOS器件的有效宽度WS1和WS2，可以在制作时根据器件要求进行灵活设计，这是本发明的一大特色。
第五步，在外延窗口内，依次外延超薄稀土氧化物单晶层或氧化铍单晶层的绝缘鳍形种子层40和垂直半导体鳍50，如图7（c）所示，外延的方式优选是选择性外延。绝缘鳍形种子层40的高度HP大于或等于平面超薄半导体结构30的厚度Hs，优选为绝缘鳍形种子层高于平面超薄半导体结构。垂直半导体鳍50的高度HFin亦可以根据常规的FinFET器件要求进行设计，通常垂直半导体鳍50的高宽比HFin/WFin大于1.5。注意到，在本发明中，外延窗口的宽度一般是20nm左右，在这样小的纳米尺度内进行选择性外延是可行的，并且晶格质量很好。超薄稀土氧化物单晶层或氧化铍单晶层的绝缘鳍形种子层40的材料优选和它下方的超薄稀土氧化物单晶层或氧化铍单晶层的超薄绝缘层20一样的材料，形成同质外延，易于实现。垂直半导体鳍50的材料优选Si、SiGe或Ge。绝缘鳍形种子层40的厚度HP优选大于平面超薄半导体结构30的厚度Hs，这样设计的目的在于将垂直半导体鳍50（形成FinFET器件）和平面超薄半导体结构30（形成平面超薄体MOS器件）完全隔离开，FinFET器件和平面超薄体MOS器件可以独立地设计，因为超薄稀土氧化物单晶层或氧化铍单晶层的种子层是绝缘介质。相反地，如果没有这一绝缘鳍形种子层40，那么垂直半导体鳍50和平面超薄半导体结构30连接在一起构成一个整体，当垂直半导体鳍50宽度较大时，有明显的漏电通道存在，形成的MOS器件并不能很好的关断。
第六步，平面超薄半导体结构与垂直半导体鳍形成之后，后续的制作MOS器件的工艺步骤与常规的CMOS工艺相类似，先后生长栅介质层60和栅电极层70，得到如图7（d）所示的结构。此时器件结构对应的三维立体图即前文中的图3（a）。此外，为了形成具有功能性的固态电子器件，还包括诸如形成侧墙、LDD（轻掺杂漏）注入、背栅离子注入及杂质激活，沉积或选择性外延抬高源漏、金属硅化物、隔离介质以及金属引出等的步骤。
需要说明的是，在本发明的器件结构中，源区和漏区的形成可以淀积掺杂的多晶硅、多晶SiGe等或进行源漏区外延。那么，对于基于平面超薄半导体结构的平面超薄体MOS器件而言，对于NMOS器件形成Si1-zCz(0<z<1)抬高源漏结构，可以显著地减小源漏区的串联电阻，亦可以在Si沟道中引入单轴拉伸应变；而对于PMOS器件，沟道为弱N型掺杂，源漏区为重P型掺杂，也可以利用Si1-yGey(0<y<1)选择性外延技术，形成抬高源漏结构，在PMOS的Si沟道中引入单轴压缩应变。与此同时，对于基于垂直半导体鳍的FinFET器件，源漏区的Si1-yGey或Si1-zCz外延均有利于增加源漏区的接触面积，在Fin沟道中引入应变，减小源漏区的串联电阻。值得指出的是，对于基于平面超薄半导体结构的平面超薄体MOS器件与对于基于垂直半导体鳍的FinFET器件共用相同的源区和漏区的电极引出。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (20)
1.一种绝缘体上三维半导体器件，其特征在于，包括：
衬底；
超薄绝缘层，所述超薄绝缘层位于所述衬底之上，所述超薄绝缘层的材料为单晶稀土氧化物或单晶氧化铍；
具有第一宽度和第一高度的平面超薄半导体结构，所述平面超薄半导体结构位于所述超薄绝缘层之上；
具有第二宽度和第二高度的绝缘鳍形种子层，所述绝缘鳍形种子层镶嵌于所述平面超薄半导体结构之中且与所述超薄绝缘层上表面相邻接，其中，所述第二宽度小于所述第一宽度，所述第二高度大于或等于所述第一高度，所述绝缘鳍形种子层的材料为单晶稀土氧化物或单晶氧化铍；
具有第三宽度和第三高度的垂直半导体鳍，所述垂直半导体鳍位于所述绝缘鳍形种子层之上，并且所述第三宽度小于第一宽度；
栅介质层，所述栅介质层包覆所述平面超薄半导体结构的上表面和侧面、所述绝缘鳍形种子层的侧面，以及所述垂直半导体鳍的上表面和侧面；以及
栅电极，所述栅电极位于所述栅介质层之上并且包覆所述平面超薄半导体结构、所述绝缘鳍形种子层，以及所述垂直半导体鳍。
2.如权利要求1所述的绝缘体上三维半导体器件，其特征在于，所述单晶稀土氧化物的材料包括：(Gd1-xErx)2O3、(Gd1-xNdx)2O3、(Er1-xNdx)2O3、(Er1-xLax)2O3、(Pr1-xLax)2O3、(Pr1-xNdx)2O3、(Pr1-xGdx)2O3中的一种或多种的组合，其中x的取值范围为0-1。
3.如权利要求1所述的绝缘体上三维半导体器件,其特征在于，所述超薄绝缘层的厚度小于100nm。
4.如权利要求1所述的绝缘体上三维半导体器件,其特征在于，所述平面超薄半导体结构的厚度小于20nm。
5.如权利要求1所述的绝缘体上三维半导体器件，其特征在于，所述超薄绝缘层和平面超薄半导体结构是通过晶体外延生长形成的。
6.如权利要求1所述的绝缘体上三维半导体器件,其特征在于，还包括：形成在所述衬底中且紧邻所述超薄绝缘层的背栅。
7.如权利要求1所述的绝缘体上三维半导体器件，其特征在于，还包括：
平面源区，所述平面源区位于所述平面超薄半导体结构的一侧，并且所述平面源区形成在所述平面超薄半导体结构之内；
平面漏区，所述平面漏区位于所述平面超薄半导体结构的相对的一侧，并且所述平面源区和所述平面漏区被所述栅介质层和所述栅电极分隔开，并且所述平面漏区形成在所述平面超薄半导体结构之内；
垂直鳍形源区，所述垂直鳍形源区位于所述垂直半导体鳍的一侧，并且与所述平面源区相邻接，并且所述垂直鳍形源区形成在垂直半导体鳍之内；以及
垂直鳍形漏区，所述垂直鳍形漏区位于所述垂直半导体鳍的相对的一侧，并且与所述平面漏区相邻接，并且所述垂直鳍形漏区形成在垂直半导体鳍之内，并且所述垂直鳍形源区和所述垂直鳍形漏区被栅介质层和栅电极分隔开。
8.如权利要求1所述的绝缘体上三维半导体器件，其特征在于，所述衬底的材料包括：单晶Si、单晶SiGe、单晶Ge中的一种或及其组合。
9.如权利要求1所述的绝缘体上三维半导体器件，其特征在于，所述平面超薄半导体结构和垂直半导体鳍的材料包括：Si、Ge、Si1-yGey、Si1-zCz、Ge1-rSnr、III-V族半导体材料或II-VI族半导体材料，其中y、z和r的取值范围为0-1。
10.如权利要求1所述的绝缘体上三维半导体器件，其特征在于，所述超薄绝缘层、所述平面超薄半导体结构和所述垂直半导体鳍中至少之一具有应变。
11.一种绝缘体上三维半导体器件的形成方法，其特征在于，包括以下步骤：
S1.提供衬底；
S2.在所述衬底之上形成超薄绝缘层，所述超薄绝缘层的材料为单晶稀土氧化物或单晶氧化铍；
S3.在所述超薄绝缘层之上形成具有第一宽度和第一高度的平面超薄半导体结构，并在所述平面超薄半导体结构中形成具有第二宽度的穿通的外延窗口；
S4.在所述外延窗口中形成具有第二宽度和第二高度的绝缘鳍形种子层，所述绝缘鳍形种子层镶嵌于所述平面超薄半导体结构之中且与所述超薄绝缘层上表面相邻接，其中，所述第二宽度小于所述第一宽度，所述第二高度大于或等于所述第一高度，所述绝缘鳍形种子层的材料为单晶稀土氧化物或单晶氧化铍；
S5.在所述绝缘鳍形种子层之上形成具有第三宽度和第三高度的垂直半导体鳍，并且所述第三宽度小于第一宽度；
S6.形成栅介质层，所述栅介质层包覆所述平面超薄半导体结构的上表面和侧面、所述绝缘鳍形种子层的侧面，以及所述垂直半导体鳍的上表面和侧面；以及
S7.形成栅电极，所述栅电极位于所述栅介质层之上并且包覆所述平面超薄半导体结构、所述绝缘鳍形种子层，以及所述垂直半导体鳍。
12.如权利要求11所述的绝缘体上三维半导体器件的形成方法，其特征在于，所述单晶稀土氧化物的材料包括：(Gd1-xErx)2O3、(Gd1-xNdx)2O3、(Er1-xNdx)2O3、(Er1-xLax)2O3、(Pr1-xLax)2O3、(Pr1-xNdx)2O3、(Pr1-xGdx)2O3中的一种或多种的组合，其中x的取值范围为0-1。
13.如权利要求11所述的绝缘体上三维半导体器件的形成方法,其特征在于，所述超薄绝缘层的厚度小于100nm。
14.如权利要求11所述的绝缘体上三维半导体器件的形成方法,其特征在于，所述平面超薄半导体结构的厚度小于20nm。
15.如权利要求11所述的绝缘体上三维半导体器件的形成方法，其特征在于，通过晶体外延生长形成所述超薄绝缘层和平面超薄半导体结构。
16.如权利要求11所述的绝缘体上三维半导体器件的形成方法,其特征在于，还包括在所述衬底中且紧邻所述超薄绝缘层的位置形成背栅。
17.如权利要求11所述的绝缘体上三维半导体器件的形成方法，其特征在于，还包括：
形成平面源区，所述平面源区位于所述平面超薄半导体结构的一侧，并且所述平面源区形成在所述平面超薄半导体结构之内；
形成平面漏区，所述平面漏区位于所述平面超薄半导体结构的相对的一侧，并且所述平面源区和所述平面漏区被所述栅介质层和所述栅电极分隔开，并且所述平面漏区形成在所述平面超薄半导体结构之内；
形成垂直鳍形源区，所述垂直鳍形源区位于所述垂直半导体鳍的一侧，并且与所述平面源区相邻接，并且所述垂直鳍形源区形成在垂直半导体鳍之内；以及
形成垂直鳍形漏区，所述垂直鳍形漏区位于所述垂直半导体鳍的相对的一侧，并且与所述平面漏区相邻接，并且所述垂直鳍形漏区形成在垂直半导体鳍之内，并且所述垂直鳍形源区和所述垂直鳍形漏区被栅介质层和栅电极分隔开。
18.如权利要求11所述的绝缘体上三维半导体器件的形成方法，其特征在于，所述衬底的材料包括：单晶Si、单晶SiGe、单晶Ge中的一种或及其组合。
19.如权利要求11所述的绝缘体上三维半导体器件的形成方法，其特征在于，所述平面超薄半导体结构和垂直半导体鳍的材料包括：Si、Ge、Si1-yGey、Si1-zCz、Ge1-rSnr、III-V族半导体材料或II-VI族半导体材料，其中y、z和r的取值范围为0-1。
20.如权利要求11所述的绝缘体上三维半导体器件的形成方法，其特征在于，所述超薄绝缘层、所述平面超薄半导体结构和所述垂直半导体鳍中至少之一具有应变。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310334054.7A CN103400858B (zh) | 2013-08-02 | 2013-08-02 | 绝缘体上三维半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310334054.7A CN103400858B (zh) | 2013-08-02 | 2013-08-02 | 绝缘体上三维半导体器件及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103400858A CN103400858A (zh) | 2013-11-20 |
| CN103400858B true CN103400858B (zh) | 2016-01-20 |
Family
ID=49564449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310334054.7A Expired - Fee Related CN103400858B (zh) | 2013-08-02 | 2013-08-02 | 绝缘体上三维半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103400858B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104701171B (zh) * | 2013-12-05 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN104766867A (zh) * | 2014-01-03 | 2015-07-08 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103824861A (zh) * | 2014-01-15 | 2014-05-28 | 上海新储集成电路有限公司 | 一种鳍状背栅的存储结构及其浮体单元的自动刷新方法 |
| CN105826266A (zh) * | 2015-01-06 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法、静态随机存储器单元 |
| CN115831876B (zh) * | 2022-11-30 | 2024-04-19 | 中国科学院微电子研究所 | 半导体器件及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1543679A (zh) * | 2002-07-12 | 2004-11-03 | ض� | 用于包括外延硅末端的超薄型氧化物上硅器件的方法及其制造的物件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828630B2 (en) * | 2003-01-07 | 2004-12-07 | International Business Machines Corporation | CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture |
| US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
-
2013
- 2013-08-02 CN CN201310334054.7A patent/CN103400858B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1543679A (zh) * | 2002-07-12 | 2004-11-03 | ض� | 用于包括外延硅末端的超薄型氧化物上硅器件的方法及其制造的物件 |
Non-Patent Citations (1)
| Title |
|---|
| Ultra-thin films and multigate devices architectures fro future CMOS scaling;Deleonibus Simon;《Science China Information Sciences》;20110531;第54卷(第5期);990-1003 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103400858A (zh) | 2013-11-20 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
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