CN103839829A - 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法 - Google Patents

具有SiGeSn沟道的鳍式场效应晶体管及其形成方法 Download PDF

Info

Publication number
CN103839829A
CN103839829A CN201410063292.3A CN201410063292A CN103839829A CN 103839829 A CN103839829 A CN 103839829A CN 201410063292 A CN201410063292 A CN 201410063292A CN 103839829 A CN103839829 A CN 103839829A
Authority
CN
China
Prior art keywords
sigesn
substrate
field effect
raceway groove
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410063292.3A
Other languages
English (en)
Inventor
王敬
肖磊
赵梅
梁仁荣
许军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tsinghua University
Original Assignee
Tsinghua University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tsinghua University filed Critical Tsinghua University
Priority to CN201410063292.3A priority Critical patent/CN103839829A/zh
Priority to PCT/CN2014/073592 priority patent/WO2015127697A1/en
Publication of CN103839829A publication Critical patent/CN103839829A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • H01L29/1033Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提出一种具有SiGeSn沟道的鳍式场效应晶体管及其形成方法,其中形成方法包括以下步骤:提供衬底;在衬底之上形成Ge鳍形结构;向Ge鳍形结构注入同时含有Si和Sn元素的原子、分子、离子或等离子体,以形成SiGeSn层;在SiGeSn层上形成栅堆叠结构。根据本发明的形成方法,可以得到具有厚度较薄、质量较好的SiGeSn沟道区的FinFET,该方法具有简单易行、成本低的优点。

Description

具有SiGeSn沟道的鳍式场效应晶体管及其形成方法
技术领域
本发明涉及半导体制造领域,具体涉及一种具有SiGeSn沟道的鳍式场效应晶体管及其形成方法。
背景技术
金属-氧化物-半导体场效应晶体管(MOSFET)已经为集成电路行业服务了四十多年。人们发明了各种各样的巧妙技术使其特征尺寸不断缩小,但是并没有改变它的基本结构。然而,集成电路设计窗口,包括性能、动态功耗、静态功耗和器件容差,已经缩小到不得不需要发明一种新的晶体管结构的地步。随着栅长的不断缩小,MOSFET的转移特性(Ids-Vgs)发生退化,主要表现在两个方面。一是亚阈值斜率变大和阈值电压降低,也就是说,通过降低栅电极电压Vgs不能使得MOS器件关断得很好。另一方面是,亚阈值斜率和阈值电压均对栅长的变化特别敏感,也就是说,MOS器件的工艺容差变得非常差,该现象被称为短沟道效应。
一方面为了有效地抑制短沟道效应,研究人员提出了一种器件结构,该器件结构使得半导体沟道仅仅存在于非常靠近栅的地方,能够消除远离栅的所有漏电通道。由于此时该半导体沟道足够地薄,其形状看起来像一条鱼的鳍(Fin),因而研究人员形象地称其为鳍式场效应晶体管(FinFET)。FinFET器件可以大幅增强栅对沟道的控制能力,有效地抑制了短沟道效应,使其具有驱动电流大、关态电流小、器件开关比高、成本低、晶体管密度高等优点。Fin的材料可以采用廉价的体Si衬底或绝缘体上硅衬底(SOI)来加工。
另一方面,随着器件尺寸的不断缩小,Si材料较低的迁移率已成为制约器件性能的主要因素。为了不断提升器件的性能,必须采用更高迁移率的沟道材料。目前研究的主要技术方案为:采用Ge或SiGe材料做PMOSFET器件的沟道材料,III-V化合物半导体材料为NMOSFET器件的沟道材料。Ge具有四倍于Si的空穴迁移率,随着研究的不断深入,Ge和SiGe沟道MOSFET中的技术难点逐一被攻克。与Ge相兼容的Ge1-xSnx(GeSn)合金是一种IV族半导体材料,具有良好的半导体特性,且与硅的互补金属氧化物半导体(CMOS)工艺具有良好的兼容性。然而,直接生长高质量高Sn含量的GeSn合金非常困难。首先,Sn在Ge中的平衡固溶度小于1%(约为0.3%);其次,Sn的表面能比Ge小,非常容易发生表面分凝;再次,Ge和α-Sn具有很大的晶格失配(14.7%)。为了抑制Sn的表面分凝,提高Sn的含量,可在材料生长时掺入一定量的Si,形成SiGeSn层。Si的晶格常数比Ge小,而Sn的晶格常数比Ge大,通过在SiGeSn合金中掺入Si,可以提高SiGeSn合金的稳定性。
在生长SiGeSn材料时,通常采用的方法为分子束外延(MBE)。其中,现有的MBE工艺生长SiGeSn材料的过程为:先在衬底上外延生长一层SiGe缓冲层,再外延SiGeSn薄膜。该方法可得到晶体质量较好的SiGeSn薄膜,但设备昂贵,生长过程较为费时,成本较高,在大规模生产中将受到一定限制。也有人采用化学气相淀积(CVD)工艺生长SiGeSn薄膜,但制得的SiGeSn薄膜质量较差,热稳定性不佳,Sn易分凝,也不适用于半导体器件。并且,在FinFET结构中,一般需要采用选区形成的方法形成SiGeSn,理论上可以采用化学气相淀积来选择性生长SiGeSn薄膜,而目前该方法在非选择性生长SiGeSn合金时的热稳定性不佳,Sn易分凝,其选择性生长工艺尚不成熟,成本也较高。
发明内容
本发明旨在提出一种简单易行且成本低的具有SiGeSn沟道的鳍式场效应晶体管及其形成方法。
为实现上述目的,根据本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管的形成方法可以包括以下步骤:提供衬底;在所述衬底之上形成Ge鳍形结构;向所述Ge鳍形结构注入同时含有Si和Sn元素的原子、分子、离子或等离子体,以形成SiGeSn层;在所述SiGeSn层上形成栅堆叠结构。
根据本发明上述实施例的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,可以得到具有厚度较薄、质量较好的SiGeSn沟道区的FinFET,该方法具有简单易行、成本低的优点。
可选地,根据本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管的形成方法还具有如下技术特征:
在本发明的一个实施例中,所述衬底为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底,或者具有Ge表面的Si衬底。
在本发明的一个实施例中,通过选择性外延工艺形成所述Ge鳍形结构。
在本发明的一个实施例中,通过光刻和刻蚀工艺形成所述Ge鳍形结构,其中,所述衬底是表层为Ge材料的衬底。
在本发明的一个实施例中,所述表层为Ge材料的衬底为绝缘体上Ge衬底、Ge衬底,或者具有Ge表面的Si衬底。
在本发明的一个实施例中,所述注入的方法包括离子注入。
在本发明的一个实施例中,所述离子注入包括等离子体源离子注入和等离子体浸没离子注入。
在本发明的一个实施例中,所述注入的方法包括磁控溅射。
在本发明的一个实施例中,在利用所述磁控溅射注入的过程中,在所述衬底上加载负偏压。
在本发明的一个实施例中,还包括:去除所述磁控溅射在所述SiGeSn层之上形成的Si-Sn薄膜。
在本发明的一个实施例中,利用对SiGeSn和Si-Sn具有高腐蚀选择比的溶液清洗以去除所述Si-Sn薄膜。
在本发明的一个实施例中,所述注入的过程中对所述衬底加热,加热温度为100-600℃。
在本发明的一个实施例中,还包括,在所述注入之后,对SiGeSn层退火,退火温度为100-600℃。
在本发明的一个实施例中,所述SiGeSn层为应变SiGeSn层。
在本发明的一个实施例中,所述应变SiGeSn层的厚度为0.5-100nm。
在本发明的一个实施例中,所述应变SiGeSn层中Sn的原子百分含量小于20%。
在本发明的一个实施例中,还包括:在栅堆叠结构的两侧形成源和漏。
为实现上述目的,根据本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管,包括:衬底;形成在衬底之上的SiGeSn鳍形沟道区;形成在所述SiGeSn鳍形沟道区之上的栅堆叠结构;以及形成在所述SiGeSn鳍形沟道区两侧的源和漏。
根据本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管中的鳍形沟道区为厚度较薄,晶体质量较好的SiGeSn材料,具有成本较低、电学性能良好的优点。
本发明的附加方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解,其中:
图1为本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管的形成方法的流程图。
图2a为在衬底上形成Ge鳍形结构的立体示意图。
图2b为在衬底上形成Ge鳍形结构的沿沟道方向的剖面图。
图3为在SiGeSn层上形成栅堆叠结构的立体示意图。
图4a为源、漏与沟道均为SiGeSn的FinFET的沿沟道方向的剖面图。
图4b为源漏区不为SiGeSn时的FinFET的沿沟道方向的剖面图。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,旨在用于解释本发明,而不能理解为对本发明的限制。
在本发明中,除非另有明确的规定和限定,第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触,也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且,第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方,或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方,或仅仅表示第一特征水平高度小于第二特征。
本发明第一方面提出了具有SiGeSn沟道的鳍式场效应晶体管的形成方法。
根据本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,如图1所示,可以包括如下步骤:
S1.提供衬底。
具体地,提供衬底00。该衬底00可以为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底,或者具有Ge表面的Si衬底等等。
S2.在衬底之上形成Ge鳍形结构。
具体地,在衬底00之上、预设源漏以及沟道的区域形成Ge鳍形结构10。参考图2a和图2b,其中图2a为立体示意图,图2b为沿沟道方向的剖面图。
在本发明的一个实施例中,可以通过选择性外延工艺在衬底00之上形成Ge鳍形结构10。这时,Ge鳍形结构10并非衬底00原先具有的,而是后外延出来的,因此衬底00的选择范围较宽,可以为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底,或者具有Ge表面的Si衬底等等。
在本发明的另一个实施例中,可以通过光刻和刻蚀工艺在衬底00之上形成Ge鳍形结构10,其中,衬底00是表层为Ge材料的衬底。这时,Ge鳍形结构10是衬底00原先具有的,而非后形成的,因此衬底00的选择范围较窄,可以为Ge衬底、绝缘体上Ge衬底,或者具有Ge表面的Si衬底。
S3.向Ge鳍形结构注入同时含有Si和Sn元素的原子、分子、离子或等离子体,以形成SiGeSn层。
具体地,向Ge鳍形结构10注入同时含有Si和Sn元素的原子、分子、离子或等离子体,以使Ge鳍形结构10表层或全部形成SiGeSn层20。当需要形成较厚的SiGeSn层20时,可以注入同时含有Si和Sn元素的离子。离子能量高,可以注入达到一定深度。当需要形成较薄的SiGeSn层20时,不仅注入离子可以在Ge鳍形结构表层形成SiGeSn层20,注入原子或分子也可以在Ge层表层形成SiGeSn层20。需要说明的是,原有的Ge鳍形结构可以仅有表层部分变化为SiGeSn层,也可以全部变化为SiGeSn鳍形结构。
本发明上述实施例的SiGeSn层的形成方法中,通过利用注入工艺对原有的Ge鳍形结构进行表面改性,即将含有Sn/Si元素的原子、分子、离子或等离子体注入到原有的Ge层中,通过控制合适的温度和注入剂量,使注入的Sn元素不明显扩散,就可以使得晶格中的Sn原子不会聚集形成Sn的沉淀物,保持SiGeSn合金的亚稳态而不发生分凝,这样可以得到厚度较薄、质量较好的SiGeSn层,具有简单易行、成本低的优点。而已有的SiGeSn形成方法中,MBE方法需要昂贵的设备且需要超高真空,工艺复杂且成本高;CVD方法还不完全成熟,因为生长温度高,所以处于亚稳态的SiGeSn经常发生Sn元素的分凝,从而影响SiGeSn层的晶体质量,且其设备和气源较为昂贵,因而成本也较高。
在本发明的一个实施例中,注入的方式可以采用离子注入,即将具有一定能量的、含有Sn/Si元素的离子束(包括离子或等离子体)入射到Ge层中去,并停留在Ge层中,使Ge层部分或全部转换为SiGeSn合金。通过改变离子束的能量来改变注入的深度,离子束能量越高,则注入越深。在注入过程中,可以采用变化的电压来获得变化的离子束能量,从而使Sn/Si元素在一定范围内较为均匀地分布。离子注入可以形成较厚的SiGeSn层20,注入能量越高,SiGeSn层20越厚。优选地,SiGeSn层20的厚度为0.5-100nm。具体地,除常规的离子注入外,离子注入还包括等离子体源离子注入和等离子体浸没离子注入,即等离子体基离子注入。在等离子体基离子注入时,Ge层湮没在含有Sn/Si元素的等离子体中,含Sn/Si元素的正离子在电场作用下被加速,射向Ge层表面并注入到Ge层中。通过等离子体基离子注入,可以很容易达到很高的注入剂量,即很容易获得1%~20%的Sn含量的SiGeSn层,生产效率很高,成本也很低,且受表面形状的影响小,即非平面的Ge表面也可以实现均匀地注入。其中,等离子体浸没离子注入为一种优选的注入方式,因等离子体浸没离子注入受衬底形状的影响小,注入更均匀,在Ge鳍形结构10这种非平面结构上注入可以获得各个部位较为均匀注入的效果,使得整个沟道较为均匀地形成SiGeSn薄膜,从而可以最大幅度地提升沟道的电学性能。
在本发明的另一个示例中,注入的方法可以采用磁控溅射。磁控溅射时,Ar离子在电场作用下加速飞向阴极Si-Sn复合靶,并以高能量轰击靶表面,使靶材发生溅射。溅射粒子主要是原子,还有少量离子。通过调整电场电压,真空度等工艺参数,使溅射粒子具有较高的能量,并以较高的速度射向Ge层,部分粒子可以注入到Ge层中并形成亚稳态的SiGeSn合金。可选地,在利用磁控溅射向Ge层注入的过程中,在衬底上加载负偏压,比如-40~-120V,这样可以使溅射出的部分粒子具有更高能量,有利于粒子注入到Ge表层的更深处,例如可以深至若干纳米。需要说明的是,由于磁控溅射时溅射出的材料较多,通常会在形成SiGeSn层之后进一步形成非晶态Si-Sn薄膜(Si和Sn的混合物)。因此在磁控溅射之后,还需要去除磁控溅射在SiGeSn层之上形成的Si-Sn薄膜。例如,可以利用对SiGeSn和Si-Sn具有高腐蚀选择比的溶液清洗以去除Si-Sn薄膜以及露出SiGeSn层。常见的清洗溶液包括稀盐酸、稀硫酸、稀硝酸。清洗后保留下来的SiGeSn层的厚度为0.5-20nm,优选地,该SiGeSn层厚度为0.5-10nm。
S4.在SiGeSn层上形成栅堆叠结构。
具体地,在SiGeSn层20表面形成包括栅介质层30a和栅极层30b的栅堆叠结构30。参考图3。
在本发明的一个实施例中,还包括步骤:在栅堆叠结构30的两侧形成侧墙。栅侧墙可以起到降低器件漏电流的作用。
在本发明的又一个实施例中,还包括步骤:在栅堆叠结构30的两侧形成源和漏。其中,源漏的材料可以为SiGeSn也可以为Ge。当源漏的材料为SiGeSn时,对Ge鳍形结构10的全部区域进行注入以形成SiGeSn层20,参考图4a,该SiGeSn层20同时用作源漏区和沟道区。当源漏的材料为Ge时,通过光刻和刻蚀将源区和漏区的Ge鳍形结构10覆盖,仅在沟道区进行注入以形成SiGeSn层20,参考图4b,该SiGeSn层20仅用作沟道区。需要说明的是,源和漏的形成可以在栅堆叠结构形成之后或者之前。即:可以采用先栅工艺,先形成栅堆叠结构后形成源和漏。也可以采用后栅工艺,先在SiGeSn层表面形成假栅,然后在假栅两侧形成源和漏,最后去除假栅并在假栅位置形成栅堆叠结构。
根据本发明上述实施例的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,可以得到具有厚度较薄、质量较好的SiGeSn沟道区的FinFET,该方法具有简单易行、成本低的优点。
在本发明的一个实施例中,在注入的过程中对衬底加热,加热温度可控制在100-600℃之间,优选150-450℃。在该温度范围下得到的薄膜质量更好。温度过低,注入带来的损伤不能修复,SiGeSn层的质量较差;温度过高,将使得SiGeSn层中的Sn扩散严重,而Sn在Ge中的固溶度很低(平衡态下为原子百分比0.3%),SiGeSn层中的Sn容易析出形成Sn沉淀物。
在本发明的上述实施例中,在注入之后,即形成SiGeSn层之后还可以通过退火处理来强化该SiGeSn层。退火的温度范围为100-600℃,优选150-450℃。温度过低,注入带来的损伤不能修复,SiGeSn层的质量较差;温度过高,将使得SiGeSn层中的Sn扩散严重,而Sn在Ge中的固溶度很低,SiGeSn中的Sn容易析出形成Sn沉淀物。
在本发明的上述实施例中,SiGeSn层为应变SiGeSn层。应变SiGeSn层的厚度为0.5-100nm,优选为5-60nm。其中,应变SiGeSn层中Sn的原子百分含量小于20%。需要说明的是,完全应变的SiGeSn层中Sn含量越高,其应变度越大,相应地其厚度应降低到弛豫的临界厚度以下,才能保持完全应变。应变SiGeSn层中Sn含量越高,则其临界厚度越薄。当Si含量20%、Sn含量为15%时,Ge上完全应变的SiGeSn薄膜的应变度约为1.5%,此时应变SiGeSn层的临界厚度约30nm,亦即此时FinFET沟道区的SiGeSn厚度不宜超过30nm;而当Si含量20%、Sn含量为10%时,其应变度约0.8%,其临界厚度可以达到100nm以上,说明此时FinFET沟道区的SiGeSn厚度可以达到100nm而SiGeSn层仍保持完全应变。
需要进一步说明的是,当SiGeSn层为应变SiGeSn层时,注入工艺中加热温度和退火工艺中退火温度的高低需要与应变SiGeSn层的材料性质匹配。例如常见FinFET半导体器件中需要10-15%Sn含量的应变SiGeSn层,通过加入Si,10-15%的SiGeSn层在450℃下基本是稳定的,所以该Sn含量下上述注入工艺中衬底温度和退火工艺中退火温度需要不超过450℃。
应变SiGeSn材料具有比Ge更高的空穴迁移率,具有应用于P型场效应管器件沟道的良好前景。理论计算结果表明,当x>0.11时,应变Ge1-xSnx合金将成为一种直接带隙的半导体,具有良好的光电特性;并且,SiGeSn合金与硅的互补金属氧化物半导体(CMOS)工艺具有良好的兼容性。因此,本发明的方法与现有CMOS工艺兼容性好,制得的FinFET电学性能好。
本发明第二方面提出了具有SiGeSn沟道的鳍式场效应晶体管。
根据本发明实施例的具有SiGeSn沟道的鳍式场效应晶体管,由上述公开的任一种方法形成,包括:衬底;形成在衬底之上的SiGeSn鳍形沟道区;形成在SiGeSn鳍形沟道区之上的栅堆叠结构;以及形成在SiGeSn鳍形沟道区两侧的源和漏。该FinFET中的鳍形沟道区为SiGeSn材料,厚度较薄,晶体质量较好,具有成本较低、电学性能良好的优点。
为使本领域技术人员更好地理解本发明,阐述具体实施例如下:
首先,准备Si衬底,并依次采用丙酮、无水乙醇、去离子水及氢氟酸清洗备用。
其次,通过选择性外延工艺在Si衬底之上形成Ge鳍形结构。具体地,可在Si衬底上先沉积氮化硅掩膜,然后通过光刻和刻蚀工艺,在掩膜中形成开口,通过选择性外延工艺,在Si衬底顶表面的开口位置选择性外延生长Ge鳍形结构,控制Ge鳍形结构的厚度,使Ge鳍形结构厚度大于掩膜层厚度并形成呈鳍形的结构。
然后,采用等离子体浸没离子注入工艺,向整个衬底中注入同时含有Si和Sn元素的等离子体,此时衬底加热温度为100-200℃,注入电压为10-25KeV,Si和Sn的注入剂量分别约为1×1017/cm2和8×1016/cm2。注入完成后,即在Ge鳍形结构表层形成了15-30nm厚的具有应变的SiGeSn层,Sn含量约为15%。对离子注入完成的衬底进行退火处理,退火温度为200-300℃,以进一步强化SiGeSn层。
接着,在SiGeSn层上依此沉积栅介质材料HfO2和栅极材料TaN/TiAl/TiN,然后通过光刻和刻蚀工艺,得到了图形化的HfO2/TaN/TiAl/TiN栅堆叠。
进一步,在栅堆叠两侧形成侧墙。
最后,在侧墙两侧,通过离子注入形成重掺杂的源和漏结构。
此时,获得了沟道层、源区和漏区均为SiGeSn材料的FinFET器件。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例,可以理解的是,上述实施例是示例性的,不能理解为对本发明的限制,本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (18)

1.一种具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,包括以下步骤:
提供衬底;
在所述衬底之上形成Ge鳍形结构;
向所述Ge鳍形结构注入同时含有Si和Sn元素的原子、分子、离子或等离子体,以形成SiGeSn层;
在所述SiGeSn层上形成栅堆叠结构。
2.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述衬底为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底,或者具有Ge表面的Si衬底。
3.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,通过选择性外延工艺形成所述Ge鳍形结构。
4.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,通过光刻和刻蚀工艺形成所述Ge鳍形结构,其中,所述衬底是表层为Ge材料的衬底。
5.如权利要求4所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述表层为Ge材料的衬底为绝缘体上Ge衬底、Ge衬底,或者具有Ge表面的Si衬底。
6.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述注入的方法包括离子注入。
7.如权利要求6所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述离子注入包括等离子体源离子注入和等离子体浸没离子注入。
8.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述注入的方法包括磁控溅射。
9.如权利要求8所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,在利用所述磁控溅射注入的过程中,在所述衬底上加载负偏压。
10.如权利要求8或9所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,还包括:去除所述磁控溅射在所述SiGeSn层之上形成的Si-Sn薄膜。
11.如权利要求10所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,利用对SiGeSn和Si-Sn具有高腐蚀选择比的溶液清洗以去除所述Si-Sn薄膜。
12.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述注入的过程中对所述衬底加热,加热温度为100-600℃。
13.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,还包括,在所述注入之后,对SiGeSn层退火,退火温度为100-600℃。
14.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述SiGeSn层为应变SiGeSn层。
15.如权利要求14所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述应变SiGeSn层的厚度为0.5-100nm。
16.如权利要求14所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,所述应变SiGeSn层中Sn的原子百分含量小于20%。
17.如权利要求1所述的具有SiGeSn沟道的鳍式场效应晶体管的形成方法,其特征在于,还包括:在栅堆叠结构的两侧形成源和漏。
18.一种具有SiGeSn沟道的鳍式场效应晶体管,其特征在于,包括:
衬底;
形成在衬底之上的SiGeSn鳍形沟道区;
形成在所述SiGeSn鳍形沟道区之上的栅堆叠结构;以及
形成在所述SiGeSn鳍形沟道区两侧的源和漏。
CN201410063292.3A 2014-02-25 2014-02-25 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法 Pending CN103839829A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410063292.3A CN103839829A (zh) 2014-02-25 2014-02-25 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法
PCT/CN2014/073592 WO2015127697A1 (en) 2014-02-25 2014-03-18 Method for forming fin field effect transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410063292.3A CN103839829A (zh) 2014-02-25 2014-02-25 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法

Publications (1)

Publication Number Publication Date
CN103839829A true CN103839829A (zh) 2014-06-04

Family

ID=50803212

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410063292.3A Pending CN103839829A (zh) 2014-02-25 2014-02-25 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法

Country Status (1)

Country Link
CN (1) CN103839829A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855033A (zh) * 2014-02-25 2014-06-11 清华大学 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法
CN105632925A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
TWI617032B (zh) * 2014-09-03 2018-03-01 台灣積體電路製造股份有限公司 電晶體與其形成方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120313168A1 (en) * 2011-06-08 2012-12-13 International Business Machines Corporation Formation of embedded stressor through ion implantation
US20130183814A1 (en) * 2012-01-13 2013-07-18 Applied Materials, Inc. Method of depositing a silicon germanium tin layer on a substrate
CN103311302A (zh) * 2013-05-09 2013-09-18 清华大学 一种混合三维晶体管及其形成方法
US20130295752A1 (en) * 2012-05-04 2013-11-07 Applied Materials, Inc. Methods for chemical mechanical planarization of patterned wafers
CN103594419A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件制造方法
CN103594518A (zh) * 2013-11-08 2014-02-19 清华大学 金属源漏结构及其形成方法
CN103855033A (zh) * 2014-02-25 2014-06-11 清华大学 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120313168A1 (en) * 2011-06-08 2012-12-13 International Business Machines Corporation Formation of embedded stressor through ion implantation
US20130183814A1 (en) * 2012-01-13 2013-07-18 Applied Materials, Inc. Method of depositing a silicon germanium tin layer on a substrate
US20130295752A1 (en) * 2012-05-04 2013-11-07 Applied Materials, Inc. Methods for chemical mechanical planarization of patterned wafers
CN103594419A (zh) * 2012-08-16 2014-02-19 中国科学院微电子研究所 半导体器件制造方法
CN103311302A (zh) * 2013-05-09 2013-09-18 清华大学 一种混合三维晶体管及其形成方法
CN103594518A (zh) * 2013-11-08 2014-02-19 清华大学 金属源漏结构及其形成方法
CN103855033A (zh) * 2014-02-25 2014-06-11 清华大学 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103855033A (zh) * 2014-02-25 2014-06-11 清华大学 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法
TWI617032B (zh) * 2014-09-03 2018-03-01 台灣積體電路製造股份有限公司 電晶體與其形成方法
US10854735B2 (en) 2014-09-03 2020-12-01 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
US11532727B2 (en) 2014-09-03 2022-12-20 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
US11990532B2 (en) 2014-09-03 2024-05-21 Taiwan Semiconductor Manufacturing Company Limited Method of forming transistor
CN105632925A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN105632925B (zh) * 2014-10-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法

Similar Documents

Publication Publication Date Title
CN103594496B (zh) 半导体器件及其制造方法
CN104183487A (zh) 一种FinTFET半导体器件及其制备方法
CN103840005A (zh) 具有SiGeSn源漏的鳍式场效应晶体管及其形成方法
US20150243505A1 (en) Method for forming fin field effect transistor
CN108321197A (zh) 一种遂穿场效应晶体管及其制造方法
CN103943502B (zh) 鳍式场效应晶体管及其形成方法
CN103839829A (zh) 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法
CN103972104A (zh) 具有SiGe沟道的鳍式场效应晶体管及其形成方法
US9105475B1 (en) Method for forming fin field effect transistor
CN107039520A (zh) 鳍式场效应晶体管及其形成方法
CN103855033A (zh) 具有SiGeSn沟道的鳍式场效应晶体管及其形成方法
CN103123899B (zh) FinFET器件制造方法
CN105244375B (zh) 具有突变隧穿结的pnin/npip型ssoi tfet及制备方法
CN103840004A (zh) 具有SiGeSn源漏的鳍式场效应晶体管及其形成方法
CN103840006A (zh) 具有GeSn沟道的鳍式场效应晶体管及其形成方法
WO2022086764A1 (en) Formation of gate all around device
CN106783979A (zh) 基于Ga2O3材料的帽层复合双栅PMOSFET及其制备方法
CN103383961A (zh) FinFET结构及其制造方法
CN103839980A (zh) 具有SiGeSn源漏的MOSFET及其形成方法
CN103839827A (zh) 具有SiGeSn源漏的MOSFET及其形成方法
CN103972107A (zh) 具有SiGe源漏的FinFET及其形成方法
CN103972105A (zh) 具有SiGe沟道的MOSFET及其形成方法
CN103839830A (zh) 具有SiGeSn沟道的MOSFET及其形成方法
CN103839832A (zh) 具有GeSn源漏的鳍式场效应晶体管及其形成方法
CN103839775A (zh) 选区GeSn层及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20140604

RJ01 Rejection of invention patent application after publication