CN103972107A - 具有SiGe源漏的FinFET及其形成方法 - Google Patents
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Abstract
本发明提出一种具有SiGe源漏的FinFET及其形成方法。其中该方法包括以下步骤：提供衬底；在衬底之上形成Si鳍形结构；在Si鳍形结构之上形成栅堆叠或假栅；在栅堆叠或假栅两侧形成源区和漏区的开口，在开口位置露出Si鳍形结构；向Si鳍形结构注入含有Ge元素的原子、分子、离子或等离子体，以在开口位置形成SiGe层。本发明的鳍式场效应晶体管形成方法能够形成具有SiGe源漏的FinFET，其SiGe源漏的厚度较薄、晶体质量较好，因此晶体管具有良好的电学性能，且本方法具有简单易行、成本低的优点。
Description
技术领域
本发明涉及半导体制造领域，具体涉及一种具有SiGe源漏的FinFET及其形成方法。
背景技术
金属-氧化物-半导体场效应晶体管(MOSFET)已经为集成电路行业服务了四十多年。人们发明了各种各样的巧妙技术使其特征尺寸不断缩小，但是并没有改变它的基本结构。然而，集成电路设计窗口，包括性能、动态功耗、静态功耗和器件容差，已经缩小到不得不需要发明一种新的晶体管结构的地步。随着栅长的不断缩小，MOSFET的转移特性(Ids-Vgs)发生退化，主要表现在两个方面。一是亚阈值斜率变大和阈值电压降低，也就是说，通过降低栅电极电压Vgs不能使得MOS器件关断得很好。另一方面是，亚阈值斜率和阈值电压均对栅长的变化特别敏感，也就是说，MOS器件的工艺容差变得非常差，该现象被称为短沟道效应。
一方面为了有效地抑制短沟道效应，研究人员提出了一种器件结构，该器件结构使得半导体沟道仅仅存在于非常靠近栅的地方，能够消除远离栅的所有漏电通道。由于此时该半导体沟道足够地薄，其形状看起来像一条鱼的鳍(Fin)，因而研究人员形象地称其为鳍式场效应晶体管(FinFET)。FinFET器件可以大幅增强栅对沟道的控制能力，有效地抑制了短沟道效应，使其具有驱动电流大、关态电流小、器件开关比高、成本低、晶体管密度高等优点。Fin的材料可以采用廉价的体Si衬底或绝缘体上硅衬底(SOI)来加工。
另一方面，随着器件尺寸的不断缩小，Si材料较低的迁移率已成为制约器件性能的主要因素。为了不断提升器件的性能，必须采取措施提高沟道内载流子迁移率，目前业界广泛采用的是应变硅技术。针对p-MOSFET，主要技术方案为源漏SiGe技术，即在源漏区域采用应变SiGe材料，一方面对沟道产生单轴压应力以提升沟道内空穴迁移率，另一方面可降低源漏的串联电阻。
在源漏区生长SiGe材料时，通常采用的方法为化学气相淀积(CVD)工艺在源漏区选择性生长SiGe薄膜，工艺复杂，质量不易控制，尤其是高Ge含量(Ge含量大于30％)的应变SiGe的选择性外延，对衬底表面预处理和外延温度有及其严格的要求，工艺窗口窄，且外延设备较为昂贵，成本也较高。
发明内容
本发明旨在至少在一定程度上解决上述FinFET源漏中难以形成质量好的SiGe薄膜、工艺复杂且生产成本高的问题。为此，本发明的目的在于提出一种简单易行且成本低的具有SiGe源漏的FinFET及其形成方法。
为实现上述目的，根据本发明实施例的具有SiGe源漏的FinFET的形成方法可以包括以下步骤：提供衬底；在所述衬底之上形成Si鳍形结构；在所述Si鳍形结构之上形成栅堆叠或假栅；在所述栅堆叠或假栅两侧形成源区和漏区的开口，在所述开口位置露出所述Si鳍形结构；向所述Si鳍形结构注入含有Ge元素的原子、分子、离子或等离子体，以在所述开口位置形成SiGe层。
根据本发明实施例的方法能够形成具有SiGe源漏的FinFET，其SiGe源漏的厚度较薄、晶体质量较好，因此晶体管具有良好的电学性能，且本方法具有简单易行、成本低的优点。
可选地，根据本发明实施例的具有SiGe源漏的FinFET的形成方法还具有如下技术特征：
在本发明的一个实施例中，还包括：向所述Si鳍形结构注入所述含有Ge元素的原子、分子、离子或等离子体的同时，注入含B元素的原子、分子、离子或等离子体，以对所述SiGe层进行掺杂。
在本发明的一个实施例中，还包括：在形成所述源区和漏区的开口之前，在所述栅堆叠或假栅两侧形成栅侧墙。
在本发明的一个实施例中，还包括：在形成所述SiGe层之后，去除所述假栅，在所述假栅区域形成栅堆叠。
在本发明的一个实施例中，通过选择性外延工艺在所述衬底之上形成所述Si鳍形结构。
在本发明的一个实施例中，通过光刻和刻蚀工艺在所述衬底之上形成所述Si鳍形结构，其中，所述衬底的表层为Si材料。
在本发明的一个实施例中，所述注入的方法包括离子注入。
在本发明的一个实施例中，所述离子注入包括等离子体源离子注入和等离子体浸没离子注入。
在本发明的一个实施例中，所述注入的方法包括磁控溅射。
在本发明的一个实施例中，采用所述磁控溅射注入的过程中，在所述衬底上加载负偏压。
在本发明的一个实施例中，还包括，去除所述磁控溅射在所述SiGe层之上形成的Ge薄膜。
在本发明的一个实施例中，利用对SiGe和Ge具有高腐蚀选择比的溶液清洗以去除所述Ge薄膜。
在本发明的一个实施例中，所述注入的过程中对所述衬底加热，加热温度为100-900℃。
在本发明的一个实施例中，还包括，在所述注入之后，对所述SiGe层退火，退火温度为100-900℃。
在本发明的一个实施例中，所述SiGe层为应变SiGe层。
在本发明的一个实施例中，所述应变SiGe层的厚度为0.5-100nm。
在本发明的一个实施例中，所述应变SiGe层中Ge的原子百分含量小于50％。
为实现上述目的，根据本发明实施例的具有SiGe源漏的FinFET，包括：衬底；形成在衬底之上的Si鳍形沟道区；形成在所述Si鳍形沟道区之上的栅堆叠结构；以及形成在所述Si鳍形沟道区两侧的SiGe源和漏。
根据本发明实施例的具有SiGe源漏的FinFET，沟道内空穴迁移率高，源漏的串联电阻小，具有电学性能好的优点。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明第一实施例的具有SiGe源漏的FinFET的形成方法的流程图；
图2至图5b是图1所示的形成方法的具体过程示意图；
图6是本发明第二实施例的具有SiGe源漏的FinFET的形成方法的流程图；
图7至图11b是图6所示的形成方法的具体过程示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
根据本发明第一实施例的具有SiGe源漏的FinFET的形成方法可以采用先栅工艺，如图1所示，可以包括如下步骤：
S11.提供衬底。
具体地，该衬底可以为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底、具有Si表面的Ge衬底等等。
S12.在衬底之上形成Si鳍形结构。
具体地，在衬底00之上形成Si鳍形结构10，参考图2。
在本发明的一个实施例中，可以通过选择性外延工艺在衬底00之上形成Si鳍形结构10。这时，Si鳍形结构10并非衬底00原先具有的，而是后外延出来的，因此衬底00的选择范围较宽，可以为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底、具有Si表面的Ge衬底等等。
在本发明的另一个实施例中，可以通过光刻和刻蚀工艺在衬底00之上形成Si鳍形结构10，其中，衬底00是表层为Si材料的衬底。这时，Si鳍形结构10是衬底00原先具有的，而非后形成的，因此衬底00的选择范围较窄，可以为Si衬底、绝缘体上Si衬底，或者具有Si表面的Ge衬底等等。
S13.在Si鳍形结构之上形成栅堆叠。
具体地，在Si鳍形结构10之上依次沉积栅介质材料和栅极材料，通过光刻和刻蚀工艺形成图形化的、包括栅介质层20a和栅极层20b的栅堆叠20。参考图3a和图3b，其中图3a为立体示意图，图3b为沿沟道方向的剖面图。
S14.在栅堆叠两侧形成源区和漏区的开口，在开口位置露出Si鳍形结构。
优选地，可进一步在栅堆叠20两侧形成栅侧墙30，以限定出源区和漏区的开口。该栅侧墙30可起到降低器件漏电的作用。具体过程为：在上述步骤之后，先沉积栅侧墙所需的介质材料，然后通过合适的干法刻蚀工艺，在图形化的栅堆叠两侧形成栅侧墙30，同时在源区和漏区的上方形成开口，在开口位置露出Si鳍形结构10。参考图4a和图4b，其中图4a为立体示意图，图4b为沿沟道方向的剖面图。
S15.向Si鳍形结构注入含有Ge元素的原子、分子、离子或等离子体，以在开口位置形成SiGe层。
具体地，可以向Si鳍形结构10注入含有Ge元素的原子、分子、离子或等离子体，将开口位置暴露出的Si鳍形结构10的表层或全部转变为目标SiGe层40。该SiGe层40用做FinFET的源漏。参考图5a和图5b，其中图5a为立体示意图，图5b为沿沟道方向的剖面图。
根据本发明第一实施例的FinFET的形成方法，可以得到SiGe源漏区的鳍形场效应晶体管，并且源漏区的SiGe层厚度较薄、质量较好，且该方法具有简单易行、成本低的优点。
根据本发明第二实施例的具有SiGe源漏的FinFET的形成方法可以采用后栅工艺，如图6所示，可以包括如下步骤：
S21.提供衬底。
具体地，该衬底可以为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底、具有Si表面的Ge衬底等等。
S22.在衬底之上形成Si鳍形结构。
具体地，在衬底00之上形成Si鳍形结构10，参考图7。
在本发明的一个实施例中，可以通过选择性外延工艺在衬底00之上形成Si鳍形结构10。这时，Si鳍形结构10并非衬底00原先具有的，而是后外延出来的，因此衬底00的选择范围较宽，可以为Si衬底、Ge衬底、绝缘体上Si衬底、绝缘体上Ge衬底、具有Si表面的Ge衬底等等。
在本发明的另一个实施例中，可以通过光刻和刻蚀工艺在衬底00之上形成Si鳍形结构10，其中，衬底00是表层为Ge材料的衬底。这时，Si鳍形结构10是衬底00原先具有的，而非后形成的，因此衬底00的选择范围较窄，可以为Si衬底、绝缘体上Si衬底，或者具有Si表面的Ge衬底等等。
S23.在Si鳍形结构之上形成假栅。
具体地，在Si鳍形结构10的预设栅堆叠的区域之上形成假栅50。参考图8a和图8b，其中图8a为立体示意图，图8b为沿沟道方向的剖面图。
S24.在假栅两侧形成源区和漏区的开口，在开口位置露出Si鳍形结构。
具体地，进一步在假栅50两侧形成栅侧墙30，以限定出源区和漏区的开口。该栅侧墙30可起到降低器件漏电的作用。具体过程为：在上述步骤之后，先沉积栅侧墙所需的介质材料，一般采用与假栅材料不一样的介质材料，然后通过合适的干法刻蚀工艺，在图形化的假栅50两侧形成栅侧墙30，同时在源区和漏区的上方形成开口，并在开口位置露出Si鳍形结构10。参考图9a和图9b，其中图9a为立体示意图，图9b为沿沟道方向的剖面图。
S25.向Si鳍形结构注入含有Ge元素的原子、分子、离子或等离子体，以在开口位置形成SiGe层。
具体地，可以向Si鳍形结构10注入含有Ge元素的原子、分子、离子或等离子体，将开口位置暴露出的Si鳍形结构10的表层或全部转变为目标SiGe层40。该SiGe层40用做FinFET的源漏。参考图10a和图10b，其中图10a为立体示意图，图10b为沿沟道方向的剖面图。
S26.去除假栅，在假栅区域形成栅堆叠。
具体地，可以通过湿化学腐蚀或者干法刻蚀和湿化学腐蚀相结合去除假栅50，并依次沉积栅介质材料和栅极材料，然后通过光刻和刻蚀工艺，以形成图形化的、包括栅介质层20a和栅极层20b的栅堆叠20。至此，形成了具有SiGe源漏区的FinFET。参考图11a和图11b，其中图11a为立体示意图，图11b为沿沟道方向的剖面图。
根据本发明第二实施例的FinFET的形成方法，同样可以得到SiGe为源漏区的鳍形场效应晶体管，并且源漏区的SiGe层厚度较薄、质量较好，且该方法具有简单易行、成本低的优点。
本发明上述两个实施例的FinFET的形成方法中，通过利用注入工艺对原有的Si层进行表面改性。即将含有Ge元素的原子、分子、离子或等离子体注入到原有的Si层中，通过控制合适的温度和注入剂量，这样可以得到厚度较薄、质量较好的SiGe层，具有简单易行、成本低的优点。而已有的利用CVD选择性外延SiGe源漏的方法中，工艺复杂且成本较高。
在本发明的一个实施例中，在注入工艺过程中，原有的Si鳍形结构可以仅有表层部分变化为SiGe层，也可以全部变化为SiGe鳍形结构。具体地，当FinFET的源漏需要形成较厚的SiGe层时，可以注入含有Ge元素的离子或等离子体。离子和等离子体能量高，可以注入达到一定深度。当FinFET的源漏需要形成较薄的SiGe层时，不仅注入离子或等离子体可以形成SiGe层，注入Ge原子或含有Ge元素的分子也可以形成较薄的SiGe层。
在本发明的一个实施例中，向Si鳍形结构表层注入所述含有Ge元素的原子、分子、离子或等离子体的同时，注入含B元素的原子、分子、离子或等离子体，以对SiGe层进行掺杂。被注入的B元素可以在注入同时的退火工艺或后续退火工艺中被激活，实现对SiGe层的掺杂，最终得到的器件中具有p型导电的SiGe源漏区。
在本发明的一个实施例中，注入的方法可以采用离子注入，即：将具有一定能量的、含有Ge元素的离子束(包括Ge离子或含Ge元素的等离子体)入射到Si鳍形结构中去，并停留在Si鳍形结构中，使Si鳍形结构部分或全部转换为SiGe合金。通过改变离子束的能量来改变注入的深度，离子束能量越高，则注入越深。在注入过程中，可以采用变化的电压来获得变化的离子束能量，从而使Ge元素在一定范围内较为均匀地分布。具体地，除常规的离子注入外，离子注入还包括等离子体源离子注入和等离子体浸没离子注入，即等离子体基离子注入。在等离子体基离子注入时，Si鳍形结构湮没在含有Ge元素的等离子体中，含Ge元素的正离子在电场作用下被加速，射向Si鳍形结构表面并注入到Si鳍形结构中。通过等离子体基离子注入，可以很容易达到很高的注入剂量，即很容易获得1％～50％的Ge含量的SiGe层，生产效率很高，成本也很低，且受表面形状的影响小，即非平面的Si鳍形结构表面也可以实现均匀地注入。其中，等离子体浸没离子注入为一种优选的注入方式，因等离子体浸没离子注入受衬底形状的影响小，注入更均匀，在Si鳍形结构这种非平面结构上注入可以获得各个部位较为均匀注入的效果，使得整个源漏区较为均匀地形成SiGe薄膜，从而可以最大幅度地提升沟道的电学性能。离子注入可以形成较厚的SiGe层，注入能量越高，SiGe层越厚。优选地，SiGe层的厚度为0.5-100nm。
在本发明的一个实施例中，注入的方法可以采用磁控溅射。磁控溅射时，Ar离子在电场作用下加速飞向阴极Ge靶或含Ge的靶材，并以高能量轰击靶表面，使靶材发生溅射。溅射粒子主要是原子，还有部分离子。通过调整电场电压，真空度等工艺参数，使溅射粒子具有较高的能量，并以较高的速度射向Si鳍形结构，部分粒子可以注入到Si鳍形结构中并形成SiGe合金。可选地，在利用磁控溅射向Si鳍形结构注入的过程中，在衬底上加载负偏压，比如-40～-120V，这样可以使溅射出的部分粒子具有更高能量，有利于粒子注入到Si鳍形结构的更深处，例如可以深至若干纳米。需要说明的是，由于磁控溅射时溅射出的材料较多，通常会在形成SiGe层之后进一步形成Ge薄膜。因此在磁控溅射之后，还需要去除磁控溅射在SiGe层之上形成的Ge薄膜。例如，可以利用对Ge和SiGe具有高腐蚀选择比的溶液清洗以去除Ge薄膜以及露出SiGe层。常见的清洗溶液包括稀释的盐酸和双氧水的混合水溶液、稀释的硫酸和双氧水混合水溶液、稀释的氢氟酸和双氧水混合水溶液，以及稀硝酸。清洗后保留下来的SiGe层的厚度为0.5-20nm，优选地，该SiGe层厚度为0.5-10nm。
在本发明的一个实施例中，在注入工艺中加热温度可控制在100-900℃之间，优选400-800℃。在该温度范围下得到的薄膜质量更好。温度过低，注入带来的损伤不能修复，SiGe层的质量较差；温度过高，SiGe层容易弛豫，得不到完全应变的SiGe层，影响器件性能。
在本发明的一个实施例中，在形成SiGe层之后还可以通过退火处理来强化该SiGe层。退火的温度范围为100-900℃，优选400-800℃。温度过低，注入带来的损伤不能修复，SiGe层的质量较差；温度过高，SiGe层容易弛豫，得不到完全应变的SiGe层，影响器件性能。
需要指出的是，如果采用先栅工艺，其中的栅介质可能不能承受450℃以上的高温，此时，注入工艺中的加热温度和退火处理温度需要控制在400℃以下。
在本发明的一个实施例中，SiGe层为应变SiGe层。应变SiGe层的厚度为0.5-100nm。优选为10-40nm。应变SiGe层中Ge的原子百分含量小于50％。需要说明的是，完全应变的SiGe层中Ge含量越高，其应变度越大，相应地其厚度应降低到弛豫的临界厚度以下，才能保持完全应变。应变SiGe层中Ge含量越高，则其临界厚度越薄。当Ge含量为50％时，Si上完全应变的SiGe薄膜的应变度约为2.1％，此时应变SiGe层的临界厚度约10nm，亦即此时FinFET源漏区的SiGe厚度不宜超过10nm；而当Ge含量为20％时，其应变度约0.8％，其临界厚度可以达到100nm以上，说明此时FinFET源漏区的SiGe厚度可以达到100nm而SiGe层仍保持完全应变。需要进一步说明的是，当SiGe层为应变SiGe层时，注入工艺中加热温度和退火工艺中退火温度的高低需要与应变SiGe层的材料性质匹配。例如常见FinFET器件中需要Ge的原子百分含量为20-40％的应变SiGe层，而Ge原子百分含量为40％的SiGe层在800℃下基本是稳定的，所以此时注入工艺中加热温度和退火工艺中退火温度需要不超过800℃。
本发明还提出了一种具有SiGe源漏的FinFET，由上述公开的任一种方法形成，包括：衬底；形成在衬底之上的Si鳍形沟道区；形成在所述Si鳍形沟道区之上的栅堆叠结构；以及形成在所述Si鳍形沟道区两侧的SiGe源和漏。该鳍式场效应晶体管的源漏区具有厚度较薄、质量较好的SiGe层，沟道内空穴迁移率高，源漏的串联电阻小，具有电学性能好、成本低的优点。
需要说明的是，该具有SiGe源漏的FinFET可以通过上文公开的任一种方法形成，但不限于此。
为使本领域技术人员更好地理解本发明，阐述具体实施例如下：
首先，准备n型Si衬底，并依次采用丙酮、无水乙醇、去离子水及氢氟酸清洗备用。
其次，通过光刻和刻蚀工艺在Si衬底之上形成Si鳍形结构。
接着，在Si鳍形结构之上依此沉积SiO2作为假栅材料层，然后通过光刻和刻蚀工艺，得到了图形化的假栅，并在源区和漏区上方形成开口。
然后，沉积栅侧墙材料，可以用氮化硅作为栅侧墙材料，通过干法刻蚀工艺，在假栅两侧形成栅侧墙，并在预设源漏的位置的上方形成开口，以在开口位置露出Si鳍形结构。
最后，采用等离子体浸没离子注入工艺，向衬底中注入含有Ge元素的等离子体，注入电压为5-15KeV，注入剂量约为5×1016/cm2。注入完成后，对衬底进行清洗和退火，退火温度为800℃，开口处的Si鳍形结构转变为应变SiGe鳍型结构，其中Ge含量最高约为35％。
最后，利用稀氢氟酸去除假栅，依次沉积栅介质材料HfO2和栅极材料TaN/TiAl，然后通过光刻和刻蚀工艺，在原假栅区域形成图形化的HfO2/TaN/TiAl栅堆叠。此时，获得了源区和漏区为SiGe材料的FinFET器件。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (18)
1.一种具有SiGe源漏的FinFET的形成方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底之上形成Si鳍形结构；
在所述Si鳍形结构之上形成栅堆叠或假栅；
在所述栅堆叠或假栅两侧形成源区和漏区的开口，在所述开口位置露出所述Si鳍形结构；
向所述Si鳍形结构注入含有Ge元素的原子、分子、离子或等离子体，以在所述开口位置形成SiGe层。
2.如权利要求1所述的具有SiGe源漏的FinFET的形成方法，其特征在于，还包括：向所述Si鳍形结构注入所述含有Ge元素的原子、分子、离子或等离子体的同时，注入含B元素的原子、分子、离子或等离子体，以对所述SiGe层进行掺杂。
3.如权利要求1或2所述的具有SiGe源漏的FinFET的形成方法，其特征在于，还包括：
在形成所述源区和漏区的开口之前，在所述栅堆叠或假栅两侧形成栅侧墙。
4.如权利要求1-3任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，还包括：
在形成所述SiGe层之后，去除所述假栅，在所述假栅区域形成栅堆叠。
5.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，通过选择性外延工艺在所述衬底之上形成所述Si鳍形结构。
6.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，通过光刻和刻蚀工艺在所述衬底之上形成所述Si鳍形结构，其中，所述衬底的表层为Si材料。
7.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述注入的方法包括离子注入。
8.如权利要求7所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述离子注入包括等离子体源离子注入和等离子体浸没离子注入。
9.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述注入的方法包括磁控溅射。
10.如权利要求9所述的具有SiGe源漏的FinFET的形成方法，其特征在于，采用所述磁控溅射注入的过程中，在所述衬底上加载负偏压。
11.如权利要求10所述的具有SiGe源漏的FinFET的形成方法，其特征在于，还包括，去除所述磁控溅射在所述SiGe层之上形成的Ge薄膜。
12.如权利要求11所述的具有SiGe源漏的FinFET的形成方法，其特征在于，利用对Ge和SiGe具有高腐蚀选择比的溶液清洗以去除所述Ge薄膜。
13.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述注入的过程中对所述衬底加热，加热温度为100-900℃。
14.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，还包括，在所述注入之后，对所述SiGe层退火，退火温度为100-900℃。
15.如权利要求1-4任一项所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述SiGe层为应变SiGe层。
16.如权利要求15所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述应变SiGe层的厚度为0.5-100nm。
17.如权利要求15所述的具有SiGe源漏的FinFET的形成方法，其特征在于，所述应变SiGe层中Ge的原子百分含量小于50％。
18.一种具有SiGe源漏的FinFET，其特征在于，包括：
衬底；
形成在衬底之上的Si鳍形沟道区；
形成在所述Si鳍形沟道区之上的栅堆叠结构；以及
形成在所述Si鳍形沟道区两侧的SiGe源和漏。
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