CN1783514A - 半导体装置及形成半导体装置的方法 - Google Patents

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李文钦
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季明华
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Abstract

本发明提供一种半导体装置及形成半导体装置的方法，特别涉及一种栅控PIN二极管其形成其的方法。栅控PIN二极管包括一半导体基底；一栅极介电层，形成在半导体基底之上；一栅极，形成在栅极介电层之上；一源栅极间隔及一漏栅极间隔，沿着栅极介电层与栅极的各自侧边而配置；一源极，与一第一型的掺杂物掺杂，实质上在源栅极间隔的下方，且与栅极的一第一侧边之间具有一水平距离；一漏极，与一第二型的掺杂物掺杂，实质上延伸至漏栅极间隔的下方，且实质上与栅极的一第二侧边垂直对齐，其中，第一型与第二型相反；一源极硅化物，相邻于源极；以及一漏极硅化物，相邻于漏极。本发明偏移区的形成更为精确，使得累增崩溃机制控制的更好。

Description

半导体装置及形成半导体装置的方法
技术领域
本发明是有关于一种半导体装置，特别是有关于一种PIN二极管。
背景技术
在90nm技术的集成电路中，金属氧化物半导体(metal-oxide-semiconductor，MOS)是重要的技术。根据栅极电压Vg与源-漏电压Vds，一个MOS装置可以操作在三个区域，即线性区、次门槛区、以及饱和区。在次门槛区中，栅极电压Vg小于门槛电压Vt。次门槛斜率表示关闭晶体管电流的容易度，且因此成为决定MOS装置速度的重要因素。次门槛斜率可以式子m×kT/q来表示，其中m是与电容相关的参数。一般MOS装置的次门槛斜率具有大约为60mV/decade(kT/q)的限制，且接着设定一限制以按比例安排操作电压Vcc及Vt。此限制是由于载流子的飘移扩散传送机制。因为这个理由，现在的MOS装置的切换一般来说无法快于60mV/decade。60mV/decade的次门槛斜率限制也适用于鳍式场效晶体管(FinFET)或在绝缘层上覆硅(silicon-on-insulator，SOI)的超薄体金属氧化物半晶体管(Ultra thin body MOSFET)。甚至具有关于沟道的较佳栅极控制，在FinFET或SOI装置的超薄体金属氧化物半晶体管只可达到接近但不低于60mV/decade限制的次门槛斜率。由于此一限制，未来纳米装置则无法达到在低操作电压的更快速切换。
我们已了解根据穿透机制的载流子传送可以提供更快速的切换。由H.Honma所提出的美国专利编号5,177,568已揭露“Schottky Source/Drain MOS device”(肖特基源极/漏极MOS装置)，其实施例如图1所示。装置1是穿透注入(tunnelinjection)型半导体装置，其包括沟道区20、漏极(硅化物)4、栅极电极12、以及包括金属硅化物6与掺杂半导体8的源极。源极6/8及漏极4皆具有与栅极电极12重叠的部分。源极6/8包括介于金属硅化物6与半导体8间的肖特基势垒接面(Schottky barrier junction)，其帮助减少漏电流。栅极偏压控制沟道20及肖特基势垒，用来以触发穿透电流注入以进入至沟道20。此肖特基源极/漏极CMOS为快速切换装置。然而，无法超过60mV/decade限制。
图2是表示具有超快速切换速度的现有PIN二极管。此PIN二极管具有浓掺杂P型区30以及N型区32，两者由内部区33所区隔。栅极38配置于内部区33的上方以控制沟道。此栅控PIN二极管具有介于源极30与栅极边缘35间的偏移沟道区34。当在栅极38下的沟道36由栅极偏压所反向时，漏-源电压主要跨越偏移沟道区34而下降并触发累增崩溃(avalanche breakdown)。在崩溃期间的累增崩溃效应作为内部正回馈，因此次门槛斜率在非常低漏极电压(例如0.2V)下可大于10mV/decade。此具有崩溃机制以切换的栅控PIN二极管，提供期望方法给未来45nm节点的MOS技术。
然而，图2的栅控二极管有一些缺点。虽然其通过崩溃机制而有超快速切换的能力，偏移区的关键性宽度D0对于栅极与源/漏极间的对齐误差是敏感的。此导致在切换期间，在偏移沟道区34的电场有大变动，此接着导致次门槛斜率的大变化。此外，现有栅控PIN二极管的崩溃机制对于温度是敏感的，使得温度变化也会导致次门槛斜率变化。因此，需要改善结构及制程，以在超快速切换及低电压操作下降低栅控PIN二极管的温度敏感度以及对齐敏感度。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种自我对齐栅控PIN二极管以及形成其的方法。
本发明的栅极介电层形成在半导体基底之上。半导体基底包括块材硅，其可掺杂或无掺杂，当其为掺杂时，掺杂物浓度不大于大约1E16/cm3。栅极介电层形成在半导体基底之上。随意地形成一对薄间隔。执行偏斜注入，也称漏极注入，而以第一掺杂物来掺杂漏极。偏斜注入是自漏极侧偏斜，且注入区域到达第一半导体的第一深度。源极间隔与漏极间隔沿着栅极介电层与栅极的侧边而形成。执行源极注入而以与漏极掺杂物相反的源极掺杂物来掺杂源极。源极注入可由源极侧偏斜或是垂直。硅化物形成在源极与漏极。源极与漏极硅化物消耗硅至不会深于漏极注入的深度。
当漏极以n型掺杂物来掺杂且源极以p型掺杂物来掺杂时，形成的栅控PIN二极管动作与nMOS相似。相反地，当漏极以p型掺杂物来掺杂且源极以n型掺杂物来掺杂时，形成的栅控PIN二极管动作与pMOS相似。栅控PIN二极管可与现有MOSFET结合，以达到快速切换。
本发明的栅极介电层形成在轻微掺杂硅或无掺杂硅上。由于SiGe具有较低能量间隙而造成较低累增崩溃电压，因此期望将Ge与Si结合以达到低操作电压。SiGe区域可以通过附生成膜或注入来形成。在SiGe成膜的方式中，指定给SiGe成膜的区域通过蚀刻而内凹，接着成膜以形成对称SiGe区。此外，Ge可以对称地注入或不对称地注入。当对称注入时，其自源极侧及漏极侧偏斜注入；当不对称注入时，其只自源极侧偏斜注入。
本发明的PIN二极管可以形成在埋藏氧化层(buried oxide)上。包含金属，例如Si、SiGe、Ge、SiGeC的Si或Ge，可使用在源极、漏极、以及沟道区。
本发明是这样实现的：
本发明提供一半导体装置，所述半导体装置包括：一半导体基底；一栅极介电层，形成在该半导体基底之上；一栅极，形成在该栅极介电层之上；一源栅极间隔及一漏栅极间隔，沿着该栅极介电层与该栅极的各自侧边而配置；一源极，与一第一型的掺杂物掺杂，实质上延伸至该源栅极间隔的下方，且与该栅极的一第一侧边横向地留有间隔；以及一漏极，与一第二型的掺杂物掺杂，实质上延伸至该漏栅极间隔的下方，且实质上与该栅极的一第二侧边大约对齐，其中，该第一型与该第二型相反。
本发明所述的半导体装置，更包括：一源极硅化物，相邻于该源极；以及一漏极硅化物，相邻于该漏极。
本发明所述的半导体装置，该半导体基底包括在该漏极硅化物下方的一区域，与该第一型的掺杂物掺杂。
本发明所述的半导体装置，该源极延伸至该源极硅化物的下方。
本发明所述的半导体装置，该半导体基底为硅，且通过以大约0°至45°间的角度注入Ge，来局部地改变硅。
本发明所述的半导体装置，该半导体基底在一埋藏氧化层上。
本发明所述的半导体装置，该半导体基底的厚度介于大约2nm至200nm之间，且该埋藏氧化层的厚度介于大约10nm至200nm之间。
本发明还提供一种形成半导体装置的方法，所述包形成半导体装置的方法括：提供一半导体基底；在该半导体基底上形成一栅极介电层；在该栅极介电层形成一栅极；偏斜注入一第一型的一漏极掺杂物至一第一深度以形成一漏极，其中，该偏斜注入是自该栅极的漏极侧偏斜；沿着该栅极介电层与该栅极的各自侧边，形成一源极间隔及一漏极间隔；以及注入一第二型态的一源极掺杂物，其中，该第一型与该第二型相反。
本发明所述的形成半导体装置的方法，更包括形成一源极硅化物与一漏极硅化物，其中，分别消耗在该源极与漏极上的硅化物至一第二深度，且该第二深度不大于该第一深度。
本发明所述的形成半导体装置的方法，该源极掺杂物注入是以大约0°至45°间的角度自该栅极的源极侧偏斜。
本发明所述的形成半导体装置的方法，更包括注入Ge至该半导体基底。
本发明所述的形成半导体装置的方法，该半导体基底包括SiGe，且成膜形成至大约介于20nm至200nm间的厚度。
本发明所述的形成半导体装置的方法，更包括在该注入漏极掺杂物的步骤前，沿着该栅极介电层与该栅极的各自侧边形成一对薄间隔。
本发明所述的形成半导体装置的方法，该源极间隔与该漏极间隔的厚度皆介于大约5nm至100nm之间。
本发明具有数个优点。第一、较佳实施例使用间隔及偏斜注入来控制源极与漏极形成的对齐。偏移区的形成更为精确，使得累增崩溃机制控制的更好。第二，自我对齐栅控PIN二极管制程可以结合现形CMOS制造程序。结合的电路可更快速的切换。第三，自我对齐栅控PIN二极管可以操作在低电压(≤0.5V)，且具有超快速次门槛切换(≤10mV/decade)。此效能优于目前技术上的CMOS晶体管。第四，偏移区可被掺杂至媒介程度，使得崩溃与带到带穿遂机制同时发生且栅控PIN二极管的温度敏感度减到最小。
附图说明
图1表示现有肖特基源极/漏极MOS装置；
图2表示具有超快速切换速度的现有PIN二极管；
图3A至图3C、图4、图5A至图5B、图6、图7A至图7B、图8A至图8B、图9、图10表示在n沟道自我对齐栅控PIN二极管的制造中，中间阶层的剖面图；
图11表示n沟道自我对齐栅控PIN二极管倒转及偏移区；
图12表示在关闭状态的n沟道自我对齐栅控PIN二极管的能量带图示；
图13表示在导通状态的n沟道自我对齐栅控PIN二极管的能量带图示；
图14表示p沟道自我对齐栅控PIN二极管；
图15表示在关闭状态的p沟道自我对齐栅控PIN二极管的能量带图示；
图16表示在导通状态的p沟道自我对齐栅控PIN二极管的能量带图示。
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
本发明实施例的制程步骤将被揭露，且呈现较佳实施例的变化。在本发明所说明的实施例中以及不同的图示中，相同的参考编号使用来标示相同的元件。每一图示编号以字母A、B、或C来表示相同程序步骤的变化。
图3A至图10说明本发明实施例的栅控PIN二极管。图3A说明浅沟隔离(shallow trench isolation，STI)52形成在基底50。STI 52的较佳形成方式为在基底50上蚀刻浅沟并以绝缘体(例如氧化硅)来填满沟槽。在一实施例中，基底50为块材，例如硅(Si)。在其他实施例中，基底50可具有绝缘层上覆硅(silicon-on-insulator，SOI)的结构，如图3B所示。较佳的是，绝缘体或埋藏氧化层(buried oxide，BOX)54的厚度具有介于10nm与大约200nm之间，且在BOX 54上的硅层56的厚度大约介于2nm与200nm之间。此外，在BOX 54上Si的厚度以小于STI 52的深度为较佳，使得STI 52可到达BOX 54的上表面。在一些较佳实施例中，SiGe块材、锗(Ge)块材、绝缘体上SiGe、或绝缘体上Ge作为基底50或56。SiGe有数个有利的特征。由于SiGe具有较小的能量间隙且因而具有较Si为低的累增崩溃电场，因此SiGe特别地适用于应用崩溃机制的栅控PIN二极管。根据较低的累增崩溃电场，由于热载流子能量降低，装置可靠度因此改善。此外，在其源极区与漏极区具有SiGe的装置可引导出在装置沟道的压缩应力(internal compressive stress)，并更增加崩溃机制。SiGe最好是在具有大约1mTorr至100Torr压力的槽内依附成膜，且成膜至介于大约2nm至100nm间的厚度。所形成的Ge内含量以介于大约10％至80％之间为较佳。SiGe也可具有梯度缓冲结构(gradedbuffer structure)，如图3C所示。SiGe层60形成在Si块材基底58，使得形成在此基底的PIN二极管在其沟道区内具有SiGe 60。
图4表示栅极架构的组成。如此领域所知，栅极介电层55首先形成在基底50，接着形成栅极层40。这些层接着被图案化且被蚀刻以形成栅极40及栅极介电层55。栅极介电层55包括硅酸盐(silicate)，例如HfSiO4、HfSiON、HfSiN、ZrSiO4、ZrSiON、及ZrSiN，或是金属氧化物，例如Al2O3、ZrO2、HfO2、Y2O3、La2O3、TiO2、及Ta2O5。此外，也可使用其他材料，例如包括SiO2的氧化物及氮氧化物。在一些实施例中，栅极可由一或多个上述材料之一或多层所形成。
栅极40可以是多晶硅或多晶硅锗(poly-SiGe)，多晶硅或多晶硅锗与和漏极相同的掺杂物类型一起掺杂，其将以之后的步骤来形成。由于门槛电压是栅极40的工作功能的函数，因此通过改变栅极40的掺杂，工作功能将会被改变，且装置的门槛电压也会被改变。当多栅极40与和漏极相异的掺杂物一起掺杂时，门槛电压会明显地降低。假设沟道材料具有能量间隙Eg，且更假设提供倒转电压Vinv以导通此装置并倒转在栅极下的区域，假使多栅极40与和漏极相异的掺杂物一起掺杂，此倒转电压Vinv变成(Vinv-Eg)。因此，较容易导通装置，且切换也因此较快速。举例来说，Si的能量间隙Eg大约为1.12V，Ge的能量间隙Eg大约介于为03.7V至1.12V之间。因此，装置的门槛电压可明显地降低。栅极的工作功能也可通过形成金属或金属硅化物栅极而改变。栅极40是一种金属或金属合金，包括钌(ruthenium，Ru)、钛(titanium，Ti)、钽(tantalum，Ta)、钨(tungsten，W)、铪(hafnium，Hf)、以及其化合，也可是金属氧化物，包括RuO2、IrO2、以及其化合。金属栅极40也可以包括金属氮化物。通过调整栅极40的材料及/或其掺杂种类，则可获得适当的门槛电压。
硬式掩膜(hard mask)42形成在栅极40之上，以保护栅极在之后的步骤中免于被注入。图4也说明间隔44沿着栅极介电层55及栅极40而随意地形成。薄间隔44作为之后漏极形成步骤的自我对齐掩膜，且帮助栅极介电层55及栅极40降低注入损害，如上所述。间隔44可以现有方法来形成，例如完全沉淀介电层在整个区域，接着非等向性地蚀刻，以自水平表面上移除介电质并留下薄间隔44。间隔44的厚度以介于1nm至30nm之间为较佳。
在基底50为Si的例子中，由于Ge降低能量间隙的能力，Ge注入源极、漏极、以及偏移区为较佳，此将于之后段落说明。在图5A及图5B中，PIN二极管形成在硅基底50，且Ge被注入以形成SiGe。在较佳实施例中，Ge可被注入且其剂量到达介于大约1E15/cm2至1E17/cm2之间，因此在基底中Ge的浓度大约为1E22/cm3。较佳者为，SiGe延伸至栅极40下的区域。偏斜角度α较佳的角度为介于大约0°至45°之间。Ge可对称地或非对称地注入。图5A是说明对称地注入。Ge自两方向斜向注入，使得SiGe自源极及漏极两侧延伸至栅极下。在其他实施例，Ge可以只从源极侧注入，使得形成不对称结构，如图5B所示。由于崩溃发生在源极侧，降低源极材料的能量间隙可有效地改善崩溃效应。在Ge注入后，执行退火步骤(annealing step)，以在掺杂物被注入前恢复格状结构(lattice structure)。
SiGe通过在源极/漏极/偏移区中形成凹槽而在这些区域中形成，且接着在这些区域中成膜SiGe。成膜可以在具有大约1mTorr至100Torr压力的槽中执行。所期望的SiGe厚度介于大约2nm至100nm之间。所形成的Ge内含量介于大约10％至80％之间。
图6表示浅偏斜n+注入，也称为利用来形成漏极62的漏极注入。此注入以箭头64来表示。浅偏斜n+注入最好具有大约1E15/cm2至1E16/cm2的掺杂物。较佳者为，偏斜角度α的角度为介于大约0°至45°之间，且浅注入区62及63的深度T1介于大约5nm至50nm之间。通过使用薄间隔44作注入掩膜，将作为漏极的浅注入区62可简单地与栅极40的边界61对准，或可稍微地凹于边界61内。由于注入偏斜，在漏极侧的薄间隔44也可被掺杂，因此变成比在源极侧的间隔44较为多孔，也因此具有较高的蚀刻速度。因此，之后的步骤中，在漏极侧的薄间隔44的蚀刻多于比在源极侧的间隔44。所造成的装置中，在源极侧的间隔44的厚度大于在漏极侧的。
如图7A及图7B表示，形成一对栅极间隔68，且完成P+(或称源极注入)。源极注入以箭头66来标示。栅极间隔68的厚度Tg以介于大约5nm至100nm之间为较佳。源极注入使用间隔68作为掩膜，且源极注入可以图7A所示的偏斜或垂直方式来完成，其中，当以垂直来完成时，图7A中的偏斜角度β则为0°。假使以偏斜方式来完成偏斜角度β以介于大约0°至45°之间为较佳。源极注入或p+注入区70及72的深度T2以大于浅注入区62及63的深度T1，并以介于大约5nm至70nm之间为较佳。一般而言，注入深度T2受偏斜角度及注入能量所影响。注入掺杂物以介于大约1E15/cm2至1E16/cm2之间为较佳。由于在所造成的装置中，因为在之后步骤所形成的肖特基势垒而使得经过块材区50的漏电流将减少，因此以较深的p+区为较佳。然而，由于程序错误(或可能因为刻意的设计限制)，p+区70及72实际上比n+区62及63来的浅，所造成的结构如图7B所示。
参阅图7A及图7B，源极侧的p+区70与栅极边界有间隔，且形成偏移区74。在偏移区74中，发生累增崩溃。由于当装置导通时大部分漏-源电压提供至偏移区，因此当宽度W越小时电场将越高，且累积崩溃将容易发生。通过控制制程参数，例如注入角度β、间隔68的厚度等等，而谨慎地控制偏移区74的宽度W。由于间隔68的自我对齐，偏移区74的宽度W比传统方法更容易控制。在一实施例中，宽度W介于大约2nm至50nm之间。
图8A及图8B表示硅化物的形成。为了形成硅化物层，金属层的形成是通过先在装置上置放金属薄层，例如钴、镍、铒、钼、铂、或类似的金属。此装置接着被退火以于置放金属与下方暴露硅区之间形成硅化物。在硅化后，图7A中在源极侧的浅n+注入区63完全地耗尽，且较深的注入区70围住硅化物76。在间隔68下的剩下部分形成源极70，如图8A所示。假使深p+注入没有完全地耗尽，源极70则延伸至硅化物76的下方，如图8A所示。在漏极侧，没有被间隔68覆盖的n+区完全地或实质上完全地被耗尽，且在栅极区隔下的部分形成漏极62。参阅图8A，在p+区72比n+区62还深的情况下，形成在金属硅化物76与半导体72间的肖特基势垒帮助减少漏电流。参阅图8B，在p+区72比n+区62还浅的情况下，在漏极侧的p+区72完全地耗尽。
先前的步骤已表示栅控PIN二极管的构成。图9说明接触孔蚀刻停止层(contact etch stop layer，CESL)78及内层介电层(inter-layer dielectric，ILD)80。CESL 78是一层覆盖层，以覆盖整个装置，包括源极、漏极、以及栅极。CESL 78有两个目的。第一，其提供应力给此装置并提高载流子流动率。第二，其扮演接触孔蚀刻停止层以保护下方区域以防止过度蚀刻。如现有技术，接触孔蚀刻停止层需要具有足够的厚度以提供足够的应力。其厚度以介于大约10nm至150nm之间为较佳。接着，ILD 80配置在CESL 78的上方。ILD 80最好包括低介电质常数，以及其厚度以介于大约100nm至1000nm之间为较佳。ILD 80也提供应力至装置沟道。来自CELS或ILD的制程诱导应力(process-induced stress)提供应变诱导能量间隙窄化，因此导致降低累增崩溃电压。
图10说明在做成接触插塞(contact plug)82及金属内连接84后装置的整体架构。形成接触插塞82及金属内连接84的程序如现有技术，在此不再重复说明。在期望较快速且较小装置的较佳实施例中，接触插塞82为无边界架构且部分配置在硅化物76上。此架构需要硅化物76的较少区域。因此，所造成的集成电路更佳紧密。在其他实施例中，可以形成边界接触，其中，金属接触完全配置在硅化物76上。
图11表示在前述实施例中所形成的栅控PIN二极管的倒转和偏移区。在关闭状态的装置具有消耗区长度λoff，且在导通状态的装置具有消耗区长度λon。当二极管90关闭时，举例来说，其栅极电压Vg为0V，其源极电压Vs为0V，且其漏极电压Vd高于源极电压Vs，消耗区长度为λoff。图12表示在关闭状态的装置90的能量带图示。左侧为p+区70的能量带。右侧为n+区62的能量带。当二极管90导通，举例来说，其栅极电压Vg为Vcc，其源极电压Vs为0V，且其漏极电压Vd高于源极电压Vs。因此，在栅极40下的沟道倒转，且因此消耗区具有长度λon，λon等于(λoff-λint)，其中，λint为在栅极下倒转区的长度。图13表示在导通状态的装置90的能量带图示。由于大多漏极电压提供至窄消耗区λon，在消耗区的电场必须较强且发生累增崩溃。
图14说明具有p沟道的另一实施例。除了p及n型相反以及材料对应地改变外，形成p沟道栅控二极管92的说明与n沟道PIN二极管90的电路形成所述相同。图14也说明当装置分别在关闭或导通状态时的消耗区λon及λoff。当二极管92关闭，举例来说，其栅极电压Vg等于源极电压Vs，且其漏极电压Vd低于源极电压Vs。因此，在栅极40下的沟道耗尽。图15表示在关闭状态的装置92的能量带图示。左侧为n+区94的能量带，右侧为p+区96的能量带，且消耗区具有较长的长度λoff。举例来说，当其栅极电压Vg等于-Vcc，其源极电压Vs为0V，且其漏极电压Vd低于源极电压Vs时，二极管92导通。因此，在栅极40下的沟道倒转，且因此消耗区具有长度λon，λon小于λoff。图16表示在导通状态的装置92的能量带图示。由于大多漏极电压提供至具有长度λon的窄消耗区，在消耗区的电场较强且因此发生累增崩溃。在本发明的较佳实施例中，崩溃与带到带穿遂(band-to-band tunneling)可同时存在。崩溃与带到带穿遂分别具有正及负温度系数。在高掺杂或无掺杂偏移区74(有时称为固有区)中，由于带到带穿遂没有可能被触发，因此崩溃效应处于支配地位。假使在偏移区的掺杂增加了媒介程度，举例来说由大约1E16/cm2至大约1E17/cm2，崩溃与带到带穿遂同时存在且较佳实施例具有较低的温度敏感度。在功能上，本发明的较佳实施例与MOSFET相似，且可与传统CMOS装置结合。n沟道栅控PIN二极管的操作与n-MOSFET相似，且p沟道栅控PIN二极管的操作与p-MOSFET相似。一对n沟道及p沟道栅控PIN二极管的运作如同反向器(相似于传统CMOS反向器)。不是n沟道就是p沟道PIN二极管分别与传统PMOS装置或传统NMOS装置串联，以形成反相器。逻辑栅及电路可完全地由PIN二极管形成，或以栅控PIN二极管和传统MOS装置的结合来形成。使用SiGeS/D的栅控PIN二极管通过使用额外的Ge注入的掩膜步骤，也可随意地与其他栅控PIN二极管组装而不需SiGe S/D。较佳实施例使用间隔及偏斜注入已控制源极与漏极的自我对齐结构。本发明的较佳实施例具有数个优点。第一、偏移区的构成为精确的且因此累增崩溃机制更好控制。第二，为了健全的制造，自我对齐栅控PIN二极管可与CMOS制程一起制造，且新的装置可选择性的与现有CMOS一起制造在单一晶片上(使用额外掩膜步骤及注入)。第三，自我对齐栅控PIN二极管可以超快速次门槛转换(≤10mV/decade)而操作在低电压(≤0.5V)下。效能优于一般目前水准的CMOS晶体管。这可能是由于用来触发累增崩溃的窄且自我对齐宽度。以电路的观点来看，n沟道及p沟道栅控PIN二极管的操作分别与现有nMOS及pMOS晶体管相同。第四，偏移区可被掺杂置疑媒介程度，使得崩溃与带到带穿遂机制同时发生。由于累增崩溃及带到带穿遂具有相反的温度系数，因此PIN二极管的温度敏感度减到最小。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
1：穿透注入型半导体装置
4：漏极
6、8：源极
12：栅极电极
20：沟道
30：P型区
32：N型区
33：内部区
34：偏移沟道区
35：栅极边缘
36：沟道
38：栅极
40：栅极
42：硬式掩膜
44：间隔
50：基底
52：STI
54：BOX
55：栅极介电层
56：硅层
60：SiGe
61：边界
62、63：浅注入区
64：箭头
66：箭头
68：栅极间隔
70、72：p+注入区
74：偏移区
76：硅化物
78：CESL
80：ILD
82：接触插塞
84：金属内连接
90、92：二极管
94：n+区
96：p+区

Claims (14)

1.一半导体装置，所述半导体装置包括：
一半导体基底；
一栅极介电层，形成在该半导体基底之上；
一栅极，形成在该栅极介电层之上；
一源栅极间隔及一漏栅极间隔，沿着该栅极介电层与该栅极的各自侧边而配置；
一源极，与一第一型的掺杂物掺杂，实质上延伸至该源栅极间隔的下方，且与该栅极的一第一侧边横向地留有间隔；以及
一漏极，与一第二型的掺杂物掺杂，实质上延伸至该漏栅极间隔的下方，且实质上与该栅极的一第二侧边对齐，其中，该第一型与该第二型相反。
2.根据权利要求1所述的半导体装置，其特征在于，更包括：
一源极硅化物，相邻于该源极；以及
一漏极硅化物，相邻于该漏极。
3.根据权利要求2所述的半导体装置，其特征在于，该半导体基底包括在该漏极硅化物下方的一区域，与该第一型的掺杂物掺杂。
4.根据权利要求2所述的半导体装置，其特征在于，该源极延伸至该源极硅化物的下方。
5.根据权利要求1所述的半导体装置，其特征在于，该半导体基底为硅，且通过以0°至45°间的角度注入Ge，来局部地改变硅。
6.根据权利要求1所述的半导体装置，其特征在于，该半导体基底在一埋藏氧化层上。
7.根据权利要求6所述的半导体装置，其特征在于，该半导体基底的厚度介于2nm至200nm之间，且该埋藏氧化层的厚度介于10nm至200nm之间。
8.一种形成半导体装置的方法，所述包形成半导体装置的方法括：
提供一半导体基底；
在该半导体基底上形成一栅极介电层；
在该栅极介电层形成一栅极；
偏斜注入一第一型的一漏极掺杂物至一第一深度以形成一漏极，其中，该偏斜注入是自该栅极的漏极侧偏斜；
沿着该栅极介电层与该栅极的各自侧边，形成一源极间隔及一漏极间隔；以及
注入一第二型态的一源极掺杂物，其中，该第一型与该第二型相反。
9.根据权利要求8所述的形成半导体装置的方法，其特征在于，更包括形成一源极硅化物与一漏极硅化物，其中，分别消耗在该源极与漏极上的硅化物至一第二深度，且该第二深度不大于该第一深度。
10.根据权利要求8所述的形成半导体装置的方法，其特征在于，该源极掺杂物注入是以0°至45°间的角度自该栅极的源极侧偏斜。
11.根据权利要求8所述的形成半导体装置的方法，其特征在于，更包括注入Ge至该半导体基底。
12.根据权利要求8所述的形成半导体装置的方法，其特征在于，该半导体基底包括SiGe，且成膜形成至介于20nm至2 00nm间的厚度。
13.根据权利要求8所述的形成半导体装置的方法，其特征在于，更包括在该注入漏极掺杂物的步骤前，沿着该栅极介电层与该栅极的各自侧边形成一对薄间隔。
14.根据权利要求8所述的形成半导体装置的方法，其特征在于，该源极间隔与该漏极间隔的厚度皆介于5nm至100nm之间。
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