CN102593000B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种采用后栅工艺制作的新型MOSFET器件及其实现方法，包括，衬底；栅极堆叠结构，位于沟道上；栅极堆叠结构左右消除了传统的隔离侧墙；外延生长的超薄金属硅化物，构成源漏区；其特征在于：外延生长的超薄金属硅化物源漏直接与栅极堆叠控制的沟道接触，从而消除了传统隔离侧墙下面的高阻区；源漏区与沟道区的界面处具有掺杂离子的分离凝结区，可降低在短沟道器件中金属硅化物源漏与沟道接触的肖特基势垒高度。同时，外延生长的金属硅化物可以经受为了提高高k栅介电材料性能进行的高温第二退火，进一步提升了器件的性能。依照本发明的MOSFET，大大减小了寄生电阻电容，从而降低了RC延迟，使得MOSFET器件开关性能达到大幅提升。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别是涉及一种适用于后栅工艺的具有超薄金属硅化物源漏的新型半导体器件结构及其制造方法。
背景技术
IC集成度不断增大需要器件尺寸持续按比例缩小，然而电器工作电压有时维持不变，使得实际MOS器件内电场强度不断增大。高电场带来一系列可靠性问题，使得器件性能退化。
MOSFET源漏区之间的寄生串联电阻会使得等效工作电压下降。为了减小接触电阻率以及源漏串联电阻，深亚微米小尺寸MOSFET常采用硅化物作掺杂源极技术(SADS)，也即通常采用直接与沟道接触的金属硅化物来作为MOSFET的源漏，这种金属硅化物源漏MOSFET也被称为肖特基势垒源漏MOSFET。如附图1所示，衬底10被浅沟槽隔离(STI)20划分出其中包含有沟道区14的多个有源区，栅结构40及其顶部的盖层50形成在衬底10上，栅结构40两侧形成有隔离侧墙60，侧墙60两侧的衬底10中形成有金属硅化物的源漏区30，源漏区30直接接触沟道区14。其中，衬底10可为体硅，也可是包含硅衬底11、埋氧层12和薄硅层13的绝缘体上硅(SOI)，还可以是例如SiGe等化合物半导体材料。与传统的高掺杂源漏的MOSFET相比，这种肖特基势垒源漏MOSFET无需进行离子注入和激活，工艺较简单，接触电阻小，电学性能更优越。
值得注意的是，图1以及后续附图中，为了方便示意起见，体硅衬底10与SOI衬底(11、12以及13)之间的STI 20仅为示意性的隔离，并非两者实际相邻或接触。
金属硅化物源漏MOSFET的驱动能力是由其源极和沟道之间的肖特基势垒高度(SBH)来控制的。随着SBH降低，驱动电流增大。器件模拟的结果显示，当SBH降低至约0.1eV时，金属硅化物源/漏MOSFET可达到与传统MOSFET相同的驱动能力。
如附图2所示，为使用硅化物作掺杂源极技术(SADS)以降低SBH的方法示意图。首先，如图2A所示，将硼B、砷As等离子注入硅化物薄膜30中；接着，如图2B所示，在500至850℃温度下执行退火以使得掺杂离子分离凝结在硅化物/硅界面(也即源漏区30与薄硅层13/沟道区14的界面)处，形成激活的分离凝结的掺杂离子区70，如图2B中阴影部分代表的掺杂离子区70所示。该分离凝结的掺杂离子70降低了源极和沟道之间的SBH，因此而改进了器件的驱动能力；同时，离子注入带来的硅化物薄膜受损也由于退火而得到修复。由于需要在高温下退火使得掺杂离子分离凝结，这种SADS技术需要硅化物薄膜(金属硅化物源漏30)能承受高温退火而不退化(凝结)，也即硅化物薄膜需要有足够的热稳定性。
但是，当MOSFET尺寸不断减小之后，原本较厚的金属硅化物源漏薄膜30的热稳定性也会变差。尺寸缩减后，沟道14变短，金属硅化物源漏薄膜30必须也相应变薄以便较好地控制短沟道效应，但是变薄的硅化物薄膜30在退火时热稳定性较差，容易聚团，导致电阻率急剧增大。由于在前述降低SBH的SADS方法中，硅化物薄膜无法承受为了将掺杂离子分离凝结在硅化物/硅界面处而所需的高温退火，因此，对于目前的金属硅化物源漏MOSFET而言，无法有效降低SBH。
此外，随着MOSFET尺寸减小，栅氧化层不断减薄时，电场强度过大会引起氧化层击穿，形成栅极氧化层漏电，破坏栅介电层的绝缘性。为了减小栅极泄漏，采用高k栅介电材料来替代SiO2作为栅极介电层。但是，高k栅介电材料与多晶硅栅极工艺不兼容，因此栅极常采用金属材料制成。
图3所示的为目前形成这种高k栅介电材料与金属栅极结构所采用的“后栅”工艺的示意图。具有浅沟槽隔离(STI)20的衬底10的沟道区上方形成有虚拟栅极结构(dummy gate，未示出)，虚拟栅极结构周围形成有隔离侧墙60，隔离侧墙60两侧形成有金属硅化物的源漏区30，整个结构上覆盖有层间介质层80，去除虚拟栅极结构，在层间介质层80留下的开孔中依次填充高k栅介电材料41和金属栅极40以构成最终的栅极结构(先沉积虚拟栅极，再形成金属栅极，因此这种工艺被称为后栅工艺，通常在沉积高k栅介电材料之后还要进行一次高温退火以消除高k栅介电材料中的缺陷)，在层间介质层80中对应于源漏区30位置刻蚀形成接触孔，在接触孔中沉积金属的接触部90。这种器件结构中，接触孔和隔离侧墙之间有一定间距，金属硅化物源漏30和栅极结构之间有一定距离，也即隔离侧墙60下方没有金属硅化物也没有掺杂源漏的延伸区，这将导致寄生电阻增大，MOSFET结构中这些寄生的电阻电容会使得器件的RC延迟时间增大，降低器件开关速度，大大影响这种金属硅化物源漏MOSFET的性能。因此，降低寄生电阻和栅极与源漏之间的寄生电容是减小RC延迟的关键。
此外，由于SADS技术中金属硅化物源漏区30的形成是在高温退火(不仅是使掺杂离子分离凝结的高温退火，还包括消除高k栅介电材料缺陷的退火)之前，因此在高温退火时金属硅化物源漏30的完整性会恶化，也即金属硅化物薄膜可能出现凝结，较差的热稳定性使得无法使用SADS技术来降低SBH。
总而言之，采用后栅工艺制作的金属硅化物源漏MOSFET被视为亚20nm下一代CMOS的结构，而现有的为了降低源极和沟道区之间SBH以提高驱动能力的SADS方法，在沟道缩短、金属硅化物薄膜减薄时因为无法承受高温退火而不能实施。此外很重要的一点是，在传统器件中，隔离侧墙下方没有金属硅化物也没有掺杂源漏区的延伸，因此寄生电阻电容使得器件的RC延迟时间增大，降低器件开关速度。
发明内容
因此，本发明的目的在于减小使用后栅工艺制造的金属硅化物源漏MOSFET的源漏串联电阻，以及栅极和源漏之间的寄生电容，从而有效降低RC延迟。
本发明提供了一种半导体器件，包括衬底、位于所述衬底中的沟道区、位于所述沟道区两侧的源漏区、位于所述沟道区上的栅极结构，其特征在于：由外延生长的金属硅化物构成所述源漏区，所述金属硅化物源漏直接与所述沟道区接触。
其中，所述金属硅化物源漏区与所述沟道区的界面处具有掺杂离子的分离凝结区，所述掺杂离子的分离凝结区和所述沟道区的界面与所述栅极结构的侧面平行，对于p型金属硅化物源漏MOSFET而言，所述掺杂离子为硼、铝、镓、铟的任一种及其组合；对于n型金属硅化物源漏MOSFET，所述掺杂离子为氮、磷、砷、氧、硫、硒、碲、氟、氯的任一种及其组合。
其中，所述外延生长的超薄金属硅化物厚度小于等于15nm，所述外延生长的金属硅化物的材质是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。
其中，还包括层间介质层与金属接触结构，所述层间介质层位于所述外延生长的金属硅化物上以及所述栅极结构周围且直接接触所述栅极结构，所述金属接触结构位于所述层间介质层中且与所述外延生长的金属硅化物电连接，所述金属接触结构包括接触孔埋层以及填充金属层。
本发明还提供了一种半导体器件的制造方法，包括：在衬底上形成虚拟栅极结构；沉积覆盖所述衬底、所述虚拟栅极结构的金属层；执行第一退火，以使所述虚拟栅极结构两侧的金属层与所述衬底反应形成外延生长的金属硅化物；剥除未反应的所述金属层，则所述外延生长的金属硅化物形成所述器件的源漏区，位于所述虚拟栅极结构下方的所述衬底中形成沟道区，所述金属硅化物源漏区与所述沟道区直接接触；向所述外延生长的金属硅化物源漏区内注入掺杂离子；以及执行第二退火，在所述外延生长的金属硅化物源漏区与所述沟道区的界面处形成掺杂离子的分离凝结区。
其中，所述外延生长的金属硅化物材质为NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x大于0小于1，y大于等于0小于1。
其中，注入掺杂离子的剂量为1×1014cm-2至1×1016cm-2，对于p型金属硅化物源漏MOSFET而言，所述掺杂离子为硼、铝、镓、铟的任一种及其组合；对于n型金属硅化物源漏MOSFET，所述掺杂离子为氮、磷、砷、氧、硫、硒、碲、氟、氯的任一种及其组合。
其中，所述第一退火和/或所述第二退火的温度为500至850℃。
其中，所述金属层的厚度小于等于5nm，所述金属层的材质包括钴、镍、镍铂合金、镍钴合金或者镍铂钴三元合金。
其中，所述虚拟栅极结构由二氧化硅构成。
该半导体器件的制造方法还包括，执行所述第二退火之前，在所述外延生长的金属硅化物上以及所述虚拟栅极结构周围形成层间介质层，去除所述虚拟栅极结构，形成包含高k栅介电材料。执行第二退火之后，沉积金属栅极材料，与高k栅介电材料共同构成栅极堆叠结构。沉积金属栅极材料之后，在所述层间介质层中形成金属接触，金属接触与所述外延生长的金属硅化物电连接。其中，所述金属接触结构包括接触孔埋层以及填充金属层。其中，使用氢氟酸湿法刻蚀去除所述虚拟栅极。
依照本发明制造的新型MOSFET，栅极堆叠结构周围无需隔离侧墙，因而大大减小了栅极与源漏之间的寄生电容，并且外延生长的超薄金属硅化物源漏区与栅极控制下的沟道区紧密接触，因此减小了寄生电阻，减小的寄生电阻电容大大降低了RC延迟，使得MOSFET器件开关性能得到大幅提升。此外，由于合理选择金属薄层的材质厚度以及第一退火温度，使得外延生长的超薄金属硅化物具有良好的热稳定性，能够经受为了提高高k栅介电材料性能进行的高温第二退火，进一步提升了器件的性能。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1显示了采用现有技术制作的金属硅化物源漏MOSFET的剖面示意图；
图2显示了采用SADS技术形成分离凝结的掺杂离子区的剖面示意图；
图3显示了采用现有后栅工艺技术制作的金属硅化物源漏MOSFET的剖面示意图；以及
图4至12显示了依照本发明制作金属硅化物源漏MOSFET各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效减小采用后栅工艺制造的金属硅化物源漏MOSFET的源漏串联电阻以及栅极和源漏之间的寄生电容的新型半导体器件结构及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
首先，形成带有虚拟栅极的基础结构。如图4所示为基础结构的剖面示意图。在具有浅沟槽隔离(STI)200的衬底100上沉积垫氧化层(未示出)，其中衬底100可以是体硅、绝缘体上硅(SOI)或者是含硅的其他化合物半导体衬底，例如SiGe、SiC等等，以及这些物质的组合；垫氧化层例如是氧化硅，特别是二氧化硅(SiO2)。在垫氧化层上沉积虚拟栅极层300，虚拟栅极层300的材质是氧化物，例如二氧化硅。在虚拟栅极层300上沉积盖层(未示出)，其材质通常是氮化物，例如氮化硅(SiN)，用于稍后刻蚀的掩模层。采用常用的光刻掩模刻蚀工艺形成由垫氧化层、虚拟栅极层300以及盖层重叠构成的虚拟栅极堆叠结构。此时，不进行离子注入也不退火激活掺杂离子。
其次，沉积金属薄层。如图5所示，在整个结构也即衬底100、STI200、虚拟栅极堆叠结构上沉积用于形成外延生长的超薄金属硅化物的金属薄层400。金属薄层400的材质可以是钴(Co)、镍(Ni)、镍铂合金(Ni-Pt，其中Pt含量小于等于8％)、镍钴合金(Ni-Co，其中Co含量小于等于10％)或镍铂钴三元合金，厚度可以小于5nm并优选地小于等于4nm。具体地，金属薄层400可以是厚度小于5nm的Co、厚度小于等于4nm的Ni、厚度小于等于4nm的Ni-Pt或厚度小于等于4nm的Ni-Co。
接着，退火形成外延生长的超薄金属硅化物并剥除未反应的金属薄层。如图6所示，在500至850℃下进行第一退火，沉积的金属薄层400与衬底100中的硅反应而外延生成相应外延生长的超薄金属硅化物，剥除未反应的金属薄层400的那部分，在衬底100上虚拟栅极堆叠结构两侧留下超薄的外延生长的超薄金属硅化物500，构成金属硅化物源漏区。由图中可知，超薄金属硅化物500与虚拟栅极堆叠结构下的沟道区接触，具体地也即金属硅化物500与沟道区的界面与虚拟栅极堆叠结构的侧面平行，优选地为共面。外延生成的超薄金属硅化物500依照金属薄层400材质不同而相应的可以是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。外延生长的超薄金属硅化物500厚度为1至15nm。
值得注意的是，外延生长的超薄金属硅化物500的过程中进行的较高温的第一退火，除了促使金属薄层400与衬底100中的S i反应之外，还消除了衬底100表面层中缺陷导致的非本征表面态，因此抑制了自对准镍基硅化物工艺通常具有的钉扎效应(piping effect)。此外，由于合理控制了金属薄层400的材质以及厚度，并采用了较高温的第一退火，因此形成的外延生长的超薄金属硅化物500可以经受后续工艺中为了提高高k栅介电性能而进行的高温第二退火。
然后，向形成的外延生长的超薄硅化物源漏区内注入掺杂离子，如图7所示。向外延生长的超薄金属硅化物源漏500注入掺杂离子，剂量为1×1014cm-2至1×1016cm-2，对于p型外延生长的超薄金属硅化物源漏MOSFET，掺杂离子可为硼B、铝A1、镓Ga、铟In等等及其组合，对于n型外延生长的超薄金属硅化物源漏MOSFET，掺杂离子可为氮N、磷P、砷As、氧O、硫S、硒Se、碲Te、氟F、氯C1等等及其组合。注入过程会损伤外延生长的超薄金属硅化物源漏，因此注入能量不宜过大。注入能量最好是足够低，以确保大部分注入的掺杂离子被限定在外延生长的超薄硅化物源漏内。
接着，沉积并平坦化层间介质层。如图8所示，采用常用工艺沉积厚的介质材料层，材料优选为氮化物，例如氮化硅。采用化学机械抛光(CMP)对介质材料层进行平坦化，直至露出虚拟栅极层300，最终形成层间介质层600。
随后，去除虚拟栅极层300以及垫氧化层。如图9所示，采用常用的湿法刻蚀工艺，去除虚拟栅极层300以及垫氧化层，在层间介质层600中留下栅极孔310。当垫氧化层和虚拟栅极层300的材质为二氧化硅时，可采用浓度为5％的HF刻蚀液。
然后，形成栅极堆叠结构和掺杂离子的分离凝结区。如图10所示，在栅极孔310中以及层间介质层600上沉积高k栅介电材料层700并在500至850℃温度下进行第二退火，以修复高k栅介电材料中的缺陷从而改善可靠性。值得注意的是，第二退火不仅修复了高k栅介电材料中的缺陷，还将外延生长的超薄金属硅化物源漏500中的掺杂离子驱赶至硅化物/硅界面处，从而形成掺杂离子的分离凝结区510，分离凝结区510与沟道区的界面平行于栅极堆叠结构的侧面。具体地，该掺杂离子的分离凝结区510与衬底100中沟道区的界面平行于高k栅介电材料层700与层间介质层600的界面，优选为共面；或者，该掺杂离子的分离凝结区510与衬底100中沟道区的界面也可平行于高k栅介电材料层700与栅极金属层800的界面，优选为共面。第二高温退火之后，在高k栅介电材料层700上沉积栅极金属层800。高k栅介电材料层700和栅极金属层800构成栅极堆叠结构，其中高k栅介电材料层700不仅位于栅极金属层800下方，还位于其侧面周围。
接着，平坦化栅极堆叠结构。如图11所示，采用CMP平坦化栅极堆叠结构，直至露出层间介质层600。
最后，形成源漏接触孔。如图12所示，在层间介质层600中光刻并刻蚀后形成接触孔直达外延生长的超薄金属硅化物500，在接触孔中以及层间介质层600上依次填充薄的接触孔埋层(未示出)以及厚的填充金属层900，CMP平坦化接触孔埋层以及填充金属层900直至露出层间介质层600和栅极金属层800。接触孔埋层的材质可为TiN、Ti、TaN或Ta及其组合，其作用是增强填充金属层900与外延生长的超薄金属硅化物500之间的粘合力并阻挡杂质扩散。填充金属层900的材质可为W、Cu、TiAl或A1及其组合，材质选择依照整体电路连线布局的需要，优先选用导电性能良好的材料。
依照本发明的如上所述的制造方法形成的新型金属硅化物源漏MOSFET器件结构如图12所示。衬底100中具有浅沟槽隔离(STI)200；衬底100中STI 200之间的有源区内形成有外延生长的超薄金属硅化物的源漏区500；衬底100上形成的栅极堆叠结构位于源漏区500之间，栅极堆叠结构包括高k栅介电材料层700和栅极金属层800，其中高k栅介电材料层700不仅位于栅极金属层800下方，还位于其侧面周围；外延生长的超薄金属硅化物的源漏区500与衬底100中沟道区之间的界面处具有掺杂离子的分离凝结区510，分离凝结区510与沟道区的界面平行于栅极堆叠结构的侧面，具体地，该掺杂离子的分离凝结区510与衬底100中沟道区的界面平行于高k栅介电材料层700与层间介质层600的界面，优选为共面；或者，该掺杂离子的分离凝结区510与衬底100中沟道区的界面也可平行于高k栅介电材料层700与栅极金属层800的界面，优选为共面；外延生长的超薄金属硅化物500材质可以是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1；外延生长的超薄金属硅化物500上以及栅极堆叠结构周围具有层间介质层600，层间介质层600直接接触高k栅介电材料层700；金属接触结构贯穿层间介质层600，与外延生长的超薄金属硅化物500电连接，包括接触孔埋层以及填充金属层900，接触孔埋层的材质可为TiN、Ti、TaN或Ta及其组合，填充金属层900的材质可为W、Cu、TiAl或A1及其组合。
依照本发明制造的新型MOSFET，源漏区与沟道区的界面处具有掺杂离子的分离凝结区，可降低短沟道外延生长的超薄金属硅化物源漏MOSFET的肖特基势垒高度。栅极堆叠结构周围无需隔离侧墙，因而大大减小了栅极与源漏之间的寄生电容，并且外延生长的超薄金属硅化物与栅极控制下的沟道区紧密接触，因此减小了寄生电阻，减小的寄生电阻电容大大降低了RC延迟，使得MOSFET器件开关性能得到大幅提升。此外，由于合理选择金属薄层的材质厚度以及第一退火温度，使得生成的外延生长的超薄金属硅化物具有良好的热稳定性，能够经受为了提高高k栅介电材料性能以及降低SBH进行的高温第二退火，进一步提升了器件的性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (21)

1.一种采用后栅工艺制作半导体器件的制造方法，包括：
在衬底上形成虚拟栅极结构；
沉积覆盖所述衬底、所述虚拟栅极结构的金属层；
执行第一退火，以使所述虚拟栅极结构两侧的金属层与所述衬底反应形成外延生长的金属硅化物，所述外延生长的金属硅化物能够经受稍后执行的第二退火；
剥除未反应的所述金属层，则所述外延生长的金属硅化物形成所述器件的源漏区，位于所述虚拟栅极结构下方的所述衬底形成沟道区，所述源漏区与所述沟道区直接接触；
向所述外延生长的金属硅化物源漏区内注入掺杂离子；
去除所述虚拟栅极结构；
沉积高k栅介电材料；
执行第二退火，修复所述高k栅介电材料中的缺陷，并且在所述外延生长的金属硅化物源漏区与所述沟道区的界面处形成掺杂离子的分离凝结区；以及
沉积金属栅极材料，所述金属栅极材料和所述高k栅介电材料构成栅极堆叠结构。
2.如权利要求1所述的半导体器件的制造方法，其中在沉积金属层之前，避免了在虚拟栅极两侧形成隔离侧墙。
3.如权利要求1所述的半导体器件的制造方法，其中，所述外延生长的金属硅化物材质为NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x大于0小于1，y大于等于0小于1。
4.如权利要求1所述的半导体器件的制造方法，其中，对于p型金属硅化物源漏MOSFET而言，所述掺杂离子为硼、铝、镓、铟的任一种及其组合；对于n型金属硅化物源漏MOSFET，所述掺杂离子为氮、磷、砷、氧、硫、硒、碲、氟、氯的任一种及其组合。
5.如权利要求1所述的半导体器件的制造方法，其中，所述第一退火和/或所述第二退火的温度为500至850℃。
6.如权利要求1所述的半导体器件的制造方法，其中，注入掺杂离子的注入剂量为1×1014cm-2至1×1016cm-2。
7.如权利要求1所述的半导体器件的制造方法，其中，所述沉积的金属层厚度小于等于5nm。
8.如权利要求1所述的半导体器件的制造方法，其中，所述沉积的金属层材质包括钴、镍、镍铂合金、镍钴合金或者镍铂钴三元合金。
9.如权利要求1所述的半导体器件的制造方法，其中，所述虚拟栅极结构由氧化物构成。
10.如权利要求9所述的半导体器件的制造方法，其中，所述氧化物为二氧化硅。
11.如权利要求1所述的半导体器件的制造方法，还包括，在去除所述虚拟栅极结构之前，在所述外延生长的金属硅化物上以及所述虚拟栅极结构周围形成层间介质层；沉积所述金属栅极材料之后，在所述层间介质层中形成金属接触，所述金属接触与所述外延生长的金属硅化物电连接。
12.如权利要求11所述的半导体器件的制造方法，还包括，所述金属接触结构包括接触孔埋层以及填充金属层。
13.如权利要求1所述的半导体器件的制造方法，其中，使用氢氟酸湿法刻蚀去除所述虚拟栅极。
14.如权利要求1所述的半导体器件的制造方法，其中，所述衬底为体硅衬底或SOI衬底。
15.一种采用后栅工艺制作的半导体器件，包括衬底、位于所述衬底中的沟道区、位于所述沟道区两侧的源漏区、位于所述沟道区上的栅极结构，其特征在于：
所述栅极结构包括栅极金属层和高k栅极介电材料层，高k栅极介电材料层不仅位于栅极金属层的下方并且还位于栅极金属层的侧面周围；
由外延生长的金属硅化物构成所述源漏区，所述源漏区与所述沟道区的界面处具有掺杂离子的分离凝结区；
所述半导体器件结构消除了隔离侧墙；
所述外延生长的金属硅化物源漏直接与所述沟道区接触，掺杂离子的分离凝结区和沟道区的界面、与高k栅极介电材料层和栅极金属层的界面共面。
16.如权利要求15所述的半导体器件，其中，所述掺杂离子的分离凝结区和所述沟道区的界面与所述栅极结构的侧面平行。
17.如权利要求15所述的半导体器件，其中，所述外延生长的金属硅化物厚度小于等于15nm。
18.如权利要求15所述的半导体器件，其中，所述外延生长的金属硅化物的材质是NiSi2-y、Ni1-xPtxSi2-y、CoSi2-y或Ni1-xCoxSi2-y，其中x均大于0小于1，y均大于等于0小于1。
19.如权利要求15所述的半导体器件，其中，还包括层间介质层与金属接触结构，所述层间介质层位于所述外延生长的金属硅化物上以及所述栅极结构周围且直接接触所述栅极结构，所述金属接触结构位于所述层间介质层中且与所述外延生长的金属硅化物电连接，所述金属接触结构包括接触孔埋层以及填充金属层。
20.如权利要求15所述的半导体器件，其特征在于，对于p型金属硅化物源漏MOSFET而言，所述掺杂离子为硼、铝、镓、铟的任一种及其组合；对于n型金属硅化物源漏MOSFET，所述掺杂离子为氮、磷、砷、氧、硫、硒、碲、氟、氯的任一种及其组合。
21.如权利要求15所述的半导体器件，其特征在于，所述衬底为体硅衬底或SOI衬底。
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