CN101847582B - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN101847582B CN101847582B CN2010101511858A CN201010151185A CN101847582B CN 101847582 B CN101847582 B CN 101847582B CN 2010101511858 A CN2010101511858 A CN 2010101511858A CN 201010151185 A CN201010151185 A CN 201010151185A CN 101847582 B CN101847582 B CN 101847582B
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor structure
- grid
- formation method
- strain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000137 annealing Methods 0.000 claims abstract description 13
- 230000004913 activation Effects 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 abstract description 9
- 239000000463 material Substances 0.000 description 14
- 230000008901 benefit Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提出一种半导体结构的形成方法，包括以下步骤：提供衬底；在衬底之上形成伪栅堆叠，以及在伪栅堆叠两侧形成一层或多层侧墙；注入形成源极和漏极，并对源极和漏极进行高温退火激活；去除伪栅堆叠；刻蚀伪栅堆叠之下的所述衬底以形成沟槽；在沟槽中形成沟道应变层；在沟道应变层之上形成栅堆叠。本发明实施例在对源极和漏极高温退火激活之后再通过后栅(gate last)工艺形成沟道应变层，从而能够确保高温和低温步骤之间不相互影响，因此本发明不仅能够保证沟道应变层的性能，还能够确保源极和漏极的激活率。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种半导体结构的形成方法。
背景技术
随着场效应晶体管特征尺寸的不断缩小，其工作速度也越来越快，但是目前的特征尺寸已接近了极限，因此想通过继续缩小特征尺寸来提高速度则将会变得越来越困难和难以实现。因此有必要通过其他方式来提高器件的速度，例如通过对沟道材料引入应力以达到提高载流子的迁移率的目的，但是沟道应变材料对高温工艺非常敏感，高温工艺会显著降低沟道应变材料的性能。例如对于应变Ge材料来说，其自身的特性就使其工艺温度限制在500度以下，并且P或As元素在Ge材料中固溶度有限，低温下退火不容易对其激活，因此如果采用500度以上的高温进行退火激活的话，势必会降低应变Ge材料的性能，这样只能延长退火时间来对P或As进行激活。但是如果延长退火时间又会引起P或As的扩散问题，不利于超浅结的制备。对于B元素也存在同样的问题。因此，可以看出目前现有技术中源极和漏极的高温激活与应变沟道材料(例如应变Ge材料)的低温要求之间存在着矛盾，亟待解决。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是解决源极和漏极的高温激活与应变沟道材料的低温要求之间的矛盾。
为达到上述目的，本发明一方面提出一种半导体结构的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成伪栅堆叠，以及在所述伪栅堆叠两侧形成一层或多层侧墙；注入形成源极和漏极，并对所述源极和漏极进行高温退火激活；去除所述伪栅堆叠；刻蚀所述伪栅堆叠之下的所述衬底以形成沟槽；在所述沟槽中形成沟道应变层；在所述沟道应变层之上形成栅堆叠。
在本发明的一个实施例中，所述沟道应变层包括应变Ge层、应变SiGe层或其组合。
在本发明的一个实施例中，在形成所述沟道应变层之后，还包括：在所述沟道应变层之上形成应变Si层。
在本发明的一个实施例中，所述衬底包括低Ge组分的驰豫SiGe衬底。
在本发明的一个实施例中，所述沟道应变层的厚度为3-20nm。
在本发明的一个实施例中，在所述沟槽中形成沟道应变层包括：采用低温减压化学气相淀积RPCVD及选择性外延在所述沟槽中形成所述沟道应变层，其中，RPCVD的温度可为约450℃-550℃。或者，采用超高真空化学气相淀积UHVCVD及选择性外延在所述沟槽中形成所述沟道应变层，其中，UHVCVD的温度为250℃-550℃。
在本发明的一个实施例中，所述栅堆叠包括高k值栅介质层和金属栅极。
在本发明的一个实施例中，所述源极和漏极由P或As元素注入，或者由B元素注入。
本发明实施例在对源极和漏极高温退火激活之后再通过后栅(gatelast)工艺形成沟道应变层，从而能够确保高温和低温步骤之间不相互影响，因此本发明不仅能够保证沟道应变层的性能，还能够确保源极和漏极的激活率。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本发明实施例的半导体结构的形成方法的流程图；
图2-9为形成本发明实施例半导体结构的中间步骤的示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
如图1所示，为本发明实施例的半导体结构的形成方法的流程图，该实施例通过后栅工艺在对源极和漏极高温退火激活之后再形成沟道应变层，从而能够确保高温和低温步骤之间不相互影响，该实施例包括以下步骤：
步骤S101，提供衬底100。在本发明实施例中，衬底100可包括任何半导体衬底材料，具体可以是但不限于Si、Ge、SiGe、SOI(绝缘体上硅)、SiC或者任何III/V族化合物半导体等。在本发明的一个优选实施例中，衬底100可为低Ge组分的驰豫SiGe衬底。
步骤S 102，在衬底100之上形成伪栅堆叠300，以及在伪栅堆叠300两侧形成一层或多层侧墙400，如图2所示。在该实施例中伪栅堆叠300可为任意结构，即可包括多晶硅栅极也可包括金属栅极，高k栅介质层或其他氮化物或氧化物介质层。
步骤S103，注入形成源极和漏极200，并对源极和漏极200进行高温退火激活，如图3所示。在本发明的一个实施例中，如果为PMOS管，可采用P或As元素对源极和漏极200进行注入；如果为NMOS管，可采用B元素对源极和漏极200进行注入。此时由于没有形成沟道应变层因此对源极和漏极200进行高温退火激活不会对沟道应变层的特性造成影响，另外还能够保证P/As元素或者B元素在源极和漏极200中的充分激活。
步骤S104，刻蚀去除伪栅堆叠300，如图4所示。
步骤S105，刻蚀伪栅堆叠300之下的衬底100以形成沟槽800，如图5所示。
步骤S106，在沟槽800中形成沟道应变层500，如图6所示。在本发明的一个实施例中，沟道应变层500可包括应变Ge层、高Ge组分的应变SiGe层或其组合，对于不同材料的沟道应变层500其厚度也不同，如果该沟道应变层500为应变Ge层，则其厚度可为约3-20nm，优选为5-10nm。在本发明的另一个实施例中，可采用选择性外延在沟槽800中形成沟道应变层500。在本发明的一个实施例中，可采用低温减压化学气相淀积(RPCVD)及选择性外延结合的方式在沟槽800中形成沟道应变层500，优选的RPCVD的温度为约450℃-550℃，这样能够生长出表面粗糙度低，厚度较薄及位错缺陷密度低的应变Ge层、高Ge组分的应变SiGe层或其组合。在本发明的另一个实施例中，也可以采用超高真空化学气相淀积(UHVCVD)及选择性外延在沟槽800中形成沟道应变层500，其中，UHVCVD的温度为约250℃-550℃。
在本发明的一个优选实施例中，为了抑制BTBT(Band-To-BandTunneling，带带隧穿)漏电中的GIDL(栅极感应漏极漏电)漏电，还可在沟槽800中及沟道应变层500之上形成应变Si层600，如图7所示。
步骤S107，利用传统工艺在沟道应变层500之上形成新的栅堆叠700，如图8所示。当然如果在步骤S106中在沟道应变层500之上形成了应变Si层600，则在该步骤中需要在应变Si层600之上形成新的栅堆叠700，如图9所示。其中，在本发明实施例中，该栅堆叠700也可为任意形态的栅堆叠结构，优选包括高k值栅介质层和金属栅极，当然也可包括多晶硅栅极和其他的氮化物或氧化物介质层。
本发明实施例在对源极和漏极高温退火激活之后再通过后栅(gatelast)工艺形成沟道应变材料层，从而能够确保高温和低温步骤之间不相互影响，不仅能够保证沟道应变层的性能，还能够确保源极和漏极的激活率。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (8)
1.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括低Ge组分的驰豫SiGe衬底；
在所述衬底之上形成伪栅堆叠，以及在所述伪栅堆叠两侧形成一层或多层侧墙；
注入形成源极和漏极，并对所述源极和漏极进行高温退火激活；
去除所述伪栅堆叠；
刻蚀所述伪栅堆叠之下的所述衬底以形成沟槽；
在所述沟槽中形成沟道应变层，所述沟道应变层包括应变Ge层、应变SiGe层或其组合；
在所述沟道应变层之上形成应变Si层；和
在所述应变Si层之上形成栅堆叠。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟道应变层的厚度为3-20nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述沟槽中形成沟道应变层包括：
采用低温减压化学气相淀积RPCVD及选择性外延在所述沟槽中形成所述沟道应变层；
或者，采用超高真空化学气相淀积UHVCVD及选择性外延在所述沟槽中形成所述沟道应变层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述RPCVD的温度为450℃-550℃。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述UHVCVD的温度为250℃-550℃。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅堆叠包括高k值栅介质层和金属栅极。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源极和漏极由P或As元素注入。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源极和漏极由B元素注入。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101511858A CN101847582B (zh) | 2010-04-16 | 2010-04-16 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2010101511858A CN101847582B (zh) | 2010-04-16 | 2010-04-16 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101847582A CN101847582A (zh) | 2010-09-29 |
| CN101847582B true CN101847582B (zh) | 2012-05-30 |
Family
ID=42772138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2010101511858A Expired - Fee Related CN101847582B (zh) | 2010-04-16 | 2010-04-16 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101847582B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102194747A (zh) * | 2010-03-03 | 2011-09-21 | 中国科学院微电子研究所 | 形成沟道材料的方法 |
| CN102479694B (zh) * | 2010-11-30 | 2013-09-04 | 中芯国际集成电路制造(北京)有限公司 | 一种金属栅极及mos晶体管的形成方法 |
| CN102479701B (zh) * | 2010-11-30 | 2015-06-24 | 中国科学院微电子研究所 | 化学机械平坦化方法和后金属栅的制作方法 |
| CN102593000B (zh) * | 2011-01-13 | 2015-01-14 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102800578A (zh) * | 2011-05-27 | 2012-11-28 | 中国科学院微电子研究所 | 一种半导体结构的制造方法 |
| CN102931086B (zh) * | 2011-08-10 | 2015-07-08 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN103137488B (zh) * | 2011-12-01 | 2015-09-30 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103681345B (zh) * | 2012-09-26 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406973B1 (en) * | 1999-06-29 | 2002-06-18 | Hyundai Electronics Industries Co., Ltd. | Transistor in a semiconductor device and method of manufacturing the same |
| CN101246819A (zh) * | 2007-11-13 | 2008-08-20 | 清华大学 | 应变锗薄膜的制备方法 |
| CN101609797A (zh) * | 2009-07-13 | 2009-12-23 | 清华大学 | 一种降低SiGe虚拟衬底表面粗糙度的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060166417A1 (en) * | 2005-01-27 | 2006-07-27 | International Business Machines Corporation | Transistor having high mobility channel and methods |
-
2010
- 2010-04-16 CN CN2010101511858A patent/CN101847582B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6406973B1 (en) * | 1999-06-29 | 2002-06-18 | Hyundai Electronics Industries Co., Ltd. | Transistor in a semiconductor device and method of manufacturing the same |
| CN101246819A (zh) * | 2007-11-13 | 2008-08-20 | 清华大学 | 应变锗薄膜的制备方法 |
| CN101609797A (zh) * | 2009-07-13 | 2009-12-23 | 清华大学 | 一种降低SiGe虚拟衬底表面粗糙度的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101847582A (zh) | 2010-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101847582B (zh) | 半导体结构的形成方法 | |
| JP4299736B2 (ja) | 超スケーラブルな高速ヘテロ接合垂直ｎチャネルｍｉｓｆｅｔおよびその方法 | |
| CN101866953B (zh) | 低肖特基势垒半导体结构及其形成方法 | |
| CN101572269B (zh) | 源/漏碳注入和RTA退火,预SiGe淀积 | |
| US9034706B2 (en) | FinFETs with regrown source/drain and methods for forming the same | |
| CN102214684B (zh) | 一种具有悬空源漏的半导体结构及其形成方法 | |
| TWI382472B (zh) | 利用原子層摻雜之超淺接面 | |
| CN102623487B (zh) | 半导体器件及其制造方法 | |
| US9673196B2 (en) | Field effect transistors with varying threshold voltages | |
| US20120261672A1 (en) | Minimizing leakage current and junction capacitance in cmos transistors by utilizing dielectric spacers | |
| JP2020202391A (ja) | 異なる歪み状態を有するフィン構造を含む半導体構造を作製するための方法及び関連する半導体構造 | |
| CN106716621A (zh) | 用于制造包括应变状态不同的晶体管沟道的半导体层的方法以及相关的半导体层 | |
| CN101859796B (zh) | 具有原位掺杂源漏的mos管结构及其形成方法 | |
| CN103066122A (zh) | Mosfet及其制造方法 | |
| CN102214682B (zh) | 具有悬空源漏的半导体结构及其形成方法 | |
| CN103325787B (zh) | Cmos器件及其制造方法 | |
| CN101859771B (zh) | 一种具有应变沟道的cmos器件结构及其形成方法 | |
| CN103794559A (zh) | 一种半导体器件及其制备方法 | |
| CN102214685B (zh) | 具有悬空源漏的半导体结构及其形成方法 | |
| CN103377940B (zh) | 一种用于sram的p型传输栅极晶体管及其制作方法 | |
| CN105244375B (zh) | 具有突变隧穿结的pnin/npip型ssoi tfet及制备方法 | |
| CN102214681B (zh) | 半导体结构及其形成方法 | |
| CN102214683B (zh) | 具有悬空源漏的半导体结构及其形成方法 | |
| CN102208440B (zh) | 半导体结构及其形成方法 | |
| US9064888B2 (en) | Forming tunneling field-effect transistor with stacking fault and resulting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120530 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |