CN102339752A - 一种基于栅极替代工艺的制造半导体器件的方法 - Google Patents
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Abstract
本发明公开了一种基于栅极替代工艺的制造半导体器件的方法，是在栅极替代工艺(Replacement gate或Gate last)制备CMOS晶体管过程中，采用金属材料形成替代栅(假栅)，例如TiN和W等，这些材料的形成中不需要高温的条件，避免了假栅形成中造成器件等效氧化层厚度的增加，而且对于具有金属材料层的假栅，源漏离子注入很难穿透其到达介质层及沟道区，避免了离子注入穿透假栅造成器件性能的下降，此外，后续步骤中更易去除，进而提高了器件工艺的集成度。
Description
技术领域
本发明通常涉及一种半导体器件的制造方法，具体来说，涉及一种基于栅极替代工艺的半导体器件的制造方法。
背景技术
目前，半导体器件的制造工艺主要有前栅工艺和栅极替代工艺(或后栅工艺)，前栅工艺的栅极的形成在源、漏极生成之前，栅极替代工艺的栅极的形成则在源、漏极生成之后，此工艺中栅极不需要承受很高的退火温度。
传统栅极替代工艺中，通常选用多晶硅作为假栅，当器件的源极和漏极制备完后，将利用干法刻蚀或湿法刻蚀技术将假栅去掉，之后在栅沟槽内分别填入适合于nMOS和pMOS器件的金属栅材料。但是，选用多晶硅假栅工艺存在着几个挑战性问题：一是在制备多晶硅假栅时，需要在550-650℃的温度条件内完成，这可能会引起器件的界面氧化层生长，并增大等效氧化层厚度(EOT)；另外，随着器件特征尺寸的不断减小，器件的栅高度也在不断变小，这意味着，多晶硅假栅的厚度也在变小，这为离子注入带来了挑战，当对源和漏极进行离子注入的时候，由于过小的多晶硅栅高，注入离子可能会穿透多晶硅假栅，并到达介质层及沟道区，引起器件性能下降；此外，如果选用多晶硅假栅，由于nMOS和pMOS器件的源漏极形成过程中带来的离子注入工艺会在两区域的假栅内形成不同浓度的多晶硅掺杂，这会为多晶硅假栅的去除工艺带来一定难度，例如需要选用不同条件的湿法或干法刻蚀工艺来分别去处多晶硅假栅。
因此，需要提出一种能够提高器件性能并能简化集成工艺的栅极替代工艺的制造半导体器件的方法。
发明内容
鉴于上述问题，本发明提出了一种基于栅极替代工艺的制造半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成界面层、假栅及其侧墙，以及在所述半导体衬底中形成源极区和漏极区，并覆盖所述源极区、漏极区形成层间介质层，其中所述假栅包括与界面层接触的金属材料层；去除所述假栅，以形成开口；在所述开口中形成覆盖所述界面层的栅极区。
本发明还提出了另一种基于栅极替代工艺的制造半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成界面层、高k栅介质层、假栅及其侧墙，以及在所述半导体衬底中形成源极区和漏极区，并覆盖所述源极区、漏极区形成层间介质层，其中所述假栅包括与高k栅介质层接触的金属材料层；去除所述假栅，以形成开口；在所述开口中形成覆盖所述高k栅介质层的栅电极。
本发明还提出了又一种基于栅极替代工艺的制造半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上依次形成界面层、高k栅介质层、扩散阻挡层、假栅及其侧墙，以及在所述半导体衬底中形成源极区和漏极区，并覆盖所述源极区、漏极区形成层间介质层，其中所述假栅包括与扩散阻挡层接触的金属材料层；去除所述假栅，以形成开口；在所述开口中形成覆盖所述扩散阻挡层的栅电极。
通过采用本发明的制造方法，在栅极替代工艺中，采用合适的金属材料形成替代栅(假栅)，例如TiN和W等，这些材料的形成中不需要高温的条件，避免了假栅形成中造成器件EOT的增加，而且对于具有金属材料层的假栅，源漏离子注入很难穿透其到达介质层及沟道区，避免了离子注入穿透假栅造成器件性能的下降，此外，后续步骤中更易去除，进而提高了器件工艺的集成度。
附图说明
图1示出了根据本发明的第一实施例的半导体器件制造方法的流程图；
图2-7示出了根据本发明的第一实施例的半导体器件制造方法的各个制造阶段的结构示意图；
图8示出了根据本发明的第二实施例的半导体器件制造方法的流程图；
图9-14示出了根据本发明的第二实施例的半导体器件制造方法的各个制造阶段的结构示意图；
图15示出了根据本发明的第三实施例的半导体器件制造方法的流程图；
图16-21示出了根据本发明的第三实施例的半导体器件制造方法的各个制造阶段的结构示意图。
具体实施方式
本发明通常涉及一种半导体器件及其制造方法，具体来说，尤其涉及一种基于栅极替代工艺的界面优化的高k栅介质/金属栅器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
第一实施例
参考图1，图1示出了根据本发明第一实施例的基于栅极替代工艺的半导体器件的制造方法的流程图。在步骤S101，提供半导体衬底，参考图2。在本实施例中，所述衬底202已做好前期处理操作，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底202为硅衬底，在其他实施例中，所述衬底202还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底202可以包括各种掺杂配置。此外，优选地，所述衬底202包括外延层，所述衬底202也可以包括绝缘体上硅(SOI)结构。
然后，在步骤S 102，如图2至图4所示，在所述半导体衬底202上依次形成界面层208、假栅210及其侧墙212，以及在所述半导体衬底202中形成源极区和漏极区214，并覆盖所述源极区、漏极区214形成层间介质层218，其中所述假栅210包括与界面层208接触的金属材料层。
具体来说，首先在所述衬底202上形成界面层208，如图2所示。在本实施例中，界面层208可以为SiO2、SiON或者Si3N4。界面层208的厚度为大约0.5-1nm，可使用原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此。
而后，在界面层208上形成假栅210，如图3所示。假栅210为牺牲层，在一个实施例中，假栅210可以通过在界面层208上沉积金属材料层来形成，在另外的实施例中，为了减少金属材料的用量，假栅210还可以通过在界面层208上沉积金属材料层，而后在其上在形成其他材料层来形成。所述金属材料层优选其形成过程无需高温的材料，例如TiN、W或其组合。所述假栅210可以使用溅射、化学气相沉积(CVD)或其他合适的方法来形成，所述假栅210的厚度为大约30至100nm。
而后，形成侧墙212，以及在所述衬底202中形成源极区和漏极区214，并覆盖所述源极区、漏极区214形成层间介质层218，参考图4。
首先，将所述界面层208及假栅210图形化后，在其侧壁形成侧墙212，所述侧墙212可以为一层或多层结构，在本发明实施例中为一个三层结构的侧墙。首先在所述第一区域204和第二区域206内，通过化学沉积的方法，例如原子层沉积方法或等离子增强化学气象沉积，沉积氮化物层，例如氮化硅或氮氧化硅，并利用干法刻蚀技术，例如RIE的方法，进行图形化以形成第一侧墙212-1，而后，优选地，可以进行源/漏延伸区和/或halo区的离子注入，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底202中而形成。而后，在所述器件上沉积氧化物材料，如二氧化硅，并利用干法刻蚀技术，例如RIE的方法，进行图形化以形成第二侧墙212-2。之后，在所述器件上沉积另一氮化物材料层，如氮化硅或氮氧化硅，并利用干法刻蚀技术，例如RIE的方法，进行图形化以形成第三侧墙212-3。以上侧墙结构及其形成材料、方法仅为示例，仅仅是作为示例，不局限于此。为了简化描述，在此后的描述及图例中，包括所述第一侧墙212-1、第二侧墙212-2、第三侧墙212-3的三层结构侧墙均描述为侧墙212。
在形成侧墙212后，进行源极区和漏极区214的离子注入，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到衬底202中而形成，可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。
优选地，在形成源极区和漏极区214之后，可以采用自对准形成金属硅化物的方法，在所述源极区和漏极区214的半导体衬底上形成金属硅化物层，以减小接触电阻。
而后，在所述器件上沉积介质材料，例如SiO2，而后将其平坦化，例如CMP(化学机械抛光)的方法，去除假栅210之上的介质材料，直至暴露出假栅210的上表面，以形成内层介质层218。所述内层介质层218可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述内层介质层218可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。
在步骤S103，去除所述假栅210，以形成开口220，如图5所示。在一个实施例中，利用干法，如RIE，或湿法刻蚀技术，如包括四甲基氢氧化铵(TMAH)、KOH或者其他合适蚀刻剂溶液，将所述假栅210刻蚀去除，从而形成暴露界面层208的开口220。在另一个实施例中，可以利用干法或湿法刻蚀技术进一步将界面层208去除，形成暴露衬底的开口220(图中未示出)，而后重新沉积介质材料，在开口内形成界面层，所述介质材料可以为SiO2、SiON或者Si3N4，以提高界面层的质量，此实施例中界面层形成于开口的内壁。
在步骤S104，在所述开口220中形成覆盖所述界面层208的栅极区，参考图6至图7。
首先，在所述开口220中形成高k栅介质层224，而后在其上形成栅电极230，如图6所示。所述高k栅介质层224采用高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO，其组合和/或者其它适当的材料。所述高k栅介质层224的形成可包括多个层，包括那些在形成nMOS晶体管栅极结构和/或者pMOS晶体管栅极结构中使用到的层。所述栅电极230可以为一层或多层结构，在本发明实施例中栅电极230为一个二层结构，先在所述器件上沉积一个金属材料层230-1，例如TiN等，而后在金属材料层230-1之上形成填满所述开口220的另一个金属材料层230-2，例如低电阻金属Al、Ti、TiAl、W等，这仅是示例，本发明不局限于此。所述栅电极230可以从包含下列元素的组中选择元素来形成：TiN、TaN、MoN、HfN、HfC、TaC、TiC、MoC、TiAlN、TaAlN、HfAlN、HfTbN、TaTbN、TaErN、TaYbN、TaSiN、TaHfN、TiHfN、HfSiN、MoSiN、MoAlN、RuTax、NiTax、多晶硅、金属硅化物或其组合。所述高k栅介质层和栅电极可使用原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。
而后，对先前形成的层叠层图案化，以形成栅极区300，如图7所示。栅堆叠300的形成可以对先前的层叠层进行一次或多次平坦化及刻蚀来完成。
以上对形成界面层后，形成假栅的半导体器件的制造工艺进行了详细描述，由于假栅采用金属材料形成，例如TiN和W等，这些材料的形成中不需要高温的条件，避免了假栅形成中造成器件EOT的增加，而且有利于提高器件的性能，提高工艺的集成度。
第二实施例
下面将对本发明的第二实施例进行描述，在第二实施例中，假栅在形成高k栅介质层之后形成。以下仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。
参考图8，图8示出了根据本发明第二实施例的基于栅极替代工艺的半导体器件的制造方法的流程图。在步骤S201，提供半导体衬底，参考图9。同第一实施例步骤S 101。
在步骤S202，在所述半导体衬底上依次形成界面层208、高k栅介质层224、假栅210及其侧墙212，以及在所述半导体衬底202中形成源极区和漏极区214，并覆盖所述源极区、漏极区214形成层间介质层218，其中所述假栅210包括与高k栅介质层224接触的金属材料层，参考图9-11。
具体来说，首先在所述衬底202上形成界面层208及其上的高k栅介质层224，如图9所示。在本实施例中，界面层208可以为SiO2、SiON或者Si3N4。界面层208的厚度为大约0.5-1nm。而后在界面层208上形成高k栅介质层224，所述高k栅介质层224采用高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO，其组合和/或者其它适当的材料。所述界面层和高k栅介质层可使用热氧化、原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此
而后，在高k栅介质层224上形成假栅210，如图10所示。假栅210为牺牲层，在一个实施例中，假栅210可以通过在高k栅介质层224上沉积金属材料层来形成，在另外的实施例中，为了减少金属材料的用量，假栅210还可以通过在高k栅介质层224上沉积金属材料层，而后在其上在形成其他材料层来形成。所述金属材料层优选其形成过程无需高温的材料，例如TiN、W或其组合。所述假栅210可以使用溅射、化学气相沉积(CVD)或其他合适的方法来形成，所述假栅210的厚度为大约30至100nm。
而后，形成侧墙212，以及在所述衬底202中形成源极区和漏极区214，并覆盖所述源极区、漏极区214形成层间介质层218，参考图11。同第一实施例步骤S102中的形成步骤，不再赘述。
在步骤S203，去除所述假栅210，以形成开口220，如图12所示。在本实施例中，利用干法，如RIE，或湿法刻蚀技术，如包括四甲基氢氧化铵(TMAH)、KOH或者其他合适蚀刻剂溶液，将所述假栅210刻蚀去除，从而形成暴露高k栅介质层224的开口220。
在步骤S204，在所述开口220中形成覆盖所述高k栅介质层的栅电极，参考图13至图14。同第一实施例步骤S104中栅电极的形成步骤，不再赘述。
以上对形成界面层及高k栅介质层后，形成假栅的半导体器件的制造工艺进行了详细描述，由于假栅采用金属材料形成，例如TiN和W等，这些材料的形成中不需要高温的条件，避免了假栅形成中造成器件EOT的增加，而且有利于提高器件的性能，提高工艺的集成度。此外，在本实施例中，由于是在高k栅介质沉积后形成假栅，这样不仅减少了栅电极侧壁的栅介质层厚度，从而降低金属栅的电阻，而且由于高k栅介质不需要经过形成源漏极区域时经历的高温退火，还放宽了对高k栅介质材料的选择范围。
第三实施例
下面将对本发明的第三实施例进行描述，在第三实施例中，假栅在形成扩散阻挡层之后形成。以下仅就第三实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。
参考图15，图15示出了根据本发明第三实施例的基于栅极替代工艺的半导体器件的制造方法的流程图。在步骤S301，提供半导体衬底，参考图9。同第一实施例步骤S101。
在步骤S302，在所述半导体衬底上依次形成界面层208、高k栅介质层224、扩散阻挡层226、假栅210及其侧墙212，以及在所述半导体衬底202中形成源极区和漏极区214，并覆盖所述源极区、漏极区214形成层间介质层218，其中所述假栅210包括与高k栅介质层224接触的金属材料层，参考图9-11。
具体来说，首先在所述衬底202上依次形成界面层208及其上的高k栅介质层224、扩散阻挡层226，如图16所示。在本实施例中，界面层208可以为SiO2、SiON或者Si3N4。界面层208的厚度为大约0.5-1nm。而后在界面层208上形成高k栅介质层224，所述高k栅介质层224采用高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)，高k介质材料的例子包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO，其组合和/或者其它适当的材料。而后，在高k栅介质层224上形成扩散阻挡层226，所述扩散阻挡层226采用金属氮化物材料，例如TiN、TaN、HfN，其他合适材料或其组合，以阻挡金属扩散至栅介质层中。
而后，在扩散阻挡层226上形成假栅210，如图17所示。假栅210为牺牲层，在一个实施例中，假栅210可以通过在扩散阻挡层226上沉积金属材料层来形成，在另外的实施例中，为了减少金属材料的用量，假栅210还可以通过在扩散阻挡层226上沉积金属材料层，而后在其上在形成其他材料层来形成。所述金属材料层优选其形成过程无需高温的材料，例如TiN、W或其组合。所述假栅210可以使用溅射、化学气相沉积(CVD)或其他合适的方法来形成，所述假栅210的厚度为大约30至100nm。
而后，形成侧墙212，以及在所述衬底202中形成源极区和漏极区214，并覆盖所述源极区、漏极区214形成层间介质层218，参考图18。同第一实施例步骤S102中的形成步骤，不再赘述。
在步骤S303，去除所述假栅210，以形成开口220，如图19所示。在本实施例中，利用干法，如RIE，或湿法刻蚀技术，如包括四甲基氢氧化铵(TMAH)、KOH或者其他合适蚀刻剂溶液，将所述假栅210刻蚀去除，从而形成暴露扩散阻挡层226的开口220。
在步骤S304，在所述开口220中形成覆盖所述扩散阻挡层的栅电极，参考图20至图21。同第一实施例步骤S104中栅电极的形成步骤，不再赘述。
以上对形成界面层、高k栅介质层及扩散阻挡层后，形成假栅的半导体器件的制造工艺进行了详细描述，由于假栅采用金属材料形成，例如TiN和W等，这些材料的形成中不需要高温的条件，避免了假栅形成中造成器件EOT的增加，而且有利于提高器件的性能，提高工艺的集成度。此外，在本实施例中，由于是在形成界面层、高k栅介质层及其上的扩散阻挡层后形成假栅，这样扩散阻挡层有效的防止了金属假栅中的金属原子扩散进其下层的高k栅介质和界面层中，还能减小金属栅填充时对高k栅介质带来的可能损伤。
本发明是在栅极替代工艺(Replacement gate或Gate last)制备CMOS晶体管过程中，采用金属材料形成替代栅(假栅)，例如TiN和W等，这些材料的形成中不需要高温的条件，避免了假栅形成中造成器件EOT的增加，而且对于具有金属材料层的假栅，源漏离子注入很难穿透其到达介质层及沟道区，避免了离子注入穿透假栅造成器件性能的下降，此外，后续步骤中更易去除，进而提高了器件工艺的集成度。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (18)
1.一种基于栅极替代工艺的制造半导体器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上依次形成界面层、假栅及其侧墙，以及在所述半导体衬底中形成源极区和漏极区，并覆盖所述源极区、漏极区形成层间介质层，其中所述假栅包括与界面层接触的金属材料层；
去除所述假栅，以形成开口；
在所述开口中形成覆盖所述界面层的栅极区。
2.根据权利要求1所述的方法，还包括进一步去除所述界面层以形成开口，并重新在开口内形成界面层。
3.根据权利要求1所述的方法，其中所述金属材料层从包含下列元素的组中选择元素来形成：TiN、W，或其组合。
4.根据权利要求1或2所述的方法，其中形成所述栅极区的步骤包括：在所述开口内形成覆盖所述界面层的高k栅介质层，以及在所述高k栅介质层上形成栅电极。
5.根据权利要求4所述的方法，其中所述栅电极包括一层或多层结构。
6.根据权利要求1所述的方法，其中形成所述假栅的步骤包括：在所述界面层上形成金属材料层。
7.根据权利要求1所述的方法，其中形成所述假栅的步骤包括：在所述界面层上形成金属材料层及在其上形成其他材料层。
8.一种基于栅极替代工艺的制造半导体器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上依次形成界面层、高k栅介质层、假栅及其侧墙，以及在所述半导体衬底中形成源极区和漏极区，并覆盖所述源极区、漏极区形成层间介质层，其中所述假栅包括与高k栅介质层接触的金属材料层；
去除所述假栅，以形成开口；
在所述开口中形成覆盖所述高k栅介质层的栅电极。
9.根据权利要求8所述的方法，其中所述金属材料层从包含下列元素的组中选择元素来形成：TiN、W，或其组合。
10.根据权利要求8所述的方法，其中形成所述假栅的步骤包括：在所述界面层上形成金属材料层。
11.根据权利要求8所述的方法，其中形成所述假栅的步骤包括：在所述界面层上形成金属材料层及在其上形成其他材料层。
12.根据权利要求8所述的方法，其中所述栅电极包括一层或多层结构。
13.一种基于栅极替代工艺的制造半导体器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上依次形成界面层、高k栅介质层、扩散阻挡层、假栅及其侧墙，以及在所述半导体衬底中形成源极区和漏极区，并覆盖所述源极区、漏极区形成层间介质层，其中所述假栅包括与扩散阻挡层接触的金属材料层；
去除所述假栅，以形成开口；
在所述开口中形成覆盖所述扩散阻挡层的栅电极。
14.根据权利要求13所述的方法，其中所述金属材料层从包含下列元素的组中选择元素来形成：TiN、W，或其组合。
15.根据权利要求13所述的方法，其中形成所述假栅的步骤包括：在所述扩散阻挡层上形成金属材料层。
16.根据权利要求13所述的方法，其中形成所述假栅的步骤包括：在所述扩散阻挡层上形成金属材料层及在其上形成其他材料层。
17.根据权利要求13所述的方法，其中所述栅电极包括一层或多层结构。
18.根据权利要求13所述的方法，其中所述扩散阻挡层从包含下列元素的组中选择元素来形成：TiN、TaN、HfN，或其组合。
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|---|---|
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103456614A (zh) * | 2012-06-04 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种采用高k金属栅的半导体器件的制造方法 |
| WO2014005370A1 (zh) * | 2012-07-03 | 2014-01-09 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103531455A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103531476A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103632941A (zh) * | 2012-08-23 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 一种含金属栅极的半导体器件及其制备方法 |
| WO2014043947A1 (zh) * | 2012-09-21 | 2014-03-27 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US8883584B2 (en) | 2012-07-03 | 2014-11-11 | Institute of Microelectronics, Chinese Academy of Sciences | Method of manufacturing semiconductor device with well etched spacer |
| CN105575909A (zh) * | 2016-02-15 | 2016-05-11 | 上海格易电子有限公司 | 三维nand闪存及其制造方法 |
| CN105632910A (zh) * | 2015-03-31 | 2016-06-01 | 中国科学院微电子研究所 | 栅导体层及其制造方法 |
| US10038076B2 (en) | 2016-08-08 | 2018-07-31 | International Business Machines Corporation | Parasitic capacitance reducing contact structure in a finFET |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812106B1 (en) * | 2003-01-14 | 2004-11-02 | Advanced Micro Devices, Inc. | Reduced dopant deactivation of source/drain extensions using laser thermal annealing |
| CN1777976A (zh) * | 2003-04-23 | 2006-05-24 | 先进微装置公司 | 形成通过加入硅来调整功函数的金属栅极结构的方法 |
| CN101452840A (zh) * | 2007-12-06 | 2009-06-10 | 上海华虹Nec电子有限公司 | 半导体器件中金属栅的形成方法 |
| CN101488453A (zh) * | 2008-01-18 | 2009-07-22 | 国际商业机器公司 | 用以制备具有短栅极的mosfet的结构和方法 |
| CN101661882A (zh) * | 2008-08-27 | 2010-03-03 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
-
2010
- 2010-07-14 CN CN2010102310343A patent/CN102339752A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6812106B1 (en) * | 2003-01-14 | 2004-11-02 | Advanced Micro Devices, Inc. | Reduced dopant deactivation of source/drain extensions using laser thermal annealing |
| CN1777976A (zh) * | 2003-04-23 | 2006-05-24 | 先进微装置公司 | 形成通过加入硅来调整功函数的金属栅极结构的方法 |
| CN101452840A (zh) * | 2007-12-06 | 2009-06-10 | 上海华虹Nec电子有限公司 | 半导体器件中金属栅的形成方法 |
| CN101488453A (zh) * | 2008-01-18 | 2009-07-22 | 国际商业机器公司 | 用以制备具有短栅极的mosfet的结构和方法 |
| CN101661882A (zh) * | 2008-08-27 | 2010-03-03 | 台湾积体电路制造股份有限公司 | 半导体元件及其制造方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103456614A (zh) * | 2012-06-04 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种采用高k金属栅的半导体器件的制造方法 |
| CN103531476B (zh) * | 2012-07-03 | 2016-12-28 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| WO2014005370A1 (zh) * | 2012-07-03 | 2014-01-09 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103531459A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103531455A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103531476A (zh) * | 2012-07-03 | 2014-01-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| CN103531459B (zh) * | 2012-07-03 | 2017-07-11 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| US8883584B2 (en) | 2012-07-03 | 2014-11-11 | Institute of Microelectronics, Chinese Academy of Sciences | Method of manufacturing semiconductor device with well etched spacer |
| CN103632941A (zh) * | 2012-08-23 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 一种含金属栅极的半导体器件及其制备方法 |
| WO2014043947A1 (zh) * | 2012-09-21 | 2014-03-27 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US10128351B2 (en) | 2012-09-21 | 2018-11-13 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor devices having a gate conductor and methods of manufacturing the same |
| CN105632910A (zh) * | 2015-03-31 | 2016-06-01 | 中国科学院微电子研究所 | 栅导体层及其制造方法 |
| CN105632910B (zh) * | 2015-03-31 | 2021-04-30 | 中国科学院微电子研究所 | 栅导体层及其制造方法 |
| CN105575909A (zh) * | 2016-02-15 | 2016-05-11 | 上海格易电子有限公司 | 三维nand闪存及其制造方法 |
| CN105575909B (zh) * | 2016-02-15 | 2019-01-22 | 上海格易电子有限公司 | 三维nand闪存及其制造方法 |
| US10038076B2 (en) | 2016-08-08 | 2018-07-31 | International Business Machines Corporation | Parasitic capacitance reducing contact structure in a finFET |
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