CN105575909B - 三维nand闪存及其制造方法 - Google Patents

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Abstract

本发明公开了一种三维NAND闪存及其制造方法。其中，所述制造方法，包括：在衬底表面形成阵列串单元，阵列串单元之间形成字线沟槽，字线沟槽暴露出衬底；阵列串单元包括多层交错堆叠的隔离层和刻蚀层，隔离层与刻蚀层沿堆叠方向形成存储沟道，衬底表面与隔离层贴合；去除刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；去除部分金属层，保留隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成共源端CSL。本发明提供的技术方案，保持存储沟道与共源端之间距离，防止由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高三维NAND闪存的良品率。

Description

三维NAND闪存及其制造方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维NAND闪存及其制造制造方法。
背景技术
半导体存储器包括易失性存储器和非易失性存储器。易失性存储器在断电时会丢失存储的内容。非易失性存储器即使在断电时也可以保持存储的内容。非易失性存储器包括只读存储器(ROM，Read-only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)、电可擦除只读存储器(EEPROM，Electrically Erasable ProgrammableRead-Only Memory)和闪存(Flash memory)。闪存存储器包括NOR(或非)Flash和NAND(与非)Flash。
二维平面型闪存的制造工艺已经取得了很大的进步，但是，二维平面型闪存由于受到显影技术极限以及存储电子密度极限等限制，遇到了发展瓶颈。三维闪存解决了平面型闪存的技术难题，并且拥有比二维平面型闪存更大的存储容量，如三维NAND闪存。
现有技术中，三维NAND闪存的制造方法中，参见图1A，在衬底100上形成有交错堆叠的隔离层101和刻蚀层102，隔离层101和刻蚀层102之间设置有存储沟道103，字线沟槽104暴露出衬底100；参见图1B，湿法刻蚀去除刻蚀层102；参见图1C，在暴露的隔离层101以及字线沟槽104底端依次沉积氮化硅和金属钨，并分别作为阻挡层105和金属层106；参见图1D，采用干法刻蚀，去除隔离层101侧壁、顶部隔离层101表面以及字线沟槽104底面的金属层106以及阻挡层105，分离出栅电极107；参见图1E，在字线沟槽104暴露的侧壁和底面沉积绝缘氧化硅，刻蚀并暴露出字线沟槽104底面，在字线沟槽104中再沉积多晶硅，形成共源端108。
在上述图1A-图1E的现有的三维NAND闪存的制造方法中，当三维NAND闪存的存储容量增加时，隔离层和刻蚀层的堆叠层数相应地增加，此时，字线沟槽的深度也在逐渐增加，需采用各向异性的干法刻蚀工艺去除隔离层侧壁、顶部隔离层表面以及字线沟槽底面的金属层以及阻挡层，保证栅电极从上到下的分离，特别是字线沟槽底面的阻挡层必须去除干净，以确保衬底与共源端的连接。在上述干法刻蚀工艺中，由于刻蚀时间长，除隔离层侧壁、顶部隔离层表面以及字线沟槽底面的金属层以及阻挡层被刻蚀之外，图1E中的靠近顶部的隔离层也被刻蚀了一部分，刻蚀后的部分参见图1F，进而形成CSL之后的图为1G。参见图1G，存储沟道与顶部的共源端之间距离的减小，容易导致存储沟道与共源端之间的短路或漏电，以及三维NAND闪存的良品率的降低。
发明内容
本发明提供了一种三维NAND闪存及其制造方法，保持存储沟道与共源端之间距离，防止由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高三维NAND闪存的良品率。
一方面，本发明实施例提供了一种三维NAND闪存的制造方法。所述制造方法，包括：
在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底；所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合；
去除所述刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；
去除部分金属层，保留所述隔离层之间的金属层形成栅电极；
去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充所述字线沟槽形成CSL。
进一步地，在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，包括：
在暴露的隔离层表面以及字线沟槽底面形成第一阻挡层；
在所述第一阻挡层表面形成第二阻挡层；
在所述第二阻挡层表面形成金属层；
其中，所述第二阻挡层用于阻止所述金属层中的金属向所述隔离层中扩散。
进一步地，去除部分金属层，保留所述隔离层之间的金属层形成栅电极；
去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，具体包括：
通过湿法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层和第二阻挡层，保留所述隔离层之间的金属层形成栅电极；
通过干法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的第一阻挡层。
进一步地，所述金属层为金属钨、所述第一阻挡层为氧化铝以及所述第二阻挡层为氮化钛。
进一步地，在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，包括：
在暴露的隔离层表面以及字线沟槽底面，采用化学气相淀积方法或者原子沉积方法依次沉积形成阻挡层和金属层。
进一步地，填充所述字线沟槽形成CSL，包括：
采用化学气相淀积方法或者原子沉积方法填充所述字线沟槽，在所述字线沟槽中沉积形成CSL。
进一步地，所述刻蚀层为氮化硅以及所述隔离层为氧化硅。
进一步地，所述CSL为多晶硅。
另一方面，本发明实施例还提供了一种三维NAND闪存。所述三维NAND闪存由上述任一三维NAND闪存的制造方法制成。
本发明实施例提供的技术方案，通过在衬底表面的阵列串单元的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，依次去除阵列串单元中的刻蚀层和部分金属层，保留隔离层之间的金属层形成栅电极，进而去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成CSL，在去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层的过程中，通过阻挡层保护隔离层侧壁，再去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，在将字线沟槽地面的阻挡层去除干净的同时，保证了存储沟道与CSL之间的距离，防止了由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高了三维NAND闪存的良品率。
附图说明
图1A-1G是现有技术中三维NAND闪存的制造方法适用的示意图；
图2A是本发明实施例一提供的一种三维NAND闪存的制造方法的流程图；
图2B-2G是本发明实施例一提供的一种三维NAND闪存的制造方法适用的示意图；
图3A是本发明实施例二提供的一种三维NAND闪存的制造方法的流程图；
图3B-3G是本发明实施例二提供的一种三维NAND闪存的制造方法适用的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图2A是本发明实施例一提供的一种三维NAND闪存的制造方法的流程图。参见图2A，所述制造方法，包括：
S110、在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底；所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合。
进一步地，所述隔离层可以是氧化硅，所述刻蚀层可以是氮化硅。所述存储沟道内填充有多晶硅。
S120、去除所述刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层。
进一步地，在暴露的隔离层表面以及字线沟槽底面，可以采用化学气相淀积方法或者原子沉积方法依次沉积形成阻挡层和金属层。
S130、去除部分金属层，保留所述隔离层之间的金属层形成栅电极。
在所述制造方法中，可以去除所述阵列串单元侧壁、阵列串单元顶端以及字线沟槽底面的金属层，保留所述隔离层之间的金属层形成栅电极，所述栅电极的暴露的外表面可以与所述隔离层的外表面平齐。
S140、去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充所述字线沟槽形成CSL。
进一步地，共源端(Common Source Line，CSL)可以是多晶硅。
其中，阻挡层的层结构数量可以是一层，当阻挡层为一层结构时，所述阻挡层的作用是在去除部分金属层时，保护所述隔离层侧壁不被破坏，保证所述存储沟道与CSL之间的距离。
所述阻挡层还可以是两层结构，所述阻挡层可以包括第一阻挡层和第二阻挡层，第一阻挡层形成于第二阻挡层与所述隔离层之间，第二阻挡层形成于第一阻挡层与所述金属层之间，第二阻挡层用于阻止所述金属层的金属向隔离层的扩散，第一阻挡层用于在去除部分金属层和第二阻挡层时，保护隔离层侧壁不被破坏，保证所述存储沟道与所述CSL之间的距离。第一阻挡层和/或第二阻挡还可以包括多层结构，所述阻挡层即为多层结构。
进一步地，填充所述字线沟槽形成CSL具体可以包括：采用化学气相淀积方法或者原子沉积方法填充所述字线沟槽，在所述字线沟槽中沉积形成CSL。具体地，在字线沟槽暴露的侧壁和底面沉积绝缘氧化硅，刻蚀并暴露出字线沟槽底面，在字线沟槽中再沉积填充多晶硅，形成CSL。
具体地，参见图2B，在衬底210表面形成阵列串单元220，阵列串单元220之间形成字线沟槽230，字线沟槽230暴露出衬底210；阵列串单元220包括多层交错堆叠的隔离层221和刻蚀层222，隔离层221与刻蚀层222沿堆叠方向形成存储沟道223，衬底210表面与隔离层221贴合。
参见图2C，去除刻蚀层222。参见图2D，在暴露的隔离层221表面以及字线沟槽230底面依次形成阻挡层224和金属层225。
参见图2E，去除部分金属层225，保留隔离层221之间的金属层225形成栅电极226。
参见图2F，去除隔离层221侧壁、阵列串单元220顶端以及字线沟槽230底面的阻挡层224。进一步地，参见图2G，在字线沟槽230暴露的侧壁和底面沉积绝缘氧化硅，刻蚀并暴露出字线沟槽230底面，在字线沟槽230中再沉积填充多晶硅，形成CSL 240。
本发明实施例提供的技术方案，通过在衬底表面的阵列串单元的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，依次去除阵列串单元中的刻蚀层和部分金属层，保留隔离层之间的金属层形成栅电极，进而去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成CSL，在去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层的过程中，通过阻挡层保护隔离层侧壁，再去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，在将字线沟槽地面的阻挡层去除干净的同时，保证了存储沟道与CSL之间的距离，防止了由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高了三维NAND闪存的良品率。
实施例二
图3A是本发明实施例二提供的一种三维NAND闪存的制造方法的流程图。本实施例提供的技术方案对实施例一中的步骤S120、S130以及S140进一步优化。参见图3A，所述制造方法具体包括：
S210、在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底；所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合。
S220、去除所述刻蚀层，在暴露的隔离层表面以及字线沟槽底面形成第一阻挡层，在所述第一阻挡层表面形成第二阻挡层，在所述第二阻挡层表面形成金属层。
进一步地，所述金属层可以为金属钨、所述第一阻挡层可以为氧化铝以及所述第二阻挡层可以为氮化钛。
S230、通过湿法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层和第二阻挡层，保留所述隔离层之间的金属层形成栅电极。
S240、通过干法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的第一阻挡层。
S250、填充所述字线沟槽形成CSL。
具体地，参见图3B，在衬底310表面形成阵列串单元320，阵列串单元320之间形成字线沟槽330，字线沟槽330暴露出衬底310；阵列串单元320包括多层交错堆叠的隔离层321和刻蚀层322，隔离层321与刻蚀层322沿堆叠方向形成存储沟道323，衬底310表面与隔离层321贴合。
参见图3C，去除刻蚀层322，参见图3D，在暴露的隔离层321表面以及字线沟槽330底面形成第一阻挡层324，在第一阻挡层324表面形成第二阻挡层325，在第二阻挡层325表面形成金属层326。
参见图3E，通过湿法刻蚀工艺去除隔离层321侧壁、阵列串单元320顶端以及字线沟槽330底面的金属层326和第二阻挡层325，保留隔离层321之间的金属层326形成栅电极327。
参见图3F，通过干法刻蚀工艺去除隔离层321侧壁、阵列串单元320顶端以及字线沟槽330底面的第一阻挡层324。
参见图3G，在字线沟槽330暴露的侧壁和底面沉积绝缘氧化硅，刻蚀并暴露出字线沟槽330底面，在字线沟槽330中再沉积填充多晶硅，形成CSL 340。
本发明实施例提供的技术方案，阻挡层包括第一阻挡层和第二阻挡层，通过湿法刻蚀去除金属层的同时，去除第二阻挡层，采用第一阻挡层保护隔离层，防止隔离层被刻蚀，再通过干法刻蚀将第一阻挡层去除，进行形成CSL，保证了存储沟道与CSL之间的距离，防止了由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高了三维NAND闪存的良品率。
本发明实施例还提供一种三维NAND闪存，所述三维NAND闪存由实施例一以及实施例二中任一三维NAND闪存的制造方法制成。所述三维NAND闪存的结构可以是实施例一中图2G的结构或者实施例二中的图3G中的闪存结构，所述三维NAND闪存结构保证了存储沟道与CSL之间的距离，防止了由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高了三维NAND闪存的质量。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许变更或修饰等，凡在本发明的精神和原则之内所作的任何修改、等同替换或改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种三维NAND闪存的制造方法，其特征在于，包括：
在衬底表面形成阵列串单元，所述阵列串单元之间形成字线沟槽，所述字线沟槽暴露出衬底；所述阵列串单元包括多层交错堆叠的隔离层和刻蚀层，所述隔离层与所述刻蚀层沿堆叠方向形成存储沟道，衬底表面与所述隔离层贴合；
去除所述刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；
去除部分金属层，保留所述隔离层之间的金属层形成栅电极；
去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充所述字线沟槽形成共源端CSL；
在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，包括：
在暴露的隔离层表面以及字线沟槽底面形成第一阻挡层；
在所述第一阻挡层表面形成第二阻挡层；
在所述第二阻挡层表面形成金属层；
其中，所述第二阻挡层用于阻止所述金属层中的金属向所述隔离层中扩散；
保留所述隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，具体包括：
通过湿法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的金属层和第二阻挡层，保留所述隔离层之间的金属层形成栅电极；
通过干法刻蚀工艺去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的第一阻挡层。
2.根据权利要求1所述的制造方法，其特征在于，所述金属层为金属钨、所述第一阻挡层为氧化铝以及所述第二阻挡层为氮化钛。
3.根据权利要求1所述的制造方法，其特征在于，在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层，包括：
在暴露的隔离层表面以及字线沟槽底面，采用化学气相淀积方法或者原子沉积方法依次沉积形成阻挡层和金属层。
4.根据权利要求1-3任一所述的制造方法，其特征在于，填充所述字线沟槽形成CSL，包括：
采用化学气相淀积方法或者原子沉积方法填充所述字线沟槽，在所述字线沟槽中沉积形成CSL。
5.根据权利要求1所述的制造方法，其特征在于，所述刻蚀层为氮化硅以及所述隔离层为氧化硅。
6.根据权利要求1所述的制造方法，其特征在于，所述CSL为多晶硅。
7.一种三维NAND闪存，由权利要求1~6任一项所述的制造方法制成。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024700B (zh) * 2016-07-04 2019-04-30 武汉新芯集成电路制造有限公司 改善三维nand沟道填充的方法
CN106847820B (zh) * 2017-03-07 2018-10-16 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN107482017A (zh) * 2017-08-22 2017-12-15 长江存储科技有限责任公司 一种3d nand闪存沟道孔的制备工艺
CN107993950A (zh) * 2017-11-21 2018-05-04 长江存储科技有限责任公司 一种用于三维存储器阵列区共源极的测量方法
CN109935594B (zh) * 2019-03-26 2023-08-08 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111162079B (zh) * 2020-01-02 2023-04-28 长江存储科技有限责任公司 选择性外延结构的形成方法及3d存储器件制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339752A (zh) * 2010-07-14 2012-02-01 中国科学院微电子研究所 一种基于栅极替代工艺的制造半导体器件的方法
US9236393B1 (en) * 2014-09-24 2016-01-12 Sandisk Technologies Inc. 3D NAND memory with socketed floating gate cells

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101834930B1 (ko) * 2011-02-01 2018-03-06 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102245649B1 (ko) * 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339752A (zh) * 2010-07-14 2012-02-01 中国科学院微电子研究所 一种基于栅极替代工艺的制造半导体器件的方法
US9236393B1 (en) * 2014-09-24 2016-01-12 Sandisk Technologies Inc. 3D NAND memory with socketed floating gate cells

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