CN107293549B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提供了一种半导体结构及其制造方法。该半导体结构包括：基板、导电层、绝缘层、包含第一存储器结构群及第二存储器结构群的存储器结构、隔离沟槽，以及共同源极沟槽。导电层与绝缘层交替堆叠于基板上。各第一存储器结构群包括第一存储器结构，各第二存储器结构群包括第二存储器结构。第一存储器结构及第二存储器结构贯穿导电层及绝缘层。各隔离沟槽形成于第一存储器结构群及第二存储器结构群之间。隔离沟槽以具有间隙的不连续方式水平横越基板。共同源极沟槽形成于基板上并平行于隔离沟槽延伸。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种具有高存储器密度的半导体结构及其制造方法。

背景技术

近年来，半导体元件的结构时常改变，而此些元件的存储容量也持续地上升。存储器元件用于许多产品的存储单元之中，例如是MP3播放器、数字相机、计算机文件等等。随着应用的增加，存储器元件的需求聚焦在小尺寸以及大的存储器容量。为了满足此些需求，需要一种具有高单元密度及小尺寸的存储器元件及其制造方法。

如上所述，期望发展一种三维存储器元件，其具有大量的多堆叠平面以达到较高的储存容量、较佳的质量，并且仍保持小尺寸。

发明内容

本发明大致上有关于一种半导体元件及其制造方法。于本发明所述的半导体结构中，一对垂直存储器结构的两者均具有水平C形剖面(horizontal C shaped cross-sections)，并以隔离沟槽(isolation trench)彼此分隔；从而得以提升在单元区域(unitarea)中的存储器密度，而可达到较高的记忆储存容量(memory storage capacity)。

于本发明的一方面，一些实施例提供了一种半导体结构，包括：基板；形成于基板上的导电层及绝缘层，其中导电层与绝缘层交替堆叠于基板上；包括一组第一存储器结构群及一组第二存储器结构群形成于基板上并穿过导电层及绝缘层的结构，各第一存储器结构群包括第一存储器结构，各第一存储器结构具有第一剖面形状，各第二存储器结构群包括第二存储器结构，各第二存储器结构具有第二剖面形状，第一剖面形状及第二剖面形状互补；以及形成于基板上的隔离沟槽，各隔离沟槽设置于第一存储器结构群及第二存储器结构群之间，使得相邻的隔离沟槽以沿着相邻的隔离沟槽的轴向的间隙分隔。

本发明的实施例可包括如下所述的技术特征的一个或多个：

半导体结构可还包括形成于基板上并实质上平行隔离沟槽延伸共同源极沟槽。导电层可包括以金属导体填入(fill-in)的取代栅极(replacement gate)。半导体结构可包括外延结构(epitaxial structure)，各外延结构各自垂直形成于隔离沟槽及基板之间，使对应的第一存储器结构及对应的第二存储器结构经由外延结构电性连接至基板。各第一存储器结构及各第二存储器结构各包括：(一)存储器结构层，包括形成于导体层上的阻挡层(barrier layer)；形成于阻挡层上的记忆储存层(memory storage layer)；及形成于记忆储存层上的隧穿层(tunneling layer)；以及(二)形成于存储器结构层上的通道层(channel layer)，其中通道层可为多晶硅层。各第一存储器结构群及各第二存储器结构群可为包括二至四个存储器结构的存储器结构群，且其中各存储器结构可为垂直存储器结构。各第一存储器结构群可具有水平C型剖面，其中各第一存储器结构群各自与第二存储器结构群相对于隔离沟槽两侧对称，且其中各第二存储器结构群可具有水平C型剖面，其中各第二存储器结构群各自与第一存储器结构群相对于隔离沟槽两侧对称。

半导体结构可包括：各自电性连接于一第一存储器结构的第一接触结构；以及各自电性连接于一第二存储器结构的第二接触结构。半导体结构可包括：，电性连接于各第一接触结构的第一位线；以及电性连接于各第二接触结构的第二位线，其中第一位线及第二位线可实质上彼此平行，而第一位线及第二位线可实质上正交于共同源极沟槽。第一位线可电性耦接于共同源极沟槽，而第二位线可电性耦接于共同源极沟槽。

在本发明的另一方面，一些实施例提供了一种半导体结构的制造方法，包括：于一基板上形成导电层及绝缘层，其中导电层与绝缘层交替堆叠于基板上；形成一结构，包括形成于基板上并穿过导电层及绝缘层的一组第一存储器结构群及一组第二存储器结构群，各第一存储器结构群包括第一存储器结构，各第一存储器结构具有一第一剖面形状，各第二存储器结构群包括第二存储器结构，各第二存储器结构具有一第二剖面形状，第一剖面形状及第二剖面形状互补；于基板上形成隔离沟槽，各隔离沟槽设置于一第一存储器结构群及一第二存储器结构群之间，使得相邻的隔离沟槽以沿着相邻的隔离沟槽的一轴向的一间隙分隔。

本发明的实施例可包括如下所述的技术特征的一个或多个：

此制造方法可包括：于基板上形成平行于隔离沟槽延伸的共同源极沟槽；以及刻蚀导电层以形成空间，并以金属导体填入空间。此制造方法可包括：形成外延结构，各外延结构各自垂直形成于隔离沟槽及基板之间，使对应的第一存储器结构及对应的第二存储器结构经由外延结构电性连接至基板。形成第一存储器结构、第二存储器结构及隔离沟槽的步骤可包括：形成具有一椭圆形剖面且贯穿导电层及绝缘层并深至基板上的一凹槽；于凹槽中形成一存储器结构材料层；于存储器结构材料层之上形成一通道材料层；于通道材料层上形成氧化物材料层填充凹槽，氧化物材料层具有气隙；移除部分导电层、部分绝缘层、部分存储器结构材料层、部分通道材料层及部分氧化物材料层以形成沟槽空间；以绝缘材料填充沟槽空间来形成隔离沟槽。形成沟槽空间的步骤可包括：刻蚀以移除部分导电层、部分绝缘层、部分存储器结构材料层、部分通道材料层及部分氧化物材料层，使得可移除部分存储器结构材料层、部分通道材料层及部分氧化物材料层以暴露基板，可移除部分导电层及部分绝缘层以暴露绝缘层的一最底层。

半导体结构的制造方法可包括：形成外延结构，各外延结构实质上垂直形成于隔离沟槽及基板之间，使对应的第一存储器结构及对应的第二存储器结构经由所述各外延结构电性连接至基板。此制造方法可包括：以化学机械研磨程序移除暴露于沟槽空间之外的通道材料层。

此制造方法可包括：形成各自电性连接于第一存储器结构的第一接触结构；以及形成各自电性连接于第二存储器结构的第二接触结构。

此制造方法可包括：形成电性连接于各第一接触结构的第一位线；以及形成电性连接于各第二接触结构的第二位线，其中第一位线及第二位线可实质上彼此平行，而第一位线及第二位线可实质上正交于共同源极沟槽。

为了对本发明的上述及其他方面有更好的了解，下文特举优选实施例，并配合所附附图，作详细说明如下：

附图说明

图1A绘示根据本发明的一实施例的半导体结构范例的俯视图。

图1B绘示根据图1A中的半导体结构范例的沿剖面线1B-1B’的剖面图。

图1C绘示根据图1A中的半导体结构范例的沿剖面线1C-1C’的剖面图。

图1D绘示根据图1A中的半导体结构范例的沿剖面线1D-1D’的剖面图。

图1E绘示根据图1A中的半导体结构范例的沿剖面线1E-1E’的剖面图。

图1F绘示根据图1A中的半导体结构范例的沿剖面线1F-1F’的剖面图。

图2绘示根据本发明的一实施例的第一垂直存储器结构与第二垂直存储器结构的排列的俯视图。

图3A至图3B、图4A至图4B、图5A至图5C、图6A至图6E、图7A至图7E、图8A至图8E、图9A至图9E、图10A至图10B、图11A至图11B、图12A至图12B以及图13A至图13B绘示根据本发明的一实施例的半导体结构范例的制造流程。

【符号说明】

100：半导体结构

110：基板

120：导电层

130：绝缘层

130b：最底层

140：第一垂直存储器结构

150：第二垂直存储器结构

160、242A、242B、244A、244B：隔离沟槽

170：外延结构

180：存储器结构层

181：阻挡层

183：记忆储存层

185：隧穿层

190：通道层

191、193：隔离层

240：第一接触结构

250：第二接触结构

310：凹槽

480：存储器结构材料层

481：阻挡材料层

483：记忆储存材料层

485：隧穿材料层

490：通道材料层

510：氧化物材料层

510a：气隙

810：隔离材料

991：隔离材料层

1B-1B’、1C-1C’、1D-1D’、1E-1E’、1F-1F’、3B-3B’、4B-4B’、5B-5B’、5C-5C’、6B-6B’、6C-6C’、6D-6D’、6E-6E’、7B-7B’、7C-7C’、7D-7D’、7E-7E’、8B-8B’、8C-8C’、8D-8D’、8E-8E’、9B-9B’、9C-9C’、9D-9D’、9E-9E’、10B-10B’、11B-11B’、A-A’：剖面线

BL1、BL2：位线

CSL：共同源极沟槽

R1：短轴方向

SL：源极线

T：沟槽

W1、W2、X1：宽度

W3：高度

W4：长轴

Y1：长度

D1、D2：距离

具体实施方式

在本发明的一实施例中，提供一种半导体结构及其制造方法。于示例性的半导体结构中，一对存储器结构两者均具有凹剖面，并由隔离沟槽分隔；从而提升在单位区域中的存储器密度，达成较高的记忆储存容量。在一个例子中，存储器结构为垂直存储器结构。于此对存储器结构中，第一存储器结构与第二存储器结构相对于隔离沟槽两侧对称并具有互补的剖面形状。一组相邻的第一存储器结构可组成存储器结构群。相邻的第一存储器结构共享同一个隔离沟槽。相似地，一组相邻的第二存储器结构可组成存储器结构群。相邻的第二存储器结构共享同一个隔离沟槽。第一存储器结构群与第二存储器结构群可沿着在二存储器结构群的水平范围上延伸的隔离沟槽的侧边形成。此二存储器结构群相对于仅分隔此二存储器结构群的隔离沟槽两侧对称。半导体结构可包括多个存储器结构群对(clusterpair)，沿着分离的多个隔离沟槽分隔。隔离沟槽可为不连续形成，并与相邻的隔离沟槽之间具有间隙。隔离沟槽可彼此平行形成。共同源极沟槽可形成于半导体存储器结构中并可填入金属导体。共同源极沟槽可沿着平行于隔离沟槽的方向形成。共同源极沟槽可在形成位线之前于半导体结构上形成。可进行栅极取代(gate replacement)工艺。位线通常正交于源极线及隔离沟槽。位线可分为二组，也就是连接至第一存储器结构的第一组位线，及连接至第二存储器结构的第二组位线。此一制造隔离沟槽的不连续方式，可使得存储器在读写/抹去操作(write/erase operation)时，相比于连续方式而言，具有较快的切换速度。于栅极取代工艺中填入导电层的金属导体，以及在基板上交替堆叠形成并介于隔离沟槽空隙之间的导电层与绝缘层，均造成了此切换速度的提升。后述的实施例仅作为叙述本发明，而并非用来限缩本发明的保护范围。此外，于后述的实施例中所附的附图，可省略一些次要的元件，以凸显本发明概念中的技术特征。

在此处所揭露的实施例中，半导体结构100代表一种三维存储器元件(3-dimensional memory device)的主要结构。

如图1A至图1F所示，半导体结构100包括基板110、多于一个导电层120、多于一个绝缘层130、多于一个第一存储器结构140、多于一个第二存储器结构150、多于一个隔离沟槽160、多于一个共同源极沟槽CSL，以及多于一个位线BL1、BL2。导电层120及绝缘层130形成于基板110上。导电层120与绝缘层130交替堆叠于基板110上。第一存储器结构140及第二存储器结构150贯穿导电层120及绝缘层130并形成于基板110上。如图1A所示，第一存储器结构140的一例具有第一剖面形状，而第二存储器结构150的一例具有第二剖面形状。第一剖面形状与第二剖面形状互补。

半导体结构上的一结构可包括一组第一存储器结构群(例如是位于隔离沟槽242A、242B左手边的存储器结构)以及一组第二存储器结构群(例如是位于隔离沟槽242A、242B右手边的存储器结构)。

各存储器结构群可为垂直存储器结构群，且各存储器结构可为垂直存储器结构。第一存储器结构群可个包括一至四个第一存储器结构140。第一组存储器结构群可包括多于一个的各形成于基板110之上并穿过导电层120及绝缘层130的存储器结构群140。第二存储器结构群可包括一至四个第二存储器结构150。第二组存储器结构群可包括多于一个的各形成于基板110之上并穿过导电层120及绝缘层130的存储器结构群150。

图1A特别说明隔离沟槽242A、242B，以及隔离沟槽244A、244B。各隔离沟槽设置于第一存储器结构群(例如是位于隔离沟槽242A、242B左手边的第一存储器结构140)以及第二存储器结构群(例如是位于隔离沟槽242A、242B右手边的第二存储器结构150)，使得相邻的隔离沟槽(例如是隔离沟槽242A、242B及隔离沟槽244A、244B)以沿着相邻隔离沟槽的轴向的间隙分隔。

如图1B及图1D至图1F所示，隔离沟槽160的一例形成于基板110上，并位于第一存储器结构140的一例及第二存储器结构150的一例之间，使得第一存储器结构140及第二存储器结构150相对于分隔两者的隔离沟槽160两侧对称。

在此实施例中，当半导体结构100用于三维存储器元件时，基板110可作为底部源极(bottom source)，导电层120可为例如位线，最底层的导电层120可为例如接地选择线(ground select line，GSL)，最顶层的导电层120可为例如串列选择线(string selectline，SSL)，第一存储器结构140及第二存储器结构150可为例如存储器串列(memorystring)，而此三维存储器元件可为例如垂直通道型(vertical channel type)存储器元件。

在此实施例中，于半导体结构100中，一对垂直存储器结构两者均具有水平C形剖面，并由隔离沟槽160分隔；从而提升在单位区域中的存储器密度，于是达成了较高的记忆储存容量。在此实施例中，两侧对称排列的第一存储器结构140及第二存储器结构150可分别连接至不同的位线，例如是分别连接至第一位线BL1及第二位线BL2；如此一来可提升存储器密度，而由于可经由不同的位线同时选择不同的垂直存储器结构(存储器串列)，使得其可同时处理不同的编程/抹去操作(program/erase operation)，从而更增加处理速度。

如图1B及1E图所示，半导体结构100可还包括形成于井状结构底部及示例性的第一垂直存储器结构或第二垂直存储器结构的外延结构170。于此井状结构底部，外延结构170形成于隔离沟槽160及基板110之间。第一存储器结构140及第二存储器结构150均为垂直存储器结构，并经由形成于其中的对应的外延结构170电性连接至基板110。

如图1B，及图1D至图1F所示，第一存储器结构140的一例及第二存储器结构150的一例，各包括存储器结构层180以及形成于存储器结构层180之上的通道层190。

在所述的实施例中，存储器结构层180包括阻挡层181、记忆储存层183以及隧穿层185。阻挡层181形成于导电层120之上，记忆储存层183形成于阻挡层181之上，而隧穿层185形成于记忆储存层183之上。阻挡层181及隧穿层185可包括氧化硅层。记忆储存层183可包括氮化硅层，而通道层190可包括多晶硅层。

如图1A所示，示例性的第一存储器结构140的第一水平C形剖面的图案以及示例性的第二存储器结构150的第二水平C形剖面的图案，相对于隔离沟槽160两侧对称。举例而言，示例性的第一存储器结构140的第一水平C形剖面的C形图案的缺口及示例性的第二存储器结构150的第二水平C形剖面的C形图案的缺口均朝向隔离沟槽160。

如图1A、图1B及图1E所示，第一存储器结构140(例如是位于图1A中隔离沟槽242A及242B左手边的第一存储器结构140)及第二存储器结构150(例如是位于图1A中隔离沟槽244A及244B右手边的第一存储器结构140)可沿着仅于两存储器结构的水平范围延伸的隔离沟槽的侧边形成。此二垂直存储器结构群相对于仅分隔此二垂直存储器结构群的隔离沟槽160两侧对称。图1B及图1E中的隔离沟槽160为图1A中的隔离沟槽242A、242B、244A、244B的另一个例子。半导体结构可包括沿着分离的多个隔离沟槽分隔的多个垂直存储器结构群对。隔离沟槽可为不连续形成，并与相邻的隔离沟槽之间具有间隙。隔离沟槽可彼此平行形成。可于半导体存储器结构100中平行于隔离沟槽形成共同源极沟槽。其中导电层可包括具有金属导体填入的取代栅极。金属导体的一例为钨。

如图1A，及图1D至图1F所示，半导体结构100的第一存储器结构140及第二存储器结构150可分别包括第一接触结构240及第二接触结构250。第一接触结构240电性连接至第一存储器结构140，而第二接触结构250电性连接至第二存储器结构150。于实施例中，半导体结构100可还包括隔离层191。隔离层191形成于第一存储器结构140及第二存储器结构150之上，而第一接触结构240及第二接触结构250形成于隔离层191之上。隔离层191可为由氧化物形成的层间介电层(interlayer dielectric layer，ILD)

如图1A，及图1D至图1F所示，半导体结构100可还包括第一位线BL1及第二位线BL2。可于共同源极沟槽的形成及填入之后形成位线。位线通常正交于源极线及隔离沟槽。第一位线BL1电性连接至第一接触结构240，而第二位线BL2电性连接至第二接触结构250。在实施例中，半导体结构100可还包括隔离层193。隔离层193形成于隔离层191之上，而第一位线BL1及第二位线BL2形成于隔离层193之上。隔离层193可为氧化层。

此一于半导体结构中100制造隔离沟槽的不连续方式，可使得垂直存储器在读写/抹去操作时相比于连续方式而言具有较快的切换速度。填入共同源极沟槽的金属导体(例如是钨)，以及在基板上交替堆叠形成并介于隔离沟槽空隙之间的导电层与绝缘层，均造成了此切换速度的提升。

图2为根据本发明的实施例绘示半导体100的示例性第一存储器结构140及示例性第二存储器结构150的排列的俯视图。于此图中省略一些次要的元件，以凸显本发明概念中的技术特征。

如图2所示，第一存储器结构140的一例及第二存储器结构150的一例可形成垂直存储器结构对并由隔离沟槽160的一例分隔。在实施例中，隔离沟槽160的宽度W1可为约40至50纳米，而第一存储器结构140及第二存储器结构150以隔离沟槽160的宽度W1彼此分隔。在实施例中，如所示的介于二横向分隔的隔离沟槽160之间之距离D1可为约90纳米。

在实施例中，第一存储器结构140的第一水平C形剖面及第二存储器结构150的第二水平C形剖面的尺寸约为50至80纳米。此一尺寸指此水平C形剖面例如是内侧曲率半径/直径，或者是其直径的尺寸。在实施例中，第一水平C形剖面的尺寸及第二水平C形剖面的尺寸可实质上相等。举例而言，如图2所示，第一水平C形剖面的尺寸及第二水平C形剖面的尺寸实质上相等。各水平C形剖面的宽度W2的一例可高至80纳米，而各水平C形剖面的高度W3的一例可低至50纳米。此外，第一存储器结构140及第二存储器结构150可为成对，此对中第一存储器结构140及第二存储器结构150之间的距离D2在30纳米至40纳米的范围内。

在实施例中，举例而言，存储器阵列单元沿着Y方向并由例如是邻接的本地源极线SL(local source line)定义的长度Y1可约为560纳米，沿着X方向的宽度X1可约为156纳米。根据本发明的实施例，如此大小的存储器阵列可容纳16个垂直的存储器结构(存储串列)；也就是在每一平方微米范围内存储串列的容量可为92个。另一方面，当存储串列结构的剖面为尺寸约为110纳米的同心圆时，沿着Y方向的长度约为480纳米、沿着X方向的宽度约为160纳米的存储串列单元，仅可容纳8个存储串列，因此于每一平方微米范围内存储串列的容量仍仅为52个。根据上述比较，当存储阵列单元根据本发明的实施例设计时，存储器密度可增加约1.8倍。

更进一步，与剖面为尺寸约为110纳米的同心圆的存储串列结构相比，根据本发明的实施例，具有尺寸约为50纳米至80纳米的相对较小的曲线的C形剖面的垂直存储器，其场增强效应(field enhancement effect)较好，而亦可随的改善整体元件的表现。

如图1A所示，第一接触结构240及第二接触结构250可并非于位线BL1、BL2的方向上彼此对齐；反之，第一接触结构240及第二接触结构250于位线BL1、BL2的方向上可彼此错开。此外，第一存储器结构140及第二存储器结构150可排列为蜂窝状排列(honeycomb-likearrangement)，使得可于单元区域中连接较多的位线，从而有效提升存储器密度。

如后述内容中更详细的讨论，以不连续方式形成并填入重金属的隔离沟槽可造成与各存储器存取操作(例如是写入/抹除)关联的切换速度提升的更有利的环境。根据图1A至图1E，及图3A至图13B图13B，说明根据本发明的实施例制造半导体结构100的方法。

图3B绘示沿着图3A中剖面线3B-3B’的剖面图。如图3A及图3B所示，提供基板110，而于基板110上可形成导电层120及绝缘层130。导电层120与绝缘层130交替堆叠于基板110上。

接着，可于基板110上形成第一存储器结构140及第二存储器结构150。制造第一存储器结构140及第二存储器结构150的制造方法可包括下列步骤。

如图3A及图3B所示，形成凹槽310，而凹槽310贯穿导电层120及绝缘层130并停止于基板110上。如图3A所示，凹槽310可具有椭圆形剖面，而椭圆形剖面的长轴W4(较长的直径)可为约150纳米。

图4B绘示沿着图4A中剖面线4B-4B’的剖面图。如图4A及图4B所示，可于凹槽310中形成存储器结构材料层480，并可于存储器结构材料层480之上形成通道材料层490。存储器结构材料层480可包括阻挡材料层481、记忆储存材料层483以及隧穿材料层485。阻挡材料层481可形成于导电层120之上，记忆储存材料层483可形成于阻挡材料层481之上，而隧穿材料层485可形成于记忆储存材料层483之上。在实施例中，阻挡材料层481及隧穿材料层485可包括氧化硅层，记忆储存材料层483可包括氮化硅层，而通道材料层490可包括多晶硅层。

图5B绘示沿着图5A中剖面线5B-5B’的剖面图，而图5C绘示沿着图5A中剖面线5C-5C’的剖面图。如图5A至图5C所示，可于通道材料层490上形成填充于凹槽310中的氧化物材料层510，而氧化物材料层510中具有气隙510a。

图6B绘示沿着图6A中剖面线6B-6B’的剖面图，图6C绘示沿着图6A中剖面线6C-6C’的剖面图，图6D绘示沿着图6A中剖面线6D-6D’的剖面图，而图6E绘示沿着图6A中剖面线6E-6E’的剖面图。如图6A至图6E所示，可移除沿着椭圆剖面的短轴方向R1的部分导电层120、部分绝缘层130、部分存储器结构材料层480、部分通道材料层490及部分氧化物材料层510，以形成仅横越二垂直存储器结构的水平范围的沟槽T。

如图6A至图6D所示，可利用刻蚀程序移除部分导电层120、部分绝缘层130、部分存储器结构材料层480、部分通道材料层490及部分氧化物材料层510。如图6B所示，于刻蚀程序后已移除部分存储器结构材料层480、部分通道材料层490及部分氧化物材料层510以暴露基板110。如图6D所示，于刻蚀程序后已移除部分导电层120及部分绝缘层130以暴露绝缘层130的最底层130b。换句话说，由于存在气隙510a，因而刻蚀凹槽310中的材料的刻蚀速率较快，导致其刻蚀深度较深，从而沟槽T的对应区域连接至基板110。位于凹槽310之外的不具有气隙510a的材料的刻蚀速率较慢，导致其刻蚀深度较浅，从而沟槽T的对应区域仅至绝缘层130的最底层130b，而未接触基板110。此外，沟槽T并未一路延伸以分割于半导体结构100上形成的凹槽。在一些实施例中，可于半导体结构100上形成与邻接沟槽具有间隙的沟槽。事实上，图6C绘示穿过介于相邻沟槽间的间隙的剖面图，而图6D绘示穿过沟槽的剖面图。在一些实施例中，沟槽T可于水平方向上延伸以分隔多个凹槽，举例而言二或四个凹槽。

形成沟槽T，使得根据下列步骤形成的第一垂直半导体结构140及第二垂直半导体结构150所形成的半导体结构，可提供前述所提及的功效及优点。

在一些实施例中，沟槽T可于水平方向上延伸以分隔多个凹槽，举例而言二或四个凹槽。如图7B所示，在形成沟槽T以横越数个(例如二或四个)凹槽的水平跨距之后，于各个凹槽310的沟槽底部的基板110上形成外延结构170。也就是，于隔离沟槽160及基板110之间形成外延结构170。

在实施例中，可以选择性外延成长(selective epitaxial growth，SEG)程序形成外延结构170，使得成长外延结构170的区域具有高度选择性，也就是于晶种(crystalseed)的表面成长外延结构170。举例而言，可于基板110具有单晶硅结构的表面上，而非于例如氧化物层或多晶硅层的其他材料上，成长外延结构170。这样的层状结构绘示于图7C至图7E的剖面图中。尤其是，图7C绘示穿过相邻沟槽间的间隙的剖面图，而图7D绘示穿过沟槽的剖面图。图7E绘示沿着图7A中剖面线7E-7E’的剖面图。

如图8B，及图8D至图8E所示，可于沟槽T中填入隔离材料810。因此，形成了隔离沟槽160。另外，图8C绘示穿过相邻沟槽间的间隙的剖面图，而图8D绘示穿过沟槽的剖面图。

如图9A至图9C及图9E所示，可以化学机械研磨程序移除暴露于沟槽T之外的通道材料层490。另外，图9C绘示穿过相邻沟槽间之间隙的剖面图，而图9D绘示穿过沟槽的剖面图。

因此，如图9A至图9C，及图9E所示，可形成第一存储器结构140及第二存储器结构150。第一存储器结构140及第二存储器结构150可贯穿导电层120及绝缘层130，第一存储器结构140具有第一水平C形剖面，而第二存储器结构150具有第二水平C形剖面。

而且，在化学机械研磨程序之后，仍保持在沟槽T中的氧化物材料层510及隔离材料810可形成隔离沟槽160。隔离沟槽160形成于基板上，并位于第一存储器结构140及第二存储器结构150之间。

此外，垂直存储器结构的各通道层190可沿着Y方向彼此分开，使得外延结构170位于隔离沟槽160及基板110之间，且第一存储器结构140及第二存储器结构150经由外延结构170电性连接至基板110。具体而言，第一存储器结构140的通道层190及第二存储器结构150的通道层190可经由外延结构170电性连接至基板110。

如图10A及图10B所示，可于第一存储器结构140及第二存储器结构150之上形成隔离材料层991。

图11B绘示沿着图11A中剖面线11B-11B’的剖面图。如图11A及图11B所示，可形成电性连接至第一存储器结构140的第一接触结构240，亦可形成电性连接至第二垂直存储器结构250的第二接触结构250。于实施例中，举例而言，可于隔离材料层991中形成接触孔，接着于此些接触孔中填入导电材料以于隔离层191中，形成第一接触结构240及第二接触结构250。

请参照图12A及图12B，可于半导体结构100上形成共同源极沟槽CSL。此些共同源极沟槽CSL平行隔离沟槽延伸。其中，图12A绘示半导体结构100的一例的俯视图，而图12B绘示沿着图12A中剖面线A-A’的剖面图。首先可进行栅极取代程序，以刻蚀导电层120以形成空间并以例如是钨的金属导体填充被刻蚀的空间。其中，此刻蚀移除氮化硅形成此空间。而后可进行填入程序，用例如是钨的导电金属填入此空间，接着再进行回刻蚀程序(etch-back process)。于栅极取代之后，共同隔离沟槽CSL可自导电层120及绝缘层隔离，使得之后可进行钨的填入工艺以及钨的化学机械抛光(chemical mechanical polishing，CMP)工艺，如图12B所示。

请参照图13A及图13B，可接着于半导体结构100上形成位线。其中，图13A绘示半导体结构100的一例的俯视图，而图13B图13B绘示沿着图13A中剖面线A-A’的剖面图。可于半导体结构100上形成位线，以形成一组第一位线BL1以及一组第二位线BL2。第一位线BL1连接至形成于第一垂直半导体结构140之上的第一接触结构240，而第二位线BL2连接至形成于第二垂直半导体结构150之上的第二接触结构250。

在半导体结构100上建构位线的结果，亦反映在图1A至图1E中。此处隔离层193形成于隔离层191之上，而第一位线BL1及第二位线BL2形成于隔离层193之上。第一位线BL1电性连接至第一接触结构240，而第二位线BL2电性接触至第二接触结构250。如上所述，形成了如图1A至图1E所示的半导体结构100。

综上所述，虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更改与修饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (8)

1.一种半导体结构，其特征在于，包括：

一基板；

多个导电层及多个绝缘层形成于该基板上，其中该些导电层与该些绝缘层交替堆叠于该基板上；

一结构，包括一组第一存储器结构群及一组第二存储器结构群形成于该基板上并穿过该些导电层及该些绝缘层，各该第一存储器结构群包括多个第一存储器结构，各该第一存储器结构具有一第一剖面形状，各该第二存储器结构群包括多个第二存储器结构，各该第二存储器结构具有一第二剖面形状，该第一剖面形状及该第二剖面形状互补；以及

多个隔离沟槽，形成于该基板上，各该隔离沟槽设置于一该第一存储器结构群及一该第二存储器结构群之间，使得相邻的该些隔离沟槽以沿着该相邻的该些隔离沟槽的一轴向的一间隙分隔；

其中各该第一存储器结构群具有一水平C型剖面，其中各该第一存储器结构群各自与一该第二存储器结构群相对于一该隔离沟槽两侧对称，且其中各该第二存储器结构群具有一水平C型剖面，其中各该第二存储器结构群各自与一该第一存储器结构群相对于一该隔离沟槽两侧对称。

2.根据权利要求1所述的半导体结构，其中该些导电层包括以一金属导体填入的多个取代栅极。

3.根据权利要求1所述的半导体结构，其中各该第一存储器结构及各该第二存储器结构各包括：

一存储器结构层，包括：

一阻挡层，形成于该些导体层上；

一记忆储存层，形成于该阻挡层上；及

一隧穿层，形成于该记忆储存层上；以及

一通道层，形成于该存储器结构层上，其中该通道层为一多晶硅层。

4.一种半导体结构的制造方法，其特征在于，包括：

于一基板上形成多个导电层及多个绝缘层，其中该些导电层与该些绝缘层交替堆叠于该基板上；

形成一结构，包括形成于该基板上并穿过该些导电层及该些绝缘层的一组第一存储器结构群及一组第二存储器结构群，各该第一存储器结构群包括多个第一存储器结构，各该第一存储器结构具有一第一剖面形状，各该第二存储器结构群包括多个第二存储器结构，各该第二存储器结构具有一第二剖面形状，该第一剖面形状及该第二剖面形状互补；以及

于该基板上形成多个隔离沟槽，各该隔离沟槽设置于一该第一存储器结构群及一该第二存储器结构群之间，使得相邻的该些隔离沟槽以沿着该相邻的该些隔离沟槽的一轴向的一间隙分隔；

其中各该第一存储器结构群具有一水平C型剖面，其中各该第一存储器结构群各自与一该第二存储器结构群相对于一该隔离沟槽两侧对称，且其中各该第二存储器结构群具有一水平C型剖面，其中各该第二存储器结构群各自与一该第一存储器结构群相对于一该隔离沟槽两侧对称。

5.根据权利要求4所述的半导体结构的制造方法，其特征在于，还包括：

于该基板上形成平行于该些隔离沟槽延伸的多个共同源极沟槽；以及

刻蚀该些导电层以形成一空间，并以一金属导体填入该空间。

6.根据权利要求4所述的半导体结构的制造方法，其中形成该些第一存储器结构、该些第二存储器结构及该些隔离沟槽的步骤包括：

形成具有一椭圆形剖面的一凹槽，该凹槽贯穿该些导电层及该些绝缘层并深至该基板上；

于该凹槽中形成一存储器结构材料层；

于该存储器结构材料层之上形成一通道材料层；

于该通道材料层上形成一氧化物材料层填充该凹槽；

移除部分导电层、部分绝缘层、部分存储器结构材料层、部分通道材料层及部分氧化物材料层以形成一沟槽空间；以及

以一绝缘材料填充该沟槽空间来形成该隔离沟槽。

7.根据权利要求6所述的半导体结构的制造方法，其中形成该沟槽空间的步骤包括：

刻蚀以移除该部分导电层、该部分绝缘层、该部分存储器结构材料层、该部分通道材料层及该部分氧化物材料层，使得该部分存储器结构材料层、该部分通道材料层及该部分氧化物材料层是移除以暴露该基板，该部分导电层及该部分绝缘层是移除以暴露该绝缘层的一最底层。

8.根据权利要求6所述的半导体结构的制造方法，其特征在于，还包括：

形成多个外延结构，各该外延结构垂直形成于一该隔离沟槽及该基板之间，使对应的该第一存储器结构及对应的该第二存储器结构经由所述各该外延结构电性连接至该基板。