TWI625845B - 半導體結構及其製造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
提供一種半導體結構及其製造方法。半導體結構包括基板、導電層、絕緣層、包含第一記憶體結構群及第二記憶體結構群之記憶體結構、隔離溝槽，以及共同源極溝槽。導電層與絕緣層交替堆疊於基板上。各第一記憶體結構群包括第一記憶體結構，各第二記憶體結構群包括第二記憶體結構。第一記憶體結構及第二記憶體結構貫穿導電層及絕緣層。各隔離溝槽形成於第一記憶體結構群及第二記憶體結構群之間。隔離溝槽以具有間隙之不連續方式水平橫越基板。共同源極溝槽形成於基板上並平行於隔離溝槽延伸。
Description
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種具有高記憶體密度之半導體結構及其製造方法。
近年來，半導體元件的結構時常改變，而此些元件的儲存容量也持續地上升。記憶體元件係用於許多產品的記憶單元之中，例如是MP3播放器、數位相機、電腦檔案等等。隨著應用的增加，記憶體元件的需求聚焦在小尺寸以及大的記憶體容量。為了滿足此些需求，需要一種具有高單元密度及小尺寸的記憶體元件及其製造方法。
如上所述，期望發展一種三維記憶體元件，其具有大量的多堆疊平面以達到較高的儲存容量、較佳的品質，並且仍保持小尺寸。
本發明係大致上有關於一種半導體元件及其製造方法。於本發明所述之半導體結構中，一對垂直記憶體結構之兩者均具有水平C形剖面(horizontal C shaped cross-sections)，並以隔離溝槽(isolation trench)彼此分隔；從而得以提升在單元區域(unit area)中之記憶體密度，而可達到較高的記憶儲存容量(memory storage capacity)。
於本發明之一方面，一些實施例提供了一種半導體結構，包括：基板；形成於基板上的導電層及絕緣層，其中導電層與絕緣層交替堆疊於基板上；包括一組第一記憶體結構群及一組第二記憶體結構群形成於基板上並穿過導電層及絕緣層之結構，各第一記憶體結構群包括第一記憶體結構，各第一記憶體結構具有第一剖面形狀，各第二記憶體結構群包括第二記憶體結構，各第二記憶體結構具有第二剖面形狀，第一剖面形狀及第二剖面形狀互補；以及形成於基板上之隔離溝槽，各隔離溝槽設置於第一記憶體結構群及第二記憶體結構群之間，使得相鄰的隔離溝槽係以沿著相鄰的隔離溝槽之軸向的間隙分隔。
本發明之實施例可包括如下所述之技術特徵的一或多者。
半導體結構可更包括形成於基板上並實質上平行隔離溝槽延伸共同源極溝槽。導電層可包括以金屬導體填入(fill-in)的取代閘極(replacement gate)。半導體結構可包括磊晶結構
(epitaxial structure)，各磊晶結構係各自垂直形成於隔離溝槽及基板之間，使對應之第一記憶體結構及對應之第二記憶體結構經由磊晶結構電性連接至基板。各第一記憶體結構及各第二記憶體結構各包括：(一)記憶體結構層，包括形成於導體層上之阻障層(barrier layer)；形成於阻障層上之記憶儲存層(memory storage layer)；及形成於記憶儲存層上之穿隧層(tunneling layer)；以及(二)形成於記憶體結構層上之通道層(channel layer)，其中通道層可為多晶矽層。各第一記憶體結構群及各第二記憶體結構群可為包括二至四個記憶體結構之記憶體結構群，且其中各記憶體結構可為垂直記憶體結構。各第一記憶體結構群可具有水平C型剖面，其中各第一記憶體結構群係各自與第二記憶體結構群相對於隔離溝槽兩側對稱，且其中各第二記憶體結構群可具有水平C型剖面，其中各第二記憶體結構群係各自與第一記憶體結構群相對於隔離溝槽兩側對稱。
半導體結構可包括：各自電性連接於一第一記憶體結構之第一接觸結構；以及各自電性連接於一第二記憶體結構之第二接觸結構。半導體結構可包括：，電性連接於各第一接觸結構之第一位元線；以及電性連接於各第二接觸結構之第二位元線，其中第一位元線及第二位元線可實質上彼此平行，而第一位元線及第二位元線係可實質上正交於共同源極溝槽。第一位元線可電性耦接於共同源極溝槽，而第二位元線可電性耦接於共同源極溝槽。
於本發明的另一方面，一些實施例提供了一種半導體結構之製造方法，包括：於基板上形成導電層及絕緣層，其中導電層與絕緣層交替堆疊於基板上；形成結構，包括形成於基板上並穿過導電層及絕緣層之一組第一記憶體結構群及一組第二記憶體結構群，各第一記憶體結構群包括第一記憶體結構，各第一記憶體結構具有第一剖面形狀，各第二記憶體結構群包括第二記憶體結構，各第二記憶體結構具有第二剖面形狀，第一剖面形狀及第二剖面形狀互補；於基板上形成隔離溝槽，各隔離溝槽設置於第一記憶體結構群及第二記憶體結構群之間，使得相鄰的隔離溝槽以沿著相鄰的隔離溝槽之軸向的間隙分隔。
本發明之實施例可包括如下所述之技術特徵的一或多者。
此製造方法可包括：於基板上形成平行於隔離溝槽延伸之共同源極溝槽；以及蝕刻導電層以形成空間，並以金屬導體填入空間。此製造方法可包括：形成磊晶結構，各磊晶結構各自垂直形成於隔離溝槽及基板之間，使對應之第一記憶體結構及對應之第二記憶體結構係經由磊晶結構電性連接至基板。形成第一記憶體結構、第二記憶體結構及隔離溝槽之步驟可包括：形成具有橢圓形剖面且貫穿導電層及絕緣層並深至基板上之凹槽；於凹槽中形成記憶體結構材料層；於記憶體結構材料層之上形成通道材料層；於通道材料層上形成氧化物材料層填充凹槽，氧化物材料層具有氣隙；移除部分導電層、部分絕緣層、部分記憶體結
構材料層、部分通道材料層及部分氧化物材料層以形成溝槽空間；以絕緣材料填充溝槽空間來形成隔離溝槽。形成溝槽空間之步驟可包括：蝕刻以移除部分導電層、部分絕緣層、部分記憶體結構材料層、部分通道材料層及部分氧化物材料層，使得可移除部分記憶體結構材料層、部分通道材料層及部分氧化物材料層以暴露基板，可移除部分導電層及部分絕緣層以暴露絕緣層之一最底層。
半導體結構之製造方法可包括：形成磊晶結構，各磊晶結構實質上垂直形成於隔離溝槽及基板之間，使對應之第一記憶體結構及對應之第二記憶體結構經由所述各磊晶結構電性連接至基板。此製造方法可包括：以化學機械研磨程序移除暴露於溝槽空間之外之通道材料層。
此製造方法可包括：形成各自電性連接於第一記憶體結構之第一接觸結構；以及形成各自電性連接於第二記憶體結構之第二接觸結構。
此製造方法可包括：形成電性連接於各第一接觸結構之第一位元線；以及形成電性連接於各第二接觸結構之第二位元線，其中第一位元線及第二位元線可實質上彼此平行，而第一位元線及第二位元線可實質上正交於共同源極溝槽。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧半導體結構
110‧‧‧基板
120‧‧‧導電層
130‧‧‧絕緣層
130b‧‧‧最底層
140‧‧‧第一記憶體結構
150‧‧‧第二記憶體結構
160、242A、242B、244A、244B‧‧‧隔離溝槽
170‧‧‧磊晶結構
180‧‧‧記憶體結構層
181‧‧‧阻障層
183‧‧‧記憶儲存層
185‧‧‧穿隧層
190‧‧‧通道層
191、193‧‧‧隔離層
240‧‧‧第一接觸結構
250‧‧‧第二接觸結構
310‧‧‧凹槽
480‧‧‧記憶體結構材料層
481‧‧‧阻障材料層
483‧‧‧記憶儲存材料層
485‧‧‧穿隧材料層
490‧‧‧通道材料層
510‧‧‧氧化物材料層
510a‧‧‧氣隙
810‧‧‧隔離材料
991‧‧‧隔離材料層
1B-1B’、1C-1C’、1D-1D’、1E-1E’、1F-1F’、3B-3B’、4B-4B’、5B-5B’、5C-5C’、6B-6B’、6C-6C’、6D-6D’、6E-6E’、7B-7B’、7C-7C’、7D-7D’、7E-7E’、8B-8B’、8C-8C’、8D-8D’、8E-8E’、9B-9B’、9C-9C’、9D-9D’、9E-9E’、10B-10B’、11B-11B’、A-A’‧‧‧剖面線
BL1、BL2‧‧‧位元線
CSL‧‧‧共同源極溝槽
R1‧‧‧短軸方向
SL‧‧‧源極線
T‧‧‧溝槽
W1、W2、X1‧‧‧寬度
W3‧‧‧高度
W4‧‧‧長軸
Y1‧‧‧長度
D1、D2‧‧‧距離
第1A圖繪示根據本發明之一實施例之半導體結構範例之俯視圖。
第1B圖繪示根據第1A圖中之半導體結構範例之沿剖面線1B-1B’之剖面圖。
第1C圖繪示根據第1A圖中之半導體結構範例之沿剖面線1C-1C’之剖面圖。
第1D圖繪示根據第1A圖中之半導體結構範例之沿剖面線1D-1D’之剖面圖。
第1E圖繪示根據第1A圖中之半導體結構範例之沿剖面線1E-1E’之剖面圖。
第1F圖繪示根據第1A圖中之半導體結構範例之沿剖面線1F-1F’之剖面圖。
第2圖繪示根據本發明之一實施例之第一垂直記憶體結構與第二垂直記憶體結構之排列之俯視圖。
第3A至3B圖、第4A至4B圖、第5A至5C圖、第6A至6E圖、第7A至7E圖、第8A至8E圖、第9A至9E圖、第10A至10B圖、第11A至11B圖、第12A至12B圖以及第13A圖至13B圖繪示根據本發明之一實施例之半導體結構範例之製造流程。
於本發明之一實施例中，提供一種半導體結構及其製造方法。於示例性之半導體結構中，一對記憶體結構兩者均具有凹剖面，並由隔離溝槽分隔；從而提升在單位區域中的記憶體密度，達成較高的記憶儲存容量。在一個例子中，記憶體結構為垂直記憶體結構。於此對記憶體結構中，第一記憶體結構與第二記憶體結構相對於隔離溝槽兩側對稱並具有互補的剖面形狀。一組相鄰的第一記憶體結構可組成記憶體結構群。相鄰的第一記憶體結構共用同一個隔離溝槽。相似地，一組相鄰的第二記憶體結構可組成記憶體結構群。相鄰的第二記憶體結構共用同一個隔離溝槽。第一記憶體結構群與第二記憶體結構群可沿著在二記憶體結構群之水平範圍上延伸之隔離溝槽之側邊形成。此二記憶體結構群相對於僅分隔此二記憶體結構群的隔離溝槽兩側側邊對稱。半導體結構可包括多個記憶體結構群對(cluster pair)，沿著分離的多個隔離溝槽分隔。隔離溝槽可為不連續形成，並與相鄰的隔離溝槽之間具有間隙。隔離溝槽可彼此平行形成。共同源極溝槽可形成於半導體記憶體結構中並可填入金屬導體。共同源極溝槽可沿著平行於隔離溝槽的方向形成。共同源極溝槽可在形成位元線之前於半導體結構上形成。可進行閘極取代(gate replacement)製程。位元線通常正交於源極線及隔離溝槽。位元線可分為二組，亦即連接至第一記憶體結構的第一組位元線，及連接至第二記憶體結構的第二組位元線。此一製造隔離溝槽的不連續方式，可使
得記憶體在讀寫/抹去操作(write/erase operation)時，相較於連續方式而言，具有較快的切換速度。於閘極取代製程中填入導電層之金屬導體，以及在基板上交替堆疊形成並介於隔離溝槽之間係之間的導電層與絕緣層，均造成了此切換速度之提升。後述之實施例僅作為敘述本發明，而並非用來限縮本發明的保護範圍。此外，於後述之實施例中所附圖示，可省略一些次要的元件，以凸顯本發明概念中的技術特徵。
於此處所揭露之實施例中，半導體結構100係代表一種三維記憶體元件(3-dimensional memory device)的主要結構。
如第1A圖至第1F圖所示，半導體結構100包括基板110、多於一個導電層120、多於一個絕緣層130、多於一個第一記憶體結構140、多於一個第二記憶體結構150、多於一個隔離溝槽160、多於一個共同源極溝槽CSL，以及多於一個位元線BL1、BL2。導電層120及絕緣層130形成於基板110上。導電層120與絕緣層130交替堆疊於基板110上。第一記憶體結構140及第二記憶體結構150貫穿導電層120及絕緣層130並形成於基板110上。如第1A圖所示，第一記憶體結構140之一例具有第一剖面形狀，而第二記憶體結構150之一例具有第二剖面形狀。第一剖面形狀與第二剖面形狀互補。
半導體結構上之結構可包括一組第一記憶體結構群(例如是位於隔離溝槽242A、242B左手邊的記憶體結構)以及
一組第二記憶體結構群(例如是位於隔離溝槽242A、242B右手邊的記憶體結構)。
各記憶體結構群可為垂直記憶體結構群，且各記憶體結構可為垂直記憶體結構。第一記憶體結構群可個包括一至四個第一記憶體結構140。第一組記憶體結構群可包括多於一個的各形成於基板110之上並穿過導電層120及絕緣層130的第一記憶體結構140之記憶體結構群。第二記憶體結構群可個包括一至四個第二記憶體結構150。第二組記憶體結構群可包括多於一個的各形成於基板110之上並穿過導電層120及絕緣層130的第二記憶體結構150之記憶體結構群。
第1A圖特別說明隔離溝槽242A、242B，以及隔離溝槽244A、244B。各隔離溝槽設置於第一記憶體結構群(例如是位於隔離溝槽242A、242B左手邊的第一記憶體結構140)以及第二記憶體結構群(例如是位於隔離溝槽242A、242B右手邊的第二記憶體結構150)，使得相鄰的隔離溝槽(例如是隔離溝槽242A、242B及隔離溝槽244A、244B)以沿著相鄰隔離溝槽之軸向(例如y軸)的間隙(例如剖面線1C-1C’)分隔。
如第1B圖及第1D圖至第1F圖所示，隔離溝槽160之一例形成於基板110上，並位於第一記憶體結構140之一例及第二記憶體結構150之一例之間，使得第一記憶體結構140及第二記憶體結構150相對於分隔兩者的隔離溝槽160兩側對稱。
於此實施例中，當半導體結構100用於三維記憶體
元件時，基板110可作為底部源極(bottom source)，導電層120可為例如位元線，最底層的導電層120可為例如接地選擇線(ground select line，GSL)，最頂層的導電層120可為例如串列選擇線(string select line，SSL)，第一記憶體結構140及第二記憶體結構150可為例如記憶體串列(memory string)，而此三維記憶體元件可為例如垂直通道型(vertical channel type)記憶體元件。
於此實施例中，於半導體結構100中，一對垂直記憶體結構兩者均具有水平C形剖面，並由隔離溝槽160分隔；從而提升在單位區域中的記憶體密度，於是達成了較高的記憶儲存容量。於此實施例中，兩側對稱排列的第一記憶體結構140及第二記憶體結構150可分別連接至不同的位元線，例如是分別連接至第一位元線BL1及第二位元線BL2；如此一來可提升記憶體密度，而由於可經由不同的位元線同時選擇不同的垂直記憶體結構(記憶體串列)，使得其可同時處理不同的編程/抹去操作(program/erase operation)，從而更增加處理速度。
如第1B圖及1E圖所示，半導體結構100可更包括形成於井狀結構底部及示例性之第一垂直記憶體結構或第二垂直記憶體結構之磊晶結構170。於此井狀結構底部，磊晶結構170形成於隔離溝槽160及基板110之間。第一記憶體結構140及第二記憶體結構150均為垂直記憶體結構，並經由形成於其中之對應之磊晶結構170電性連接至基板110。
如第1B圖，及第1D圖至第1F圖所示，第一記憶體結構140之一例及第二記憶體結構150之一例，各包括記憶體結構層180以及形成於記憶體結構層180之上之通道層190。
於所述之實施例中，記憶體結構層180包括阻障層181、記憶儲存層183以及穿隧層185。阻障層181形成於導電層120之上，記憶儲存層183形成於阻障層181之上，而穿隧層185形成於記憶儲存層183之上。阻障層181及穿隧層185可包括氧化矽層。記憶儲存層183可包括氮化矽層，而通道層190可包括多晶矽層。
如第1A圖所示，示例性之第一記憶體結構140之第一水平C形剖面之圖案以及示例性之第二記憶體結構150之第二水平C形剖面之圖案，相對於隔離溝槽160兩側對稱。舉例而言，示例性之第一記憶體結構140之第一水平C形剖面之C形圖案之缺口及示例性之第二記憶體結構150之第二水平C形剖面之C形圖案之缺口均朝向隔離溝槽160。
如第1A圖、第1B圖及第1E圖所示，第一記憶體結構140(例如是位於第1A圖中隔離溝槽242A及242B左手邊的第一記憶體結構140)及第二記憶體結構150(例如是位於第1A圖中隔離溝槽244A及244B右手邊的第一記憶體結構140)可沿著僅於兩記憶體結構之水平範圍延伸之隔離溝槽之側邊形成。此二垂直記憶體結構群相對於僅分隔此二垂直記憶體結構群的隔離溝槽160兩側對稱。第1B圖及第1E圖中之隔離溝槽160
為第1A圖中之隔離溝槽242A、242B、244A、244B的另一個例子。半導體結構可包括沿著分離的多個隔離溝槽分隔的多個垂直記憶體結構群對。隔離溝槽可為不連續形成，並與相鄰的隔離溝槽之間具有間隙(例如剖面線1C-1C’)。隔離溝槽可彼此平行形成。可於半導體記憶體結構100中平行於隔離溝槽形成共同源極溝槽。其中導電層可包括具有金屬導體填入之取代閘極。金屬導體之一例為鎢。
如第1A圖，及第1D圖至第1F圖所示，半導體結構100之第一記憶體結構140及第二記憶體結構150可分別包括第一接觸結構240及第二接觸結構250。第一接觸結構240電性連接至第一記憶體結構140，而第二接觸結構250電性連接至第二記憶體結構150。於實施例中，半導體結構100可更包括隔離層191。隔離層191形成於第一記憶體結構140及第二記憶體結構150之上，而第一接觸結構240及第二接觸結構250形成於隔離層191之上。隔離層191可為由氧化物形成之層間介電層(interlayer dielectric layer，ILD)。
如第1A圖，及第1D圖至第1F圖所示，半導體結構100可更包括第一位元線BL1及第二位元線BL2。可於共同源極溝槽之形成及填入之後形成位元線。位元線通常正交於源極線及隔離溝槽。第一位元線BL1電性連接至第一接觸結構240，而第二位元線BL2電性連接至第二接觸結構250。於實施例中，半導體結構100可更包括隔離層193。隔離層193形成於隔離層191
之上，而第一位元線BL1及第二位元線BL2形成於隔離層193之上。隔離層193可為氧化層。
此一於半導體結構中100製造隔離溝槽之不連續方式，可使得垂直記憶體在讀寫/抹去操作時相較於連續方式而言具有較快的切換速度。填入共同源極溝槽之金屬導體(例如是鎢)，以及在基板上交替堆疊形成並介於隔離溝槽之間係之間的導電層與絕緣層，均造成了此切換速度之提升。
第2圖係根據本發明之實施例繪示半導體100之示例性第一記憶體結構140及示例性第二記憶體結構150之排列之俯視圖。於此圖中省略一些次要的元件，以凸顯本發明概念中的技術特徵。
如第2圖所示，第一記憶體結構140之一例及第二記憶體結構150之一例可形成垂直記憶體結構對並由隔離溝槽160之一例分隔。於實施例中，隔離溝槽160之寬度W1可為約40至50奈米，而第一記憶體結構140及第二記憶體結構150以隔離溝槽160之寬度W1彼此分隔。於實施例中，如所示之介於二橫向分隔之隔離溝槽160之間之距離D1可為約90奈米。
於實施例中，第一記憶體結構140之第一水平C形剖面及第二記憶體結構150之第二水平C形剖面之尺寸約為50至80奈米。此一尺寸指此水平C形剖面例如是內側曲率半徑/直徑，或者是其直徑的尺寸。於實施例中，第一水平C形剖面之尺寸及第二水平C形剖面之尺寸可實質上相等。舉例而言，如第
2圖所示，第一水平C形剖面之尺寸及第二水平C形剖面之尺寸實質上相等。各水平C形剖面之寬度W2之一例可高至80奈米，而各水平C形剖面之高度W3之一例可低至50奈米。此外，第一記憶體結構140及第二記憶體結構150可為成對，此對中第一記憶體結構140及第二記憶體結構150之間的距離D2在30奈米至40奈米之範圍內。
於實施例中，舉例而言，記憶體陣列單元沿著Y方向並由例如是鄰接之本地源極線SL(local source line)定義之長度Y1可約為560奈米，沿著X方向之寬度X1可約為156奈米。根據本發明之實施例，如此大小之記憶體陣列可容納16個垂直的記憶體結構(記憶串列)；亦即在每一平方微米範圍內記憶串列的容量可為92個。另一方面，當記憶串列結構的剖面為尺寸約為110奈米之同心圓時，沿著Y方向之長度約為480奈米、沿著X方向之寬度約為160奈米之記憶串列單元，僅可容納8個記憶串列，因此於每一平方微米範圍內記憶串列的容量仍僅為52個。根據上述比較，當記憶陣列單元根據本發明之實施例設計時，記憶體密度可增加約1.8倍。
更進一步，與剖面為尺寸約為110奈米之同心圓之記憶串列結構相比，根據本發明之實施例，具有尺寸約為50奈米至80奈米之相對較小的曲線之C形剖面之垂直記憶體，其場增強效應(field enhancement effect)較佳，而亦可隨之改善整體元件的表現。
如第1A圖所示，第一接觸結構240及第二接觸結構250可並非於位元線BL1、BL2之方向上彼此對齊；反之，第一接觸結構240及第二接觸結構250於位元線BL1、BL2之方向上可彼此錯開。此外，第一記憶體結構140及第二記憶體結構150可排列為蜂窩狀排列(honeycomb-like arrangement)，使得可於單元區域中連接較多的位元線，從而有效提升記憶體密度。
如後述內容中更詳細的討論，以不連續方式形成並填入重金屬之隔離溝槽可造成與各記憶體存取操作(例如是寫入/抹除)關聯之切換速度提升的更有利的環境。根據第1A圖至第1E圖，及第3A圖至第13B圖，說明根據本發明之實施例製造半導體結構100之方法。
第3B圖繪示沿著第3A圖中剖面線3B-3B’之剖面圖。如第3A圖及第3B圖所示，提供基板110，而於基板110上可形成導電層120及絕緣層130。導電層120與絕緣層130交替堆疊於基板110上。
接著，可於基板110上形成第一記憶體結構140及第二記憶體結構150。製造第一記憶體結構140及第二記憶體結構150之製造方法可包括下列步驟。
如第3A圖及第3B圖所示，形成凹槽310，而凹槽310貫穿導電層120及絕緣層130並停止於基板110上。如第3A圖所示，凹槽310可具有橢圓形剖面，而橢圓形剖面之長軸W4(較長的直徑)可為約150奈米。
第4B圖繪示沿著第4A圖中剖面線4B-4B’之剖面圖。如第4A圖及第4B圖所示，可於凹槽310中形成記憶體結構材料層480，並可於記憶體結構材料層480之上形成通道材料層490。記憶體結構材料層480可包括阻障材料層481、記憶儲存材料層483以及穿隧材料層485。阻障材料層481可形成於導電層120之上，記憶儲存材料層483可形成於阻障材料層481之上，而穿隧材料層485可形成於記憶儲存材料層483之上。於實施例中，阻障材料層481及穿隧材料層485可包括氧化矽層，記憶儲存材料層483可包括氮化矽層，而通道材料層490可包括多晶矽層。
第5B圖繪示沿著第5A圖中剖面線5B-5B’之剖面圖，而第5C圖繪示沿著第5A圖中剖面線5C-5C’之剖面圖。如第5A圖至第5C圖所示，可於通道材料層490上形成填充於凹槽310中之氧化物材料層510，而氧化物材料層510中具有氣隙510a。
第6B圖繪示沿著第6A圖中剖面線6B-6B’之剖面圖，第6C圖繪示沿著第6A圖中剖面線6C-6C’之剖面圖，第6D圖繪示沿著第6A圖中剖面線6D-6D’之剖面圖，而第6E圖繪示沿著第6A圖中剖面線6E-6E’之剖面圖。如第6A圖至第6E圖所示，可移除沿著橢圓剖面之短軸方向R1之部分導電層120、部分絕緣層130、部分記憶體結構材料層480、部分通道材料層490及部分氧化物材料層510，以形成僅橫越二垂直記憶體結構之水
平範圍之溝槽T。
如第6A圖至第6D圖所示，可利用蝕刻程序移除部分導電層120、部分絕緣層130、部分記憶體結構材料層480、部分通道材料層490及部分氧化物材料層510。如第6B圖所示，於蝕刻程序後已移除部分記憶體結構材料層480、部分通道材料層490及部分氧化物材料層510以暴露基板110。如第6D圖所示，於蝕刻程序後已移除部分導電層120及部分絕緣層130以暴露絕緣層130之最底層130b。換句話說，由於存在氣隙510a，因而蝕刻凹槽310中的材料的蝕刻速率較快，導致其蝕刻深度較深，從而溝槽T之對應區域連接至基板110。位於凹槽310之外之不具氣隙510a之材料的蝕刻速率較慢，導致其蝕刻深度較淺，從而溝槽T之對應區域僅至絕緣層130之最底層130b，而未接觸基板110。此外，溝槽T並未一路延伸以分割於半導體結構100上形成的凹槽。於一些實施例中，可於半導體結構100上形成與鄰接溝槽具有間隙(例如剖面線6C-6C’)的溝槽。事實上，第6C圖繪示穿過介於相鄰溝槽間之間隙(剖面線6C-6C’)的剖面圖，而第6D圖繪示穿過溝槽的剖面圖。於一些實施例中，溝槽T可於水平方向上延伸以分隔多個凹槽，舉例而言二或四個凹槽。
形成溝槽T，使得根據下列步驟形成之第一記憶體結構140及第二記憶體結構150所形成的半導體結構，可提供前述所提及之功效及優點。
於一些實施例中，溝槽T可於水平方向上延伸以分
隔多個凹槽，舉例而言二或四個凹槽。如第7B圖所示，在形成溝槽T以橫越數個(例如二或四個)凹槽之水平跨距之後，於各個凹槽310之溝槽底部之基板110上形成磊晶結構170。亦即，於隔離溝槽160及基板110之間形成磊晶結構170。
於實施例中，可以選擇性磊晶成長(selective epitaxial growth，SEG)程序形成磊晶結構170，使得成長磊晶結構170的區域具有高度選擇性，亦即於晶種(crystal seed)之表面成長磊晶結構170。舉例而言，可於基板110具有單晶矽結構之表面上，而非於例如氧化物層或多晶矽層的其他材料上，成長磊晶結構170。這樣的層狀結構繪示於第7C圖至第7E圖之剖面圖中。尤其是，第7C圖繪示穿過相鄰溝槽間之間隙(剖面線7C-7C’)的剖面圖，而第7D圖繪示穿過溝槽的剖面圖。第7E圖繪示沿著第7A圖中剖面線7E-7E’之剖面圖。
如第8B圖，及第8D至8E圖所示，可於溝槽T中填入隔離材料810。因此，形成了隔離溝槽160。另外，第8C圖繪示穿過相鄰溝槽間之間隙(剖面線8C-8C’)的剖面圖，而第8D圖繪示穿過溝槽的剖面圖。
如第9A至9C圖及第9E圖所示，可以化學機械研磨程序移除暴露於溝槽T之外之通道材料層490。另外，第9C圖繪示穿過相鄰溝槽間之間隙(剖面線9C-9C’)的剖面圖，而第9D圖繪示穿過溝槽的剖面圖。
因此，如第9A至9C圖，及第9E圖所示，可形成
第一記憶體結構140及第二記憶體結構150。第一記憶體結構140及第二記憶體結構150可貫穿導電層120及絕緣層130，第一記憶體結構140具有第一水平C形剖面，而第二記憶體結構150具有第二水平C形剖面。
而且，在化學機械研磨程序之後，仍保持在溝槽T中之氧化物材料層510及隔離材料810可形成隔離溝槽160。隔離溝槽160形成於基板上，並位於第一記憶體結構140及第二記憶體結構150之間。
此外，垂直記憶體結構之各通道層190可沿著Y方向彼此分開，使得磊晶結構170位於隔離溝槽160及基板110之間，且第一記憶體結構140及第二記憶體結構150經由磊晶結構170電性連接至基板110。具體而言，第一記憶體結構140之通道層190及第二記憶體結構150之通道層190可經由磊晶結構170電性連接至基板110。
如第10A圖及第10B圖所示，可於第一記憶體結構140及第二記憶體結構150之上形成隔離材料層991。
第11B圖繪示沿著第11A圖中剖面線11B-11B’之剖面圖。如第11A圖及第11B圖所示，可形成電性連接至第一記憶體結構140之第一接觸結構240，亦可形成電性連接至第二垂直記憶體結構250之第二接觸結構250。於實施例中，舉例而言，可於隔離材料層991中形成接觸孔，接著於此些接觸孔中填入導電材料以於隔離層191中，形成第一接觸結構240及第二接觸結
構250。
請參照第12A圖及第12B圖，可於半導體結構100上形成共同源極溝槽CSL。此些共同源極溝槽CSL平行隔離溝槽延伸。其中，第12A圖繪示半導體結構100之一例之俯視圖，而第12B圖繪示沿著第12A圖中剖面線A-A’之剖面圖。首先可進行閘極取代程序，以蝕刻導電層120以形成空間並以例如是鎢的金屬導體填充被蝕刻的空間。其中，此蝕刻移除氮化矽形成此空間。爾後可進行填入程序，用例如是鎢的導電金屬填入此空間，接著再進行回蝕刻程序(etch-back process)。於閘極取代之後，共同隔離溝槽CSL可自導電層120及絕緣層隔離，使得之後可進行鎢之填入製程以及鎢之化學機械拋光(chemical mechanical polishing，CMP)製程，如第12B圖所示。
請參照第13A圖及第13B圖，可接著於半導體結構100上形成位元線。其中，第13A圖繪示半導體結構100之一例之俯視圖，而第13B圖繪示沿著第13A圖中剖面線A-A’之剖面圖。可於半導體結構100上形成位元線，以形成一組第一位元線BL1以及一組第二位元線BL2。第一位元線BL1連接至形成於第一記憶體結構140之上之第一接觸結構240，而第二位元線BL2連接至形成於第二記憶體結構150之上之第二接觸結構250。
於半導體結構100上建構位元線的結果，亦反映在第1A圖至第1E圖中。此處隔離層193形成於隔離層191之上，而第一位元線BL1及第二位元線BL2形成於隔離層193之上。第
一位元線BL1電性連接至第一接觸結構240，而第二位元線BL2電性接觸至第二接觸結構250。如上所述，形成了如第1A圖至第1E圖所示之半導體結構100。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (9)
- 一種半導體結構，包括：一基板；複數個導電層及複數個絕緣層形成於該基板上，其中該些導電層與該些絕緣層係交替堆疊於該基板上；一結構，包括一組第一記憶體結構群及一組第二記憶體結構群形成於該基板上並穿過該些導電層及該些絕緣層，各該第一記憶體結構群包括複數個第一記憶體結構，各該第一記憶體結構具有一第一剖面形狀，各該第二記憶體結構群包括複數個第二記憶體結構，各該第二記憶體結構具有一第二剖面形狀，該第一剖面形狀及該第二剖面形狀互補；以及複數個隔離溝槽，形成於該基板上，各該隔離溝槽係設置於一該第一記憶體結構群及一該第二記憶體結構群之間，使得相鄰的該些隔離溝槽係以沿著該相鄰的該些隔離溝槽之一軸向的一間隙分隔。
- 如申請專利範圍第1項所述之半導體結構，其中該些導電層包括以一金屬導體填入的複數個取代閘極。
- 如申請專利範圍第1項所述之半導體結構，其中各該第一記憶體結構及各該第二記憶體結構各包括：一記憶體結構層，包括：一阻障層，形成於該些導體層上；一記憶儲存層，形成於該阻障層上；及一穿隧層，形成於該記憶儲存層上；以及一通道層，形成於該記憶體結構層上，其中該通道層係為一多晶矽層。
- 如申請專利範圍第1項所述之半導體結構，其中各該第一記憶體結構群具有一水平C型剖面，其中各該第一記憶體結構群係各自與一該第二記憶體結構群相對於一該隔離溝槽兩側對稱，且其中各該第二記憶體結構群具有一水平C型剖面，其中各該第二記憶體結構群係各自與一該第一記憶體結構群相對於一該隔離溝槽兩側對稱。
- 一種半導體結構之製造方法，包括：於一基板上形成複數個導電層及複數個絕緣層，其中該些導電層與該些絕緣層係交替堆疊於該基板上；形成一結構，包括形成於該基板上並穿過該些導電層及該些絕緣層之一組第一記憶體結構群及一組第二記憶體結構群，各該第一記憶體結構群包括複數個第一記憶體結構，各該第一記憶體結構具有一第一剖面形狀，各該第二記憶體結構群包括複數個第二記憶體結構，各該第二記憶體結構具有一第二剖面形狀，該第一剖面形狀及該第二剖面形狀互補；於該基板上形成複數個隔離溝槽，各該隔離溝槽係設置於一該第一記憶體結構群及一該第二記憶體結構群之間，使得相鄰的該些隔離溝槽係以沿著該相鄰的該些隔離溝槽之一軸向的一間隙分隔。
- 如申請專利範圍第5項所述之半導體結構之製造方法，更包括：於該基板上形成平行於該些隔離溝槽延伸之複數個共同源極溝槽；以及蝕刻該些導電層以形成一空間，並以一金屬導體填入該空間。
- 如申請專利範圍第5項所述之半導體結構之製造方法，其中形成該些第一記憶體結構、該些第二記憶體結構及該些隔離溝槽之步驟包括：形成具有一橢圓形剖面之一凹槽，該凹槽貫穿該些導電層及該些絕緣層並深至該基板上；於該凹槽中形成一記憶體結構材料層；於該記憶體結構材料層之上形成一通道材料層；於該通道材料層上形成一氧化物材料層填充該凹槽；移除部分該導電層、部分該絕緣層、部分該記憶體結構材料層、部分該通道材料層及部分該氧化物材料層以形成一溝槽空間；以一絕緣材料填充該溝槽空間來形成該隔離溝槽。
- 如申請專利範圍第7項所述之半導體結構之製造方法，其中形成該溝槽空間之步驟包括：蝕刻以移除該部分該導電層、該部分該絕緣層、該部分該記憶體結構材料層、該部分該通道材料層及該部分該氧化物材料層，使得該部分該記憶體結構材料層、該部分該通道材料層及該部分該氧化物材料層係移除以暴露該基板，該部分該導電層及該部分該絕緣層係移除以暴露該絕緣層之一最底層。
- 如申請專利範圍第7項所述之半導體結構之製造方法，更包括：形成複數個磊晶結構，各該磊晶結構係實質上垂直形成於一該隔離溝槽及該基板之間，使對應之該第一記憶體結構及對應之該第二記憶體結構係經由所述各該磊晶結構電性連接至該基板。
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