TWI541984B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本揭露內容是有關於一種半導體結構及其製造方法，且特別是有關於一種具有高記憶密度之半導體結構及其製造方法。

近年來半導體元件的結構不斷地改變，且元件的記憶體儲存容量也不斷增加。記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度及具有小尺寸的記憶裝置。

因此，設計者們無不致力於開發一種三維記憶裝置，不但具有許多堆疊平面而達到更高的記憶儲存容量，具有更微小的尺寸，同時具備良好之穩定性。

本揭露內容係有關於一種半導體結構及其製造方 法。實施例中，半導體結構中，由於一對垂直記憶結構皆具有水平C形剖面且以絕緣溝槽相隔，因此增大單位面積內的記憶密度，進而達到更高的記憶儲存容量。

根據本揭露內容之一實施例，係提出一種半導體結構。半導體結構包括一基板、複數個導電層和複數個絕緣層、一第一垂直記憶結構和一第二垂直記憶結構以及一絕緣溝槽(isolation trench)。導電層和絕緣層形成於基板上，其中導電層與絕緣層係交錯設置(interlaced)堆疊於基板上。第一垂直記憶結構和第二垂直記憶結構穿過導電層與絕緣層並形成於基板上，其中第一垂直記憶結構具有一第一水平C形剖面，第二垂直記憶結構具有一第二水平C形剖面。絕緣溝槽形成於基板上並位於第一垂直記憶結構和第二垂直結構之間。

根據本揭露內容之另一實施例，係提出一種半導體結構的製造方法。半導體結構的製造方法包括以下步驟。提供一基板；形成複數個導電層和複數個絕緣層於基板上，其中此些導電層與此些絕緣層係交錯設置堆疊於基板上；形成一第一垂直記憶結構和一第二垂直記憶結構於基板上，其中第一垂直記憶結構和第二垂直記憶結構穿過此些導電層與此些絕緣層，第一垂直記憶結構具有一第一水平C形剖面，第二垂直記憶結構具有一第二水平C形剖面；以及形成一絕緣溝槽於基板上並位於第一垂直記憶結構和第二垂直結構之間。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧半導體結構

110‧‧‧基板

120‧‧‧導電層

130‧‧‧絕緣層

130b‧‧‧最底層

140‧‧‧第一垂直記憶結構

150‧‧‧第二垂直記憶結構

160‧‧‧絕緣溝槽

170‧‧‧磊晶結構

180‧‧‧記憶結構層

181‧‧‧阻隔層

183‧‧‧記憶儲存層

185‧‧‧穿隧層

190‧‧‧通道層

191、193‧‧‧絕緣層

240‧‧‧第一接觸結構

250‧‧‧第二接觸結構

310‧‧‧凹槽

480‧‧‧記憶結構材料層

481‧‧‧阻隔材料層

483‧‧‧記憶儲存材料層

485‧‧‧穿隧材料層

490‧‧‧通道材料層

510‧‧‧氧化物材料層

510a‧‧‧空氣間隙

810‧‧‧絕緣材料

991‧‧‧絕緣材料層

BL1‧‧‧第一位元線

BL2‧‧‧第二位元線

D1、D2‧‧‧距離

R1‧‧‧短軸方向

T‧‧‧溝槽

W1、W2、X1‧‧‧寬度

W4‧‧‧長軸

Y1‧‧‧長度

1B-1B’、1C-1C’、1D-1D’、1E-1E’、3B-3B’、4B-4B’、5B-5B’、5C-5C’、6B-6B’、6C-6C’、6D-6D’、7B-7B’、7C-7C’、7D-7D’、8B-8B’、8C-8C’、8D-8D’、9B-9B’、9C-9C’、9D-9D’、10B-10B’、11B-11B’‧‧‧剖面線

第1A圖繪示本揭露內容之一實施例之半導體結構之上視圖。

第1B圖繪示沿第1A圖之剖面線1B-1B’之剖面示意圖。

第1C圖繪示沿第1A圖之剖面線1C-1C’之剖面示意圖。

第1D圖繪示沿第1A圖之剖面線1D-1D’之剖面示意圖。

第1E圖繪示沿第1A圖之剖面線1E-1E’之剖面示意圖。

第2圖繪示本揭露內容之一實施例之半導體結構之多個第一垂直記憶結構和多個第二垂直記憶結構之配置上視圖。

第3A圖~第11B圖繪示依照本發明之一實施例之一種半導體結構之製造方法示意圖。

在此揭露內容之實施例中，係提出一種半導體結構及其製造方法。實施例中，半導體結構中，由於一對垂直記憶結構皆具有水平C形剖面且以絕緣溝槽相隔，因此增大單位面積內的記憶密度，進而達到更高的記憶儲存容量。然而，實施例僅用以作為範例說明，並不會限縮本發明欲保護之範圍。此外，實施例中之圖式係省略部份要之元件，以清楚顯示本發明之技術特點。

請參照第1A~1E圖，第1A圖繪示本揭露內容之一實施例之半導體結構100之上視圖，第1B圖繪示沿第1A圖之剖面線1B-1B’之剖面示意圖，第1C圖繪示沿第1A圖之剖面線 1C-1C’之剖面示意圖，第1D圖繪示沿第1A圖之剖面線1D-1D’之剖面示意圖，第1E圖繪示沿第1A圖之剖面線1E-1E’之剖面示意圖。實施例中，半導體結構100例如是三維記憶裝置的主要結構。

如第1A~1E圖所示，半導體結構100包括基板110、複數個導電層120、複數個絕緣層130、第一垂直記憶結構140、第二垂直記憶結構150以及絕緣溝槽(isolation trench)160。導電層120和絕緣層130形成於基板110上，且此些導電層120與此些絕緣層130係交錯設置(interlaced)堆疊於基板110上。第一垂直記憶結構140和第二垂直記憶結構150穿過導電層120與絕緣層130並形成於基板110上。如第1A圖所示，第一垂直記憶結構140具有一第一水平C形剖面，第二垂直記憶結構150具有一第二水平C形剖面。如第1B和1E圖所示，絕緣溝槽160形成於基板110上並位於第一垂直記憶結構140和第二垂直結構150之間。

實施例中，半導體結構100用於三維記憶裝置時，基板110例如是底源極(bottom source)，導電層120例如是字元線，導電層120中的最底層例如是接地選擇線(ground select line，GSL)，導電層120中的最頂層例如是串選擇線(string select line，SSL)，第一垂直記憶結構140和第二垂直結構150例如是記憶串(memory string)，則此三維記憶裝置例如是垂直通道型(vertical channel)記憶裝置。

實施例中，半導體結構100中，由於一對垂直記憶結構皆具有水平C形剖面且以絕緣溝槽160相隔，因此增大單位 面積內的記憶密度，進而達到更高的記憶儲存容量。實施例中，兩個對稱設置的第一垂直記憶結構140和第二垂直記憶結構150可分別連接至不同的位元線，不僅增大記憶密度，同時經由不同的位元線可以同時選取多個不同的垂直記憶結構(記憶串)，因而可以同時處理不同的編程/抹除(program/erase)操作，因此可以進一步提升處理速度。

如第1B和1E圖所示，半導體結構100更包括磊晶結構170。磊晶結構170形成於絕緣溝槽160和基板110之間，第一垂直記憶結構140和第二垂直記憶結構150經由磊晶結構170電性連接至基板110。

如第1B和1D~1E圖所示，第一垂直記憶結構140和第二垂直記憶結構150分別包括一記憶結構層180和一通道層190，通道層190形成於記憶結構層180上。

實施例中，記憶結構層180包括阻隔層(blocking layer)181、記憶儲存層183和穿隧層185，阻隔層181形成於導電層120上，記憶儲存層183形成於阻隔層181上，穿隧層185形成於記憶儲存層183上。實施例中，阻隔層181和穿隧層185例如是氧化矽層，記憶儲存層183例如是氮化矽層，通道層190例如是多晶矽層。

如第1A圖所示，第一垂直記憶結構140的第一水平C形剖面的圖案和第二垂直記憶結構150的第二水平C形剖面的圖案係相對於絕緣溝槽160而左右對稱。舉例而言，第一垂直記憶結構140的第一水平C形剖面的C形圖案的缺口和第二垂直記憶結構150的第二水平C形剖面的C形圖案的缺口均朝向絕緣 溝槽160。

如第1B和1E圖所示，第一垂直記憶結構140和第二垂直記憶結構150直接接觸絕緣溝槽160。

如第1A和1D~1E圖所示，半導體結構100更包括第一接觸結構240和第二接觸結構250。第一接觸結構240電性連接至第一垂直記憶結構140，第二接觸結構250電性連接至第二垂直記憶結構150。實施例中，半導體結構100更包括絕緣層191，絕緣層191形成於第一垂直記憶結構140和第二垂直記憶結構150上，而第一接觸結構240和第二接觸結構250形成於絕緣層191之中。絕緣層191例如是層間介電層(1LD)，例如是由氧化物所製成。

如第1A和1D~1E圖所示，半導體結構100更包括第一位元線BL1和第二位元線BL2。第一位元線BL1電性連接至第一接觸結構240，第二位元線BL2電性連接至第二接觸結構250。實施例中，半導體結構100更包括絕緣層193，絕緣層193形成於絕緣層191上，而第一位元線BL1和第二位元線BL2形成於絕緣層193之中。絕緣層193例如是氧化物層。

第2圖繪示本揭露內容之一實施例之半導體結構100之多個第一垂直記憶結構140和多個第二垂直記憶結構150之配置上視圖。圖式中，係省略部份非必要之元件，並且部分元件以透視方式繪示，以清楚顯示本發明之技術特點。

如第2圖所示，多組第一垂直記憶結構140和第二垂直記憶結構150以絕緣溝槽160分隔開來。實施例中，絕緣溝槽160的寬度W1例如是40~50奈米(nm)，第一垂直記憶結構140 和第二垂直記憶結構150係經由絕緣溝槽160的寬度W1相隔開來。實施例中，絕緣溝槽160之間的距離D1例如是大約90奈米。

實施例中，第一垂直記憶結構140的第一水平C形剖面的尺寸和第二垂直記憶結構150的第二水平C形剖面的尺寸例如是約50~80奈米。實施例中，第一水平C形剖面的尺寸和第二水平C形剖面的尺寸實質上相同。舉例而言，如第2圖所示，多個第一水平C形剖面和多個第二水平C形剖面的尺寸與形狀實質上相同，各個C形剖面的最大寬度W2例如是大約80奈米，各個C形剖面的最小寬度W3例如是大約50奈米。再者，第一垂直記憶結構140和相鄰的第二垂直記憶結構150之間的距離D2例如是大約30~40奈米。

實施例中，以相隔的區域源極線(local source line)SL之間的Y方向的長度Y1大約為560奈米、而X方向的寬度X1大約為156奈米作為一個記憶陣列單元為例，根據本揭露內容之實施例，此種尺寸的記憶陣列單元中可包括16個垂直記憶結構(記憶串)，則大約每平方微米內可容納92個記憶串。然而，當記憶串結構的剖面為具有約110奈米之尺寸的同心圓時，在Y方向的長度大約為480奈米、而X方向的寬度大約為160奈米的記憶陣列單元中僅可包括8個記憶串，則大約每平方微米內僅可容納52個記憶串。如此一來，根據本揭露內容之實施例，記憶密度可提高大約1.8倍。

再者，相較於剖面為具有約110奈米之尺寸的同心的記憶串結構，根據本揭露內容之實施例，垂直記憶結構具有尺寸為大約是50~80奈米的C形剖面，因此具有較小的曲度 (curvature)，而具有較佳的電場增強(field enhancement)效果，進而可以提高整體裝置的效能。

更進一步，如第1A圖所示，第一接觸結構240和第二接觸結構250沿位元線BL1/BL2方向並未對齊而彼此錯開，且多組第一垂直記憶結構140和第二垂直記憶結構150排列成蜂巢狀(honeycomb-like)配置，因而可以於單位面積內連接至較多的位元線並且有效增大記憶密度。

請同時參照第1A~1E圖和第3A圖~第11B圖，其繪示依照本發明之一實施例之一種半導體結構100之製造方法示意圖。

第3B圖繪示沿第3A圖之剖面線3B-3B’之剖面示意圖。如第3A~3B圖所示，提供基板110，以及形成複數個導電層120和複數個絕緣層130於基板110上，此些導電層120與此些絕緣層130係交錯設置堆疊於基板110上。

接著，形成第一垂直記憶結構140和第二垂直記憶結構150於基板110上。第一垂直記憶結構140和第二垂直記憶結構150的製造方法例如包括以下步驟。

如第3A~3B圖所示，形成一凹槽310，凹槽310穿過導電層120與絕緣層130並停止於基板110上。如第3A圖所示，凹槽310具有一橢圓形剖面，且此橢圓形的長軸W4(最大直徑)例如大約為150奈米。

第4B圖繪示沿第4A圖之剖面線4B-4B’之剖面示意圖。如第4A~4B圖所示，形成記憶結構材料層480於凹槽310內，形成通道材料層490於記憶結構材料層480上。記憶結構材 料層480包括阻隔材料層(blocking layer)481、記憶儲存材料層483和穿隧材料層485，阻隔材料層481形成於導電層120上，記憶儲存材料層483形成於阻隔材料層481上，穿隧材料層485形成於記憶儲存材料層483上。實施例中，阻隔材料層481和穿隧材料層485例如是氧化矽層，記憶儲存材料層483例如是氮化矽層，通道材料層490例如是多晶矽層。

第5B圖繪示沿第5A圖之剖面線5B-5B’之剖面示意圖，第5C圖繪示沿第5A圖之剖面線5C-5C’之剖面示意圖。如第5A~5C圖所示，形成氧化物材料層510於通道材料層490上並填入凹槽310中，形成的氧化物材料層510中具有一空氣間隙(air gap)510a。

第6B圖繪示沿第6A圖之剖面線6B-6B’之剖面示意圖，第6C圖繪示沿第6A圖之剖面線6C-6C’之剖面示意圖，第6D圖繪示沿第6A圖之剖面線6D-6D’之剖面示意圖。如第6A~6D圖所示，沿著橢圓形剖面的短軸方向R1移除部分導電層120、部分絕緣層130、部分記憶結構材料層480、部分通道材料層490和部分氧化物材料層510以形成一溝槽T。

如第6A~6C圖所示，例如是以一蝕刻製程移除部分導電層120、部分絕緣層130、部分記憶結構材料層480、部分通道材料層490和部分氧化物材料層510。蝕刻之後，如第6B圖所示，凹槽310內的部分記憶結構材料層480、部分通道材料層490和部分氧化物材料層510被蝕刻移除以暴露出基板110。蝕刻之後，如第6C圖所示，凹槽310之外的部分導電層120和部分絕緣層130被蝕刻移除以暴露出此些絕緣層130之一最底層130b。 換言之，由於空氣間隙510a的存在，凹槽310內的材料以較快的速度被蝕刻，因而蝕刻的深度較深，形成的溝槽T的此區域連接至基板110。而凹槽310之外的材料不具有空氣間隙510a，以較慢的速度被蝕刻，因而蝕刻的深度較淺，形成的溝槽T的此區域僅到達絕緣層130的最底層130b，並未接觸到基板110。至此，形成多個記憶結構層180。

由於溝槽T的形成，而能夠形成後續的第一垂直記憶結構140和第二垂直結構150的水平C形剖面，因而可以使最後製作完成的半導體結構具有如前所述的功效與優點。

第7B圖繪示沿第7A圖之剖面線7B-7B’之剖面示意圖，第7C圖繪示沿第7A圖之剖面線7C-7C’之剖面示意圖，第7D圖繪示沿第7A圖之剖面線7D-7D’之剖面示意圖。如第7A~7D圖所示，形成溝槽T之後，形成磊晶結構170於凹槽310內的基板110上。也就是說，磊晶結構170形成於後續會形成的絕緣溝槽160和基板110之間。

實施例中，磊晶結構170以選擇性磊晶(Selective epitaxial growth，SEG)製程製作，因此磊晶結構170成長的區域具有高選擇性，會形成於具有晶種的表面，例如是具有單晶矽結構的基板110表面上，而不會形成於其他材料(例如是氧化物層或多晶矽層)上。

第8B圖繪示沿第8A圖之剖面線8B-8B’之剖面示意圖，第8C圖繪示沿第8A圖之剖面線8C-8C’之剖面示意圖，第8D圖繪示沿第8A圖之剖面線8D-8D’之剖面示意圖。如第8A~8D圖所示，填入一絕緣材料810於溝槽T中，此時，絕緣溝 槽160係形成。

第9B圖繪示沿第9A圖之剖面線9B-9B’之剖面示意圖，第9C圖繪示沿第9A圖之剖面線9C-9C’之剖面示意圖，第9D圖繪示沿第9A圖之剖面線9D-9D’之剖面示意圖。如第9A~9D圖所示，以化學機械研磨製程移除暴露於溝槽T之外的通道材料層490，以形成多個通道層190。

至此，如第9A~9D圖所示，形成多個第一垂直記憶結構140和多個第二垂直記憶結構150，第一垂直記憶結構140和第二垂直記憶結構150穿過導電層120與絕緣層130，第一垂直記憶結構140具有第一水平C形剖面，第二垂直記憶結構150具有第二水平C形剖面。

再者，化學機械研磨製程之後，留在溝槽T中的氧化物材料層510和絕緣材料810形成絕緣溝槽160，絕緣溝槽160形成於基板110上並位於第一垂直記憶結構140和第二垂直結構150之間。

並且，各個垂直記憶結構的通道層190沿著Y方向係彼此分隔開來，則形成的磊晶結構170位於絕緣溝槽160和基板110之間，第一垂直記憶結構140和第二垂直記憶結構150經由磊晶結構170電性連接至基板110。詳細來說，第一垂直記憶結構140的通道層190和第二垂直記憶結構150的通道層190經由磊晶結構170電性連接至基板110。

第10B圖繪示沿第10A圖之剖面線10B-10B’之剖面示意圖，如第10A~10B圖所示，形成絕緣材料層991於第一垂直記憶結構140和第二垂直記憶結構150上。

第11B圖繪示沿第11A圖之剖面線11B-11B’之剖面示意圖，如第11A~11B圖所示，形成第一接觸結構240電性連接至第一垂直記憶結構140，以及形成第二接觸結構250電性連接至第二垂直記憶結構250。實施例中，例如是在絕緣材料層991中形成接觸孔，接著將導電材料填入接觸孔中以形成第一接觸結構240和第二接觸結構250於絕緣層191之中。

接著，請參照第1A~1E圖，形成絕緣層193於絕緣層191上，形成第一位元線BL1和第二位元線BL2於絕緣層193之中。第一位元線BL1電性連接至第一接觸結構240，第二位元線BL2電性連接至第二接觸結構250。至此，形成於第1A~1E圖所示的半導體結構100。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

140‧‧‧第一垂直記憶結構

150‧‧‧第二垂直記憶結構

240‧‧‧第一接觸結構

250‧‧‧第二接觸結構

BL1‧‧‧第一位元線

BL2‧‧‧第二位元線

1B-1B’、1C-1C’、1D-1D’、1E-1E’‧‧‧剖面線

Claims (10)

1. 一種半導體結構，包括：一基板；複數個導電層和複數個絕緣層，形成於該基板上，其中該些導電層與該些絕緣層係交錯設置(interlaced)堆疊於該基板上；一第一垂直記憶結構和一第二垂直記憶結構，穿過該些導電層與該些絕緣層並形成於該基板上，其中該第一垂直記憶結構具有一第一水平C形剖面，該第二垂直記憶結構具有一第二水平C形剖面；以及一絕緣溝槽(isolation trench)，形成於該基板上並位於該第一垂直記憶結構和該第二垂直結構之間。
2. 如申請專利範圍第1項所述之半導體結構，更包括：一磊晶結構，形成於該絕緣溝槽和該基板之間，其中該第一垂直記憶結構和該第二垂直記憶結構經由該磊晶結構電性連接至該基板。
3. 如申請專利範圍第1項所述之半導體結構，其中該第一垂直記憶結構和該第二垂直記憶結構分別包括：一記憶結構層，包括：一阻隔層(blocking layer)，形成於該些導電層上；一記憶儲存層，形成於該阻隔層上；及一穿隧層，形成於該記憶儲存層上；以及一通道層，形成於該記憶結構層上，其中該通道層係為多晶 矽層。
4. 如申請專利範圍第1項所述之半導體結構，更包括：一第一接觸結構，電性連接至該第一垂直記憶結構；一第二接觸結構，電性連接至該第二垂直記憶結構；一第一位元線，電性連接至該第一接觸結構；以及一第二位元線，電性連接至該第二接觸結構；其中該第一垂直記憶結構的該第一水平C形剖面的圖案和該第二垂直記憶結構的該第二水平C形剖面的圖案係相對於該絕緣溝槽而左右對稱。
5. 如申請專利範圍第1項所述之半導體結構，其中該第一垂直記憶結構和該第二垂直記憶結構直接接觸該絕緣溝槽，該絕緣溝槽的寬度係為40~50奈米(nm)，該第一垂直記憶結構和該第二垂直記憶結構係經由該絕緣溝槽的該寬度相隔開來，該第一水平C形剖面和該第二水平C形剖面的尺寸係為約50~80奈米。
6. 一種半導體結構之製造方法，包括：提供一基板；形成複數個導電層和複數個絕緣層於該基板上，其中該些導電層與該些絕緣層係交錯設置堆疊於該基板上；形成一第一垂直記憶結構和一第二垂直記憶結構於該基板上，其中該第一垂直記憶結構和該第二垂直記憶結構穿過該些導電層與該些絕緣層，該第一垂直記憶結構具有一第一水平C形剖 面，該第二垂直記憶結構具有一第二水平C形剖面；以及形成一絕緣溝槽於該基板上並位於該第一垂直記憶結構和該第二垂直結構之間。
7. 如申請專利範圍第6項所述之半導體結構之製造方法，更包括：形成一磊晶結構於該絕緣溝槽和該基板之間，其中該第一垂直記憶結構和該第二垂直記憶結構經由該磊晶結構電性連接至該基板。
8. 如申請專利範圍第6項所述之半導體結構之製造方法，其中形成第一垂直記憶結構、該第二垂直記憶結構和該絕緣溝槽包括：形成一凹槽穿過該些導電層與該些絕緣層並停止於該基板上，其中該凹槽具有一橢圓形剖面；形成一記憶結構材料層於該凹槽內；形成一通道材料層於該記憶結構材料層上；形成一氧化物材料層於該通道材料層上並填入該凹槽中，其中該氧化物材料層中具有一空氣間隙(air gap)；沿著該橢圓形剖面的一短軸方向移除部分該些導電層、部分該些絕緣層、部分該記憶結構材料層、部分該通道材料層和部分該氧化物材料層以形成一溝槽；以及填入一絕緣材料於該溝槽中以形成該絕緣溝槽。
9. 如申請專利範圍第8項所述之半導體結構之製造方法，更包括：形成該溝槽之後，形成一磊晶結構於該絕緣溝槽和該基板之間；以及以一化學機械研磨製程移除暴露於該溝槽之外的該通道材料層；其中係以一蝕刻製程移除部分該些導電層、部分該些絕緣層、部分該記憶結構材料層、部分該通道材料層和部分該氧化物材料層，該凹槽內的部分該記憶結構材料層、部分該通道材料層和部分該氧化物材料層係被蝕刻移除以暴露出該基板，部分該些導電層和部分該些絕緣層係被蝕刻移除以暴露出該些絕緣層之一最底層。
10. 如申請專利範圍第6項所述之半導體結構之製造方法，更包括：形成一第一接觸結構電性連接至該第一垂直記憶結構；形成一第二接觸結構電性連接至該第二垂直記憶結構；形成一第一位元線電性連接至該第一接觸結構；以及形成一第二位元線電性連接至該第二接觸結構。