TWI670838B - 具有底部參考導體的傾斜式半圓柱形3d nand陣列 - Google Patents

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Abstract

一種記憶體裝置包括一參考導體，及被數個絕緣條分開的一堆疊的導電條，此堆疊中的此些導電條朝一第一方向延伸，且此堆疊係被配置在參考導體上。記憶體裝置包括複數個半圓柱形垂直通道結構，延伸通過此堆疊中的此些導電條中的各個開孔，並且包括複數個半導體薄膜來與具有複數個外表面之參考導體電性連接。每一個半圓柱形垂直通道結構具有一分割的橢圓形截面，其具有一相對於第一方向呈傾斜的主軸線。記憶體裝置包括複數個資料儲存結構，位在此些半導體薄膜的此些外表面與此些導電條中的此些開孔中的複數個側壁之間。

Description

具有底部參考導體的傾斜式半圓柱形3D NAND 陣列
本發明是有關於高密度記憶體裝置，且特別是有關於記憶體裝置，於其中配置有多個平面的數個記憶晶胞以提供一種三維3D陣列。
隨著積體電路中的裝置的關鍵尺寸縮小到共同記憶晶胞技術的極限，設計者已經在尋求關於堆疊多個平面的數個記憶晶胞之技術，用以達到更大的儲存容量，並達到每位元較低的成本。
在單一閘極及扁平通道結構中，閘極可控制性係受閘極寬度的限制，導通電流受通道寬度限制，且在此結構的數個側壁上的相對的晶胞之間存在有Y-干擾(Y-interference)。
理想上是可以提供一種供三維積體電路記憶體用之結構，此三維積體電路記憶體具有一擴大的通道寬度，更好的閘極可控制性，及減少的Y-干擾。
一種記憶體裝置包括一參考導體，以及一可操作地連接至參考導體之共源極參考驅動器。此記憶體裝置包括一堆疊的導電條，被數個絕緣條分開，而在此堆疊中的此些導電條朝一第一方向延伸，且此堆疊係被配置在參考導體上。
如本文所用，一個半圓柱形垂直通道結構具有一通道材料，局部延伸在一圓柱形結構之一外表面周圍，圓柱形結構具有呈一分割的橢圓形狀的一水平剖面，而橢圓形狀可包括一橢圓形及類似橢圓形的形狀，例如長橢圓形、橢圓形、多邊形、跑道形及在某種意義上類似橢圓形之其他形狀，它們的特徵為具有一主軸線，主軸線大於垂直於主軸線之一短軸線。一橢圓形狀可被分為兩個分割的橢圓形狀，於此稱為"半橢圓形"，其中此分割無法平行於短軸線，但位於沿著一條與主軸線成一定角度傾斜並與短軸線成互補角度的線。一對半圓柱形垂直通道結構具有沿著一主軸線橫越過一隔離區塊而在彼此對面的此些半橢圓形截面的此些外表面上的通道材料，並具有包括兩個分割的半橢圓形狀的一水平剖面。此通道材料並未沿著隔離區塊處的分割線覆蓋此圓柱形結構之外表面，而因此被稱為"半圓柱形"。
主軸線相對於第一方向傾斜一角度，此角度可具有一在30度與80度之間的範圍。此堆疊的導電條中的此些導電條可作為與此些半圓柱形垂直通道結構接觸之三閘極或類似finFET的雙閘極。
與單一閘極及扁平通道結構比較而言，本技術提供包括數個半圓柱形垂直通道結構之數個傾斜式半圓柱形記憶晶胞，所採取的方式是朝一垂直於第一方向的第二方向(Y-方向)延伸此些半圓柱形垂直通道結構之一尺寸，以及相對於第一方向(X-方向)傾斜此些半圓柱形垂直通道結構之一主軸線。
此些傾斜式半圓柱形記憶晶胞中的數個半圓柱形垂直通道結構係被配置成一近乎環繞的結構，用以擴大供較高的導通電流用的通道寬度，其可使感測電路更穩定，並用以擴大此些資料儲存結構。與此些半圓柱形垂直通道結構接觸的三閘極或類似finFET的雙閘極，係提供比單一閘極更寬的閘極寬度Wg，用以提供更好的閘極可控制性。再者，可減少相對的晶胞之間在Y方向上的干擾，而相對的晶胞具有橫越過一隔離區塊在數個堆疊的導電條中的數個傾斜式半圓柱形垂直通道結構，這是因為傾斜佈局設計中相對晶胞之間的距離比正交佈局設計中的距離來得長。
此記憶體裝置包括複數個半圓柱形垂直通道結構，延伸通過此堆疊中的此些導電條中的各個開孔，並且包括數個半導體薄膜來與具有數個外表面之參考導體電性連接。每一個半圓柱形垂直通道結構具有一分割的橢圓形截面，此分割的橢圓形截面具有一相對於第一方向呈傾斜的主軸線。主軸線係相對於第一方向傾斜一角度，此角度具有一在30度與80度之間的範圍。
此記憶體裝置包括數個資料儲存結構，位在此些半導體薄膜的此些外表面與此些導電條中的此些開孔的數個側壁之間。此些堆疊的導電條中的此些導電條作為與此些半圓柱形垂直通道結構接觸之三閘極。
此記憶體裝置包括複數個堆疊的導電條，包括第一所述堆疊的導電條，包括一上階層的導電條、一下階層的導電條及複數個在上階層的導電條與下階層的導電條之間的中間階層的導電條。在此些堆疊中的此些導電條朝第一方向延伸。此些堆疊的導電條係被配置在參考導體上。
此記憶體裝置包括一第一垂直源極接觸板及一第二垂直源極接觸板，其被配置在參考導體上並連接至參考導體，且垂直地延伸通過此些堆疊或與此些堆疊鄰接。第一與第二垂直源極接觸板朝第一方向延伸，且朝一垂直於第一方向的第二方向橫越過此複數個堆疊的導電條而彼此相對被配置。數個第一連通柱係被配置在第一垂直源極接觸板的一上表面上，連接第一垂直源極接觸板至覆蓋於此複數個堆疊的導電條上的一圖案化導體層。數個第二連通柱係被配置在第二垂直源極接觸板的一上表面，連接第二垂直源極接觸板至覆蓋於此複數個堆疊的導電條上的圖案化導體層。
此些堆疊的導電條包括一上階層的導電條、一下階層的導電條，及複數個在上階層的導電條與下階層的導電條之間的中間階層的導電條。此些中間階層的導電條具有一第一厚度，且下階層的導電條具有一大於第一厚度之第二厚度。
此複數個堆疊的導電條包括一第一奇數堆疊及一第二奇數堆疊，第一奇數堆疊被配置於此複數個堆疊中的一偶數堆疊的一第一側上，而第二奇數堆疊被配置於第一側對面的此偶數堆疊的一第二側上。一第一組位元線係連接至鄰近此偶數堆疊之第一側的此第一奇數堆疊的一第二側上的此些半圓柱形垂直通道結構，並連接至此偶數堆疊之第二側上的此些半圓柱形垂直通道結構。一第二組位元線係連接至鄰近此偶數堆疊之第二側的此第二奇數堆疊的一第一側上的此些半圓柱形垂直通道結構，並連接至此偶數堆疊之第一側上的此些半圓柱形垂直通道結構。第一組位元線中的數條位元線沿著第一方向與第二組位元線中的數條位元線穿插。
一隔離區塊分開此複數個堆疊的導電條中的一第一堆疊的導電條及一第二堆疊的導電條。第一堆疊的導電條中的數個第一半圓柱形垂直通道結構係與此隔離區塊的一第一側接觸，第二堆疊的導電條中的數個第二半圓柱形垂直通道結構係與在此隔離區塊之第一側對面的此隔離區塊的一第二側接觸。此些第一半圓柱形垂直通道結構係沿著主軸線橫越過此隔離區塊被配置在此些第二半圓柱形垂直通道結構對面。
沿著主軸線被配置的第一與第二半圓柱形垂直通道結構，係具有一沿著主軸線的長度及一垂直於長度的寬度，且長度為寬度的3至5倍。
數個第一插塞係連接至位於此隔離區塊之第一側上的此些第一半圓柱形垂直通道結構中的數個第一垂直半導體薄膜。數個第二插塞係連接至位於此隔離區塊之第一側對面的此隔離區塊之第二側上的此些第二半圓柱形垂直通道結構中的數個第二垂直半導體薄膜。第一與第二接觸部係分別地連接至第一與第二插塞。第一與第二連通柱係分別地連接至第一與第二接觸部。第一與第二位元線係分別地連接至第一與第二連通柱。
一水平半導體薄膜係被配置在參考導體上，並連接至第一與第二半圓柱形垂直通道結構中的此些半導體薄膜。第一與第二半圓柱形垂直通道結構中的此些半導體薄膜具有一橢圓形底部表面，此橢圓形底部表面具有一沿著主軸線之第一長度。水平半導體薄膜具有一橢圓形截面，此橢圓形截面具有一沿著主軸線之第二長度，第一長度大於第二長度。
此記憶體裝置包括複數個隔離區塊，朝第一方向延伸，分開此複數個堆疊的導電條中的數個鄰近的堆疊，並包括一第一隔離區塊、一最終隔離區塊及數個朝第二方向在第一與最終隔離區塊之間的中間隔離區塊。此記憶體裝置包括由數個絕緣層分開的一堆疊的導電層，包括一上導電層、一下導電層，及數個在上導電層與下導電層之間的中間導電層，其中此堆疊的導電層中的數個導電層包括數個導電條，位於此複數個堆疊的導電條中的個別的上階層、下階層及中間階層上。
第一與最終隔離區塊具有一第一寬度，而此些中間隔離區塊具有一第二寬度，第一寬度大於第二寬度。第一隔離區塊與最終隔離區塊延伸通過被配置在參考導體上之一水平半導體薄膜並停止於參考導體上。此些中間隔離區塊延伸進入下導電層達一少於下導電層之一厚度的深度。
此複數個堆疊的導電條包括沿著第二方向與奇數堆疊的導電條穿插的偶數堆疊的導電條。於一實施例中，此記憶體裝置可包括一第二複數個隔離區塊，朝第二方向延伸，此第二複數個隔離區塊中的數個隔離區塊延伸通過此堆疊的導電層中的此些中間導電層，包括：數個左隔離區塊，位於此偶數堆疊的導電條的左側；及數個右隔離區塊，位於此奇數堆疊的導電條的右側。
記憶體裝置可包括：數條偶數字元線，位於此些中間導電層中，並藉由此些右隔離區塊而與奇數堆疊的導電條分開；及數條奇數字元線，位於此些中間導電層中，並藉由此些左隔離區塊而與偶數堆疊的導電條分開。第一所述複數個隔離區塊中的此些中間隔離區 塊，係經由第二複數個隔離區塊中的左右隔離區塊，從第一所述複數個隔離區塊中的第一隔離區塊到最終隔離區塊而串聯連接。
多個著陸區域係被配置於第一與第二開口中的此堆疊的導電層中的個別的中間導電層與下導電層上。第一與第二開口係被配置在彼此對面，朝第一方向橫越過此複數個半圓柱形垂直通道結構，以及朝第二方向位在第一與最終隔離區塊之間。第一開口係鄰近此些堆疊的導電條中的上階層的導電條處的數個導電條的右側，而第二開口係鄰近此些堆疊的導電條中的上階層的導電條處的數個導電條的左側。數個層間連接器係被配置於多個著陸區域上，此些層間連接器從一個在此堆疊的導電層之上的連接器表面延伸至此些著陸區域。
此堆疊的導電層中的每一個中間導電層包括數個導電條，位於此些堆疊的導電條中的此些中間階層的導電條處，位於此些堆疊的導電條中的上階層的導電條處的個別導電條的下面。
此些堆疊的導電條中的上階層的導電條處的此些導電條，係藉由此些隔離區塊及第一與第二開口中的絕緣材料而彼此分開，絕緣材料延伸通過上階層的導電條到達一絕緣層，絕緣層位在此些中間導電層中的一頂部導電層上。
此些堆疊的導電條中的上階層的導電條處的此些導電條具有一陣列區域，此些半圓柱形垂直通道結構延伸通過此陣列區域，及在彼此對面的第一與第二串列選擇線連接器區域朝第一方向橫越過此陣列區域。多個串列選擇線連接器係連接至第一與第二串列選擇線連接器區域中的個別的串列選擇線。
此堆疊的導電層中的每一個中間導電層包括數個導電條，用於作為在個別的串列選擇線下面的字元線。
如於此所說明的，亦提供一種製造記憶體裝置之方法。
通過檢閱下面的圖式、詳細說明與申請專利範圍，可以看出本發明的其他實施樣態及優點。
A-A'‧‧‧線
A2-A2'‧‧‧線
B-B'‧‧‧線
BL1‧‧‧位元線
BL2‧‧‧位元線
C-C'‧‧‧線
D-D'‧‧‧線
E-E'‧‧‧線
F-F'‧‧‧線
Fx‧‧‧閘極寬度
Fy‧‧‧高度
GSL‧‧‧接地選擇線
L‧‧‧長度
L2‧‧‧長度
P‧‧‧周長
SSL_even‧‧‧偶數串列選擇線
SSL0至SSLn‧‧‧串列選擇線
W‧‧‧寬度
WL0_even至WLn_even‧‧‧偶數字元線
WL0_odd至WLn_odd‧‧‧奇數字元線
WL0至WL(n)‧‧‧字元線
X、Y、Z‧‧‧座標軸
α‧‧‧角度
θ‧‧‧角度
121‧‧‧位元線接觸部
122‧‧‧位元線接觸部
131‧‧‧第一串選擇開關
132‧‧‧第二串選擇開關
141‧‧‧接地選擇開關
142‧‧‧接地選擇開關
150‧‧‧參考導體接觸部
210‧‧‧第一堆疊的導電條
220‧‧‧第二堆疊的導電條
230‧‧‧第二奇數堆疊
241至243‧‧‧半圓柱形垂直通道結構
243a、253a‧‧‧資料儲存結構
243b、253b‧‧‧半導體薄膜
250‧‧‧主軸線
251至253‧‧‧半圓柱形垂直通道結構
261‧‧‧隔離區塊
261a‧‧‧第一側
261b‧‧‧第二側
261s‧‧‧縫隙
262‧‧‧隔離區塊
290‧‧‧絕緣材料
411至415‧‧‧絕緣條
420‧‧‧氮化矽
425‧‧‧第二厚度
430‧‧‧上絕緣層
435‧‧‧深度
445‧‧‧第一厚度
510‧‧‧底部表面
515‧‧‧第一長度
520‧‧‧橢圓形截面
525‧‧‧第二長度
610‧‧‧下導電層GSL
711‧‧‧第一側
712‧‧‧第二側
721‧‧‧第一側
722‧‧‧第二側
731‧‧‧第一側
732‧‧‧第二側
741至744‧‧‧第一組位元線
751至754‧‧‧第二組位元線
780‧‧‧參考驅動器
781‧‧‧連接
791‧‧‧第一垂直源極接觸板
792‧‧‧第二垂直源極接觸板
811、812‧‧‧第一連通柱
821、822‧‧‧第二連通柱
830、831、832‧‧‧串列選擇線接觸部
840、841、842‧‧‧串列選擇線連通柱
901‧‧‧第一寬度
902‧‧‧第二寬度
915‧‧‧第一隔離區塊
925、935‧‧‧中間隔離區塊
945‧‧‧隔離區塊
1010‧‧‧參考導體
1011至1016‧‧‧絕緣層
1020‧‧‧頂層
1030‧‧‧頂端絕緣層
1110‧‧‧第一列
1120‧‧‧第二列
1141至1143‧‧‧連通柱
1151至1153‧‧‧連通柱
1170‧‧‧連通柱蝕刻深度
1175‧‧‧連通柱蝕刻階層
1210‧‧‧資料儲存結構
1220‧‧‧第一半導體薄膜
1530‧‧‧第二半導體薄膜
1533‧‧‧水平半導體薄膜
1535‧‧‧水平半導體薄膜
1731‧‧‧第一垂直半導體薄膜
1732‧‧‧第二垂直半導體薄膜
1733‧‧‧水平半導體薄膜
1835‧‧‧上表面
1940‧‧‧凹槽
2050‧‧‧導電材料
2051‧‧‧第一插塞
2052‧‧‧第二插塞
2210、2230、2240‧‧‧堆疊的導電條
2215‧‧‧第一縫隙
2220‧‧‧堆疊的導電條
2223、2233‧‧‧半圓柱形垂直通道結構
2225、2235、2245‧‧‧縫隙
2225b、2235b、2245b‧‧‧縫隙
2225c、2235c、2245c‧‧‧縫隙
2255‧‧‧最終縫隙
2281‧‧‧第一區域
2282‧‧‧第二區域
2291‧‧‧第一寬度
2292‧‧‧第二寬度
2315‧‧‧第一隔離區塊
2316至2355‧‧‧隔離區塊
2325、2335‧‧‧隔離區塊
2335a‧‧‧第一側
2335b‧‧‧第二側
2345‧‧‧隔離區塊
2345a、2345b‧‧‧第二端
2372、2373‧‧‧半導體薄膜
2401‧‧‧第一側
2402‧‧‧第二側
2410‧‧‧第一寬度
2416‧‧‧絕緣層
2481‧‧‧第一開口
2482‧‧‧第二開口
2511至2515‧‧‧著陸區域
2521至2525‧‧‧著陸區域
2590‧‧‧區域
2720‧‧‧第二寬度
2721‧‧‧第一邊際
2722‧‧‧第二邊際
2911至2915‧‧‧層間連接器
2921至2925‧‧‧層間連接器
2930、2931、2932、2933‧‧‧串列選擇線連接器
2990‧‧‧陣列區域
2991、2992‧‧‧串列選擇線連接器區域
3010‧‧‧絕緣材料
3011至3015‧‧‧接觸孔
3025‧‧‧連接器表面
3091‧‧‧第一源極接觸孔
3092‧‧‧第二源極接觸孔
3231‧‧‧接觸孔
3361、3362‧‧‧接觸孔
3371‧‧‧第一接觸部
3372‧‧‧第二接觸部
3411至3415‧‧‧連通柱
3421至3425‧‧‧連通柱
3430至3433‧‧‧連通柱
3510‧‧‧第二層之絕緣材料
3561、3562‧‧‧通道孔
3571‧‧‧第一連通柱
3572‧‧‧第二連通柱
3600‧‧‧堆疊的導電條
3601‧‧‧第一側
3602、3632‧‧‧第二側
3610‧‧‧堆疊的導電條
3611‧‧‧第一側
3612‧‧‧第二側
3620‧‧‧堆疊的導電條
3621、3631‧‧‧第一側
3622‧‧‧第二側
3630‧‧‧堆疊的導電條
3641至3643‧‧‧第一組位元線
3651至3653‧‧‧第二組位元線
3660、3661、3662、3663‧‧‧串列選擇線路線
3671、3672‧‧‧第一源極接觸路線
3673、3674‧‧‧第二源極接觸路線
3681至3685‧‧‧層間連接器路線
3924、3944‧‧‧縫隙
3934、3954‧‧‧縫隙
4051‧‧‧連接
4052‧‧‧連接
4124、4144‧‧‧隔離區塊
4134、4154‧‧‧隔離區塊
4225a、4235a、4245a‧‧‧區域
4225b、4235b、4245b‧‧‧區域
4281‧‧‧第一開口
4282‧‧‧第二開口
4316‧‧‧絕緣層
4671‧‧‧第一連通柱
4672‧‧‧第二連通柱
4710‧‧‧步驟
4720‧‧‧步驟
4730‧‧‧步驟
4740‧‧‧步驟
4750‧‧‧步驟
4760‧‧‧步驟
4770‧‧‧步驟
4780‧‧‧步驟
4790‧‧‧步驟
4795‧‧‧步驟
第1圖顯示具有位於一共同的底部參考導體上之一第一NAND串與一第二NAND串之一3D NAND陣列之電路概要。
第2圖顯示從一導電條階層得到之一示例3D記憶體裝置之水平剖面。
第2A圖顯示一第一半圓柱形垂直通道結構及一第二半圓柱形垂直通道結構，第二半圓柱形垂直通道結構沿著一條相對於一第一方向呈傾斜的主軸線，橫越過一隔離區塊被配置在第一半圓柱形垂直通道結構對面。
第2B與2C圖顯示一傾斜式半圓柱形垂直通道結構之一閘極寬度。
第3圖顯示數個示例半圓柱形垂直通道結構的透視圖。
第4圖顯示沿著一主軸線截取的第一與第二半圓柱形垂直通道結構的垂直剖面。
第5與6圖顯示如第4圖所示的第一與第二半圓柱形垂直通道結構的透視圖。
第7圖顯示一參考導體以及配置在參考導體上之複數個堆疊的導電條。
第8圖顯示連接至半圓柱形垂直通道結構之數條位元線。
第9圖顯示分開複數個堆疊的導電條中的鄰近的堆疊而朝第一方向延伸的複數個隔離區塊。
第10與10A圖顯示在形成一堆疊的導電層之後的製程流程的一階段。
第11與11A圖顯示在蝕刻此堆疊的導電層中之複數列的橢圓形開孔之後的製程流程的一階段。
第12與12A圖顯示在沈積數個資料儲存結構及數個第一半導體薄膜於此些橢圓形開孔的側壁及底部表面上之後的製程流程的一階段。
第13與13A圖顯示在從此些橢圓形開孔的底部表面移除此些第一半導體薄膜之後的製程流程的一階段。
第14與14A圖顯示在蝕刻通過此些橢圓形開孔的底部表面上的此些資料儲存結構之後的製程流程的一階段。
第15與15A圖顯示在沈積數個第二半導體薄膜於此些橢圓形開孔的側壁及底部表面上之後的製程流程的一階段。
第16與16A圖顯示在將此些第二半導體薄膜佈植在此些橢圓形開孔中之參考導體上之後的製程流程的一階段。
第17與17A圖顯示在將此些第一半導體薄膜及此些第二半導體薄膜退火進入此些橢圓形開孔的側壁上的數個垂直半導體薄膜之後的製程流程的一階段。
第18與18A圖顯示在以一絕緣材料填補此些列的橢圓形開孔中的此些橢圓形開孔之後的製程流程的一階段。
第19與19A圖顯示在回蝕此些橢圓形開孔中的絕緣材料以形成一凹槽之後的製程流程的一階段。
第20、20A、21與21A圖顯示在沈積一導電材料於此凹槽中之後的製程流程的一階段。
第22圖顯示在蝕刻複數個縫隙橫越過的個別列的橢圓形開孔中的此些橢圓形開孔之後的製程流程的一階段。
第22A圖顯示橫越過一中間隔離縫隙而沿著線A-A'截取的第22圖的垂直剖面。
第22B圖顯示橫越過最終縫隙而沿著線B-B'截取的第22圖的垂直剖面。
第23圖顯示在形成複數個隔離區塊於此複數個縫隙中之後的製程流程的一階段。
第23A圖顯示橫越過一中間隔離區塊而沿著線A-A'截取的第23圖的垂直剖面。
第23B圖顯示橫越過最終隔離區塊而沿著線B-B'截取的第23圖的垂直剖面。
第23C圖顯示橫越過兩個數個中間隔離區塊以及配置於此兩個中間隔離區塊之間的一堆疊的導電條，而沿著一線A2-A2'截取的第23圖的垂直剖面。
第24圖顯示在蝕刻上導電層以形成第一與第二開口之後的製程流程的一階段。
第24A圖係為橫越過第一開口中之一中間隔離區塊的一端而從一線C-C'得到之第24圖之垂直截面。
第24B圖係為朝第二方向橫越過數個中間隔離區塊且朝第一方向在此複數個半圓柱形垂直通道結構與第一開口之間，而從一線D-D'得到之第24圖之垂直截面。
第25圖顯示在蝕刻此些中間導電層以形成多個著陸區域於第一與第二開口中之後的製程流程的一階段。
第26圖係為橫越過第一開口中的此些著陸區域朝第二方向而沿著線E-E'截取的第25圖之垂直截面。
第27圖係為朝第一方向橫越過第一開口而沿著線F-F'截取的第25圖之垂直截面。
第28圖係為第25圖中之鄰近此些著陸區域的此些著陸區域與此些串列選擇線的透視圖。
第29圖顯示在形成數個層間連接器於此些著陸區域、連接至參考導體的第一與第二垂直源極接觸板，以及連接至個別的串列選擇線之多個串列選擇線連接器之後的製程流程的一階段。
第30與31圖更進一步顯示形成此些層間連接器於此些著陸區域與連接至參考導體的第一與第二垂直源極接觸板上。
第32A與32B圖更進一步顯示形成連接至個別的串列選擇線之多個串列選擇線連接器。
第33A與33B圖顯示在形成連接至第一與第二插塞的第一與第二接觸部之後的製程流程的一階段。
第34圖顯示在形成連接至第一與第二接觸部的第一與第二連通柱，以及連接至記憶體裝置中的其他元件之數個連通柱之後的製程流程的一階段。
第35A與35B圖更進一步顯示形成連接至第一與第二接觸部的第一與第二連通柱。
第36圖顯示在形成延伸通過此些堆疊的導電條之連接至此些半圓柱形垂直通道結構的一第一組位元線與一第二組位元線之後的製程流程的一階段。
第37圖顯示分別連接至第一與第二連通柱之數條第一與第二位元線。
第38圖顯示一3D NAND陣列之一電路概要，3D NAND陣列具有一第一NAND串與一第二NAND串位於具有一替代字元線配置之一共同的底部參考導體上。
第39與40圖顯示在蝕刻朝第二方向延伸的一第二複數個縫隙之後的製程流程的一階段。
第41圖顯示在形成朝第一方向延伸的一第一複數個隔離區塊及朝第二方向延伸的一第二複數個隔離區塊之後的製程流程的一階段。
第42與43圖顯示在蝕刻上導電層以形成第一與第二開口之後的製程流程的一階段。
第44圖顯示在蝕刻此些中間導電層以形成一第一複數個著陸區域於第一開口中並形成一第二複數個著陸區域於第二開口中之後的製程流程的一階段。
第45圖顯示在形成連接至延伸通過此些中間導電條的此些半圓柱形垂直通道結構之數個連通柱之後的製程流程的一階段，此些中間導電條包括數條偶數字元線及與此些偶數字元線分開之數條奇數字元線。
第46圖顯示個別的半圓柱形垂直通道結構中的第一與第二垂直數個半導體薄膜，半圓柱形垂直通道結構延伸通過個別的且分開的偶數及奇數字元線。
第47圖係為顯示包括一底部參考導體上的數個半圓柱形垂直通道結構之一記憶體裝置之一製造方法的流程圖。
以下說明通常將參考具體的構造的實施例和方法。吾人應理解到並不意圖將技術限制於具體揭露的實施例和方法，而是可以使用其他特徵、元件、方法和實施例來實踐本技術。說明較佳實施例以說明本技術，而不是限制其範圍，該範圍是由申請專利範圍所限定。本領域普通技術人員將可理解到以下說明的各種等同變化。
第1圖顯示一種3D NAND陣列之電路概要，3D NAND陣列具有位於一共同的底部參考導體上之一第一NAND串與一第二NAND串。第一NAND串係為一連串的快閃記憶體晶胞，連接於一第一串選擇開關131與一接地選擇開關141之間，第一串選擇開關131(有時稱為一汲極側開關)連接至一位元線接觸部121以供連接至一條位元線BL1，而接地選擇開關141(有時稱為一源極側開關)連接至一參考導體接觸部150以供連接至一參考導體(1010，第4圖)。第二NAND串係為一連串的快閃記憶體晶胞，連接於一第二串選擇開關132與一接地選擇開關142之間，第二串選擇開關132連接至一位元線接觸部122以供連接至一條位元線BL2，而接地選擇開關142連接至參考導體接觸部150。兩個NAND串係垂直地配置在數個3D結構中，並具有位在兩側 上之數條通道線上之兩個堆疊的晶胞，於此說明中標示為第一與第二堆疊。
第一堆疊中之一上階層包括一條串列選擇線SSL0，其作為供第一NAND串中的第一串選擇開關131用之一閘極。第二堆疊中之一上階層包括一條串列選擇線SSL1，其作為供第二NAND串中的第二串選擇開關132用之一閘極。於此例子中的第一與第二堆疊中的一下階層包括一條接地選擇線GSL，其作為分別供第一與第二NAND串中的第一與第二接地選擇開關141和142用的一閘極。此些堆疊中的數個中間階層包括數條字元線，而第一與第二堆疊中之字元線包括字元線WL0、WL1至WL(n-1)及WL(n)，其中索引0到n表示此堆疊的字元線中之相對物理階層。第一與第二NAND串中的此些字元線作為供此串中的此些記憶晶胞用的三閘極或類似finFET的雙閘極。
第2圖顯示從一導電條階層得到之一示例3D記憶體裝置之水平截面。此3D記憶體裝置包括數個堆疊的導電條，被數個絕緣條分開，此些堆疊中的導電條朝一第一方向(X-方向)延伸。如顯示的，複數個半圓柱形垂直通道結構(241、242、243、251、252、253)朝一垂直於X-Y平面之方向，垂直地延伸通過數個堆疊的導電條(210、220、230)。每一個半圓柱形垂直通道結構具有一相對於第一方向呈傾斜的主軸線250。主軸線250係顯示為沿著一線A-A'。
主軸線250係相對於第一方向(X-方向)傾斜一角度α，對應於相對於垂直於第一方向的第二方向(Y-方向)的一角度θ。角度α與角度θ彼此互補，亦即，α=900-θ而θ=900α。於一實施例中， 角度θ可具有一在100與600之間的範圍，而相應地，角度α可具有一在300與800之間的範圍。
一隔離區塊(例如261)提供一絕緣分隔器，以分開一第一堆疊的導電條(例如210)和鄰近第一堆疊的一第二堆疊的導電條(例如220)。另一個隔離區塊(例如262)可分開第二堆疊的導電條和鄰近第二堆疊之一第三堆疊的導電條(例如230)。第一堆疊的導電條210中的數個第一半圓柱形垂直通道結構(例如241、242、243)係與隔離區塊261的一第一側261a接觸。第二堆疊的導電條220中的數個第二半圓柱形垂直通道結構(例如251、252、253)係與在隔離區塊261之第一側261a對面的隔離區塊261的一第二側261b接觸。此些第一半圓柱形垂直通道結構係沿著主軸線250，橫越過隔離區塊261而被配置在此些第二半圓柱形垂直通道結構對面。
第2A圖顯示一第一半圓柱形垂直通道結構243及一第二半圓柱形垂直通道結構253，第二半圓柱形垂直通道結構253沿著一條相對於一第一方向呈傾斜的主軸線250，橫越過一隔離區塊261而被配置在第一半圓柱形垂直通道結構對面。如第2A圖所顯示的，數個資料儲存結構(243a、253a)係被配置在此些導電條(210、220)的側壁上。此些半圓柱形垂直通道結構包括數個半導體薄膜(243b、253b)，具有與此些導電條的側壁上的資料儲存結構接觸的數個外表面。絕緣材料290可填滿由此些半導體薄膜(243b、253b)之內部表面與隔離區塊261所包圍的體積。
此堆疊的導電條(210、220)中的此些導電條，可作為與此些半圓柱形垂直通道結構(243、253)接觸之三閘極或類似finFET的雙閘極。
沿著主軸線250配置的第一與第二半圓柱形垂直通道結構(例如243、253)具有一沿著主軸線250之長度L及一垂直於長度L之寬度W。於一實施例中，長度L為寬度W的3至5倍。
第2B與2C圖顯示一傾斜式半圓柱形垂直通道結構之一閘極寬度。首先，在圓柱形垂直通道結構係藉由一隔離區塊(例如261)被分為第一與第二半圓柱形垂直通道結構(例如243、253，第2、2A圖)之前，為具有形成一示例類似橢圓形狀的水平截面之一圓柱形垂直通道結構計算出一周長P。第二半圓柱形垂直通道結構253係沿著主軸線250，橫越過隔離區塊261而被配置在第一半圓柱形垂直通道結構243對面。其次，周長P係除以2以獲得單一半圓柱形垂直通道結構的一閘極寬度。
使用示例類似橢圓形狀計算一閘極寬度，是為了說明如於此所說明的此些半圓柱形垂直通道結構的閘極寬度係大於單一閘極及扁平通道結構之一閘極寬度之目的而提供，並非為了將如於此所說明的此些半圓柱形垂直通道結構之水平剖面限制於此示例類似橢圓形狀。較大的閘極寬度可導致更好的閘極可控制性。
如第2圖所示，Fy係為一第一半圓柱形垂直通道結構(例如243)及一第二半圓柱形垂直通道結構(例如253)朝第二方向(Y-方向)的一高度，第二半圓柱形垂直通道結構(例如253)沿著主軸線250橫越 過一隔離區塊(例如261)被配置在第一半圓柱形垂直通道結構對面。如第2圖所示，Fx係為橫越過一半圓柱形垂直通道結構(例如241)朝第一方向(X-方向)之一測量值。Fx可相當於單一閘極及扁平通道結構中的一閘極寬度。
如第2B圖所示，示例類似橢圓形狀之長度L與寬度W可以近似為Fy、Fx及角度θ的函數，以使
示例類似橢圓形狀包括一第一半圓及一第二半圓，沿著主軸線250於此示例類似橢圓形狀之相反側具有一半徑R。寬度W大約是兩倍的半徑R(W=2R)，且兩個半圓具有一組合圓周C=2 π R。如第2A及2B圖所示，具有形成此示例類似橢圓形狀之一水平剖面之一圓柱形垂直通道結構之周長P可以近似為
第2C圖顯示與具有一傾斜式主軸線之數個半圓柱形垂直通道結構接觸之三閘極的一閘極寬度Wg。將一圓柱形垂直通道結構之周長P除以2，一個半圓柱形垂直通道結構之一閘極寬度Wg可以近似 為：
於一實施例中，長度L與寬度W之一比率(L/W)可具有一個從3至5的範圍，且角度θ可具有一在100與600之間的範圍。例如，在L/W範圍內使用3的一下限及在角度θ範圍內使用100的一下限，L/W=3、L=3W、θ=100，則Wg3.5Fx，其係大於Fx。例如，在L/W範圍內使用3的一下限及在角度θ範圍內使用600之一上限，L/W=3、L=3W、θ=600，則Wg1.78Fx，其係大於Fx。
一個半圓柱形垂直通道結構之一長度L2大約是此示例類似橢圓形狀之長度L的一半，亦即，L2=L/2。於長度L與寬度W之一比率(L/W)可具有一個從3至5的範圍之本實施例中，長度L2與寬度W之一比率可具有一個從1.5至2.5之範圍。
第3圖顯示數個示例半圓柱形垂直通道結構的透視圖。第2、2A、2B、2C及3圖中的相同元件係用相同的參考數字表示。如顯示的，複數個半圓柱形垂直通道結構(242、243、252、253)朝一垂直於X-Y平面之方向Z，垂直地延伸通過數個堆疊的導電條(210、220)。每一個半圓柱形垂直通道結構具有一相對於第一方向(X-方向)呈傾斜的主軸線250。此些堆疊的導電條中的此些導電條可作為與此些半圓柱形垂直通道結構接觸之三閘極或類似finFET的雙閘極。
主軸線250係相對於第一方向(X-方向)傾斜一角度α，對應於相對於垂直於第一方向的第二方向(Y-方向)的一角度θ。角度α與角度θ彼此互補，且係參考第2圖作更進一步的說明。
沿著主軸線250橫越過一縫隙261s彼此相對配置的第一與第二半圓柱形垂直通道結構(例如243、253)，係具有一沿著主軸線250之長度L及一垂直於長度L之寬度W。於一實施例中，長度L為寬度W的3至5倍。一隔離結構(例如261，第2A圖)可以形成於縫隙261s中。
第4圖顯示沿著一主軸線(A-A'，第2A圖)截取的第一與第二半圓柱形垂直通道結構的垂直剖面。被數個絕緣條(411-415)分開的第一與第二堆疊的導電條210和220係被配置在參考導體1010上。第一與第二堆疊的導電條包括一上階層的導電條(SSL3、SSL2)、一下階層的導電條(GSL)、以及在上階層的導電條與下階層的導電條之間的複數個中間階層的導電條(WL0-WL2、WLn)。一頂層的氮化矽420係被配置在第一與第二堆疊的導電條之每一個上。一上絕緣層430係被配置在氮化矽420之頂層上。
此些中間導電層具有一第一厚度445，且下導電層GSL具有一大於第一厚度之第二厚度425。隔離區塊261延伸進入下導電層GSL達一少於下導電層GSL的厚度425的深度435。
上階層的導電條可作為串列選擇線。中間階層的數個導電條可作為字元線。下階層的導電條可作為接地選擇線。此些導電條可包含各種材料，包括摻雜半導體、金屬及導電化合物，導電化合物包含包括Si、Ge、SiGe、SiC、TiN、TaN、W及Pt之材料。
延伸通過第一與第二堆疊中的此些導電條中的各個開孔(1141-1143、1151-1153，第11、11A圖)的此些半圓柱形垂直通道結構，係包括與參考導體1010電性接觸之數個半導體薄膜(1731、1732)。一水平半導體薄膜1733係被配置在連接至第一與第二半圓柱形垂直通道結構中之半導體薄膜(1731、1732)之參考導體1010上。
此些半導體薄膜可包括適合於作為供記憶晶胞用之通道之數種半導體材料，這些材料例如Si、Ge、SiGe、GaAs、SiC及石墨烯。於一實施例中，參考導體1010可包括一摻雜半導體，且可採用具有與參考導體中之摻雜半導體相同的半導體型式的摻質來佈植水平半導體薄膜1733。
數個資料儲存結構1210係被配置於此些半導體薄膜的此些外表面與此些導電條中的此些開孔的數個側壁之間。
數個資料儲存結構1210可包括從下述快閃記憶體技術得知之一種多層資料儲存結構，包括，譬如被稱為氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide,ONONO)、矽氧化氮氧化矽(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)、能隙工程矽氧化氮氧化矽(Bandgap Engineered Silicon-Oxide-Nitride-Oxide-Silicon,BE-SONOS)、氮化鉭、氧化鋁、氮化矽、氧化矽、矽(Tantalum Nitride,Aluminum Oxide,Silicon Nitride,Silicon Oxide,Silicon,TANOS)，以及金屬高k帶間隙工程矽氧化氮氧化矽(Metal-High-K Bandgap-Engineered Silicon-Oxide-Nitride-Oxide-Silicon,MA BE-SONOS)之快閃記憶體技術。
絕緣材料(290)可填滿由此些半導體薄膜(1731、1732)之內部表面與隔離區塊261所包圍之體積。
一第一插塞2051係連接至位在隔離區塊261之第一側上的第一垂直半導體薄膜1731，而一第二插塞2052係連接至位在隔離區塊之第一側對面的隔離區塊之第二側上的第二垂直半導體薄膜1732。
通過在第一與第二插塞上面的一第一層之絕緣材料3010的第一與第二接觸部(3371、3372)係分別連接至第一與第二插塞。通過在第一層之絕緣材料3010上面的一第二層之絕緣材料3510的第一與第二連通柱(3571、3572)係分別連接至第一與第二接觸部。第一與第二位元線(3642、3652)係分別連接至第一與第二連通柱。
第5與6圖顯示如第4圖所示的第一與第二半圓柱形垂直通道結構的透視圖。一隔離區塊261分開此些半圓柱形垂直通道結構中的第一與第二半導體薄膜(1731、1732)。
第一與第二半圓柱形垂直通道結構中的此些半導體薄膜(1731、1732)具有一橢圓形底部表面(510，第5圖)，具有沿著主軸線(A-A')之一第一長度(515，第6圖)。
配置在參考導體(1010，第6圖)上之一水平半導體薄膜1733係連接至此些半導體薄膜(1731、1732)。此水平半導體薄膜具有一橢圓形截面(520，第5圖)，具有沿著主軸線的一第二長度(525，第6 圖)，其中橢圓形底部表面510之第一長度515係大於水平半導體薄膜1733的橢圓形截面520之第二長度。
第6圖顯示延伸進入下導電層GSL 610達一少於下導電層GSL 610的厚度425的深度435的此些中間隔離區塊(例如261)。
第7圖顯示一參考導體1010以及配置在參考導體1010上之複數個堆疊的導電條(210、220、230)。此些堆疊中的此些導電條係被數個絕緣條分開並朝第一方向(X-方向)延伸。此些堆疊的導電條包括一上階層的導電條(SSL0、SSL1、SSL2)、一下階層的導電條(GSL)，以及配置於上階層的導電條與下階層的導電條之間的複數個中間階層的數個導電條(WL0、WL1、WL2、WLn)。
第7圖顯示複數個半圓柱形垂直通道結構，例如參考第2、2A、3及4圖所說明的，延伸通過此些堆疊中的此些導電條中的各個開孔(1141-1143、1151-1153，第11、11A圖)。每一個半圓柱形垂直通道結構具有一分割的橢圓形截面，其具有一相對於第一方向(X-方向)呈傾斜的主軸線。
連接至此些半圓柱形垂直通道結構之數條位元線係參考第8圖作說明。
一第一垂直源極接觸板791及一第二垂直源極接觸板792係被配置在參考導體1010上並連接至參考導體1010，且垂直地延伸通過此些堆疊或與此些堆疊鄰接。第一與第二垂直源極接觸板朝第一方向(X-方向)延伸，且朝垂直於第一方向的第二方向(Y-方向)橫越過此複數個堆疊的導電條而彼此相對被配置。
一共同的參考驅動器780係通過一連接781而可操作地連接至參考導體1010。
第8圖顯示連接至此些半圓柱形垂直通道結構之數條位元線。此複數個堆疊的導電條包括一第一奇數堆疊210及一第二奇數堆疊230，第一奇數堆疊210係被配置於此複數個堆疊中之一偶數堆疊220的一第一側721，而第二奇數堆疊230係朝第二方向(Y-方向)被配置於在第一側對面的偶數堆疊的一第二側722。此些堆疊的導電條(210、220、230)朝第二方向(Y-方向)具有個別的第一側(711、721、731)與在第一側對面之第二側(712、722、732)。
一第一組位元線(741-744)係連接至鄰近偶數堆疊220的第一側721的第一奇數堆疊210的一第二側712上的此些半圓柱形垂直通道結構，並連接至在偶數堆疊220之第二側722上的此些半圓柱形垂直通道結構。
一第二組位元線(751-754)係連接至鄰近偶數堆疊220的第二側722的第二奇數堆疊230的一第一側731的此些半圓柱形垂直通道結構，並連接至偶數堆疊220之第一側721的此些半圓柱形垂直通道結構。
第一組位元線中的數條位元線沿著第一方向(X-方向)與第二組位元線中的數條位元線穿插。
數個第一連通柱(811、812)係被配置在第一垂直源極接觸板791的一上表面上，連接第一垂直源極接觸板至一圖案化導體層(例如一金屬層)，覆蓋於此複數個堆疊的導電條上。於一實施例中，數 個第一連通柱(811、812)係朝第一方向被配置在第一與第二組位元線中的此些位元線的反側上，位在第一垂直源極接觸板791的上表面上。
數個第二連通柱(821、822)係被配置在第二垂直源極接觸板792的一上表面上，連接第二垂直源極接觸板至圖案化導體層，覆蓋於此複數個堆疊的導電條上。於一實施例中，數個第二連通柱(821、822)係朝第一方向被配置在第一與第二組位元線中的此些位元線的反側上，位於第二垂直源極接觸板792的上表面上。
此些堆疊的導電條包括位於上階層的導電條之個別的串列選擇線(SSL0、SSL1、SSL2)。數個串列選擇線接觸部(830、831、832)係被配置在個別的串列選擇線上。數個串列選擇線連通柱(840、841、842)係被配置在個別的串列選擇線接觸部上。
第9圖顯示分開此複數個堆疊的導電條中的鄰近的堆疊(210、220、230)而朝第一方向延伸的複數個隔離區塊。此複數個隔離區塊包括沿著第二方向的一第一隔離區塊(915)、一最終隔離區塊(945)以及在第一與最終隔離區塊之間的數個中間隔離區塊(925、935)。
第一與最終隔離區塊具有一第一寬度901，而此些中間隔離區塊具有一第二寬度902，第一寬度大於第二寬度。
第一隔離區塊與最終隔離區塊延伸通過配置在參考導體1010上之一水平半導體薄膜並停止在參考導體1010上，如參考第23B圖作更進一步說明的。
此些中間隔離區塊延伸進入下導電層GSL達一少於下導電層之一厚度425的深度435，如參考第4、6及23A圖作更進一步說明的。
連接至此些半圓柱形垂直通道結構的一第一組位元線(3641-3643)及一第二組位元線(3651-3653)係參考第36圖作說明。
第10與10A圖顯示在形成被數個絕緣層分開的一堆疊的導電層在一參考導體1010上之後的製程流程的一階段。此堆疊的導電層包括一上導電層(SSL)、一下導電層(GSL)、以及在上導電層與下導電層之間的數個中間導電層(WL0-WLn)。第10A圖係為沿著第10圖所顯示的一條線A-A'截取的第10圖的垂直截面，其中線A-A'係相對於一第一方向(X-方向)呈傾斜。此複數個數個中間導電層可包括N層，其中N大於2。例如，N=32。此些導電層可包含各種材料，包括摻雜半導體、金屬及導電化合物，導電化合物包含包括Si、Ge、SiGe、SiC、TiN、TaN、W及Pt之材料。
數個絕緣層1011、1012、1013、1014、1015及1016分開此些導電層。此些絕緣層可包括一種氧化矽或位在一個半導體基板上之其他介電材料。一個氮化矽的頂層1020係形成於此堆疊的導電層上，且一頂端絕緣層1030係形成於氮化矽的頂層1020上。
第11與11A圖顯示在蝕刻此堆疊的導電層中之複數列的橢圓形開孔之後的製程流程的一階段。第11A圖係為沿著第11圖所顯示的線A-A'截取的第11圖的垂直剖面。在第11圖的例子中，一第一列1110的橢圓形開孔(1141、1142、1143)及一第二列1120的橢圓形開孔 (1151、1152、1153)係朝第一方向(X-方向)配置。此複數列的橢圓形開孔中的此些列中的每一個橢圓形開孔具有相對於第一方向(X-方向)呈傾斜的一主軸線250。主軸線250係沿著線A-A'顯示。如本文所用，一橢圓形開孔具有一水平的橢圓形截面，其具有相對於第一方向的主軸線250。
此些列的橢圓形開孔中的此些橢圓形開孔係被蝕刻通過頂端絕緣層1030、氮化矽的頂層1020、頂部導電層(SSL)、此複數個中間導電層(WL0-WLn)、以及底部導電層(GSL)。用以蝕刻此些橢圓形開孔之蝕刻製程中止於參考導體1010中的一開孔蝕刻階層1175，並具有一段從頂端絕緣層1030到參考導體1010中的開孔蝕刻階層1175的開孔蝕刻深度1170。
第12與12A圖顯示在沈積數個資料儲存結構1210及數個第一半導體薄膜1220於此些列中的此些橢圓形開孔的側壁及底部表面上之後的製程流程的一階段。第12A圖係為沿著第12圖所顯示的線A-A'截取的第12圖的垂直截面。數個資料儲存結構1210亦沈積於此些導電層的上表面上的頂端絕緣層1030上面。數個第一半導體薄膜1220係沈積於此些資料儲存結構1210上面並與其接觸。
此些資料儲存結構1210可包括從下述快閃記憶體技術得知之一多層資料儲存結構，包括，譬如被稱為氧化物-氮化物-氧化物(Oxide-Nitride-Oxide,ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(Oxide-Nitride-Oxide-Nitride-Oxide,ONONO)、矽氧化氮氧化矽(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)、BE-SONOS(能隙工 程矽氧化氮氧化矽)、氮化鉭、氧化鋁、氮化矽、氧化矽、矽(Tantalum Nitride,Aluminum Oxide,Silicon Nitride,Silicon Oxide,Silicon,TANOS)，以及金屬高k帶間隙工程矽氧化氮氧化矽(Metal-High-K Bandgap-Engineered Silicon-Oxide-Nitride-Oxide-Silicon,MA BE-SONOS)之快閃記憶體技術。
此些半導體薄膜可包括數種適合於作為供記憶晶胞用之通道的半導體材料，這種材料例如Si、Ge、SiGe、GaAs、SiC，及石墨烯。
第13與13A圖顯示在從此些列的橢圓形開孔中的此些橢圓形開孔的底部表面移除此些第一半導體薄膜1220之後的製程流程的一階段。此步驟亦從此些導電層的上表面移除此些第一半導體薄膜1220。
第14與14A圖顯示在蝕刻通過此些橢圓形開孔的底部表面上的此些資料儲存結構1210以暴露參考導體之後的製程流程的一階段。
第15與15A圖顯示在沈積數個第二半導體薄膜1530於此些列的橢圓形開孔中的此些橢圓形開孔的側壁及底部表面之後的製程流程的一階段，此些第二半導體薄膜接觸位在此些側壁上的此些第一半導體薄膜1220並接觸參考導體1010。此些第二半導體薄膜1530包括一水平半導體薄膜1533，配置在參考導體1010上，並連接至此些列的橢圓形開孔中的此些橢圓形開孔的側壁上的此些第二半導體薄膜1530。此些第二半導體薄膜1530包括一水平半導體薄膜1535，配置在 此些導電層上面的頂端絕緣層1030上，並連接至此些橢圓形開孔的側壁上的此些第二半導體薄膜1530。
第16與16A圖顯示在採用具有一種半導體型式(例如N+型式)之摻質，來佈植此些第二半導體薄膜於此些列的橢圓形開孔中的此些橢圓形開孔中的參考導體1010上之後的製程流程的一階段。於一實施例中，參考導體1010可包括一種具有一種半導體型式(例如N+型式)之摻雜半導體，且此些第二半導體薄膜中的摻質具有與參考導體中之摻雜半導體相同的半導體型式。採用具有半導體型式(例如N+型式)之摻質，來佈植配置在參考導體1010上之水平半導體薄膜1533與配置在此些導電層上之水平半導體薄膜1535。
第17與17A圖顯示在將此些第一半導體薄膜1220及此些第二半導體薄膜1530退火進入此些列的橢圓形開孔中的此些橢圓形開孔的側壁上的數個垂直半導體薄膜(1731、1732)之後的製程流程的一階段。因此，一水平半導體薄膜1733係被配置在參考導體1010上，參考導體1010連接至此些列的橢圓形開孔中的此些橢圓形開孔的側壁上的此些垂直半導體薄膜(1731、1732)。
第18與18A圖顯示在以一絕緣材料290填補此些列的橢圓形開孔中的此些橢圓形開孔之後的製程流程的一階段。第18A圖顯示沿著第18圖所顯示的線A-A'截取的第18圖的垂直截面。絕緣材料290亦被沈積於此些導電層上面的水平半導體薄膜1535上。
第19與19A圖顯示在回蝕此些列的橢圓形開孔中的此些橢圓形開孔中的絕緣材料290之後的製程流程的一階段，用以形成一凹 槽1940在此些橢圓形開孔中的絕緣材料290的一上表面1835上面。上表面1835可以高於此堆疊的導電層中的一頂部導電層(SSL0、SSL1)，或高於此堆疊的導電層上面的一個氮化矽的頂層1020。第18A圖顯示沿著第18圖所顯示的線A-A'截取的第18圖的垂直截面。
第20及20A圖顯示在沈積一導電材料2050於凹槽1940中及於此堆疊的導電層之數個上表面上面，包括於此些導電層上面之水平半導體薄膜1535上面之後的製程流程的一階段。例如，導電材料2050可包括鎢(W)，且可藉由化學氣相沈積(Chemical Vapor Deposition,CVD)而沈積。第20圖顯示導電材料2050的俯視圖。第20A圖顯示沿著第20圖所顯示的線A-A'截取的第20圖的垂直剖面。
第21及21A圖顯示在例如藉由化學機械拋光(chemical mechanical planarization,CMP)來移除在此些堆疊的導電條的上表面之上的導電材料2050，同時留下此些列的橢圓形開孔中的此些橢圓形開孔中的絕緣材料290的上表面上面的導電材料2050之後的製程流程的一階段。於此階段下，亦可移除此些導電層上面之水平半導體薄膜1535。第21圖顯示由此些垂直半導體薄膜(1731、1732)所包圍之導電材料2050的俯視圖。第21A圖顯示沿著第21圖所顯示的線A-A'截取的第21圖的垂直剖面。
第22圖顯示在蝕刻朝第一方向(X-方向)延伸的複數個縫隙(2215、2225、2235、2245、2255)橫越過個別列(1110、1120，第11圖)的橢圓形開孔中的橢圓形開孔(1141、1142、1143、1151、1152、1153，第11圖)之後的製程流程的一階段。第22圖顯示從此堆疊 的導電層之上部導電階層得到的一水平截面。此複數個縫隙包括一第一縫隙(2215)、一最終縫隙(2255)、以及數個中間縫隙(2225、2235、2245)，朝一垂直於第一方向的第二方向配置在第一與最終縫隙之間。第一與最終縫隙具有一第一寬度2291，而此些中間縫隙具有一第二寬度2292，第一寬度大於第二寬度。
這個蝕刻階段導致形成複數個堆疊的導電條(2210、2220、2230、2240)，並形成延伸通過此些堆疊中的此些導電條之複數個半圓柱形垂直通道結構(2223、2233)。每一個半圓柱形垂直通道結構具有一分割的橢圓形截面，其具有相對於第一方向(X-方向)呈傾斜的一主軸線(250，第2圖)。
此蝕刻階段可包括蝕刻：一第二複數個縫隙(2225b、2235b、2245b，第22A圖)，朝第一方向與該第一所述複數個縫隙隔開了一第一區域2281；及一第三複數個縫隙(2225c、2235c、2245c，第22A圖)，朝第一方向延伸，並沿著第一方向與該第一所述複數個縫隙隔開了一第二區域2282。
第一與第二區域係朝第一方向橫越過此複數個半圓柱形垂直通道結構而彼此相對被配置，且朝一垂直於第一方向的第二方向位在第一與最終縫隙(2215、2255，第22圖)之間。
此第一所述複數個縫隙係藉由第一區域中的此堆疊的導電層中的此些導電層，而與此第二複數個縫隙隔開。此第一所述複數個縫隙係藉由第二區域中的此堆疊的導電層中的此些導電層，而與此第三複數個縫隙隔開。於此製程之後來階段，多個著陸區域可被形 成於第一與第二區域中的此堆疊的導電層中的此些中間導電層與下導電層上，且數個層間連接器可被形成於此些著陸區域上。
第22A圖顯示橫越過一中間隔離縫隙沿著線A-A'截取的第22圖的垂直剖面。此複數個縫隙中的數個中間縫隙(例如2235)延伸通過此氮化矽的頂層1020、此堆疊的導電層中的上導電層(SSL0、SSL1)與此些中間導電層(WL0-WLn)。
此些中間導電層具有一第一厚度445，而下導電層(GSL)具有一大於第一厚度之第二厚度425。此些中間縫隙(例如2235)延伸進入下導電層(GSL)達一段少於下導電層(GSL)的厚度425的深度435。
此蝕刻階段包括蝕刻此些列中的此些橢圓形開孔中的絕緣材料290的上表面上面之導電材料(2050，第21A圖)，用以形成第一與第二插塞(2051、2052)於此些列中的此些橢圓形開孔中的絕緣材料290的上表面上面。此些第一插塞2051係連接至此些縫隙的一第一側上的此些列中的此些橢圓形開孔中的數個第一垂直半導體薄膜1731。此些第二插塞2052係連接至此些縫隙的一第二側(在此些縫隙之第一側對面)上的此些列中的此些橢圓形開孔之數個第二垂直半導體薄膜1732。
第22B圖顯示橫越過最終縫隙2255沿著線B-B'截取的第22圖的垂直剖面。第一縫隙2215與最終縫隙2255延伸通過此些橢圓形開孔的底部表面上的水平半導體薄膜1733，並停止在參考導體1010上。
第23圖顯示在形成複數個隔離區塊(2315、2325、2335、2345、2355)於此複數個縫隙(2215、2225、2235、2245、2255，第22 圖)中之後的製程流程的一階段。第23圖顯示從此堆疊的導電層之上部導電階層得到的水平截面，顯示數條串列選擇線(SSL0、SSL1、SSL2、SSL3)。此複數個隔離區塊朝第一方向(X-方向)延伸橫越過個別列(1110、1120，第11圖)的橢圓形開孔中的橢圓形開孔(1141、1142、1143、1151、1152、1153，第11圖)。此複數個隔離區塊包括一第一隔離區塊(2315)、一最終隔離區塊(2355)、以及數個中間隔離區塊(2325、2335、2345)，朝一垂直於第一方向的第二方向配置在第一與最終隔離區塊之間。第一與最終隔離區塊具有一第一寬度2291，而此些中間隔離區塊具有一第二寬度2292，第一寬度大於第二寬度。
此複數個隔離區塊中的此些中間隔離區塊中的一特定隔離區塊(例如2335)分開此複數個堆疊的導電條中的一第一堆疊的導電條(例如2220)及一第二堆疊的導電條(例如2230)。此第一堆疊的導電條中的數個第一半圓柱形垂直通道結構(例如2223)係與此特定隔離區塊的一第一側(例如2335a)接觸。此第二堆疊的導電條中的數個第二半圓柱形垂直通道結構(例如2233)係與此特定隔離區塊的一第二側(例如2335b)接觸，第二側沿著第二方向位在特定隔離區塊之第一側對面。
第23A圖顯示橫越過一中間隔離區塊2335沿著線A-A'截取的第23圖的垂直剖面。此複數個隔離區塊中的數個隔離區塊(例如2335)延伸通過氮化矽之頂層1020，此堆疊的導電層中的上導電層(SSL2、SSL1)與中間導電層(WL0-WLn)。
此些中間導電層具有一第一厚度445，而下導電層(GSL)具有一大於第一厚度之第二厚度425。此些中間隔離區塊(例如2335)延 伸進入下導電層(GSL)達一段少於下導電層(GSL)的厚度425的深度435。
第23B圖顯示橫越過最終隔離區塊2355沿著線B-B'截取的第23圖的垂直截面。第一隔離區塊2315與最終隔離區塊2355延伸通過此些橢圓形開孔的底部表面上的水平半導體薄膜1733，並停止在參考導體1010上。
第23C圖顯示橫越過兩個中間隔離區塊(2325、2335)及配置於兩個中間隔離區塊之間的一堆疊的導電條2220而沿著一線A2-A2'截取的第23圖的垂直截面。線A2-A2'係朝第二方向沿著位於此堆疊的導電條2220的反側上的此些半圓柱形垂直通道結構之主軸線。此複數個隔離區塊中的此些隔離區塊(2325、2335)延伸通過氮化矽之頂層1020，此堆疊的導電層中的上導電層(SSL0、SSL1、SSL2)與中間導電層(WL0-WLn)。此些中間隔離區塊延伸進入下導電層(GSL)達一段少於下導電層(GSL)的厚度425的深度435。
串列選擇線SSL1係位於此堆疊的導電條2220的上導電層中。配置在此堆疊的導電條2220的反側的此些半圓柱形垂直通道結構包括數個半導體薄膜(2372、2373)，延伸通過上導電層中之串列選擇線SSL1、中間導電層(WL0、WL1、WL2、WLn、SSL1)以及下導電層(GSL)。
第24圖顯示在蝕刻上導電層(SSL0、SSL1、SSL2、SSL3，第24、24A及24B圖)以形成第一與第二開口(2481、2482)之後的製程流程的一階段。第一與第二開口(2481、2482)可以是位於第一 與第二區域(2281、2282，第22圖)中，俾能使第一與第二開口係彼此相對被配置，朝第一方向(X-方向)橫越過此複數個半圓柱形垂直通道結構及朝第二方向位在第一與最終隔離區塊(2315，2355)之間。第一開口2481可定義位於此些堆疊的導電條中的上階層的導電條(SSL0/1/2/3)的數個導電條的右側。第二開口2482可定義位於此些堆疊的導電條中的上階層的導電條(SSL0/1/2/3)的數個導電條的左側。第一與第二開口沿著第一方向具有在一第一側2401與一第二側2402之間的一第一寬度2410。
此些中間隔離區塊(例如2345)具有朝第一方向橫越過此複數個半圓柱形垂直通道結構之數個第一端與數個在第一端對面之第二端(2345a、2345b)，且第一與第二開口重疊此些中間隔離區塊之第一端與第二端。此蝕刻步驟包括移除此第一與第二開口中的此些中間隔離區塊的第一與第二端，俾能於此製程之後來階段，當第一與第二開口係以絕緣材料填滿時，使位於此堆疊的導電層中的上導電層的數個導電條(作為串列選擇線)可藉由此些中間隔離區塊與第一與第二開口中的絕緣材料而彼此完全地隔離。
第24A圖係為橫越過第一開口2481中之一中間隔離區塊的一端從一線C-C'得到之第24圖的垂直截面。第24A圖顯示蝕刻步驟中止於在此些中間導電層中的一頂部導電層(WLn，第24A圖)之上的一絕緣層(2416，第24A圖)。
第24B圖係為朝第二方向橫越過中間隔離區塊(2325、2335)及朝第一方向位在此複數個半圓柱形垂直通道結構與第一開口 2481之間，從一線D-D'得到之第24圖的垂直截面。第24B圖顯示中間隔離區塊(2325、2335)，延伸通過上部導電條(SSL0、SSL1、SSL2)、中間導電條(WL0、WL1、WL2、WLn)並中止於下部導電條(GSL)。
第25圖顯示在蝕刻此些中間導電層以形成多個著陸區域(2511-2515、2521-2525)於第一與第二開口(2481、2482，第25圖)中的此堆疊的導電層中的個別的中間導電層(WL0-WLn，第26圖)與下導電層(GSL，第26圖)上之後的製程流程的一階段。第一與第二開口係彼此相對配置，朝第一方向橫越過複數個半圓柱形垂直通道結構及朝第二方向位在第一與最終隔離區塊之間。第一開口2481係鄰近位於此些堆疊的導電條中的上階層的導電條(SSL0/1/2/3)的數個導電條的右側。第二開口2482係鄰近位於此些堆疊的導電條中的上階層的導電條(SSL0/1/2/3)的數個導電條的左側。
第26圖係橫越過第一開口2481中的此些著陸區域(2511-2515)朝第二方向而沿著線E-E'截取的第25圖的垂直截面。如第26圖所示，多個著陸區域(2512-2515)係形成於個別的中間導電層(WL0-WLn)上，而一著陸區域2511係形成於第一開口(2481，第25圖)中的下導電層(GSL)上。同樣地，多個著陸區域(2522-2525)係形成於個別的中間導電層(WL0-WLn)上，而一著陸區域2521係形成於第二開口(2482，第25圖)中的下導電層(GSL)上。
為了形成包括此些著陸區域之樓梯式結構，可以採取多個蝕刻步驟，如第26圖中的箭頭數所示。例如，一第一蝕刻步驟可停止於關於第一開口中之所有著陸區域(2511-2515)的一區域上面的一 頂部導電層(Wln)上。一第二蝕刻步驟可停止於關於除了上部的著陸區域以外的第一開口中的多個著陸區域(2511-2514)的一區域上的頂部導電層(Wln)下面一層之一導電層上，而一第三蝕刻步驟可停止於關於除了上部的兩個著陸區域以外的第一開口中的多個著陸區域(2511-2513)的一區域上的頂部導電層(Wln)下面兩層之一導電層上。可以應用更多蝕刻步驟，直到此著陸區域係形成於下導電層(GSL)上為止。
第27圖係為朝第一方向橫越過第一開口而沿著線F-F'截取的第25圖的垂直截面。第27圖顯示第一開口沿著第一方向具有一第一寬度2410，而此些著陸區域沿著第一方向具有比第一寬度2410窄的一第二寬度(2720)。此些著陸區域被配置在第一開口之內，第一開口沿著第一方向具有一第一側上之一第一邊際(margin)2721，以及在第一側對面的一第二側上的一第二邊際2722。
第28圖係為第25圖中之鄰近此些著陸區域的此些著陸區域與此些串列選擇線的透視圖。此些著陸區域(例如2511-2515)與鄰近此些著陸區域的此些串列選擇線係被配置於一區域2590中，如第25圖所示。第28圖顯示此堆疊的導電層中的上導電層中的每一條串列選擇線(SSL0、SSL1、SSL2、SSLn)係與上導電層中的其他串列選擇線分開。此堆疊的導電層中的每一個中間導電層(WL0、WL1、WL2、WLn)可包括數個導電條，用於作為個別的串列選擇線下面的字元線。下導電層(GSL)可作為每一條串列選擇線下面的一條接地選擇線。
第29圖顯示在分別形成數個層間連接器(2911-2915、2921-2925)於此些橢圓形開孔中的絕緣材料(290，第33B圖)的上表面上面的此些著陸區域(2511-2515，2521-2525，第25圖)、連接至參考導體(1010，第26圖)的第一與第二垂直源極接觸板(791、792)、連接至個別的串列選擇線(SSL0、SSL1、SSL2、SSL3)之多個串列選擇線連接器(2930、2931、2932、2933)，以及連接至第一與第二插塞(2051、2052，第33B圖)的第一與第二接觸部(3371、3372)之後的製程流程的一階段。
位於此些堆疊的導電條(SSL0、SSL1、SSL2、SSL3)中的上階層的導電條的此些導電條具有：一陣列區域(2990)，此些半圓柱形垂直通道結構延伸通過此陣列區域(2990)；及第一與第二串列選擇線連接器區域(2991、2992)，朝第一方向橫越過此陣列區域而在彼此對面。此些串列選擇線連接器(2930、2931、2932、2933)係連接至第一與第二串列選擇線連接器區域(2991、2992)中之個別的串列選擇線(SSL0、SSL1、SSL2、SSL3)。
形成數個層間連接器(2911-2915)於此些著陸區域上係參考第30與31圖作更進一步的說明。形成連接至參考導體的第一與第二垂直源極接觸板(791、792)係參考第30與31圖作更進一步的說明。形成連接至個別的串列選擇線之多個串列選擇線連接器(2930-2933)係參考第32A與32B圖作更進一步的說明。形成連接至第一與第二插塞的第一與第二接觸部(3371、3372)係參考第33A與33B圖作更進一步的說明。
第30與31圖顯示在形成數個層間連接器(2911-2915，第31圖)於此些著陸區域(2511-2515)上之後的製程流程的一階段，此些層間連接器從在此堆疊的導電層之上的一連接器表面(3025)延伸至此些著陸區域。第30與31圖顯示沿著如第29圖所示的一線E-E'截取的垂直截面。
此階段可包括：沈積在包括此些著陸區域的此堆疊的導電層上面的一層之絕緣材料(3010，第30圖)於個別的中間導電層(WL0-WLn)上及於下導電層(CGSL)上；蝕刻數個接觸孔(3011-3015，第30圖)通過絕緣材料3010；中止於此些著陸區域上；以及形成數個層間連接器(2911-2915，第31圖)於此些著陸區域上的此些接觸孔中。
於此階段下，位於此些堆疊的導電條中的上階層(SSL0/1/2/3)的導電條的此些導電條，係藉由此些隔離區塊(2315-2355)及第一與第二開口(2481、2482)中的絕緣材料而彼此分開。絕緣材料(3010，第31圖)延伸通過上階層的導電條(例如SSL3)至在此些中間導電層中的一頂部導電層(WLn)之上的一絕緣層(2416)。
第30與31圖亦顯示形成連接至參考導體1010之一第一垂直源極接觸板(791，第31圖)及一第二垂直源極接觸板(792，第31圖)。此階段可包括：分別地蝕刻第一與最終隔離區塊(2315、2355，第25圖)以形成第一與第二源極接觸孔(3091、3092，第30圖)；中止於參考導體(1010，第30圖)；以及形成一第一垂直源極接觸板(791，第31圖)及一第二垂直源極接觸板(792，第31圖)於連接至參考導體1010 的第一與第二源極接觸孔中，第一與第二垂直源極接觸板朝第一方向(X-方向)延伸。
第32A與32B圖顯示形成連接至個別的串列選擇線(SSL1)之多個串列選擇線連接器(2931，第32B圖)。第32A與32B圖係為沿著如第29圖所示的一線D-D'截取的垂直截面。如第29圖所示，位於此些堆疊的導電條(SSL0、SSL1、SSL2、SSL3)中的上階層的導電條的此些導電條具有：一陣列區域(2990)，此些半圓柱形垂直通道結構延伸通過此陣列區域(2990)；及第一與第二串列選擇線連接器區域(2991、2992)，朝第一方向橫越過此陣列區域而在彼此對面。
此階段可包括：蝕刻數個接觸孔(3231，第32A圖)通過此層的絕緣材料3010；中止於此些堆疊的導電條中的上導電層中的此些串列選擇線(例如SSL1，第32A圖)上；以及形成多個串列選擇線連接器(2931，第32B圖)於此些串列選擇線上的此些接觸孔中。
第33A與33B圖顯示在分別地形成連接至第一與第二插塞(2051、2052)的第一與第二接觸部(3371、3372，第33B圖)於此些橢圓形開孔中的絕緣材料290的上表面的上面之後的製程流程的一階段。第33A與33B圖係為橫越過一隔離區塊2345和與隔離區塊接觸的此些半圓柱形垂直通道結構而沿著如第29圖所示的一線A-A'截取的垂直截面。此階段可包括：蝕刻數個接觸孔(3361、3362)通過此層的絕緣材料3010；中止於連接至此些半圓柱形垂直通道結構的第一與第二插塞(2051、2052)上：以及分別地形成第一與第二接觸部(3371、3372，第33B圖)於第一與第二插塞上的此些接觸孔中。
第34圖顯示在分別地形成以下連通柱於此些橢圓形開孔中的絕緣材料(290，第33B圖)的上表面上面之後的製程流程的一階段，這些連通柱包含：連通柱(3411-3415，3421-3425)，連接至著陸區域(2511-2515，2521-2525，第25圖)上之層間連接器(2911-2915、2921-2925，第29圖)；連通柱(811、812、821、822)，連接至第一與第二垂直源極接觸板(791、792，第29圖)，連接至參考導體(1010，第26圖)；連通柱(3430、3431、3432、3433)，連接至串列選擇線連接器(2930、2931、2932、2933，第29圖)，連接至個別的串列選擇線(SSL0、SSL1、SSL2、SSL3)；以及第一與第二連通柱(3571、3572)，連接至第一與第二接觸部(3371、3372，第29圖)，連接至第一與第二插塞(2051、2052，第33B圖)的。
第35A與35B圖顯示分別地形成連接至第一與第二接觸部(3371、3372)的第一與第二連通柱(3571、3572，第35B圖)。第35A與35B圖係為橫越過一隔離區塊2345和與隔離區塊接觸的此些半圓柱形垂直通道結構而沿著如第34圖所示的一線A-A'截取的垂直截面。
此階段可包括：沈積一第二層之絕緣材料3510在第一層之絕緣材料(3010)與第一與第二接觸部(3371、3372)上面：蝕刻數個通道孔(3561、3562，第35A圖)通過第二層之絕緣材料3510；中止於第一與第二接觸部(3371、3372)上；以及沈積一導電材料(例如鎢)在通道孔(3561、3562，第35A圖)中，用以分別形成第一與第二連通柱(3571、3572)在第一與第二接觸部(3371、3372)上。
第36圖顯示在形成連接至延伸通過此些堆疊的導電條的此些半圓柱形垂直通道結構的一第一組位元線及一第二組位元線之後的製程流程的一階段。複數個堆疊的導電條包括數個奇數堆疊(3600、3620)，沿著第二方向與數個偶數堆疊(3610、3630)穿插。此複數個堆疊的導電條(3600、3610、3620、3630)中的每個堆疊具有一第一側(3601、3611、3621、3631)以及朝第二方向在第一側對面的一第二側(3602、3612、3622、3632)。一第一奇數堆疊的導電條3620係被配置在一偶數堆疊的導電條3610的一第一側3611上，而一第二奇數堆疊的導電條3600係被配置在朝第二方向在第一側3611對面的偶數堆疊的一第二側3612上。此些堆疊的導電條(3600、3610、3620、3630)中的數個上部導電條作為串列選擇線(SSL0、SSL1、SSL2、SSL3)。
形成一第一組位元線(3641-3643)，此第一組中的此些位元線係連接至鄰近偶數堆疊3610的第一側3611的第一奇數堆疊3620的一第二側3622上的此些半圓柱形垂直通道結構，並連接至偶數堆疊3610的第二側3612上的此些半圓柱形垂直通道結構。
形成一第二組位元線(3651-3653)，此第二組中的此些位元線係連接至鄰近偶數堆疊3610的第二側3612的第二奇數堆疊3600的一第一側3601上的此些半圓柱形垂直通道結構，並連接至偶數堆疊3610的第一側3611上的此些半圓柱形垂直通道結構。
第一組位元線(3641-3643)中的此些位元線沿著第一方向與第二組位元線(3651-3653)中的此些位元線穿插。
數個串列選擇線路線(3660、3661、3662、3663)係連接至各個連通柱(3430、3431、3432、3433，第34圖)，其係連接至個別的串列選擇線連接器(2930、2931、2932、2933，第29圖)，其係連接至個別的串列選擇線(SSL0、SSL1、SSL2、SSL3)。此些串列選擇線路線可將個別的串列選擇線(SSL0、SSL1、SSL2、SSL3)連接至覆蓋於此複數個堆疊的導電條上的一圖案化導體層(例如一金屬層)中的數個連接器。
數個第一源極接觸路線(3671、3672)係連接至配置在第一垂直源極接觸板791的上表面上的數個第一連通柱(811、812，第34圖)。數個第二源極接觸路線(3673、3674)係連接至配置在第二垂直源極接觸板792的上表面上的數個第二連通柱(821、822，第34圖)。第一與第二源極接觸路線可將第一與第二垂直源極接觸板(791、792)與參考導體(1010，第7及8圖)連接至覆蓋於此複數個堆疊的導電條上的一圖案化導體層(例如一金屬層)中的數個連接器。
數個層間連接器路線(3681、3682、3683、3684、3685)係連接至各個連通柱(3411-3415，第34圖)，其係連接至個別的數個層間連接器(2911-2915，第29圖)。此些層間連接器路線可將此些層間連接器連接至覆蓋於此複數個堆疊的導電條上的一圖案化導體層(例如一金屬層)中的數個連接器。
此些串列選擇線路線、第一與第二源極接觸路線及此些層間連接器路線可連接至相同覆蓋的圖案化導體層，或個別覆蓋的圖案化導體層中的數個連接器。
第37圖顯示分別連接至第一與第二連通柱(3571、3572)的第一與第二位元線(3642、3652)。第37圖係為橫越過一隔離區塊2345和與隔離區塊接觸的此些半圓柱形垂直通道結構而沿著一線A-A'截取的第36圖的垂直截面。
第38圖顯示一3D NAND陣列之一電路概要，3D NAND陣列具有一第一NAND串與一第二NAND串，位於一共同的底部參考導體上，共同的底部參考導體具有一替代字元線配置。關於第1圖所顯示的電路概要的說明一般適用於第38圖。
第38圖與第1圖之差異係為連接至第一NAND串之記憶晶胞之數條字元線，係與連接至第二NAND串之記憶晶胞之數條字元線分開。在此些堆疊的記憶晶胞中的此些中間階層中，第一NAND串中的此些字元線包括字元線WL0_odd、WL1_odd至WL(n-1)_odd及WL(n)_odd，其中索引0到n表示此堆疊的字元線中之相對物理階層。第二NAND串中的此些字元線包括字元線WL0_even、WL1_even至WL(n-1)_even及WL(n)_even。第一與第二NAND串中的此些字元線作為供第一與第二NAND串中的此些記憶晶胞用的三閘極或類似finFET的雙閘極。
第39與40圖顯示在蝕刻一第二複數個縫隙(3924、3934、3944、3954)之後的製程流程的一階段，此第二複數個縫隙(3924、3934、3944、3954)朝第二方向延伸通過此堆疊的導電層中的上導電層(SSL_even，第40圖)與此些中間導電層(WL0_even、WL1_even、WL2_even、WL2_even、WLn_even，第40圖)。此第二 複數個縫隙中的數個縫隙垂直地延伸通過此堆疊的導電層中的上導電層與此些中間導電層。
此複數個堆疊的導電條包括沿著第二方向與奇數堆疊的導電條(3600、3620)穿插的偶數堆疊的導電條(3610、3630)。如參考第22圖所說明的，朝第一方向(X-方向)延伸的一第一複數個縫隙沿著第二方向包括一第一縫隙2215、一最終縫隙2255，以及在第一與最終縫隙之間的數個中間縫隙(2225、2235、2245)。
此第二複數個縫隙包括數個左縫隙(3934、3954)來定義此些偶數堆疊的導電條的左側，以及數個右縫隙(3924、3944)來定義此些奇數堆疊的導電條的右側，藉以形成藉由此些右縫隙而與此些奇數堆疊的導電條隔開的此些中間導電層中的數條偶數字元線WL_even，以及形成藉由此些左縫隙而與此些偶數堆疊的導電條隔開的此些中間導電層中的數條奇數字元線WL_odd。
此第一複數個縫隙中的此些中間縫隙係經由此第二複數個縫隙中的左右縫隙串聯連接，從此第一複數個縫隙中的第一縫隙2215到最終縫隙2255。
第40圖顯示第39圖的透視圖，包括朝第一方向的此第一複數個縫隙中的數個縫隙(2225、2235、2245)，以及朝第二方向的此第二複數個縫隙中的數個右縫隙(3924、3944，第39圖)。於製程流程的此階段，此些中間導電層係被分為數條偶數字元線(WL0_even、WL1_even、WL2_even、WLn_even)及數條奇數字元線(未顯示)。上導電層係被分為一偶數串列選擇線(SSL_even)及一奇數串列選擇線 (未顯示)。於製程流程的此階段，偶數串列選擇線(SSL_even)尚未被分為如以一連接4051所表示的分開的串列選擇線(SSL_1、SSL3，第43圖)，且奇數串列選擇線尚未被分為如以一連接4052所表示的分開的串列選擇線(SSL_0、SSL2，第43圖)。
第41圖顯示在形成朝第一方向延伸的一第一複數個隔離區塊及朝第二方向延伸的一第二複數個隔離區塊之後的製程流程的一階段。第41圖係從此堆疊的導電層中的其中一個中間導電層得到。
一第一複數個隔離區塊(2315、2325、2335、2345、2355)係形成於此第一複數個縫隙(2215、2225、2235、2245、2255，第39圖)中，藉以分開此複數個堆疊的導電條中的鄰近堆疊，包括一第一隔離區塊(2315)、一最終隔離區塊(2355)以及朝第二方向在第一與最終隔離區塊之間的數個中間隔離區塊(2325、2335、2345)。
一第二複數個隔離區塊(4124、4134、4144、4154)係形成於此第二複數個縫隙(3924、3934、3944、3954，第39圖)中。此第二複數個隔離區塊中的數個隔離區塊延伸通過此堆疊的導電層中的上導電層與此些中間導電層，此堆疊的導電層包括位於偶數堆疊的導電條(3610、3630)的左側上的數個左隔離區塊(4134、4154)及位於奇數堆疊的導電條(3600、3620)的右側上的數個右隔離區塊(4124、4144)。
此第一複數個隔離區塊中的此些中間隔離區塊係經由此第二複數個隔離區塊中的左右隔離區塊串聯連接，從此第一複數個隔離區塊中的第一隔離區塊2315到最終隔離區塊2355，藉以隔開此些中間導電層中的數條偶數字元線WL_even與此些中間導電層中的此些 奇數字元線WL_odd。此些偶數字元線WL_even係連接至位於個別的導電層的偶數堆疊的導電條(3610、3630)中的數個導電條，而此些奇數字元線WL_odd係連接至位於個別的導電層之奇數堆疊的導電條(3600、3620)中的數個導電條。
第42與43圖顯示在蝕刻上導電層以形成第一與第二開口(4281、4282)之後的製程流程的一階段。第一與第二開口係在彼此對面，朝第一方向橫越過此複數個半圓柱形垂直通道結構並朝第二方向位在第一與最終隔離區塊(2315、2355)之間。此第二複數個隔離區塊中的右隔離區塊(4124、4144)係朝第一方向被配置於此複數個半圓柱形垂直通道結構與第一開口4281之間。此第二複數個隔離區塊中的此些左隔離區塊係朝第一方向被配置於此複數個半圓柱形垂直通道結構與第二開口4282之間。
第一開口4281可定義偶數堆疊的導電條中的上階層(SSL1、SSL3)處的數個導電條的右側。第二開口4282可定義奇數堆疊的導電條中的上階層(SSL0、SSL2)處的數個導電條的左側。
此蝕刻步驟可包括蝕刻在第一開口4281與此第一複數個隔離區塊中的中間隔離區塊(2325、2335、2345)的右端之間的數個區域(4225a、4235a、4245a)中的上導電層，用以分開位於偶數堆疊的導電條中之上階層(SSL1、SSL3)的此些導電條，及蝕刻在第二開口4282與此第一複數個隔離區塊中之中間隔離區塊(2325、2335、2345)的左端之間的數個區域(4225b、4235b、4245b)中的上導電層，用以分開位於奇數堆疊的導電條中之上階層(SSL0、SSL2)的此些導電條。
此蝕刻步驟中止於在此些中間導電層中的一頂部導電層(Wln_even，第43圖)之上的一絕緣層(4316，第43圖)。
第43圖顯示第42圖的透視圖，包括上導電層中的分開的串列選擇線。於製程流程的此階段，偶數串列選擇線(SSL_even)係被蝕刻成為分開的偶數串列選擇線(SSL_1、SSL3)，而奇數串列選擇線係被蝕刻成為分開的奇數串列選擇線(SSL_0、SSL2)。
第44圖顯示在蝕刻此些中間導電層以形成第一開口4281中的一第一複數個著陸區域(2511-2515)及第二開口4282中的一第二複數個著陸區域(2521-2525)於個別的中間導電層(WL0-WLn，第26圖)上及於下導電層(GSL，第26圖)上之後的製程流程的一階段。
此第一複數個著陸區域中的此些著陸區域係連接至個別的中間導電層中的此些偶數字元線，而此第二複數個著陸區域中的此些著陸區域係連接至個別的中間導電層中的此些奇數字元線。此些偶數字元線係藉由個別的中間導電層中的第一複數個隔離區塊(2325、2335、2345，第41圖)及第二複數個隔離區塊(4124、4134、4144、4154，第41圖)而與此些奇數字元線隔開，如參考第41圖所說明的。
第45圖顯示在形成連接至延伸通過此些中間導電條的此些半圓柱形垂直通道結構之數個連通柱之後的製程流程的一階段，此些中間導電條包括數條偶數字元線WL_even及與此些偶數字元線分開之數條奇數字元線WL_odd。第34圖中的相同元件係用第45圖中之相同的參考數字表示。參考第34圖之說明通常適合於第45圖。
第45圖與第34圖的差異係為連接至一第一連通柱4671的一第一半圓柱形垂直通道結構，以及連接至一第二連通柱4672的一第二半圓柱形垂直通道結構(沿著主軸線橫越過一隔離區塊2345被配置在第一半圓柱形垂直通道結構對面)延伸通過個別的及分開的偶數及數條奇數字元線，如參考第46圖作更進一步說明的。
第46圖顯示個別的半圓柱形垂直通道結構中第一與第二垂直數個半導體薄膜(1731、1732)，其延伸通過個別的及分開的偶數及數條奇數字元線。第46圖係為橫越過一隔離區塊2345及與此隔離區塊接觸的此些半圓柱形垂直通道結構而沿著如第45圖所示的一線A-A'截取的垂直截面。
一第一連通柱4671係經由第一插塞2051與第一接觸部3371而連接至此些第一垂直半導體薄膜1731。一第二連通柱4672係經由第二插塞2052及一第二接觸部3372而連接至此些第二垂直半導體薄膜1732。包括此些第一垂直半導體薄膜1731的數個第一半圓柱形垂直通道結構延伸通過此些奇數字元線(WL0_odd、WL1_odd、WL2_odd、WLn_odd)。包括此些第二垂直半導體薄膜1732的數個第二半圓柱形垂直通道結構延伸通過此些偶數字元線(WL0_even、WL1_even、WL2_even、WLn_even)。此些偶數字元線係藉由個別的中間導電層中的第一複數個隔離區塊(2325、2335、2345，第41圖)及第二複數個隔離區塊(4124、4134、4144、4154，第41圖)而與此些奇數字元線隔開，如參考第41圖所說明的。
第47圖係為顯示包括一底部參考導體上的數個半圓柱形垂直通道結構之一記憶體裝置之一製造方法的流程圖。於步驟4710，此方法包括形成由數個絕緣層分開的一堆疊的導電層，包括一上導電層、一下導電層及在上導電層與下導電層之間的數個中間導電層。此堆疊的導電層係配置於一參考導體上。此步驟係更進一步參考第10A圖作說明。
於步驟4720，此方法包括蝕刻此堆疊的導電層中的一陣列的數列的橢圓形開孔，此些列的橢圓形開孔沿著一第一方向配置，此些列中的每一個橢圓形開孔具有一相對於第一方向呈傾斜的主軸線。此蝕刻步驟中止於參考導體上。此步驟係更進一步參考第11與11A圖作說明。
於步驟4730，此方法包括沈積數個資料儲存結構及數個第一半導體薄膜於此些橢圓形開孔的數個側壁及數個底部表面上，並從此些橢圓形開孔的此些底部表面移除此些第一半導體薄膜與此些資料儲存結構。此步驟係更進一步參考第12、12A、13、13A、14及14A圖作說明。
於步驟4740，此方法包括沈積數個第二半導體薄膜於此些橢圓形開孔的數個側壁及數個底部表面上。可採用具有一個半導體型式之摻質來佈植此些橢圓形開孔中的參考導體上的此些第二半導體薄膜。此步驟係更進一步參考第15、15A、16及16A圖作說明。
於步驟4750，此方法包括退火此些第一半導體薄膜及此些第二半導體薄膜成為數個垂直半導體薄膜，位於此些橢圓形開孔的此些側壁上。此步驟係更進一步參考第17與17A圖作說明。
於步驟4760，此方法包括形成數個插塞，連接至位於此些橢圓形開孔的此些側壁上的此些垂直半導體薄膜。此步驟係更進一步參考第18、18A、19、19A、20、20A、21、21A、22及22A圖作說明。
於步驟4770，此方法包括蝕刻複數個縫隙，其朝第一方向延伸橫越過個別列的橢圓形開孔中的此些橢圓形開孔。此步驟係更進一步參考第22、22A及22B圖作說明。
於步驟4780，此方法包括形成複數個隔離區塊於此複數個縫隙，及上導電層中的分開的串列選擇線中。此步驟係更進一步參考第23、23A、23B、23C、24及24A圖作說明。
於步驟4790，此方法包括形成數個層間連接器於多個著陸區域、連接至參考導體之數個垂直源極接觸板、以及連接至個別的串列選擇線之多個串列選擇線連接器。此步驟係更進一步參考第25-32圖作說明。
於步驟4795，此方法包括形成連接至此些垂直半導體薄膜的數條位元線。此步驟係更進一步參考第33A、33B、34、35A、35B、36及37圖作說明。
此方法可包括形成參考第39-46圖所說明的一替代字元線配置。
雖然參考上文詳述的較佳實施例及例子揭露了本發明，但吾人應理解到這些例子係意圖呈現一種說明而非限制的意義。預期到熟習本項技藝者將輕易想到多種修改及組合，其修改及組合將落在本發明之精神及以下申請專利範圍之範疇之內。

Claims (16)

  1. 一種記憶體裝置，包括：一參考導體；一第一堆疊的複數個導電條，其中該些導電條被複數個絕緣條分開，該第一堆疊中的該些導電條朝一第一方向延伸且被配置於該參考導體上；複數個半圓柱形垂直通道結構，分別延伸通過該第一堆疊中的該些導電條中的複數開孔，並且包括複數半導體薄膜且具有複數個外表面，該些半導體薄膜與該參考導體電性連接，各該半圓柱形垂直通道結構具有一分割的橢圓形截面，該分割的橢圓形截面具有一相對於該第一方向呈傾斜的主軸線；及複數資料儲存結構，位在該些半導體薄膜的該些外表面與該些導電條中的該些開孔的複數側壁之間。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中該主軸線相對於該第一方向傾斜一角度，該角度在30度與80度之間。
  3. 如申請專利範圍第1項所述的記憶體裝置，包括：複數個堆疊的導電條，包括該第一堆疊的導電條，包括一上階層的導電條、一下階層的導電條及複數個在該上階層的導電條與該下階層的導電條之間的中間階層的導電條，在該些堆疊中的該些導電條朝該第一方向延伸，該些堆疊的導電條被配置於該參考導體上。
  4. 如申請專利範圍第1項所述的記憶體裝置，包括：複數個堆疊的導電條包括該第一堆疊的導電條，一第一奇數堆疊，配置於該複數個堆疊中的一偶數堆疊的一第一側上，且一第二奇數堆疊被配置於在該第一側的對面的該偶數堆疊的一第二側上；一第一組位元線，連接至鄰近該偶數堆疊的該第一側的該第一奇數堆疊的一第二側上的該些半圓柱形垂直通道結構，並連接至該偶數堆疊的該第二側上的該些半圓柱形垂直通道結構；及一第二組位元線，連接至鄰近該偶數堆疊的該第二側的該第二奇數堆疊的一第一側上的該些半圓柱形垂直通道結構，並連接至該偶數堆疊的該第一側上的該些半圓柱形垂直通道結構，其中該第一組位元線中的數條位元線係沿著該第一方向與該第二組位元線中的數條位元線穿插。
  5. 如申請專利範圍第1項所述的記憶體裝置，包括：一第二堆疊的導電條，該第二堆疊中的該些導電條朝該第一方向延伸；及一隔離區塊，分開該第一堆疊的導電條與該第二堆疊的導電條，該第一堆疊的導電條中的複數個第一半圓柱形垂直通道結構接觸該隔離區塊的一第一側，該第二堆疊的導電條中的複數個第二半圓柱形垂直通道結構接觸在該隔離區塊的該第一側的對面的該隔離區塊的一第二側，其中該些第一半圓柱形垂直通道結構係沿著該主軸線，橫越過該隔離區塊被配置在該些第二半圓柱形垂直通道結構對面。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中沿著該主軸線配置的該些第一與第二半圓柱形垂直通道結構具有一沿著該主軸線的長度及一垂直於該長度的寬度，該長度為該寬度的3至5倍。
  7. 如申請專利範圍第5項所述的記憶體裝置，包括：複數第一插塞，連接至該隔離區塊的該第一側上的該些第一半圓柱形垂直通道結構中的複數第一垂直半導體薄膜，以及複數第二插塞，連接至在該隔離區塊的該第一側的對面的該隔離區塊的該第二側上的該些第二半圓柱形垂直通道結構中的複數第二垂直半導體薄膜；第一與第二接觸部，分別地連接至該第一與第二插塞；第一與第二連通柱，分別連接至該第一與第二接觸部；及第一與第二位元線，分別地連接至該第一與第二連通柱。
  8. 如申請專利範圍第5項所述的記憶體裝置，包括：一水平半導體薄膜，配置於該參考導體上，該參考導體連接至該些第一與第二半圓柱形垂直通道結構中的該些半導體薄膜。
  9. 如申請專利範圍第8項所述的記憶體裝置，其中：該些第一與第二半圓柱形垂直通道結構中的該些半導體薄膜具有一橢圓形底部表面，該橢圓形底部表面具有一沿著該主軸線的第一長度；以及該水平半導體薄膜具有一橢圓形截面，該橢圓形截面具有一沿著該主軸線的第二長度，該第一長度大於該第二長度。
  10. 如申請專利範圍第3項所述的記憶體裝置，包括：複數個隔離區塊，朝該第一方向延伸，分開該複數個堆疊的導電條中的複數個鄰近的堆疊，並且包括一第一隔離區塊、一最終隔離區塊及複數個朝一垂直於該第一方向的第二方向設置在該第一與最終隔離區塊之間的複數中間隔離區塊；及由複數個絕緣層分開的一堆疊的導電層，包括一上導電層、一下導電層及複數個在該上導電層與該下導電層之間的中間導電層，其中該堆疊的導電層中的複數個導電層包括複數個導電條，位於該複數個堆疊的導電條中的個別上階層、下階層及中間階層上。
  11. 如申請專利範圍第10項所述的記憶體裝置，其中：該第一與該最終隔離區塊具有一第一寬度，而該些中間隔離區塊具有一第二寬度，該第一寬度大於該第二寬度；該第一隔離區塊與該最終隔離區塊延伸通過一配置於該參考導體上的該水平半導體薄膜，並停止於該參考導體上；及該些中間隔離區塊延伸進入該下導電層達一深度，該深度少於該下導電層的一厚度。
  12. 如申請專利範圍第10項所述的記憶體裝置，其中該複數個堆疊的導電條包括複數偶數堆疊的導電條，沿著該第二方向與複數奇數堆疊的導電條穿插，所述的記憶體裝置更包括：一第二複數個隔離區塊，朝該第二方向延伸，該第二複數個隔離區塊中的複數個隔離區塊延伸通過該堆疊的導電層中的該些中間導電層，包括複數個左隔離區塊，位於該些偶數堆疊的導電條的左側；及複數個右隔離區塊，位於該些奇數堆疊的導電條的右側；及複數條偶數字元線，位於該些中間導電層中，並藉由該些右隔離區塊而與該些奇數堆疊的導電條分開；及數條奇數字元線，位於該些中間導電層中，並藉由該些左隔離區塊而與該些偶數堆疊的導電條分開，其中該些中間隔離區塊，係經由該第二複數個隔離區塊中的該左右隔離區塊，從該第一所述複數個隔離區塊中的該第一隔離區塊到該最終隔離區塊地串聯連接。
  13. 如申請專利範圍第10項所述的記憶體裝置，包括：多個著陸區域，位於一第一與一第二開口中的該堆疊的導電層中的各別的中間導電層與該下導電層上，該第一與該第二開口配置在彼此對面，朝該第一方向橫越過該些半圓柱形垂直通道結構，以及朝該第二方向位在該第一與該最終隔離區塊之間，該第一開口鄰近該些堆疊的導電條中的該上階層的導電條處的複數個導電條的右側，該第二開口鄰近該些堆疊的導電條中的該上階層的導電條處的複數個導電條的左側；及複數個層間連接器，位於該些著陸區域上，該些層間連接器從一在該堆疊的導電層之上的連接器表面延伸至該些著陸區域。
  14. 如申請專利範圍第13項所述的記憶體裝置，其中該堆疊的導電層中的各該中間導電層包括複數個導電條，位於該些堆疊的導電條中的該些中間階層的導電條處，位在該些堆疊的導電條中的該上階層的導電條處的個別導電條的下面。
  15. 如申請專利範圍第13項所述的記憶體裝置，其中該些堆疊的導電條中的該上階層的導電條處的該些導電條係藉由該些隔離區塊及該第一與該第二開口中的絕緣材料而彼此分開，該絕緣材料延伸通過該上階層的導電條到達一絕緣層，該絕緣層位在該些中間導電層中的一頂部導電層之上。
  16. 如申請專利範圍第13項所述的記憶體裝置，其中該些堆疊的導電條中的該上階層的導電條處的該些導電條具有一陣列區域，該些半圓柱形垂直通道結構延伸通過該陣列區域，及在彼此對面的第一與第二串列選擇線連接器區域朝該第一方向橫越過該陣列區域，包括：多個串列選擇線連接器，連接至該第一與第二串列選擇線連接器區域中的個別的串列選擇線。
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