KR101117398B1 - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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료따 가쯔마따
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마사루 기또
요시아끼 후꾸즈미
요스께 고모리
메구미 이시두끼
도모꼬 후지와라
준야 마쯔나미
료우헤이 기리사와
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Abstract

불휘발성 반도체 기억 장치는 반도체 기판; 반도체 기판 상에 제공되고, 전극막들 및 절연막들이 교대로 적층되는 적층체; 제1 반도체 필러 및 제2 반도체 필러; 및 제1 전하 축적층 및 제2 전하 축적층을 포함한다. 제1 반도체 필러 및 제2 반도체 필러는 적층체의 적층 방향으로 적층 방향을 관통하는 관통 홀의 내측에 제공된다. 관통 홀은 적층 방향에 수직한 방향으로의 절단 시 편평원의 단면을 갖는다. 제1 반도체 필러 및 제2 반도체 필러는 제1 편평원의 장축 방향으로 서로 대향한다. 제1 반도체 필러 및 제2 반도체 필러는 적층 방향으로 연장된다. 상기 제1 전하 축적층 및 제2 전하 축적층은 전극막과, 제1 반도체 필러 및 제2 반도체 필러 사이에 각각 제공된다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METH0D FOR MANUFACTURING SAME}
관련 출원의 상호 참조
본 출원은 2009년 2월 17일자로 출원된 일본 특허 출원 제2009-033759호에 기초하고, 그로부터 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.
본 발명은 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래, 플래시 메모리 등의 불휘발성 반도체 기억 장치들은 실리콘 기판의 표면에 소자들을 2차원으로 집적함으로써 제조되어 왔다. 이러한 플래시 메모리들의 기억 용량을 증가시키기 위해, 각각의 소자의 치수를 감소시켜 미세화(downscaling)할 필요가 있다. 그러나, 최근 이러한 미세화는 비용과 기술적인 면에서 어려워지고 있다.
이러한 문제를 해결하기 위해, 소자들을 3차원으로 집적하는 많은 방법이 제안된다. 특히, 생산성이 높은 일괄 패턴형 3차원 적층 메모리가 유망시되고 있다(예를 들어, 일본 공개 특허 공보 제2007-266143호 참조). 이러한 기술에서, 실리콘 기판 상에 전극막들과 절연막들을 교대로 적층하여 적층체(stacked body)를 형성한 후, 적층체에 관통 홀들을 일괄 가공하여 형성한다. 이 후, 관통 홀들의 측면 상에 전하 축적층을 형성하고, 관통 홀들에 실리콘을 매립하여 실리콘 필러들을 형성한다. 이에 의해, 각각의 전극막들과 실리콘 필러의 교차 부분에 메모리 셀이 형성된다. 또한, 적층체의 단부를 계단 형상으로 패터닝하고; 계단 형상의 단부에 중첩되도록 적층체의 주위에 층간 절연막을 제공하고; 각각의 전극막들의 단부에 접속되도록 층간 절연막에 컨택트를 매립한다. 그 후, 층간 절연막 위에 복수의 금속 배선들이 제공되어, 컨택트를 통해 각각의 전극막들의 단부에 각각 접속된다. 이에 의해, 금속 배선 및 컨택트를 통하여, 각각의 전극막들의 전위를 독립적으로 제어할 수 있다.
일괄 패턴형 3차원 적층 메모리에서, 각각의 전극막 및 각각의 실리콘 필러의 전위를 제어함으로써, 실리콘 필러와 전하 축적층 사이에 전하가 전달되어 정보가 기록될 수 있다. 이러한 기술에서, 실리콘 기판 상에 복수의 전극막이 적층되어, 비트당 칩 면적을 감소시키고, 비용을 절감한다. 또한, 적층체를 일괄 가공하여 3차원 적층 메모리를 형성하고, 따라서, 적층수가 증가하더라도 리소그래피 단계수는 증가하지 않아, 비용의 증가를 억제할 수 있다.
일괄 패턴형 3차원 적층 메모리에 대한 예들 중 하나로서, 1개의 반도체 필러를 그 연장 방향을 따라 2 종류로 분리하고, 분리된 반도체 필러들이 개별 메모리 셀들로서 사용되는 구조가 개시되어 있다(예를 들어, 일본 공개 특허 공보 제2008-10868호) 참조.) 이러한 구조가 집적도를 향상시킨다고 고려될 수 있다. 그러나, 실제의 가공 정밀도를 고려하면 개량의 여지가 있다.
본 발명의 양태에 따르면, 반도체 기판; 상기 반도체 기판 상에 설치된 백 게이트 전극재와, 상기 백 게이트 전극재 상에 설치되고, 전극막들 및 절연막들이 교대로 적층되는 적층체; 상기 적층체의 적층 방향으로 상기 적층체를 관통하는 제1 관통 홀 내측에 제공되고, 상기 적층 방향으로 연장되는 제1 반도체 필러 및 제2 반도체 필러 - 상기 제1 관통 홀은 제1 편평원의 제1 단면을 갖고, 상기 제1 단면은 상기 적층 방향에 수직한 방향으로 절단되며, 상기 제1 반도체 필러는 상기 제1 편평원의 제1 장축 방향으로 상기 제2 반도체 필러에 대향함 - ; 상기 전극막과 상기 제1 반도체 필러 사이에 제공되는 제1 전하 축적층; 및 상기 전극막과 상기 제2 반도체 필러 사이에 제공되는 제2 전하 축적층을 포함하고, 상기 제1 반도체 필러 및 상기 제2 반도체 필러는, 상기 백 게이트 전극재의 측에서 반도체 재료에 의해 접속되어 있는, 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 양태에 따르면, 기판 상에 백 게이트 전극재를 형성하는 단계; 상기 백 게이트 전극재 상에 절연막과 전극막을 교대로 적층하여 적층체를 형성하는 단계; 상기 적층체의 적층 방향으로 상기 적층체를 관통함과 함께 상기 백 게이트 전극재에 도달하고, 상기 적층 방향에 대하여 수직한 방향으로 절단하였을 때의 단면이 편평원인 관통 홀을 형성하는 단계; 상기 관통 홀의 내벽에 전하 축적층을 포함하는 층을 형성한 후, 상기 관통 홀의 나머지 공간에 반도체 재료를 매립하는 단계; 상기 관통 홀의 상기 편평원의 장축 방향에 대하여 수직한 방향 및 상기 적층체의 적층 방향을 포함하는 평면에, 상기 적층체, 상기 전하 축적층을 포함하는 층 및 상기 반도체 재료를, 상기 반도체 재료의 저부를 남겨두고 분단하는 슬릿을 형성하는 단계; 상기 적층체 위의 표면의 표면 절연막의 에칭 레이트보다 낮은 에칭 레이트를 갖는 절연 재료를 상기 슬릿의 내부에 매립하여 상기 절연 재료로 구성되는 홀 분단 절연층을 형성하는 단계; 상기 표면 절연막을 에칭하여, 상기 홀 분단 절연층의 상면으로부터 상기 표면 절연막의 표면을 후퇴시키는 단계; 및 상기 후퇴에 의해 형성된 공간에 도전 재료를 매립하는 단계를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
도 1a 및 1b는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식도들이다.
도 2는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 사시도이다.
도 3은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 평면도이다.
도 4a 및 4b는 비교예들의 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 평면도들이다.
도 5는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 단면도이다.
도 6은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 특성을 도시하는 모식적인 그래프도이다.
도 7a 내지 7d는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 모식적인 공정순 평면도들이다.
도 8a 내지 8d는 도 7d로부터 계속되는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 모식적인 평면도들이다.
도 9a 및 9b는 도 8d로부터 계속되는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 모식적인 단면도들이다.
도 10a 및 10b는 도 9b로부터 계속되는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 모식적인 평면도들이다.
도 11은 본 발명의 제1 실시예에 따른 다른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 평면도이다.
도 12a 및 12b는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식도들이다.
도 13은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 단면도이다.
도 14a 내지 14d는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 모식적인 공정순 평면도들이다.
도 15는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 사시도다.
도 16는 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조방법을 도시하는 흐름도이다.
이하에, 본 발명의 실시예들에 대해 도면을 참조하여 설명한다.
도면들은 모식적 또는 개념적이며, 각 부분들의 두께와 폭 사이의 관계, 각 부분들 간의 크기의 비 등은 반드시 실제 값들과 동일하지는 않다. 또한, 동일한 부분을 도면들에 따라 상이한 치수 또는 비율로 나타낼 수 있다.
본원의 명세서 및 도면들에서, 이전 도면들을 참조하여 이미 기술된 요소들과 동일한 요소들에는 유사한 참조 부호들을 붙이고, 그 상세한 설명은 적절히 생략한다.
(제1 실시예)
도 1a 및 1b는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식도들이다.
구체적으로, 도 1a는 평면도이고, 도 1b는 도 1a의 A-A'선을 따라 취해진 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 사시도이다.
도 2에서는, 보기 쉽게 하기 위해, 도전 부분을 도시하고, 절연 부분들은 도시를 생략하였다.
도 3은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 평면도이다.
도 3은 도 1a보다 넓은 영역의 평면 형상을 도시하고 있다.
도 1a와 1b, 도 2 및 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치(110)는 3차원 적층형의 플래시 메모리이다. 후술하는 바와 같이, 불휘발성 반도체 기억 장치(110)에서, 셀 트랜지스터들은 3차원 매트릭스 형상으로 배열된다. 각각의 셀 트랜지스터들은 전하 축적층을 포함한다. 전하 축적층에 전하를 축적함으로써, 각각의 셀 트랜지스터들은 데이터를 기억하는 메모리 셀로서 기능한다.
우선, 불휘발성 반도체 기억 장치(110)의 전체 구성을 간단하게 설명한다.
도 1a와 1b, 및 도 2에 도시된 바와 같이, 본 실시예에 따른 불휘발성 반도체 기억 장치(110)에서, 예를 들어, 단결정 실리콘으로 구성되는 반도체 기판(11)이 제공된다. 반도체 기판(11)에, 메모리 셀들이 형성되는 메모리 어레이 영역 및 메모리 셀들을 구동하는 회로 영역이 형성된다. 도 1a와 1b, 도 2 및 도 3은 메모리 어레이 영역의 구성을 도시하고, 회로 영역을 생략한다. 반도체 기판(11)은 단결정 실리콘 외에, 예를 들어, SOI(Silicon on Insulator) 등일 수도 있다.
메모리 어레이 영역에서, 반도체 기판(11) 상에 백 게이트 BG가 제공되고, 그 위에 복수의 절연막(12) 및 복수의 전극막 WL이 교대로 적층된다.
전극막 WL에 대해, 임의의 도전 재료가 사용될 수 있다. 예를 들어, 도전성을 갖도록 불순물로 도핑된 비정질 실리콘 또는 폴리실리콘이 사용될 수 있고, 금속, 합금 등이 사용될 수도 있다. 회로 영역에 형성된 드라이버 회로(도시하지 않음)에 의해 규정된 전위가 전극막 WL에 인가되어, 전극막 WL은 불휘발성 반도체 기억 장치(110)의 워드선으로서 기능한다.
한편, 절연막(12)에 예를 들어, 실리콘 산화물이 사용되고, 절연막(12)은 전극막들 WL을 서로 절연시키는 층간 절연막으로서 기능한다.
적층체 ML은 교대로 적층된 상술된 복수의 절연막(12) 및 복수의 전극막 WL을 포함한다. 적층체 ML에서의 절연막들(12) 및 전극막들 WL의 적층수는 임의적이다.
적층체 ML 위에 선택 게이트 SG가 제공된다. 본 구체예에서, 선택 게이트 SG는 2개의 게이트, 즉, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB를 포함한다. 이들 선택 게이트들 SG에 임의의 도전 재료가 사용될 수 있다. 예를 들어, 폴리실리콘이 사용될 수 있다. 상층 선택 게이트 SGA와 하층 선택 게이트 SGB 사이에는 절연막(15)이 제공된다. 또한, 상층 선택 게이트 SGA 상에 절연막(16)이 제공된다. 절연막들(15 및 16)에 임의의 절연 재료가 사용될 수 있다. 예를 들어, 실리콘 산화물이 사용될 수 있다.
본 구체예에서, 상술된 절연막(16)은 적층체 ML 위의 표면에 배치된 표면 절연막 IS를 형성한다. 표면 절연막 IS는 적층체 ML 위의 표면 밖을 향하여 노출된다.
이하, 본원 명세서에서, 설명의 편의상, XYZ 직교 좌표계가 사용된다. 이러한 좌표계에서, 반도체 기판(11)의 상면에 평행하고 서로 직교하는 2개의 방향들을 X 방향 및 Y 방향으로 정의하고, X 방향 및 Y 방향 모두에 직교하는 방향을 Z 방향으로 정의한다. 즉, 상술한 적층체 ML의 적층 방향이 Z 방향을 구성한다.
선택 게이트 SG는 소정의 방향을 따라 도전막을 분단함으로써 형성된다. 본 구체예에서, 선택 게이트 SG(상층 선택 게이트 SGA 및 하층 선택 게이트 SGB)는 X 방향을 따라 분단된다. 즉, 선택 게이트 SG는 Y 방향으로 연장되는 복수의 배선 형상의 도전 부재를 형성한다.
본 구체예에서, 후술하는 바와 같이, 선택 게이트 SG는 X 방향으로 서로 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2에 대하여 공통으로 제공된다. 제1 관통 홀 Hl 및 제2 관통 홀 H2에 대응하는 선택 게이트 SG와 상이한 선택 게이트는 X 방향으로 제1 관통 홀 H1 및 제2 관통 홀 H2에 더 인접한 다른 관통 홀 H0에 대응한다. 즉, X 방향으로 서로 인접하는 2개의 관통 홀들 H0의 세트는 Y 방향으로 연장되는 선택 게이트를 Z 방향으로 관통한다.
한편, 전극막 WL은 XY 평면에 평행한 도전막이며, 후술하는 바와 같이, 소거 블록 단위로 분단된다. 전극막 WL도 선택 게이트 SG와 마찬가지로, 예를 들어, Y 방향으로 연장되도록 분단될 수도 있다.
적층 방향(Z 방향)으로 연장되는 복수의 관통 홀 H0은 적층체 ML 및 선택 게이트 SG에 형성된다. 관통 홀들 H0은 예를 들어, X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열된다.
본 실시예에 따른 불휘발성 반도체 기억 장치(110)에서, XY 평면으로 절단될 경우의 관통 홀 H0의 단면 형상은 편평원의 형상을 갖는다. 여기서, 관통 홀 H0의 장축 방향 XA는 X 방향으로 가정된다. 관통 홀 H0은 관통 홀 H0의 편평원의 단축 방향(Y 방향)을 따라 2개로 분단된다. 관통 홀 H0의 편평원의 장축 방향 XA로 서로 대향하는 내측에 각각 반도체 필러들 SP가 제공된다. 관통 홀 H0의 내측의 상술된 각각의 반도체 필러들 SP와 전극막 WL 사이에 전하 축적층을 포함하는 전하 축적층 적층체(24)가 제공된다. 분단된 2개의 반도체 필러들 SP의 사이에 Z 방향으로 연장되는 트렌치 형상의 홀 분단 절연층 IL이 제공된다.
즉, 본 실시예에 따른 불휘발성 반도체 기억 장치(110)는, 반도체 기판(11); 반도체 기판(11) 상에 제공되고, 전극막들 WL과 절연막들(12)이 교대로 적층되는 적층체 ML; 적층체 ML의 적층 방향(Z 방향)으로 적층체 ML을 관통하는 관통 홀 H0(제1 관통 홀 H1)의 내측에 제공되고 적층 방향으로 연장되는 제1 반도체 필러 SP1 및 제2 반도체 필러 - 관통 홀 H0(제1 관통 홀 H1)는 편평원(제1 편평원)의 단면(제1 단면)을 갖고, 단면은 적층 방향에 수직한 방향으로 절단되며, 제1 반도체 필러 SP1은 편평원의 장축 방향 XA(제1 장축 방향)로 제2 반도체 필러 SP2에 대향함 - ; 전극막 WL과 제1 반도체 필러 SP1 사이에 제공되는 제1 전하 축적층 CT1; 및 전극막 WL과 제2 반도체 필러 SP2 사이에 제공되는 제2 전하 축적층 CT2를 포함한다.
제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 상술한 반도체 필러들 SP에 대응한다.
제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이에 홀 분단 절연층 IL(제1 홀 분단 절연층 IL1)이 제공된다. 이에 의해, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2는 서로 분단된다.
본 구체예에서는, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11)의 측에서 서로 전기적으로 접속된다. 즉, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11)의 측 상의 백 게이트 BG의 부분에서, 예를 들어, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2를 형성하는 재료에 의해 전기적으로 접속된다. 그러나, 후술하는 바와 같이, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2는 서로 전기적으로 접속되지 않을 수 있고, 반도체 기판(11)의 측에서 독립적일 수 있다.
반도체 필러 SP(제1 반도체 필러 SP1 및 제2 반도체 필러 SP2)에 임의의 반도체 재료를 사용할 수 있다. 예를 들어, 비정질 실리콘을 사용할 수 있다. 또한, 반도체 필러 SP에는 예를 들어, 폴리실리콘을 사용할 수 있다. 이러한 반도체 재료는 불순물로 도핑되어 있을 수 있거나 도핑되어 있지 않을 수도 있다.
제1 전하 축적층 CT1 및 제2 전하 축적층 CT2는 상술한 전하 축적층 적층체(24)에 제공되는 전하 축적층들이다. 즉, 전하 축적층 적층체(24)는 예를 들어, 제1 절연막, 제2 절연막, 및 제1 절연막과 제2 절연막 사이에 제공되는 전하 축적층을 포함할 수 있다. 이러한 전하 축적층은 제1 전하 축적층 CT1 및 제2 전하 축적층 CT2를 형성한다.
전하 축적층(제1 전하 축적층 CT1 및 제2 전하 축적층 CT2)에는, 예를 들어, 실리콘 질화막을 사용할 수 있다. 전하 축적층과 반도체 필러 SP 사이에 제공되는 제1 절연막은 터널 절연막으로서 기능한다. 전하 축적층과 전극막 WL 사이에 제공되는 제2 절연막은 블록 절연막으로서 기능한다. 제1 절연막 및 제2 절연막에는, 예를 들어, 실리콘 산화막을 사용할 수 있다. 즉, 전하 축적층 적층체(24)에는, 예를 들어, ONO막(Oxide Nitride Oxide film)을 사용할 수 있다. 그러나, 본 발명의 실시예는 이에 한정되지 않는다. 전하 축적층, 제1 절연막 및 제2 절연막은, 각각 단층일 수 있거나 또는 적층막들일 수도 있고, 그 구조 및 그에 사용되는 재료는 임의적이다. 즉, 전하 축적층 적층체(24)는 전하를 축적하는 층을 포함하고, 그 구조 및 그에 사용되는 재료는 임의적이다.
따라서, 불휘발성 반도체 기억 장치(110)에서, 관통 홀 H0은 편평원 형상의 단면을 갖도록 구성되고, 2개의 반도체 필러들은 1개의 관통 홀 H0에 제공된다. 따라서, 메모리 셀은 실제 가공 정밀도와 매칭되면서 메모리 셀의 집적도를 향상시킬 수 있다.
반도체 필러 SP와, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB 사이에 게이트 절연막 GD가 제공되고; 상층 선택 게이트 SGA의 부분에 제1 선택 게이트 트랜지스터 SGT1 및 제3 선택 게이트 트랜지스터 SGT3이 제공되고; 하층 선택 게이트 SGB의 부분에, 제2 선택 게이트 트랜지스터 SGT2 및 제4 선택 게이트 트랜지스터 SGT4가 제공된다. 따라서, 후술하는 바와 같이, 각각의 메모리 셀을 선택할 수 있다.
여기서, 복수의 관통 홀 H0이 제공된다. 따라서, 전체 관통 홀들 및 관통 홀들 중 하나는 "관통 홀 H0"으로 지칭된다. 또한, 관통 홀들 간의 관계를 설명할 때, 복수의 관통 홀 중 임의의 하나를 "제1 관통 홀 H1"로 지칭하고, X 방향으로 제1 관통 홀 H1에 인접하는 다른 관통 홀을 "제2 관통 홀 H2"로 지칭한다.
즉, 제1 관통 홀 H1에서, 상술한 편평원의 장축 방향 XA로 서로 대향하도록 제1 관통 홀 H1의 내측에 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2가 제공되고, 전극막 WL과 제1 반도체 필러 SP1 사이에 제1 전하 축적층 CT1이 제공되고, 전극막 WL과 제2 반도체 필러 SP2 사이에 제2 전하 축적층 CT2가 제공된다. 제1 관통 홀 H1에서, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이에 제1 홀 분단 절연층 IL1이 제공된다.
제2 관통 홀 H2는 제1 관통 홀 H1의 장축 방향 XA로 제1 관통 홀 H1에 인접하게 제공된다.
제2 관통 홀 H2는 적층체 ML의 적층 방향(Z 방향)으로 적층체 ML을 관통하고, 적층 방향에 수직한 평면으로 절단될 때, 장축 방향 XA에 평행한 방향으로 장축 방향(제2 장축 방향)을 갖는 편평원(제2 편평원)의 단면(제2 단면)을 갖는다. 적층 방향으로 연장되는 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4는 제2 관통 홀 H2의 제2 장축 방향으로 서로 대향하도록 제2 관통 홀 H2의 내측에 제공된다. 전극막 WL과 제3 반도체 필러 SP3 사이에 제3 전하 축적층 CT3이 제공되고, 전극막 WL과 제4 반도체 필러 SP4 사이에 제4 전하 축적층 CT4이 제공된다. 제2 관통 홀 H2에서, 제3 반도체 필러 SP3과 제4 반도체 필러 SP4 사이에 제2 홀 분단 절연층 IL2이 제공된다.
여기서, 편의상, 제2 관통 홀 H2는 제1 관통 홀 H1의 제2 반도체 필러 SP2 측에서, 제1 관통 홀 H1에 인접하는 것으로 가정한다. 제1 관통 홀 H1에서의 제2 반도체 필러 SP2 및 제2 관통 홀 H2에의 제3 반도체 필러 SP3는 서로 인접되어 있다.
도 3에 도시된 바와 같이, 각각의 소거 블록마다 전극막 WL이 분단된다. 각각의 소거 블록들 BN1 및 BN2에서, 전극막 WL은, 예를 들어, Y 방향으로 서로 대향하는 빗살(comb teeth) 형상으로 서로 조합된 전극막 WLA 및 전극막 WLB의 형상을 갖는다. 즉, 전극막 WLA 및 전극막 WLB는 교차 전극(inter-digital electrode) 또는 손가락형 전극(multi-finger electrode)의 구조를 갖는다.
Y 방향으로 연장되는 제1 홀 분단 절연층 IL1 및 제2 홀 분단 절연층 IL2는 Y 방향의 교차 단부에서 서로 접속되어 있다. 이에 의해, 전극막들 WL은 Y 방향의 한쪽 단부에서 전극막 WLA로서 접속되고, 전극막들 WL은 Y 방향의 다른쪽 단부에서 전극막 WLB으로서 접속된다. 전극막 WLA와 전극막 WLB는 서로 절연된다.
따라서, 전극막 WL은 적층체 ML의 적층 방향에 수직한 평면 내에서 분단되고, 제1 반도체 필러 SP1에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLB)의 전위는, 제2 반도체 필러 SP2에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLA)의 전위와 상이할 수 있다.
전극막 WL은 적층체 ML의 적층 방향에 수직한 평면 내에서 분단되고; 제1 반도체 필러 SP1에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLB) 및 제4 반도체 필러 SP4에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLB)은 제1 전위로 설정되며; 제2 반도체 필러 SP2에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLA) 및 제3 반도체 필러 SP3에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLA)은 제1 전위와는 상이한 제2 전위로 설정될 수 있다.
도 3에 도시되지 않았지만, 전극막 WLA 및 전극막 WLB는, 예를 들어, Y 방향의 양단부에서, 반도체 기판(11) 상에 제공되는 주변 회로에 전기적으로 접속된다. 즉, 예를 들어, 일본 공개 특허 공보 제2007-266143호에 기재되어 있는 "계단형 구조(Staircase configuration)"와 마찬가지로, Z 방향으로 적층된 각각의 전극막 WL(전극막 WLA 및 전극막 WLB)의 Y 방향의 길이는 계단형과 같은 방식으로 변화되고; Y 방향의 한쪽 단부에서 전극막 WLA에 의해 주변 회로와의 전기적 접속이 행해지며; Y 방향의 다른쪽 단부에서는, 전극막 WLB에 의해 주변 회로와의 전기적 접속이 행해진다.
따라서, 반도체 기판(11)으로부터의 거리가 동일한 전극막들 WL에서, 쌍을 형성하는 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이에 상이한 전위가 설정될 수 있다. 또한, 반도체 기판(11)으로부터의 거리가 동일한 전극막들 WL에서, 제3 반도체 필러 SP3과 제4 반도체 필러 SP4 사이에 상이한 전위가 설정될 수 있다. 이에 의해, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2에 대응하는 동일한 층에서의 메모리 셀들은 서로 독립적으로 동작할 수 있고, 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4에 대응하는 동일한 층에서의 메모리 셀들도 서로 독립적으로 동작할 수 있다.
도 3에 도시한 바와 같이, 소거 블록 BNI 및 BN2을 서로 분단시키기 위해, 소거 블록들 사이에 Y 방향으로 연장되는 슬릿 절연층 ILS가 제공되고, 전극막들 WL(전극막 WLA 및 전극막 WLB)은 각각의 소거 블록들에 대해 서로 절연된다.
도 3에 도시한 구조는 일례이다. 예를 들어, 각각의 소거 블록 등에 배치되는 관통 홀 H0의 Y 방향에서의 수 및 X 방향에서의 수는 임의적이다.
여기서, 불휘발성 반도체 기억 장치(110)에서, 도 1a에 도시한 바와 같이, X 방향(장축 방향 XA)으로의 제1 관통 홀 H1의 직경(폭)을 "d1"로 나타낸다. 제1 관통 홀 Hl의 X 방향에서, 제1 관통 홀 H1의 한쪽 단부로부터 제1 홀 분단 절연층 IL1까지의 거리를 "d5"로 나타내고, 다른쪽 단부로부터 제1 홀 분단 절연층 IL1까지의 거리를 "d6"으로 나타낸다. 제1 홀 분단 절연층 IL1의 X 방향의 두께(X 방향의 폭)를 "d7"로 나타낸다. 즉, d1=d5+d6+d7이다. 본 구체예에서, d5=d6이라고 가정한다.
한편, Y 방향(단축 방향)으로의 제1 관통 홀 Hl의 직경(폭)을 "d3"으로 나타낸다.
제1 관통 홀 H1 이외에, 제2 관통 홀 H2를 포함하는 관통 홀들 H0도 제1 관통 홀 H1에 대한 유사한 단면 형상(평면 형상)을 갖는다.
한편, X 방향으로의 제1 관통 홀 H1과 제2 관통 홀 H2 사이의 거리를 "d2"로 나타낸다. 또한, Y 방향으로의 제1 관통 홀 H1과 다른 관통 홀 H0 사이의 거리를 "d4"로 나타낸다.
여기서, 불휘발성 반도체 기억 장치(110)의 제조에 있어서의 최소 배선폭(minimum feature size)을 "F"로 나타낸다. 이때, d2, d3 및 d4는 F로 설정될 수 있다. 0.5F의 폭이 슬리밍과 같은 방법을 사용하여 최종 폭으로서 얻어지는 경우에, X 방향으로의 홀 분단 절연층 IL(제1 홀 분단 절연층 IL1 및 제2 홀 분단 절연층 IL2)의 두께는 0.5F가 될 수 있다. 즉, d7은 0.5F가 될 수 있다. X 방향으로의 관통 홀 H0의 직경인 d1이 2F라고 가정할 때, d5 및 d6은 0.75F가 될 수 있다.
따라서, 장축 방향 XA를 따른 제1 관통 홀 H1의 길이(d1임; 예를 들어, 2F)는 장축 방향 XA에 직교하는 단축 방향(Y 방향)을 따른 제1 관통 홀 H1의 길이(d3임; 예를 들어, F)의 실질적으로 2배로 설정될 수 있다.
장축 방향 XA를 따른 제1 반도체 필러 SP1의 길이(d5임; 예를 들어, 0.75F) 및 장축 방향 XA를 따른 제2 반도체 필러 SP2의 길이(d6임; 예를 들어, 0.75F)는 단축 방향을 따른 제1 관통 홀 H1의 길이(d3임; 예를 들어, F)의 실질적으로 0.75배로 설정될 수 있다.
제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이의 거리(d7임; 예를 들어, 0.5F)는 단축 방향을 따른 제1 관통 홀 H1의 길이(d3임; 예를 들어, F)의 실질적으로 0.5배로 설정될 수 있다.
장축 방향 XA를 따른 제1 관통 홀 H1과 제2 관통 홀 H2 사이의 거리(d2임; 예를 들어, F)는 장축 방향 XA에 직교하는 단축 방향을 따른 제1 관통 홀 H1의 길이(d3임; 예를 들어, F)와 실질적으로 동일하도록 설정될 수 있다.
또한, Y 방향으로 제1 관통 홀 H1에 인접하는 다른 관통 홀에는 다음 사항이 적용된다. 즉, 불휘발성 반도체 기억 장치(110)는, 장축 방향 XA(제1 장축 방향)에 직교하는 단축 방향(Y 방향)으로 제1 관통 홀 H1에 인접한 제3 관통 홀의 내측에 제공되고, 적층 방향으로 연장되는 제5 반도체 필러 및 제6 반도체 필러 - 제3 관통 홀은 적층 방향(Z 방향)의 적층체 ML을 관통하며 장축 방향 XA에 평행한 제3 장축 방향을 갖는 제3 편평원의 제3 단면을 갖고, 제3 단면은 적층 방향에 수직한 방향으로 절단되며, 제5 반도체 필러는 제3 관통 홀의 제3 장축 방향으로 제6 반도체 필러에 대향함 - ; 전극막 WL과 제5 반도체 필러 사이에 제공되는 제5 전하 축적층; 및 전극막 WL과 제6 반도체 필러 사이에 제공되는 제6 전하 축적층을 더 포함한다.
단축 방향을 따른 제1 관통 홀 H1과 제3 관통 홀 사이의 거리(d4임; 예를 들어, F)는 단축 방향을 따른 제1 관통 홀 H1의 길이(d3임; 예를 들어, F)와 실질적으로 동일하도록 설정될 수 있다.
d1과 d3 사이의 관계, d5, d6과 d3 사이의 관계, d7과 d3 사이의 관계, d2와 d3 사이의 관계 및 d4와 d3 사이의 관계에 대해, 제조 등에 대한 마진을 고려하여 대략 ±10% 이내의 편차가 허용될 수 있다.
상술한 바와 같이, 제1 홀 분단 절연층 IL1과 제2 홀 분단 절연층 IL2 및 각각의 관통 홀 H0의 리소그래피의 부정합(misalignment) 길이가 0.5F인 경우라도, 상기와 같은 각각의 값을 설정하여, X 방향으로의 제1 반도체 필러 SP1 내지 제4 반도체 필러 SP4의 직경에 대해 0.25F의 폭을 보장할 수 있다. 따라서, 상술한 조건을 이용함으로써, 리소그래피의 정확성이 고려되는 경우에도 적절한 형상이 보장될 수 있다.
이 경우, 적층체 ML의 1개의 전극막 WL에서, XY 평면에서의 1개의 메모리 셀의 점유 면적 CA는 (d1+d2)×(d3+d4)/2이다. 이 경우, 점유 면적 CA는 3F×2F/2=3F2이 된다.
따라서, 불휘발성 반도체 기억 장치(110)에서, 3F2의 고밀도가 달성될 수 있다.
(비교예들)
도 4a 및 4b는 비교예들의 불휘발성 반도체 기억 장치들의 구성을 도시하는 모식적인 평면도들이다.
즉, 도 4a 및 4b는 제1 비교예 및 제2 비교예의 구성을 도시한다.
도 4a에 도시된 바와 같이, 제1 비교예의 불휘발성 반도체 기억 장치(119a)에서, 관통 홀 H9는 편평원이 아니라 실질적으로 원(circle)인 단면 형상을 갖는다. 1개의 반도체 필러 SP9가 관통 홀 H9에 제공되고, 관통 홀 H9는 분단되지 않는다. 관통 홀 H9에서, 반도체 필러 SP9와 전극막 WL 사이에 전하 축적층 적층체(24)가 제공된다. X 방향으로 인접하는 관통 홀 H9a와 관통 홀 H9b의 각각의 반도체 필러들 SP9a와 SP9b는 반도체 기판(11) 측에서 서로 접속된다. X 방향으로 인접하는 반도체 필러들 SP9a 및 SP9b 중 하나를 선택하기 위해, 워드선을 형성하는 전극막 WL은 반도체 필러들 SP9a와 SP9b 사이에서 분단된다.
관통 홀 H9의 직경을 "d1"(즉, d3)로 나타낸다. X 방향으로의 관통 홀들 H9 사이의 간격은 "d2"로 나타내고, Y 방향으로의 관통 홀들 H9 사이의 간격은 "d4"로 나타낸다.
Y 방향으로 연장되는 전극막들 WL 사이의 간격은 "d10"으로 나타낸다. X 방향에서, 관통 홀 H9a와 관통 홀 H9b로부터 전극막들 WL의 단부들까지의 거리는 각각 "d8"과 "d9"로 나타낸다. 즉, d2=d8+d9+d10이다.
이 경우, 최소 배선폭을 "F"로 나타내는 경우, d1, d3 및 d4는 F가 된다. 또한, d10은 0.5F가 될 수 있고, d8 및 d9는 0.75F가 될 수 있다. 이때, 1개의 메모리 셀의 점유 면적 CA는 (d1+d2)×(d3+d4)이고, 이 경우에 점유 면적 CA는 3F×2F=6F2이 된다.
또한, 도 4b에 도시한 바와 같이, 제2 비교예의 불휘발성 반도체 기억 장치(119b)에서, 관통 홀 H8은 편평원이 아니라, 실질적으로 원인 단면 형상을 갖는다. 1개의 관통 홀 H8에 2개의 반도체 필러들 SPA1 및 SPA2가 제공되고, 관통 홀 H8은 홀 분단 절연층 IL에 의해 분단된다. 관통 홀 H8에서, 반도체 필러들 SPA1 내지 SPA4과 전극막 WL 사이에 전하 축적층 적층체(24)가 제공된다. 관통 홀 H8은 X 방향을 따라 분단된다. 즉, 반도체 필러들 SPA1 및 SPA2는 X 방향으로 서로 대향한다. 이 경우도, 반도체 필러들 SPA1 및 SPA2는 반도체 기판(11) 측에서 서로 접속된다. 유사한 구조를 갖는 복수의 관통 홀이 X 방향과 Y 방향의 매트릭스 형상으로 제공된다.
즉, 불휘발성 반도체 기억 장치(119b)에서, 관통 홀 H8의 평면 형상은 본 실시예에 따른 불휘발성 반도체 기억 장치(110)로부터 완전한 원으로 변경된다.
이때, 관통 홀 H8의 직경을 "d1"(즉, d3)로 나타내고, 관통 홀들 H8 사이의 간격을 "d2"(즉, d4)로 나타낸다.
X 방향에서, 관통 홀 H8의 한쪽 단부로부터 홀 분단 절연층 IL까지의 거리를 "d5"로 나타내고, 다른쪽 단부로부터 홀 분단 절연층 IL까지의 거리를 "d6"으로 나타낸다. 홀 분단 절연층 IL의 두께(거리)는 "d7"로 나타낸다. 즉, d1=d5+d6+d7이고, d5=d6이라고 가정한다.
이러한 구성에서, 최소 배선폭을 "F"로 나타내는 경우, 홀 분단 절연층 IL의 두께는 0.5F가 되고, d7은 0.5F가 된다. 또한, d5 및 d6은 대략 0.75F가 된다. 이로 인해, 관통 홀 H8의 직경은 2F가 되고, d1 및 d3은 2F가 되며, d2 및 d4는 F가 된다.
따라서,이 경우, XY 평면에서의 1개의 메모리 셀의 점유 면적 CA는 (d1+d2)×(d3+d4)/2이며, 이 경우의 점유 면적 CA는 3F×3F/2=4.5F2이 된다.
대조적으로, 본 실시예에 따른 불휘발성 반도체 기억 장치(110)에서, 관통 홀 H0은 편평원의 단면 형상을 갖도록 구성된다. 편평원의 단축 방향에 평행한 평면으로 관통 홀 H0가 분단된다. 분단된 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이의 간격(즉, 홀 분단 절연층 IL의 폭)이 규정된 폭이 되는 한편, 분단된 평면에 평행한 방향의 직경(단축 방향의 직경)은 최소 배선폭인 F로 유지될 수 있다.
즉, 장축 방향으로의 관통 홀 H0의 직경은 단축 방향의 직경보다, 분단된 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이의 간격(즉, 홀 분단 절연층 IL의 폭)에 대응하는 길이만큼 클 수 있으므로, 메모리 셀의 점유 면적 CA는 가능한 한 작을 수 있다. 예를 들어, 상술된 구체예에서, 3F2의 점유 면적을 달성할 수 있다.
예를 들어, 장축 방향으로의 관통 홀 H0의 직경(d1)은 단축 방향의 직경(d3)의 1.5배 이상 3.0배 미만이 바람직하다.
구체적으로, 장축 방향의 직경(d1)이 단축 방향의 직경(d3)의 1.5배보다 작을 경우에는, 예를 들어, d3을 F라고 가정하고 d7을 0.5F라고 가정하면, d5 및 d6은 0.5F보다 작아지고, 반도체 필러 SP의 저항값이 증가하고, 전하 축적층 적층체(24)의 전하 축적층의 면적이 감소되며, 가공이 어렵게 된다.
장축 방향의 직경(d1)이 단축 방향의 직경(d3)의 3.0배 이상이면, 1개의 메모리 셀의 점유 면적 CA가 필요 이상으로 커진다. 예를 들어, 장축 방향의 직경(d1)이 단축 방향의 직경(d3)의 3.0배인 경우, 1개의 메모리 셀의 점유 면적 CA는 4F2이 된다. 선택적으로, X 방향을 따라 서로 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2는 바람직하지 않게 서로 중첩된다.
예를 들어, 장축 방향으로의 관통 홀 H0의 직경(d1)은 단축 방향으로의 직경(d3)의 실질적으로 2배인 것이 더욱 바람직하다. 이에 의해, 전기적 성능, 가공 난이도 및 점유 면적이 고도로 서로 양립할 수 있다.
관통 홀들 H0 사이의 간격은 최소 배선폭인 것이 바람직하고, X 방향 및 Y 방향 모두에서, F인 것이 바람직하다.
도 1a에 도시된 바와 같이, 불휘발성 반도체 기억 장치(110)에서, 관통 홀 H0(제1 관통 홀 H1 및 제2 관통 홀 H2)과 전극막 WL 사이의 경계는 X-Y 평면에서 곡선이다. 즉, 관통 홀 H0와 전극막 WL 사이의 경계에 평면 부분은 존재하지 않는다. 이에 의해, 반도체 필러 SP(제1 반도체 필러 SP1 내지 제4 반도체 필러 SP4)의 각각의 메모리 셀의 부분에서 채널이 곡률을 갖는다.
이에 의해, 전하 축적층 적층체(24)는 관통 홀 H0의 외면보다 내면의 면적이 작고, 전하 축적층 적층체(24) 및 채널에 인가되는 전계는 외면 측보다 내면 측에서 강하다. 이에 의해, 전하 축적층 적층체(24) 및 채널에 전계가 효율적으로 인가되어, 메모리 셀 부분에서의 트랜지스터의 성능이 향상된다.
따라서, 반도체 필러 SP(제1 반도체 필러 SP1 내지 제4 반도체 필러 SP4)에서, 외면 측의 표면은 곡면인 것이 바람직하다. 즉, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2가 서로 대향하는 측 이외의 표면들은 서로 대향하는 측들에 대해 오목한 곡면인 것이 바람직하다.
즉, 제1 반도체 필러 SP1의 제2 반도체 필러 SP2에 대향하는 측을 제외한, 적층 방향(Z 방향)을 따른 제1 반도체 필러 SP1의 표면은 제1 반도체 필러 SP1의 제2 반도체 필러 SP2에 대향하는 측에 대해 오목한 곡면을 포함하는 것이 바람직하다.
현재, 불휘발성 반도체 기억 장치(110)에서, 1개의 관통 홀 H0에 2개의 반도체 필러들 SP(예를 들어, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2)가 제공되고, 각각의 반도체 필러들 SP과 전극막 WL의 교차 부분에 메모리 셀이 제공된다. 제1 관통 홀 H1과 제2 관통 홀 H2 사이에 전극막 WL이 계속 이어져있다. 즉, 제1 관통 홀 H1과 제2 관통 홀 H2에 대하여, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이, 및 제3 반도체 필러 SP3과 제4 반도체 필러 SP4 사이에서 전극막 WL이 공유된다.
도 2에 도시한 바와 같이, 제1 관통 홀 H1 및 제2 관통 홀 H2의 상호 근접한 제2 반도체 필러 SP2 및 제3 반도체 필러 SP3이 공통 소스선 M0에 접속된다. 제1 반도체 필러 SP1과 제2 반도체 필러 SP2, 및 제3 반도체 필러 SP3과 제4 반도체 필러 SP4는, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB에 의해 선택되어 구동될 수 있다.
이하 이러한 구성에 대해서 설명한다.
도 5는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 단면도이다.
도면은 도 1a의 A-A'선을 따라 취해진 단면에 대응하는 단면도이다.
도 5에 도시된 바와 같이, 불휘발성 반도체 기억 장치(110)에서, 제1 관통 홀 H1의 제2 관통 홀 H2 측의 제2 반도체 필러 SP2 및 제2 관통 홀 H2의 제1 관통 홀 H1 측의 제3 반도체 필러 SP3는 동일한 소스선 M0(금속막(17))에 접속된다. 본 구체예에서, 소스선 M0은 Y 방향으로 연장되도록 제공된다.
소스선 M0 상에 절연막(18)이 제공되고, 절연막(18) 상에 비트선 BL이 제공된다. 본 구체예에서, 비트선 BL은 X 방향으로 연장되도록 제공된다.
제2 관통 홀 H2에 반대측인 제1 관통 홀 H1 측의 제1 반도체 필러 SP1은 소스선 M0와 동일한 층으로 형성되는 접속부 MOV1 및 접촉 비아 V1을 통해 비트선 BL에 접속된다.
마찬가지로, 제1 관통 홀 H1에 반대측인 제2 관통 홀 H2 측의 제4 반도체 필러 SP4는 소스선 M0와 동일한 층으로 형성되는 접속부 MOV1 및 접촉 비아 V1을 통해 비트선 BL에 접속된다.
따라서, 불휘발성 반도체 기억 장치(110)에서, 관통 홀 H0의 장축 방향 XA로 서로 인접하는 제1 관통 홀 H1 및 제2 관통 홀 H2의 상호 인접하는 반도체 필러들 SP(제2 반도체 필러 SP2 및 제3 반도체 필러 SP3)는 공통 소스선 M0에 접속된다. 관통 홀 H0의 장축 방향 XA로 서로 인접하는 제1 관통 홀 H1 및 제2 관통 홀 H2의 상호 이격되어 있는 반도체 필러들 SP(제1 반도체 필러 SP1 및 제4 반도체 필러 SP4)는 공통 비트선 BL에 접속된다. 이에 의해, 소스선들 MO 및 비트선들 BL의 수가 감소될 수 있고, 이는 소스선 M0 및 비트선 BL의 접속을 용이하게 한다.
동일한 소스선 M0에 접속되는 제2 반도체 필러 SP2와 제3 반도체 필러 SP3 및, 동일한 비트선 BL에 접속되는 제1 반도체 필러 SP1과 제4 반도체 필러 SP4 중 하나는, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB의 동작에 의해 선택될 수 있다.
즉, 제1 관통 홀 H1의 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB에 제1 선택 게이트 트랜지스터 SGT1 및 제2 선택 게이트 트랜지스터 SGT2가 각각 제공된다. 제2 관통 홀 H2의 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB에 제3 선택 게이트 트랜지스터 SGT3및 제4 선택 게이트 트랜지스터 SGT4가 각각 제공된다. 제1 선택 게이트 트랜지스터 SGT1과 제2 선택 게이트 트랜지스터 SGT2 사이에서 임계 특성이 변경된다. 또한, 제3 선택 게이트 트랜지스터 SGT3과 제4 선택 게이트 트랜지스터 SGT4 사이에서 임계 특성이 변경된다.
즉, 제1 선택 게이트 트랜지스터 SGT1 내지 제4 선택 게이트 트랜지스터 SGT4에서, 반도체 필러들 SP는 채널들을 형성하고, 채널들은 제1 채널 SL1 내지 제4 채널 SL4로서 각각 정의된다. 제1 채널 SL1과 제2 채널 SL2 사이에서, 포함된 불순물의 종류 및 도핑된 불순물의 농도가 변경될 수 있다. 따라서, 제1 선택 게이트 트랜지스터 SGT1 및 제2 선택 게이트 트랜지스터 SGT2의 임계 특성들이 변경될 수 있다. 마찬가지로, 제3 채널 SL3과 제4 채널 SL4 사이에서, 포함된 불순물의 종류 및 도핑된 불순물의 농도가 변경될 수 있다. 따라서, 제3 선택 게이트 트랜지스터 SGT3 및 제4 선택 게이트 트랜지스터SGT4의 임계 특성들이 변경될 수 있다. 이와 같이, 임계 특성들을 변경시킴으로써, 임의의 반도체 필러 SP를 선택할 수 있다.
도 6은 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 특성을 도시하는 모식적인 그래프도이다.
구체적으로, 도면은, 불휘발성 반도체 기억 장치(110)에서의 제1 선택 게이트 트랜지스터 SGT1 내지 제4 선택 게이트 트랜지스터 SGT4의 임계 특성들을 도시한다. 횡축은 게이트 전압 Vg를 나타내고, 종축은 드레인 전류 Id를 나타낸다.
도 6에 도시된 바와 같이, 불휘발성 반도체 기억 장치(110)에서, 제1 선택 게이트 트랜지스터 SGT1 및 제4 선택 게이트 트랜지스터 SGT4는 공핍형(depletion type)(D형)으로 구성되고, 제2 선택 게이트 트랜지스터 SGT2및 제3 선택 게이트 트랜지스터 SGT3은 증가형(enhancement type)(E형)으로 구성된다.
즉, 제1 선택 게이트 트랜지스터 SGT1 및 제4 선택 게이트 트랜지스터 SGT4의 임계치 전압 VD는 제2 선택 게이트 트랜지스터 SGT2 및 제3 선택 게이트 트랜지스터 SGT3의 임계 전압 VE보다 낮다.
이때, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB 모두에, 임계 전압 VE보다 높은 전압 예를 들어, 전압 VSG2를 인가함으로써, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2가 선택된다.
또한, 상층 선택 게이트 SGA에 임계 전압 VE보다 낮은 전압 예를 들어, 전압 VSG1을 인가하고, 하층 선택 게이트 SGB에 전압 VSG2를 인가함으로써, 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4가 선택된다.
따라서, 불휘발성 반도체 기억 장치(110)는, 제1 관통 홀 H1의 장축 방향 XA로 제1 관통 홀 H1에 인접한 제2 관통 홀 H2의 내측에 제공되고, 적층 방향으로 연장되는 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4 - 제2 관통 홀 H2는 적층체 ML의 적층 방향(Z 방향)으로 적층체 ML을 관통하며 적층 방향에 수직한 평면으로 절단될 때 장축 방향 XA에 평행한 방향으로 제2 장축 방향을 갖는 제2 편평원의 단면을 갖고, 제3 반도체 필러 SP3은 제2 관통 홀 H2의 제2 장축 방향으로 제4 반도체 필러 SP4에 대향함 - ; 전극막 WL과 제3 반도체 필러 SP3 사이에 제공되는 제3 전하 축적층 CT3; 및 전극막 WL과 제4 반도체 필러 SP4 사이에 제공되는 제4 전하 축적층 CT4를 더 포함한다.
불휘발성 반도체 기억 장치(110)는, 반도체 기판(11)에 반대측인 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2 측의 단부에 제공되는 제1 선택 게이트 트랜지스터 SGT1; 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2에 대하여, 제1 선택 게이트 트랜지스터 SGT1과 적층체 ML 사이에 제공되는 제2 선택 게이트 트랜지스터 SGT2; 반도체 기판(11)에 반대측인 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4 측의 단부에 제공되는 제3 선택 게이트 트랜지스터 SGT3; 및 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4에 대하여, 제3 선택 게이트 트랜지스터 SGT3과 적층체 ML 사이에 제공되는 제4 선택 게이트 트랜지스터 SGT4를 더 포함한다.
제1 선택 게이트 트랜지스터 SGT1 및 제2 선택 게이트 트랜지스터 SGT2는 서로 상이한 임계치들을 갖는다. 제3 선택 게이트 트랜지스터 SGT3은 제2 선택 게이트 트랜지스터 SGT2와 동일한 임계치를 갖는다. 제4 선택 게이트 트랜지스터 SGT4는 제1 선택 게이트 트랜지스터 SGT1과 동일한 임계치를 갖는다.
여기서, "동일한 임계치"는 엄밀하게 동일한 임계치에 한정되는 것이 아니라, 예를 들어, 프로세스 조건의 편차에 기인한 편차를 포함할 수 있고, 이는 실질적으로 동일한 임계치를 요구한다.
이에 의해, 선택 게이트 SG를 공유하고, 공통 소스선 M0에 접속되는 제2 반도체 필러 SP2 및 제3 반도체 필러 SP3 중 하나를 구별하여 선택할 수 있다. 또한, 선택 게이트 SG를 공유하고, 공통 비트선 BL에 접속되는 제1 반도체 필러 SP1 및 제4 반도체 필러 SP4 중 하나를 구별하여 선택할 수 있다.
이하, 불휘발성 반도체 기억 장치(110)의 제조 방법의 일례에 대하여 설명한다.
도 7a 내지 7d는 본 발명의 제1 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 공정순 모식도이다.
구체적으로, 도 7a는 최초 공정의 모식적인 평면도이며, 도7b 내지 7d는 각각의 이전 공정에서 이어지는 모식적인 평면도들이다.
도 8a 내지 8d는 도 7d에서 이어지는 모식적인 평면도들이다.
도 9a 및 9b는 도 8d에서 이어지는 모식적인 단면도들이다. 구체적으로, 도 9a 및 9b는 도 1a의 A-A'선을 따라 취해진 단면에 대응하는 모식적인 단면도들이다.
도 10a 및 10b는 도 9b에서 이어지는 모식적인 평면도들이다.
도 7a에 도시된 바와 같이, 반도체 기판(11)의 상에 예를 들어, 실리콘 산화막을 형성하고, 그 위에 폴리실리콘막을 형성하여, 폴리실리콘 막을 게이트의 재료로서 사용하는 백 게이트 BG를 형성한다. 그 후, 그 위에 워드선들의 전극막 WL을 형성하는 복수의 폴리실리콘층 및 절연막들(12)을 형성하는 실리콘 산화막을 교대로 적층하고, 또한, 선택 게이트 SG의 하층 선택 게이트 SGB를 형성하는 폴리실리콘층, 실리콘 산화막으로 구성되는 절연막(15), 상층 선택 게이트 SGA를 형성하는 폴리실리콘층 및 실리콘 산화막으로 구성되는 절연막(16)(표면 절연막 IS)을 적층한다. 그 후, 리소그래피 및 RIE(Reactive Ion Etching)를 수행하여 편평원의 단면을 갖는 관통 홀들 H0을 형성한다.
장축 방향 XA(X 방향)으로의 관통 홀들 H0의 직경은 예를 들어, 2F이고, 단축 방향(Y 방향)으로의 관통 홀들 H0의 직경은 예를 들어, F이며, 2개의 관통 홀들 H0 사이의 간격은 X 방향 및 Y 방향 모두에서 F이다.
이때, 도 1b에 도시한 바와 같이, 관통 홀들 H0은 Z 방향으로 절연막(16), 상층 선택 게이트 SGA, 절연막(15), 하층 선택 게이트 SGB 및 적층체 ML을 관통하도록 백 게이트 BG의 중간 깊이(depth of the partway)로 형성된다.
이 후, 도 7b에 도시된 바와 같이, 리소그래피의 레지스트를 제거한 후, 관통 홀들 H0에 매립되도록, 전하 축적층 적층체(24)를 형성하는 막 및 채널의 반도체 필러 SP를 형성하는 재료를 CVD(Chemical Vapor Deposition)로 성막하여, 절연막(16)의 표면 상에 성막한 막을 에치백으로 제거한다. 전하 축적층 적층체(24)에 대하여, 예를 들어, 실리콘 산화막, 전하 축적층을 형성하는 실리콘 질화막 및 실리콘 산화막의 적층 막들을 사용할 수 있다. 반도체 필러 SP에 대해서는 예를 들어, 폴리실리콘이 사용된다.
이 후, 도 7c에 도시된 바와 같이, 관통 홀들 H0, 및 관통 홀들 H0에 매립된 반도체 필러 SP와 전하 축적층 적층체(24)는 관통 홀 H0의 단축 방향으로 연장되는 슬릿 HSL(트렌치)에 의해 분단된다. 슬릿 HSL은 예를 들어, 0.5F의 폭을 갖도록 구성된다. 이때, 리소그래피의 최소 배선폭은 F이기 때문에, 예를 들어, F의 폭으로 형성되는 하드 마스크 재료의 측면 상에 스페이서를 형성하여, 하드 마스크 재료들 간의 간격을 좁힐 수 있고, 따라서, 하드 마스크 재료들에 의해 노출된 부분의 폭이 0.5F가 된다. 이에 의해, 0.5F의 폭을 갖는 슬릿 HSL을 형성할 수 있다.
슬릿 HSL의 형성에 RIE를 사용할 수 있다. 이때, 도 1b에 도시한 바와 같이, 반도체 필러 SP가 반도체 필러 SP의 반도체 기판(11) 측에서 분단되지 않도록 슬릿 HSL을 형성한다. 이에 의해, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 서로 U자 형상(즉, 일방향으로 연장되는 부분의 일단부와, 일방향에 반대측의 방향으로 연장되는 부분의 일단부가 연결된 형상)으로 서로 접속된다. 마찬가지로, 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4도 U자 형상으로 서로 접속된다. 따라서, 관통 홀들 H0에서, 반도체 필러 SP의 최하부 폴리실리콘은 에칭에 의해 제거되지 않고 남아있다.
이에 의해, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2, 및 제3 반도체 필러 SP3과 제4 반도체 필러 SP4는 각각 U자 형상의 NAND 스트링이 된다.
이 후, 도 7d에 도시된 바와 같이, 하드 마스크 재료들을 제거한 후, 슬릿 HSL에 매립되도록, 홀 분단 절연층 IL로서, 예를 들어, 실리콘 질화막을 성막한다. 이 후, 표면 상에 성막된 막을 에치백에 의해 제거한다.
이때, 상층 선택 게이트 SGA 상의 절연막(16)(표면 절연막 IS)에 대하여 RIE의 높은 선택비를 갖는 재료가 홀 분단 절연층 IL에 사용된다. 즉, 홀 분단 절연층 IL에 대하여, 절연막(16)보다 RIE의 에칭 레이트가 충분히 낮은 재료를 선택한다. 본 구체예에서, 절연막(16)에 실리콘 산화막이 사용되고, 홀 분단 절연층 IL에는 실리콘 질화막이 사용된다. 이에 의해, 후술하는 바와 같이, 홀 분단 절연층 IL이, 절연막(16)의 표면으로부터 위쪽으로 벽 형상으로 돌출되는 구조를 형성할 수 있다.
이 후, 도 8a에 도시된 바와 같이, 예를 들어, X 방향으로 서로 인접하는 관통 홀들 H0의 한쪽에 레지스트 R1을 제공하고, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB의 부분들에 대응하는 반도체 필러들 SP에 대하여 예를 들어, 조건을 바꾸면서 이온 주입을 행한다. 이로써, 서로 상이한 임계치를 갖는 제1 선택 게이트 트랜지스터 SGT1 및 제2 선택 게이트 트랜지스터 SGT2를 형성한다.
상술한 레지스트 R1을 제거한 후에, 도 8b에 도시된 바와 같이, X 방향으로 서로 인접하는 관통 홀들 H0의 다른쪽에 레지스트 R2를 제공하고, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB의 부분들에 대응하는 반도체 필러들 SP에 대하여 예를 들어, 조건을 바꾸면서 이온 주입을 행한다. 따라서, 서로 상이한 임계치를 갖는 제3 선택 게이트 트랜지스터 SGT3및 제4 선택 게이트 트랜지스터 SGT4를 형성한다.
이에 의해, 도 6에 대해 설명한 바와 같이, 제1 선택 게이트 트랜지스터 SGT1 및 제4 선택 게이트 트랜지스터 SGT4는 예를 들어, 공핍형으로 구성되고, 제2 선택 게이트 트랜지스터 SGT2 및 제3 선택 게이트 트랜지스터 SGT3은 예를 들어, 증가형으로 구성될 수 있다.
이 후, 도 8c에 도시된 바와 같이, 소스선 M0에 대한 리소그래피를 행한다.
이때, 도 8d에 도시된 바와 같이, 리소그래피에서의 소스선 M0의 패턴 MOp는, 제1 관통 홀 H1의 제1 홀 분단 절연층 IL1과 제2 관통 홀 H2의 제2 홀 분단 절연층 IL2 사이의 간격으로, Y 방향으로 연장되는 패턴 P1; 및 제1 관통 홀 Hl 및 제2 관통 홀 H2를 덮도록, 패턴 P1로부터 X 방향으로 돌출되는 패턴 P2를 포함한다. 패턴 P1은 후에 소스선 M0를 형성하고, 패턴 P2는 후에, 후술하는 컨택트 비아 V1에 접속되는 소스선 M0과 동일층의 접속부 MOV1을 형성한다.
그 후, 도 9a에 도시된 바와 같이, 소스선 M0의 패턴으로 덮히지 않은 홀 분단 절연층 IL 및 절연막(16)은 예를 들어, RIE에 의해 에칭된다. 이때, 절연막(16)은 홀 분단 절연층 IL보다 높은 에칭 레이트를 갖기 때문에, 홀 분단 절연층 IL은 절연막(16)의 표면으로부터 위쪽으로 벽 형상으로 돌출되는 구조를 형성할 수 있다.
그 후, 도 9b에 도시된 바와 같이, 포토리소그래피의 레지스트를 제거한 후, 소스선 M0를 형성하는 금속막(17)을 성막하여, CMP(Chemical Mechanical Polishing) 처리를 행한다. 이에 의해, 홀 분단 절연층 IL의 패턴에 대하여 자기정합적으로 소스선 M0 및 접속부 MOV1이 형성된다. 즉, 소스선 M0 및 접속부 MOV1은 홀 분단 절연층 IL에 의해 서로 분단된다. 따라서, 슬릿 HSL에 남은 실리콘 질화막을 사용하여, 소스선 M0 및 접속부 MOV1을 패터닝할 수 있고, 리소그래피 공정 에서 고도한 정합(aligning) 정밀도의 필요성이 없어질 수 있다.
그 후, 도 10a에 도시된 바와 같이, 소스선 M0 및 접속부 MOV1 상에 층간 절연막을 형성하고, 그 후, 접속부 MOV1에 비아 홀 HV1을 형성한다.
그 후, 도 10b에 도시된 바와 같이, 그 위에 비트선 BL을 형성하는 금속을 성막한다. 이때, 비아 홀 HV1은 이러한 금속으로 매립되어 컨택트 비아 V1을 형성한다. 그 후, 이러한 금속을 포토리소그래피 및 에칭에 의해 X 방향으로 연장되는 스트라이프 형상으로 패터닝하여, 컨택트 비아 V1을 묶은(bundle) 비트선들 BL을 형성한다.
따라서, 도 1a와 1b, 도 2, 도 3 및 도 5에 도시한 불휘발성 반도체 기억 장치(110)가 제조된다. 불휘발성 반도체 기억 장치(110)는 집적도가 증가된 일괄 패턴형 3차원 적층 구조를 갖는 불휘발성 반도체 기억 장치를 제공할 수 있다.
이러한 구체예에서, 관통 홀 H0에서는, 편평원의 장축 방향 XA로 서로 대향하는 내측에 제공되는 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11) 측에서 서로 전기적으로 접속되어, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 U자 형상의 NAND 스트링을 형성한다. 그러나, 후술하는 바와 같이, 본 발명의 실시예는 이에 한정되지 않는다. 반도체 필러 SP는 직선 형상을 가질 수도 있다.
도 11은 본 발명의 제1 실시예에 따른 다른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 평면도이다.
도면은 불휘발성 반도체 기억 장치(110)에 관한 도 3에 대응하는 도면이다.
도 11에 도시된 바와 같이, 본 실시예에 따른 다른 불휘발성 반도체 기억 장치(110a)에서, 전극막 WL은 소거 블록들 BN1 및 BN2 모두에서 분단된다. 구체적으로, 불휘발성 반도체 기억 장치(110)에서의 전극막 WL은 교차 전극 또는 손가락형 전극의 형상을 갖지만, 본 구체예에서는, 전극막 WLA1과 WLA2 사이에 절연층 ILA1이 제공되고, 전극막 WLB1과 WLB2 사이 및 전극막 WLB2와 WLB3 사이에 각각 절연층들 ILB1 및 ILB2이 제공된다.
도 11에 도시되지는 않았지만, Y 방향의 양단부에서, Z 방향으로 적층된 전극막 WL(전극막 WLA1, WLA2, WLB1, WLB2 및 WLB3)의 Y 방향의 길이는 계단형 방식으로 변화한다. Y 방향의 한쪽 단부에서는, 전극막 WLA1 및 WLA2에 의해 주변 회로와의 전기적 접속이 행해진다. Y 방향의 다른쪽 단부에서는, 전극막 WLB1, WLB2 및 WLB3에 의해 주변 회로와의 전기적 접속이 행해진다.
이에 의해, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이에 상이한 전위가 설정될 수 있다. 또한, 제3 반도체 필러 SP3과 제4 반도체 필러 SP4 사이에도 상이한 전위가 설정될 수 있다.
즉, 전극막 WL은 적층체 ML의 적층 방향에 수직한 평면에서 분단되고, 제1 반도체 필러 SP1에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLB1)은 제1 전위로 설정되고, 제2 반도체 필러 SP2에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLA1) 및 제3 반도체 필러 SP3에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLA1)은 제1 전위와 상이한 제2 전위로 설정되며, 제4 반도체 필러 SP4에 대향하는 전극막 WL의 부분(예를 들어, 전극막 WLB2)은 제1 전위 및 제2 전위 모두와 상이한 제3 전위로 설정될 수 있다.
이와 같은 구성을 갖는 불휘발성 반도체 기억 장치(110a)는 또한 집적도가 증가된 일괄 패턴형 3차원 적층 구조를 갖는 불휘발성 반도체 기억 장치를 제공할 수 있다.
불휘발성 반도체 기억 장치(110)와 유사한 전극막 WL에 대한 교차 전극 또는 손가락형 전극의 형상을 사용하여 접속의 구성이 단순화될 수 있다.
(제2 실시예)
도 12a 및 12b는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식도들이다.
구체적으로, 도 12a는 평면도이고, 도 12b는 도 12a의 A-A'선을 따라 취해진 단면도이다.
도 12a 및 12b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치(120)에서의 관통 홀 H0의 부분은, 불휘발성 반도체 기억 장치(110)와 유사하다. 즉, 반도체 기판(11) 상에 복수의 전극막 WL 및 복수의 절연막(12)이 교대로 적층된 적층체 ML에, 편평원의 단면을 갖는 관통 홀 H0(제1 관통 홀 H1)이 제공된다. 편평원의 장축 방향 XA로 서로 대향하도록 관통 홀 H0의 내측에 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2가 제공된다. 전극막 WL과, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2 사이에 제1 전하 축적층 CT1 및 제2 전하 축적층 CT2이 각각 제공된다. 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2 사이에 홀 분단 절연층 IL(제1 홀 분단 절연층 IL1)이 제공된다.
불휘발성 반도체 기억 장치(120)에서, 제1 관통 홀 H1과 제2 관통 홀 H2 사이에서 전극막 WL이 분단된다.
불휘발성 반도체 기억 장치(120)는, 장축 방향 XA로 제1 관통 홀 Hl에 인접한 제2 관통 홀 H2의 내측에 제공되며, 적층 방향으로 연장되는 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4 - 제2 관통 홀 H2는 적층체 ML의 적층 방향(Z 방향)으로 적층체 ML을 관통하며 제1 장축 방향 XA에 평행한 방향으로 제2 장축 방향을 갖는 제2 편평원의 제2 단면을 갖고, 제2 단면은 적층 방향에 수직한 방향으로 절단되며, 제3 반도체 필러 SP3은 제2 관통 홀 H2의 제2 장축 방향으로 제4 반도체 필러 SP4에 대향함 - ; 전극막 WL과 제3 반도체 필러 SP3 사이에 제공되는 제3 전하 축적층 CT3; 및 전극막 WL과 제4 반도체 필러 SP4 사이에 제공되는 제4 전하 축적층 CT4를 더 포함한다.
불휘발성 반도체 기억 장치(120)는, 제1 관통 홀 H1과 제2 관통 홀 H2 사이에서, 전극막 WL을, 제1 관통 홀 Hl에 대향하는 영역(제1 전극막 영역 WLR1)과 제2 관통 홀 H2에 대향하는 영역(제2 전극막 영역 WLR2)으로 분단하는 홀간 분단 절연막 WIL을 더 포함한다.
이에 의해, 전극막 WL은 X 방향을 따라 분단되고, 즉, 제1 전극막 영역 WLR1 및 제2 전극막 영역 WLR2는 Y 방향으로 연장된다.
홀간 분단 절연막 WIL에는, 예를 들어, 실리콘 산화막이 사용된다. 그러나, 홀간 분단 절연막 WIL에, 실리콘 질화막을 사용할 수도 있고, 임의의 절연성 재료를 사용할 수도 있다.
불휘발성 반도체 기억 장치(110)와 마찬가지로, 제1 반도체 필러 SP1과 제2 반도체 필러 SP2 사이에는 제1 홀 분단 절연층 IL1이 제공되고, 제3 반도체 필러 SP3과 제4 반도체 필러 SP4 사이에는 제2 홀간 분단 절연층 IL2이 제공된다.
제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11) 측에서 서로 전기적으로 접속되고, 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4는 반도체 기판(11) 측에서 서로 전기적으로 접속된다. 이들의 접속에는, 제1 반도체 필러 SP1 내지 제4 반도체 필러 SP4를 형성하는 폴리실리콘 및 비정질 실리콘과 같은 반도체 재료가 사용된다.
또한, 본 구체예에서, 적층체 ML에서, 절연막(12) 및 전극막 WL의 적층수는 임의적이다.
이때, 도 12a에 도시한 바와 같이, X 방향으로의 제1 관통 홀 H1의 직경을 "d1"로 나타내고, 제1 홀 분단 절연층 IL1의 두께를 "d7"로 나타내고, 제1 관통 홀 H1의 일단부로부터 제1 홀 분단 절연층 IL1까지의 거리를 "d5"로 나타내며, 타단부로부터 제1 홀 분단 절연층 IL1까지의 거리를 "d6"으로 나타낸다. 본 구체예에서, d5=d6이다. Y 방향으로의 제1 관통 홀의 직경을 "d3"으로 나타낸다. 제1 관통 홀 H1 이외의 관통 홀들도 동일한 형상을 갖는다고 가정한다.
X 방향에서, 제1 관통 홀 H1과 제2 관통 홀 H2 사이의 거리를 "d2"로 나타낸다. 홀간 분단 절연막 WIL의 폭을 "d13"으로 나타낸다. 제1 관통 홀 H1과 홀간 분단 절연막 WIL 사이의 거리를 "d11"로 나타내고, 제2 관통 홀 H2과 홀간 분단 절연막 WIL 사이의 거리를 "d12"로 나타낸다. 본 구체예에서, d11=d12이다. 즉, d2=d11+d13+d12이다.
Y 방향으로의 관통 홀들 H0 사이의 거리를 "d4"로 나타낸다.
여기서, 불휘발성 반도체 기억 장치(110)의 제조에서의 최소 배선폭을 "F"로 나타내면, d3 및 d4는 F로 설정될 수 있다. 슬리밍과 같은 방법을 사용함으로써, 최종 폭으로서 0.5F의 폭이 얻어지는 경우, d7은 0.5F가 될 수 있다. d1을 2F로 가정하는 경우, d5 및 d6은 0.75F가 된다.
한편, d13도 0.5F가 될 수 있다. d2을 2F로 가정하는 경우, d11 및 d12는 0.75F가 된다.
즉, 장축 방향 XA를 따른 홀 분단 절연막 WIL의 길이(d13임; 예를 들어, 0.5F)는, 단축 방향을 따른 제1 관통 홀 H1의 길이(d3임; 예를 들어, F)의 실질적으로 0.5배로 설정될 수 있다.
상술한 각각의 설정값은, 제1 실시예와 마찬가지로, 리소그래피의 정합 정밀도를 고려하여, 적절한 형상이 얻어지도록 설정된다.
이 경우의 적층체 ML의 1개의 층의 XY 평면에서의 1개의 메모리 셀의 점유 면적 CA는, (d1+d2)×(d3+d4)/2이며, 이 경우에 점유 면적 CA는 4F×2F/2=4F2이 된다.
따라서, 불휘발성 반도체 기억 장치(120)에서도, 메모리 셀의 점유 면적 CA는 제1 비교예 및 제2 비교예의 불휘발성 반도체 기억 장치들(119a 및 119b)의 6F2 및 4.5F2보다 작다.
이와 같이, 불휘발성 반도체 기억 장치(120)에서는, 메모리 셀의 점유 면적 CA가 불휘발성 반도체 기억 장치(110)의 3F2보다 크지만, 4F2의 고밀도를 실현할 수 있다.
불휘발성 반도체 기억 장치(120)에서, 예를 들어, 장축 방향으로의 관통 홀 H0의 직경(d1)은 단축 방향으로의 직경(d3)의 1.5배 이상 3.5배 미만이 바람직하다.
구체적으로, 장축 방향의 직경(d1)이 단축 방향의 직경(d3)의 1.5배보다 작을 경우에는, 예를 들어, d3을 F로 가정하고, d7을 0.5F로 가정하는 경우에, d5 및 d6은 0.5F보다 작아지고, 반도체 필러 SP의 저항값이 증대하고, 전하 축적층 적층체(24)의 전하 축적층의 면적이 감소하며, 가공이 어렵게 된다.
장축 방향의 직경(d1)이 단축 방향의 직경(d3)의 3.5배 이상인 경우, 메모리 셀의 원하는 점유 면적 CA를 유지하려고 하면, X 방향을 따라 서로 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2가 서로 중첩한다.
불휘발성 반도체 기억 장치(120)는 선택 게이트 SG의 1개의 층만으로 충분한 점에서, 불휘발성 반도체 기억 장치(110)에 대하여 이점을 갖는다. 이하, 불휘발성 반도체 기억 장치(120)에서의 선택 게이트 SG에 대하여 설명한다.
도 13은 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 단면도이다.
도면은 도 12a의 A-A'선을 따라 취해진 단면에 대응하는 단면도이다.
도 13에 도시된 바와 같이, 불휘발성 반도체 기억 장치(120)에서, 적층체 ML 상에 선택 게이트 SG의 1개의 층이 제공된다. 즉, 불휘발성 반도체 기억 장치(110)의 경우에는, 1개의 관통 홀 H0에 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB의 2층의 선택 게이트들이 제공되는 반면, 본 실시예에 따른 불휘발성 반도체 기억 장치(120)에서는, 1개의 관통 홀 H0에 대해 1개의 선택 게이트 SG가 제공된다.
선택 게이트 SG와, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2 사이, 및 선택 게이트 SG와, 제3 반도체 필러 SP3및 제4 반도체 필러 SP4 사이에, 게이트 절연막들 GD가 제공된다. 선택 게이트 SG 및 이들 반도체 필러가 교차하는 부분들은 선택 게이트 트랜지스터들 SGT로서 기능한다.
선택 게이트 SG 상에 절연막(25)(표면 절연막 IS)이 제공되고, 그 위에 소스선 M0을 형성하는 금속막(17)이 제공된다. 소스선 M0은 서로 근접하는 제2 반도체 필러 SP2 및 제3 반도체 필러 SP3에 접속된다. 본 구체예에서, 소스선 M0은 Y 방향으로 연장되도록 제공된다. 또한, 금속막(17)은 컨택트 비아 V1에 대한 접속부 MOV1을 형성한다.
금속막(17) 상에 절연막(18)이 제공되고, 절연막(18)에 컨택트 비아 V1이 제공되며, 그 위에 비트선 BL이 X 방향으로 연장되도록 제공된다.
제2 관통 홀 H2에 반대측인 제1 관통 홀 H1 측의 제1 반도체 필러 SP1은 접속부 MOV1 및 컨택트 비아 V1을 통해 비트선 BL에 접속된다. 마찬가지로, 제1 관통 홀 H1에 반대측인 제2 관통 홀 H2 측의 제4 반도체 필러 SP4는 접속부 MOV1 및 컨택트 비아 V1을 통해 비트선 BL에 접속된다.
홀간 분단 절연막 WIL은, 서로 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2 사이에서, 선택 게이트 SG를, 제1 관통 홀 H1에 대향하는 영역(제1 선택 게이트 영역 SGR1)과 제2 관통 홀 H2에 대향하는 영역(제2 선택 게이트 영역 SGR2)으로 분단한다. 이에 의해, 선택 게이트 SG는 X 방향을 따라 분단되고, 즉, 제1 선택 게이트 영역 SGR1및 제2 선택 게이트 영역 SGR2는 Y 방향으로 연장된다.
불휘발성 반도체 기억 장치(120)에서, 전극막 WL은, 서로 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2 사이의 홀간 분단 절연막 WIL에 의해 제1 전극막 영역 WLR1 및 제2 전극막 영역 WLR2로 분단된다. 선택 게이트 SG는 서로 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2 사이에서 제1 선택 게이트 영역SGR1 및 제2 선택 게이트 영역 SGR2로 분단된다. 이에 의해, 선택 게이트 SG의 1개의 층이 제공되는 구조라도, 제1 관통 홀 H1의 메모리 셀 및 제2 관통 홀 H2의 메모리 셀은 구별하여 선택될 수 있다.
따라서, 불휘발성 반도체 기억 장치(120)는, 반도체 기판(11)에 반대측인 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2 측의 단부에 제공되는 제5 선택 게이트 트랜지스터 SGT5; 및 반도체 기판(11)에 반대측인 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4 측의 단부에 제공되는 제6 선택 게이트 트랜지스터 SGT6을 더 포함한다.
홀간 분단 절연막 WIL은 제5 게이트 트랜지스터 SGT5 및 제6 게이트 트랜지스터 SGT6의 선택 게이트들 SG을 서로 분단한다.
즉, 불휘발성 반도체 기억 장치(120)에서, 동일 비트선 BL에 접속되고, 서로 인접하는 2개의 NAND 스트링들(제1 반도체 필러 SP1 및 제2 반도체 필러 SP2를 포함하는 U자형 NAND 스트링 및 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4를 포함하는 U자형 NAND 스트링)은 서로 상이한 선택 게이트들 SG(제5 선택 게이트 트랜지스터 SGT5 및 제6 선택 게이트 트랜지스터 SGT6)에 접속된다. 이에 의해, NAND 스트링의 양단부들 각각에 대해 필요한 선택 게이트의 수는 1개일 수 있다.
따라서, 불휘발성 반도체 기억 장치(120)에 대한 제조 공정은 불휘발성 반도체 기억 장치(110)의 제조 공정보다 쉽다.
또한, 본 실시예에 따른 불휘발성 반도체 기억 장치(120)에서도, 전극막 WL은 도 3에 도시한 교차 전극 또는 손가락형 전극의 형상, 또는 도 11에 도시한 바와 같이, X 방향에 대해 분단된 형상을 가질 수 있다.
이하, 불휘발성 반도체 기억 장치(120)의 제조 방법의 예를 설명한다.
도 14a 내지 14d는 본 발명의 제2 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 모식적인 공정순 평면도들이다.
구체적으로, 도 14a는 최초 공정의 도면이며, 도 14b 내지 14d는 각각의 이전 공정에서 이어지는 도면들이다.
도 14a에 도시된 바와 같이, 제1 실시예와 마찬가지로, 반도체 기판(11)의 백게이트 BG 상에 복수의 전극막 WL(폴리실리콘) 및 복수의 절연막(12)(실리콘 산화막)을 교대로 적층하고, 선택 게이트 SG를 형성하는 폴리실리콘층 및 실리콘 산화막으로 구성되는 절연막(25)을 더 적층한다. 그 후, 리소그래피와 RIE를 행하여 편평원의 단면을 갖는 관통 홀들 H0을 형성한다.
장축 방향 XA(X 방향)으로의 관통 홀 H0의 직경은 예를 들어, 2F이며, 단축 방향(Y 방향)으로의 관통 홀 H0의 직경은 예를 들어, F이다. 장축 방향 XA으로의 관통 홀들 H0 사이의 간격은 예를 들어, 2F이며, 단축 방향으로의 관통 홀들 H0 사이의 간격은 예를 들어, F이다.
이 후, 도 14b에 도시된 바와 같이, 관통 홀 H0에 매립되도록, 전하 축적층 적층체(24)를 형성하는 막 및 채널의 반도체 필러 SP를 형성하는 재료가 CVD에 의해 성막된다. 그 후, 제1 관통 홀 H1과 제2 관통 홀 H2 사이에, Y 방향으로 연장되는 홀간 슬릿 WSL을 형성한 후, 예를 들어, 홀간 슬릿 WSL에 실리콘 산화막을 매립하여, 홀간 분단 절연막 WIL을 형성한다.
이때, 상술한 바와 같이, 포토리소그래피의 레지스트의 측벽에 스페이서를 형성함으로써, 슬릿의 폭은 예를 들어, 0.5F가 된다. 이에 의해, 홀간 분단 절연막 WIL의 폭은 0.5F가 된다.
이 후, 도 14c에 도시된 바와 같이, 제1 실시예와 마찬가지로, 관통 홀들 H0, 및 관통 홀들 H0에 매립된 반도체 필러 SP 및 전하 축적층 적층체(24)를 관통 홀들 H0의 단축 방향으로 연장되는 슬릿 HSL(트렌치)에 의해 분단한다. 슬릿 HSL은 예를 들어, 0.5F의 폭을 갖도록 구성된다.
이 후, 예를 들어, 실리콘 질화막을 슬릿 HSL에 매립되도록 성막하여, 홀 분단 절연층 IL을 형성한다.
이때, 제1 실시예와 마찬가지로, 홀 분단 절연층 IL의 재료로서, 절연막(25)(표면 절연막 IS)보다, RIE에 대한 에칭 레이트가 충분히 낮은 재료가 선택될 수 있다. 따라서, 홀 분단 절연층 IL이 절연막(25)의 표면으로부터 위로쪽으로 벽 형상으로 돌출되는 구조를 형성할 수 있다. 이 경우, 절연막(25)에는 실리콘 산화막이 사용되고, 홀 분단 절연층 IL에는 실리콘 질화막이 사용된다.
이 후, 예를 들어, 선택 게이트 SG의 채널을 형성하는 반도체 필러 SP에 대하여 이온 주입을 행한다. 본 실시예에서는, 제1 실시예와 상이하게 선택 게이트 SG의 1개 층이 제공되기 때문에, 이온 주입이 전면에 균일하게 행해진다. 이에 의해, 제5 선택 게이트 트랜지스터 SGT5 및 제6 선택 게이트 트랜지스터 SGT6이 형성된다. 이러한 이온 주입은 필요에 따라 행해지고, 생략가능하다.
이 후, 도 14d에 도시된 바와 같이, 제1 실시예와 마찬가지로, 소스선 M0에 대한 리소그래피를 행하고, 소스선들 M0의 패턴으로 덮혀있지 않은 홀 분단 절연층 IL 및 절연막(25)을, 예를 들어, RIE에 의해 에칭하여, 홀 분단 절연층 IL이 절연막(25)의 표면으로부터 위쪽으로 벽 형상으로 돌출되는 구조를 형성한다.
그 후, 소스선 M0를 형성하는 금속막(17)을 성막하여, CMP 처리를 행한다. 이에 의해, 홀 분단 절연층 IL의 패턴에 대하여 소스선 M0 및 접속부 MOV1이 자기 정합적으로 형성된다.
그 후, 소스선 M0 및 접속부 MOV1 상에 절연막(18)을 형성한다. 그 후, 절연막(18)에 비아 홀 HV1을 형성하고, 그 위에 비트선들 BL을 형성하는 금속을 성막한다. 리소그래피와 에칭을 행하여, 컨택트 비아 V1 및 비트선들 BL을 형성한다.
따라서, 도 12a, 12b 및 도 13에 도시한 불휘발성 반도체 기억 장치(120)가 제조된다. 불휘발성 반도체 기억 장치(120)는 집적도가 증가된 일괄 패턴형 3차원 적층 구조를 갖는 불휘발성 반도체 기억 장치를 제공할 수 있다.
본 구체예에서도, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11) 측에서 서로 전기적으로 접속되어, U자 형상의 NAND 스트링을 형성하지만, 본 발명의 실시예는 이에 한정되지 않는다.
즉, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11) 측에서 서로 전기적으로 접속되지 않을 수 있고, 독립적인 직선의 NAND 스트링을 각각 형성할 수 있다. 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2가 각각 독립적인 직선 형상을 갖는 경우에는, 적층체 ML과 반도체 기판(11) 사이에, 하부 선택 게이트를 제공할 수 있다.
(제3 실시예)
도 15는 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치의 구성을 도시하는 모식적인 사시도이다.
도 15에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 불휘발성 반도체 기억 장치(210)에서는, 반도체 필러들 SP가 U자 형상으로 접속되어 있지 않고, 직선의 NAND 스트링이 형성된다. 이외의 구성은 불휘발성 반도체 기억 장치(110)와 마찬가지일 수 있다. 또한, 상술한 본 발명의 실시예에 따른 모든 불휘발성 반도체 기억 장치에 이러한 구성을 사용할 수 있다.
불휘발성 반도체 기억 장치(210)에서, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2는 반도체 기판(11) 측에서 서로 전기적으로 접속되어 있지 않고, 각각 독립적인 직선의 NAND 스트링이다. 또한, 반도체 기판(11)에 소스선이 제공된다. 제1 반도체 필러 SP1은 접속부 MOV1 및 컨택트 비아 V1을 통해 비트선 BL에 접속되고, 제2 반도체 필러 SP2 및 그에 인접하는 제3 반도체 필러 SP3은 접속부 MO1 및 다른 컨택트 비아 V2를 통해 비트선에 접속된다. 제4 반도체 필러 SP4는 접속부 MOV1 및 컨택트 비아 V1을 통해 비트선에 접속된다.
예를 들어, 적층체 ML의 반도체 기판(11) 측(하측) 및 반도체 기판(11)에 반대측인 적층체 ML의 측(상측) 양쪽에 선택 게이트들이 제공된다.
즉, 적층체 ML과 반도체 기판(11) 사이에 하부 선택 게이트 LSG가 제공되고, 적층체 ML의 상측에 상부 선택 게이트 USG가 제공된다. 본 구체예에서, 하부 선택 게이트 LSG는 하부의 상층 선택 게이트 LSGA 및 하부의 하층 선택 게이트 LSGB을 포함한다. 상부 선택 게이트 USG는 상부의 상층 선택 게이트 USGA 및 상부의 하층 선택 게이트 USGB를 포함한다.
하부의 상층 선택 게이트 LSGA 및 하부의 하층 선택 게이트 LSGB는 서로 상이한 임계치를 갖는다.
마찬가지로, 상부의 상층 선택 게이트 USGA 및 상부의 하층 선택 게이트 USGB는 서로 상이한 임계치를 갖는다.
예를 들어, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2에 대응하는 하부의 상층 선택 게이트 LSGA는 선택 게이트 트랜지스터 LSGT1에 대응하고, 하부의 하층 선택 게이트 LSGB는 선택 게이트 트랜지스터 LSGT2에 대응한다. 또한, 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4에 대응하는 하부의 상층 선택 게이트 LSGA는 선택 게이트 트랜지스터 LSGT3에 대응하고, 하부의 하층 선택 게이트 LSGB는 선택 게이트 트랜지스터 LSGT4에 대응한다.
선택 게이트 트랜지스터 LSGT1은 증가형으로 구성되고, 선택 게이트 트랜지스터 LSGT2는 공핍형으로 구성된다. 한편, 선택 게이트 트랜지스터 LSGT3은 공핍형으로 구성되고, 선택 게이트 트랜지스터 LSGT4는 증가형으로 구성된다.
마찬가지로, 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2에 대응하는 상부의 상층 선택 게이트 USGA는 선택 게이트 트랜지스터 USGT1에 대응하고, 상부의 하층 선택 게이트 USGB는 선택 게이트 트랜지스터 USGT2에 대응한다. 또한, 제3 반도체 필러 SP3 및 제4 반도체 필러 SP4에 대응하는 상부의 상층 선택 게이트 USGA는 선택 게이트 트랜지스터 USGT3에 대응하고, 상부의 하층 선택 게이트 USGB는 선택 게이트 트랜지스터 USGT4에 대응한다.
선택 게이트 트랜지스터 USGT1은 공핍형으로 구성되고, 선택 게이트 트랜지스터 USGT2는 증가형으로 구성된다. 한편, 선택 게이트 트랜지스터 USGT3은 증가형으로 구성되고, 선택 게이트 트랜지스터 USGT4는 공핍형으로 구성된다.
따라서, 제1 반도체 필러 SP1 내지 제4 반도체 필러 SP4는 구별하여 선택될 수 있다.
또한, 하부 선택 게이트들 LSG의 2개의 층들이 제공되는 경우에 대해 상기에 설명했지만, 하부 선택 게이트 LSG의 1개의 층이 제공되는 구성도 가능하다. 그러나, 상부 선택 게이트들 USG과 마찬가지로, 서로 상이한 임계치를 갖는 하부 선택 게이트들 LSG의 2개의 층들이 제공되면, 메모리 셀의 선택성이 향상되고, 안정된 동작이 달성된다.
또한, 불휘발성 반도체 기억 장치(120)의 구성에서도, 반도체 필러들 SP는 직선의 NAND 스트링들을 형성할 수 있다. 이 경우에도, 적층체 ML의 상측과 하측 양쪽에 선택 게이트들이 제공된다.
불휘발성 반도체 기억 장치들(110 및 120)과 마찬가지로 , 제1 반도체 필러 SP1 및 제2 반도체 필러 SP2가 반도체 기판(11) 측에서 서로 접속되어 U자 형상의 NAND 스트링을 형성하는 경우에, 2개의 직선의 NAND 스트링들의 경우와 비교할 때, 반도체 필러의 전원 단부로부터의 위치로 인한 전기 특성의 변동이 억제되고, NAND 스트링에 대한 복잡한 배선 설치의 문제가 회피되며, 밀도 증가가 보다 촉진된다. 따라서, 이러한 구성이 보다 바람직하다.
(제4 실시예)
본 발명의 제4 실시예는 불휘발성 반도체 기억 장치의 제조 방법에 관한 것이다. 도 16은 본 발명의 제4 실시예에 따른 불휘발성 반도체 기억 장치의 제조 방법을 도시하는 흐름도이다.
도 16에 도시된 바와 같이, 본 실시예에 따른 제조 방법에서, 우선, 기판 (예를 들어, 반도체 기판(11)) 상에 복수의 절연막(12) 및 복수의 전극막 WL을 교대로 적층하여 적층체 ML을 형성한다(스텝 S110).
그 후, 적층체 ML의 적층 방향(Z 방향)으로 적층체 ML을 관통하고, 적층 방향에 수직한 평면으로 절단될 때의 편평원의 단면을 갖는 관통 홀들 H0(예를 들어, 제1 관통 홀 H1 및 제2 관통 홀 H2)을 형성한다(스텝 S120).
스텝 S110 및 스텝 S120에서, 예를 들어, 도 7a 및 도 14a에 관하여 설명한 방법을 채용할 수 있다.
예를 들어, 장축 방향 XA 및 단축 방향으로의 관통 홀 H0의 직경들은 각각, 예를 들어, 2F 및 F일 수 있다. 단축 방향으로 서로 인접하는 관통 홀 H0 사이의 간격은 예를 들어, F일 수 있다.
장축 방향 XA로 서로 인접하는 관통 홀들 H0 사이의 간격은 예를 들어, F, 2F 등일 수 있다.
관통 홀 H0의 내벽에 전하 축적층을 포함하는 층(예를 들어, 전하 축적층 적층체(24))을 형성한 후, 관통 홀 H0의 나머지 공간에 반도체 재료를 매립한다(스텝 S130). 반도체 재료는 반도체 필러들 SP(즉, 제1 반도체 필러 SP1 내지 제4 반도체 필러 SP4)를 형성하는 반도체 재료이다. 이에 대하여, 예를 들어, 도 7b 및 도 14b에 관해 설명한 방법을 채용할 수 있다.
그 후, 관통 홀 H0의 편평원의 장축 방향에 수직한 방향(예를 들어, Y 방향) 및 적층체 ML의 적층 방향(예를 들어, Z 방향)을 포함하는 평면(예를 들어, Y-Z 평면)에서, 반도체 재료 및 전하 축적층을 포함하는 층을 분단하기 위해 슬릿 HSL(예를 들어, 제1 슬릿 HSL1 및 제2 슬릿 HSL2)을 형성한다(스텝 S140). 이에 대하여, 예를 들어, 도 7c 및 도 14c에 관해 설명한 방법을 채용할 수 있다.
그 후, 홀 분단 절연층 IL(예를 들어, 제1 홀 분단 절연층 IL1 및 제2 홀 분단 절연층 IL2)을 형성하기 위해 슬릿 HSL에 절연 재료를 매립한다(스텝 S150). 절연 재료는, 적층체 ML의 표면 상에 배치된 표면 절연막 IS(예를 들어, 도 5에 도시한 절연막(16) 또는 도 13 도시한 절연막(25))의 에칭 레이트보다 낮은 에칭 레이트를 갖는다. 구체적으로, 상술한 바와 같이, 표면 절연막 IS에는 실리콘 산화막이 사용되고, 홀 분단 절연층 IL에는 실리콘 질화막이 사용된다. 이에 대하여, 예를 들어, 도 7d 및 도 14c에 관해 설명한 방법을 채용할 수 있다.
그 후, 표면 절연막 IS를 에칭하여, 표면 절연막 IS의 표면을 홀 분단 절연층 IL의 상면으로부터 후퇴시킨다(스텝 S160). 이에 대하여, 예를 들어, 도 8c 내지 도 9a 및 도 14d에 관해 설명한 방법을 채용할 수 있다.
그 후, 표면 절연막 IS의 표면의 후퇴에 의해 형성된 공간에, 도전 재료를 매립한다(스텝 S170). 즉, 표면 절연막 IS으로부터 위쪽으로 돌출되는 각각의 홀 분단 절연층들 IL 사이에 도전 재료를 매립한다. 이러한 도전 재료는 소스선 M0 및 컨택트 비아 V1에 대한 접속부 MOV1을 형성한다. 이에 대하여, 예를 들어, 도 9b 및 도 14d에 관해 설명한 방법을 채용할 수 있다.
이에 의해, 집적도가 증가된 일괄 패턴형 3차원 적층 구조를 갖는 불휘발성 반도체 기억 장치(110, 110a, 120 및 210), 및 그 제조 방법이 제공될 수 있다.
이때, 상술한 스텝 S140에서, 도 7c에 관해 상술한 바와 같이, 리소그래피의 최소 배선폭인 F의 폭으로 형성된 마스크 재료의 측면에 스페이서를 형성하여, 마스크 재료 사이의 간격을 좁힌다. 따라서, 마스크 재료로 덮히지 않은 부분의 폭을 F보다 좁게 할 수 있다. 이에 의해, 슬릿의 폭은 예를 들어, 0.5F가 될 수 있다.
또한, 불휘발성 반도체 기억 장치(110)와 유사하게, 장축 방향 XA로 서로 인접하는 관통 홀들 사이의 간격이 F이고, 인접하는 제1 관통 홀 H1 및 제2 관통 홀 H2가 선택 게이트 SG를 공유하는 경우에는, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB가 제공된다. 이 경우, 상술한 스텝 S150과 스텝 S160 사이에, 도 8a 및 8b에 관하여 상술한 바와 같이, 레지스트 패턴을 상이한 영역들에 2개 제공하고, 각각의 영역들에 이온 주입을 행하는 방법이 사용될 수 있다.
즉, 홀 분단 절연층 IL의 형성(스텝 S150) 후에, 제1 이온 주입 및 제2 이온 주입을 행할 수 있다. 장축 방향 XA로 서로 인접하는 관통 홀들 H0의 한쪽(예를 들어, 제1 관통 홀 H1)에 대응하는 반도체 필러 SP(제1 반도체 필러 SP1 및 제2 반도체 필러 SP2)에 제1 이온 주입을 행한다. 장축 방향 XA로 서로 인접하는 관통 홀 H0의 다른쪽(제2 관통 홀 H2)에 대응하는 반도체 필러 SP(제3 반도체 필러 SP3 및 제4 반도체 필러 SP4)에 제1 이온 주입과 상이한 조건 하에서, 제2 이온 주입을 행한다.
이에 의해, 불휘발성 반도체 기억 장치(110)와 마찬가지로, 인접하는 제1 관통 홀 H1 및 제2 관통 홀 H2가 선택 게이트 SG를 공유하는 경우에도, 상층 선택 게이트 SGA 및 하층 선택 게이트 SGB에 의해, 각각의 메모리 셀을 구별하여 선택할 수 있다.
또한, 불휘발성 반도체 기억 장치(120)와 마찬가지로, 인접하는 제1 관통 홀 H1과 제2 관통 홀 H2 사이에, 제1 전극막 영역 WLR1 및 제2 전극막 영역 WLR2을 분단하는 홀간 분단 절연막 WIL이 제공되는 경우에는, 예를 들어, 도 14c에 관해 설명한 방법을 채용할 수 있다.
구체적으로, 관통 홀 H0에 전하 축적층 및 반도체 재료를 매립하는 스텝 S130 이후에, 장축 방향 XA로 서로 인접하는 제1 관통 홀 H1 및 제2 관통 홀 H2 사이에, 관통 홀 H0의 편평원의 장축 방향 XA에 수직한 방향(예를 들어, Y 방향) 및 적층체 ML의 적층 방향(예를 들어, Z 방향)을 포함하는 평면(예를 들어, Y-Z 평면)에서 적층체 ML을 분단하는 홀간 슬릿 WSL을 형성할 수 있고, 홀간 슬릿 WSL에 절연막을 매립하여 홀간 분단 절연막 WIL을 형성할 수 있다.
여기서, 홀간 슬릿 WSL 및 홀간 분단 절연막 WIL의 형성 동안, 최소 배선폭인 F의 폭으로 형성된 마스크 재료의 측면에 스페이서를 형성함으로써, 홀간 슬릿 WSL 및 홀간 분단 절연막 WIL을, F보다 좁은 폭, 예를 들어, 0.5F를 갖도록 구성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 불휘발성 반도체 기억 장치 및 그 제조 방법에 따르면, 편평원 형상을 갖는 관통 홀을 분단함으로써 NAND 스트링의 채널이 곡률을 갖도록 할 수 있고, 셀 트랜지스터의 성능을 향상시키면서, 집적도를 증가시킬 수 있다.
본원 명세서에서, "수직" 및 "평행"은 각각, 엄밀한 수직 상태 및 엄밀한 평행 상태뿐만 아니라, 제조 공정 등에 있어서의 변동 등을 포함할 수 있고, 실질적으로 수직 상태 및 실질적으로 평행 상태이면 만족한다.
이상, 구체예들을 참조하여 본 발명의 실시예에 대해 설명하였다. 그러나, 본 발명은 이 구체예들에 한정되는 것은 아니다. 예를 들어, 본 기술분야의 당업자는, 반도체 기판, 전극막, 절연막, 적층체, 전하 축적층, 전하 축적층 적층체, 워드선, 비트선, 소스선, 절연층, 트랜지스터, 선택 게이트 및 접속부와 같은 불휘발성 반도체 기억 장치의 구성요소들의 특정 구성들을, 본 발명의 공지된 분야 및 유사한 실시예로부터 적절히 선택할 수 있고, 그러한 실시예는, 본 발명과 유사한 효과를 얻는 한, 본 발명의 범위 내에 포함된다.
또한, 구체예들의 2개 이상의 구성요소들은 기술적인 실현 가능 범위 내에서 조합될 수 있다. 그러한 조합은 본 발명의 사상이 포함되는 한, 본 발명의 범위 내에 포함된다.
또한, 본 발명의 실시예로서 상술한 바와 같이 제조하기 위한 불휘발성 반도체 기억 장치 및 그 제조 방법에 기초하여, 본 기술분야의 당업자에 의한 적절한 설계 변경에 의해 얻을 수 있게 동일하게 제조하기 위한 모든 불휘발성 반도체 기억 장치 및 그 제조 방법도, 본 발명의 사상이 포함되는 한, 본 발명의 범위 내에 있다.
또한, 본 발명의 사상 내에서, 본 기술분야의 당업자라면 다양한 변경 및 수정에 이를 수 있다. 그러한 변경 및 수정은 본 발명의 범위 내에 있는 것으로서 이해되어야 한다. 예를 들어, 본 기술분야의 당업자는, 상술한 실시예들에서, 구성요소의 추가, 삭제 또는 설계 변경, 또는 공정의 추가, 생략 또는 조건 변경을 적절히 행할 수 있다. 그러한 실행은, 본 발명의 사상이 포함되는 한, 본 발명의 범위 내에 포함된다.
110: 반도체 기억 장치
CA: 메모리 셀의 점유 면적
IL: 홀 분단 절연층
CT: 전하 축적층
SP: 반도체 필러
H0: 관통 홀
WL: 전극막

Claims (20)

  1. 불휘발성 반도체 기억 장치로서,
    반도체 기판;
    상기 반도체 기판 상에 설치된 백 게이트 전극재와,
    상기 백 게이트 전극재 상에 설치되고, 전극막들 및 절연막들이 교대로 적층되는 적층체;
    상기 적층체의 적층 방향으로 상기 적층체를 관통하는 제1 관통 홀 내측에 제공되고, 상기 적층 방향으로 연장되는 제1 반도체 필러 및 제2 반도체 필러 - 상기 제1 관통 홀은 제1 편평원의 제1 단면을 갖고, 상기 제1 단면은 상기 적층 방향에 수직한 방향으로 절단되며, 상기 제1 반도체 필러는 상기 제1 편평원의 제1 장축 방향으로 상기 제2 반도체 필러에 대향함 - ;
    상기 전극막과 상기 제1 반도체 필러 사이에 제공되는 제1 전하 축적층; 및
    상기 전극막과 상기 제2 반도체 필러 사이에 제공되는 제2 전하 축적층
    을 포함하고,
    상기 제1 반도체 필러 및 상기 제2 반도체 필러는, 상기 백 게이트 전극재의 측에서 반도체 재료에 의해 접속되어 있는, 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 필러와 상기 제2 반도체 필러 사이에 제공된 제1 홀 분단 절연층을 더 포함하는, 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제1 장축 방향으로의 상기 제1 관통 홀의 길이는 상기 제1 장축 방향에 직교하는 단축 방향을 따른 상기 제1 관통 홀의 길이의 1.5배 이상 3.0배 미만인, 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제1 장축 방향으로의 상기 제1 관통 홀의 길이는 상기 제1 장축 방향에 직교하는 단축 방향을 따른 상기 제1 관통 홀의 길이의 2배인, 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제1 장축 방향을 따른 상기 제1 반도체 필러의 길이 및 상기 제1 장축 방향을 따른 상기 제2 반도체 필러의 길이는, 상기 단축 방향을 따른 상기 제1 관통 홀의 길이의 0.75배이며,
    상기 제1 반도체 필러와 상기 제2 반도체 필러 사이의 거리는 상기 단축 방향을 따른 상기 제1 관통 홀의 길이의 0.5배인, 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 제1 반도체 필러의 상기 제2 반도체 필러에 대향하는 측을 제외한 상기 적층 방향을 따른 상기 제1 반도체 필러의 표면은 상기 측에 대해 오목한 곡면을 포함하는, 불휘발성 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 전극막은 상기 적층 방향에 수직한 평면 내에서 분단되고, 상기 제1 반도체 필러에 대향하는 상기 전극막의 부분의 전위는 상기 제2 반도체 필러에 대향하는 상기 전극막의 부분의 전위와 상이한, 불휘발성 반도체 기억 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1 장축 방향으로 상기 제1 관통 홀에 인접한 제2 관통 홀 내에 제공되고, 상기 적층 방향으로 연장되는 제3 반도체 필러 및 제4 반도체 필러 - 상기 제2 관통 홀은 상기 적층 방향으로 상기 적층체를 관통하며 상기 제1 장축 방향에 평행한 제2 장축 방향을 갖는 제2 편평원의 제2 단면을 갖고, 상기 제2 단면은 상기 적층 방향에 수직한 방향으로 절단되며, 상기 제3 반도체 필러는 상기 제2 장축 방향으로 제4 반도체 필러에 대향함 - ;
    상기 전극막과 상기 제3 반도체 필러 사이에 제공되는 제3 전하 축적층;
    상기 전극막과 상기 제4 반도체 필러 사이에 제공되는 제4 전하 축적층; 및
    상기 제3 반도체 필러와 상기 제4 반도체 필러 사이에 제공되는 제2 홀 분단 절연층
    을 더 포함하는, 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제1 장축 방향을 따른 상기 제1 관통 홀과 상기 제2 관통 홀 사이의 거리는 상기 제1 장축 방향에 직교하는 단축 방향을 따른 상기 제1 관통 홀의 길이와 동일한, 불휘발성 반도체 기억 장치.
  11. 제9항에 있어서,
    제1 장축 방향에 수직한 단축 방향으로 상기 제1 관통 홀에 인접한 제3 관통 홀의 내측에 제공되고, 상기 적층 방향으로 연장되는 제5 반도체 필러 및 제6 반도체 필러 - 상기 제3 관통 홀은 상기 적층 방향으로 상기 적층체를 관통하며 상기 제1 장축 방향에 평행한 제3 장축 방향을 갖는 제3 편평원의 제3 단면을 갖고, 상기 제3 단면은 상기 적층 방향에 수직한 방향으로 절단되고, 상기 제5 반도체 필러는 상기 제3 장축 방향으로 상기 제6 반도체 필러에 대향함 - ;
    상기 전극막과 상기 제5 반도체 필러 사이에 제공되는 제5 전하 축적층; 및
    상기 전극막과 상기 제6 반도체 필러 사이에 제공되는 제6 전하 축적층
    을 더 포함하는, 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 단축 방향을 따른 상기 제1 관통 홀과 상기 제3 관통 홀 사이의 거리는 상기 제1 관통 홀의 상기 단축 방향을 따른 길이와 동일한, 불휘발성 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 전극막은 상기 적층 방향에 수직한 평면 내에서 분단되고, 상기 제1 반도체 필러에 대향하는 상기 전극막의 부분 및 상기 제4 반도체 필러에 대향하는 상기 전극막의 부분은 제1 전위로 설정되고, 상기 제2 반도체 필러에 대향하는 상기 전극막의 부분 및 상기 제3 반도체 필러에 대향하는 상기 전극막의 부분은 상기 제1 전위와 상이한 제2 전위로 설정되는, 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 전극막은 상기 적층 방향에 수직한 평면 내에서 분단되고, 상기 제1 반도체 필러에 대향하는 상기 전극막의 부분은 제1 전위로 설정되고, 상기 제2 반도체 필러에 대향하는 상기 전극막의 부분 및 상기 제3 반도체 필러에 대향하는 상기 전극막의 부분은 상기 제1 전위와 상이한 제2 전위로 설정되며, 상기 제4 반도체 필러에 대향하는 상기 전극막의 부분은 상기 제1 전위 및 상기 제2 전위 모두와 상이한 제3 전위로 설정되는, 불휘발성 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 제1 장축 방향으로 상기 제1 관통 홀에 인접한 제2 관통 홀의 내측에 제공되고, 상기 적층 방향으로 연장되는 제3 반도체 필러 및 제4 반도체 필러 - 상기 제2 관통 홀은 상기 적층 방향으로 상기 적층체를 관통하며 상기 제1 장축 방향에 평행한 제2 장축 방향을 갖는 제2 편평원의 제2 단면을 갖고, 상기 제2 단면은 상기 적층 방향에 수직한 방향으로 절단되며, 상기 제3 반도체 필러는 상기 제2 장축 방향으로 상기 제4 반도체 필러에 대향함 - ;
    상기 전극막과 상기 제3 반도체 필러 사이에 제공되는 제3 전하 축적층;
    상기 전극막과 상기 제4 반도체 필러 사이에 제공되는 제4 전하 축적층
    상기 반도체 기판에 반대측인 상기 제1 반도체 필러 및 상기 제2 반도체 필러 측의 단부에 제공되고 제1 임계치를 갖는 제1 선택 게이트 트랜지스터;
    상기 제1 반도체 필러 및 제2 반도체 필러에 대하여, 상기 제1 선택 게이트 트랜지스터와 상기 적층체 사이에 제공되고, 상기 제1 임계치와 상이한 제2 임계치를 갖는 제2 선택 게이트 트랜지스터;
    상기 반도체 기판에 반대측인 상기 제3 반도체 필러 및 상기 제4 반도체 필러 측의 단부에 제공되고, 상기 제2 임계치와 동일한 제3 임계치를 갖는 제3 선택 게이트 트랜지스터; 및
    상기 제3 반도체 필러 및 상기 제4 반도체 필러에 대하여, 상기 제3 선택 게이트 트랜지스터와 상기 적층체 사이에 제공되고, 상기 제1 임계치와 동일한 제4 임계치를 갖는 제4 선택 게이트 트랜지스터
    를 더 포함하는, 불휘발성 반도체 기억 장치.
  16. 제15항에 있어서,
    상기 제1 임계치 및 상기 제4 임계치는 상기 제2 임계치 및 상기 제3 임계치보다 낮은, 불휘발성 반도체 기억 장치.
  17. 제1항에 있어서,
    상기 제1 장축 방향으로 상기 제1 관통 홀에 인접한 제2 관통 홀의 내측에 제공되고, 상기 적층 방향으로 연장되는 제3 반도체 필러 및 제4 반도체 필러 - 상기 제2 관통 홀은 상기 적층 방향으로 상기 적층체를 관통하며 상기 제1 장축 방향에 평행한 제2 장축 방향을 갖는 제2 편평원의 제2 단면을 갖고, 상기 제2 단면은 상기 적층 방향에 수직한 방향으로 절단되며, 상기 제3 반도체 필러는 상기 제2 장축 방향으로 상기 제4 반도체 필러에 대향함 - ;
    상기 전극막과 상기 제3 반도체 필러 사이에 제공되는 제3 전하 축적층;
    상기 전극막과 상기 제4 반도체 필러 사이에 제공되는 제4 전하 축적층; 및
    상기 제1 관통 홀과 상기 제2 관통 홀 사이에서 상기 전극막을, 상기 제1 관통 홀에 대향하는 영역 및 상기 제2 관통 홀에 대향하는 영역으로 분단하는 홀간 분단 절연막
    를 더 포함하는, 불휘발성 반도체 기억 장치.
  18. 제17항에 있어서,
    상기 제1 장축 방향을 따른 상기 홀간 분단 절연막의 길이는 상기 제1 장축 방향에 직교하는 단축 방향을 따른 상기 제1 관통 홀의 길이의 0.5배인, 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 제1 장축 방향으로의 상기 제1 관통 홀의 길이는 상기 단축 방향을 따른 상기 제1 관통 홀의 길이의 1.5배 이상 3배 미만인, 불휘발성 반도체 기억 장치.
  20. 불휘발성 반도체 기억 장치의 제조 방법으로서,
    기판 상에 백 게이트 전극재를 형성하는 단계;
    상기 백 게이트 전극재 상에 절연막과 전극막을 교대로 적층하여 적층체를 형성하는 단계;
    상기 적층체의 적층 방향으로 상기 적층체를 관통함과 함께 상기 백 게이트 전극재에 도달하고, 상기 적층 방향에 대하여 수직한 방향으로 절단하였을 때의 단면이 편평원인 관통 홀을 형성하는 단계;
    상기 관통 홀의 내벽에 전하 축적층을 포함하는 층을 형성한 후, 상기 관통 홀의 나머지 공간에 반도체 재료를 매립하는 단계;
    상기 관통 홀의 상기 편평원의 장축 방향에 대하여 수직한 방향 및 상기 적층체의 적층 방향을 포함하는 평면에, 상기 적층체, 상기 전하 축적층을 포함하는 층 및 상기 반도체 재료를, 상기 반도체 재료의 저부를 남겨두고 분단하는 슬릿을 형성하는 단계;
    상기 적층체 위의 표면의 표면 절연막의 에칭 레이트보다 낮은 에칭 레이트를 갖는 절연 재료를 상기 슬릿의 내부에 매립하여 상기 절연 재료로 구성되는 홀 분단 절연층을 형성하는 단계;
    상기 표면 절연막을 에칭하여, 상기 홀 분단 절연층의 상면으로부터 상기 표면 절연막의 표면을 후퇴시키는 단계; 및
    상기 후퇴에 의해 형성된 공간에 도전 재료를 매립하는 단계
    를 포함하는, 불휘발성 반도체 기억 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171178B2 (en) 2019-07-25 2021-11-09 SK Hynix Inc. Semiconductor memory device having a variable resistence layer

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
KR101539699B1 (ko) 2009-03-19 2015-07-27 삼성전자주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8237213B2 (en) * 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
KR101812260B1 (ko) * 2010-10-20 2017-12-28 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
KR101855437B1 (ko) * 2010-12-02 2018-05-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8750040B2 (en) 2011-01-21 2014-06-10 Micron Technology, Inc. Memory devices having source lines directly coupled to body regions and methods
KR101842900B1 (ko) 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
JP5389074B2 (ja) * 2011-02-25 2014-01-15 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5411193B2 (ja) 2011-03-25 2014-02-12 株式会社東芝 不揮発性半導体記憶装置の製造方法
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8797806B2 (en) * 2011-08-15 2014-08-05 Micron Technology, Inc. Apparatus and methods including source gates
KR101965709B1 (ko) * 2011-10-18 2019-08-14 삼성전자주식회사 3차원 반도체 메모리 장치
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US8797804B2 (en) 2012-07-30 2014-08-05 Micron Technology, Inc. Vertical memory with body connection
US10541029B2 (en) 2012-08-01 2020-01-21 Micron Technology, Inc. Partial block memory operations
KR20140018540A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8987805B2 (en) 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
KR102045851B1 (ko) * 2012-08-27 2019-12-04 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법
US9129861B2 (en) 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
US9287167B2 (en) 2012-10-05 2016-03-15 Samsung Electronics Co., Ltd. Vertical type memory device
KR102054181B1 (ko) 2013-02-26 2019-12-10 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2014187329A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
KR20140145427A (ko) * 2013-06-13 2014-12-23 삼성전기주식회사 압전 소자용 내부 전극, 이를 포함하는 압전 소자 및 압전 소자 제조 방법
US9202818B1 (en) * 2014-05-15 2015-12-01 Macronix International Co., Ltd. Method for manufacturing three dimensional stacked semiconductor structure and structure manufactured by the same
CN105097706B (zh) * 2014-05-19 2018-03-20 旺宏电子股份有限公司 三维叠层半导体结构及其制造方法
KR102171263B1 (ko) 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
JP2016058494A (ja) * 2014-09-08 2016-04-21 株式会社東芝 半導体記憶装置
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9431419B2 (en) * 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US10068914B2 (en) * 2015-04-17 2018-09-04 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
CN106158777B (zh) * 2015-04-23 2019-09-03 旺宏电子股份有限公司 半导体结构及其制造方法
US9324789B1 (en) * 2015-05-27 2016-04-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20170062456A1 (en) * 2015-08-31 2017-03-02 Cypress Semiconductor Corporation Vertical division of three-dimensional memory device
US10074665B2 (en) 2015-09-11 2018-09-11 Toshiba Memory Corporation Three-dimensional semiconductor memory device including slit with lateral surfaces having periodicity
US9935124B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Split memory cells with unsplit select gates in a three-dimensional memory device
US10103155B2 (en) 2016-03-09 2018-10-16 Toshiba Memory Corporation Semiconductor memory device
US9847342B2 (en) 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
TWI625845B (zh) * 2016-03-30 2018-06-01 旺宏電子股份有限公司 半導體結構及其製造方法
WO2018055704A1 (ja) * 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
US9991277B1 (en) 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
CN106847821B (zh) 2017-03-07 2018-09-14 长江存储科技有限责任公司 半导体结构及其形成方法
JP6800057B2 (ja) * 2017-03-15 2020-12-16 キオクシア株式会社 記憶装置
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
US10224372B2 (en) * 2017-05-24 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device with vertical bit lines and replacement word lines and method of making thereof
JP6948892B2 (ja) * 2017-09-19 2021-10-13 キオクシア株式会社 半導体記憶装置
JP2019165114A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 抵抗変化型記憶装置
JP2019169517A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102476354B1 (ko) 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법
JP2019192869A (ja) 2018-04-27 2019-10-31 東芝メモリ株式会社 半導体記憶装置
TWI691050B (zh) 2018-07-31 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶裝置
JP2020035974A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
KR102586983B1 (ko) * 2018-09-18 2023-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2020047786A (ja) * 2018-09-19 2020-03-26 キオクシア株式会社 半導体記憶装置
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
US10847535B2 (en) 2018-12-24 2020-11-24 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10700090B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
CN113169180A (zh) * 2019-02-18 2021-07-23 桑迪士克科技有限责任公司 具有弯曲存储器元件的三维平坦nand存储器器件及其制造方法
US10700078B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10910399B2 (en) 2019-03-14 2021-02-02 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
CN111725215B (zh) * 2019-03-18 2023-05-19 旺宏电子股份有限公司 立体存储器元件及其制作方法
KR20200125148A (ko) 2019-04-26 2020-11-04 삼성전자주식회사 가변 저항 층을 갖는 반도체 메모리 소자
US11195847B2 (en) 2019-05-15 2021-12-07 Macronix International Co., Ltd. Memory device and method for forming the same
KR20200137806A (ko) 2019-05-31 2020-12-09 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
KR20210008985A (ko) 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021019083A (ja) * 2019-07-19 2021-02-15 キオクシア株式会社 半導体記憶装置
CN114175255A (zh) * 2019-09-13 2022-03-11 铠侠股份有限公司 半导体存储装置及其制造方法
CN113316847B (zh) * 2019-09-17 2024-05-10 铠侠股份有限公司 存储器装置
JP2021048296A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US11056504B2 (en) * 2019-10-23 2021-07-06 Macronix International Co., Ltd. Memory device
US11257836B2 (en) 2020-02-05 2022-02-22 Macronix International Co., Ltd. Dummy vertical structures for etching in 3D NAND memory and other circuits
CN112437984B (zh) * 2020-10-19 2023-04-04 长江存储科技有限责任公司 半导体器件及其形成方法
CN114649327B (zh) * 2022-05-13 2022-08-19 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049281A (ko) * 2002-12-05 2004-06-11 마스오카 후지오 반도체 기억장치 및 그 제조 방법
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
KR20080092290A (ko) * 2007-04-11 2008-10-15 가부시끼가이샤 도시바 반도체 기억 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7118988B2 (en) * 1994-08-15 2006-10-10 Buerger Jr Walter Richard Vertically wired integrated circuit and method of fabrication
KR20020078086A (ko) * 2001-04-04 2002-10-18 삼성전자 주식회사 반도체 메모리 소자 및 이를 한정하기 위한 마스크 패턴
JP3963664B2 (ja) 2001-06-22 2007-08-22 富士雄 舛岡 半導体記憶装置及びその製造方法
US6933556B2 (en) * 2001-06-22 2005-08-23 Fujio Masuoka Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer
JP3957481B2 (ja) * 2001-06-22 2007-08-15 富士雄 舛岡 半導体記憶装置
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
JP2008010868A (ja) 2006-06-29 2008-01-17 Samsung Electronics Co Ltd 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法
JP5300419B2 (ja) * 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8644046B2 (en) * 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049281A (ko) * 2002-12-05 2004-06-11 마스오카 후지오 반도체 기억장치 및 그 제조 방법
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
KR20080092290A (ko) * 2007-04-11 2008-10-15 가부시끼가이샤 도시바 반도체 기억 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11171178B2 (en) 2019-07-25 2021-11-09 SK Hynix Inc. Semiconductor memory device having a variable resistence layer
US11729998B2 (en) 2019-07-25 2023-08-15 SK Hynix Inc. Semiconductor memory device having a variable resistence layer

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US20100207194A1 (en) 2010-08-19

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