TWI818231B - 半導體記憶裝置 - Google Patents

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石川貴之
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Abstract

實施方式提供一種能夠實現高集成化之半導體記憶裝置。  實施方式之半導體記憶裝置具備：第1、第2、第3導電層，其等於第1方向上延伸且於第2方向上排列；複數個第1半導體層及第1、第2電荷蓄積部，其等設置於第1、第2導電層之間；第2、第3絕緣層，其等設置於相鄰兩個第1、第2電荷蓄積部之間；複數個第2半導體層及第3、第4電荷蓄積部，其等設置於第2、第3導電層之間；以及第5、第6絕緣層，其等設置於相鄰兩個第3、第4電荷蓄積部之間。於第1導電層之與第2絕緣層對向之面、及第2導電層之與第3絕緣層對向之面，設置有包含氮(N)及鈦(Ti)中至少一種之障壁導電膜。於第2導電層之與第5絕緣層對向之面、及第3導電層之與第6絕緣層對向之面，未設置包含氮(N)及鈦(Ti)中至少一種之障壁導電膜。

Description

半導體記憶裝置
以下所記載之實施方式係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板、於與該基板表面交叉之方向上積層之複數個閘極電極、與該等複數個閘極電極對向之半導體層、以及設置於閘極電極與半導體層之間之閘極絕緣層。閘極絕緣層例如具備諸如氮化矽(Si3 N4 )等絕緣性電荷蓄積部或浮閘等導電性電荷蓄積部之類的能夠記憶資料之記憶體部。
本發明所欲解決之問題係提供一種能夠實現高集成化之半導體記憶裝置。
一實施方式之半導體記憶裝置具備於第1方向上延伸且於與第1方向交叉之第2方向上排列之第1導電層、第2導電層及第3導電層。又，半導體記憶裝置具備：複數個第1半導體層，其等設置於第1導電層與第2導電層之間，於第1方向上排列；複數個第1電荷蓄積部，其等設置於第1導電層與複數個第1半導體層之間；複數個第2電荷蓄積部，其等設置於第2導電層與複數個第1半導體層之間；第1絕緣層，其設置於第1導電層與第2導電層之間，位於在第1方向上相鄰之2個第1半導體層之間；第2絕緣層，其設置於第1導電層與第1絕緣層之間，位於在第1方向上相鄰之2個第1電荷蓄積部之間；以及第3絕緣層，其設置於第2導電層與第1絕緣層之間，位於在第1方向上相鄰之2個第2電荷蓄積部之間。又，半導體記憶裝置具備：複數個第2半導體層，其等設置於第2導電層與第3導電層之間，且於第1方向上排列；複數個第3電荷蓄積部，其等設置於第2導電層與複數個第2半導體層之間；複數個第4電荷蓄積部，其等設置於第3導電層與複數個第2半導體層之間；第4絕緣層，其設置於第2導電層與第3導電層之間，位於在第1方向上相鄰之2個第2半導體層之間；第5絕緣層，其設置於第2導電層與第4絕緣層之間，位於在第1方向上相鄰之2個第3電荷蓄積部之間；以及第6絕緣層，其設置於第3導電層與第4絕緣層之間，位於在第1方向上相鄰之2個第4電荷蓄積部之間。又，將第1導電層之第2方向上之側面中與第2絕緣層對向之面設為第1面，將第2導電層之第2方向上之側面中與第3絕緣層對向之面設為第2面，將第2導電層之第2方向上之側面中與第5絕緣層對向之面設為第3面，將第3導電層之第2方向上之側面中與第6絕緣層對向之面設為第4面時，於第1面及第2面上設置有包含氮(N)及鈦(Ti)中至少一種之障壁導電膜，於第3面及第4面上未設置包含氮(N)及鈦(Ti)中至少一種之障壁導電膜。
一實施方式之半導體記憶裝置具備：基板；複數個第1導電層，其等於與基板表面交叉之第1方向上排列，於與第1方向交叉之第2方向上延伸；複數個記憶胞，其等分別連接於複數個第1導電層；複數個第2導電層，其等於第1方向上排列，於第2方向上延伸，且分別連接於複數個第1導電層之第2方向之端部；以及複數個接點電極，其等於第1方向上延伸，且分別連接於複數個第2導電層。複數個第2導電層具備包含金屬之第1金屬膜。複數個第1導電層不具備包含金屬之膜、或者具備第2金屬膜，上述第2金屬膜包含金屬並且第1方向上之厚度小於第1金屬膜於第1方向上之厚度。
然後，參照附圖詳細地說明實施方式之半導體記憶裝置。再者，以下實施方式僅為一例，並不意圖限定性地表示本發明。又，以下附圖係模式性圖，為了方便說明，有時會省略一部分構成等。又，針對複數個實施方式，有時對共通之部分標註相同之符號，並省略說明。
又，本說明書中，當言及「半導體記憶裝置」時，有時指記憶體晶粒，亦有時指記憶體晶片、記憶卡、SSD(Solid State Drive，固態磁碟機)等包含控制晶粒之記憶體系統。進而，還有時指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，本說明書中，當言及第1構成「電性連接於」第2構成時，可為第1構成直接連接於第2構成，亦可為第1構成經由配線、半導體構件或電晶體等連接於第2構成。例如，於將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接於」第3個電晶體。
又，本說明書中，當言及第2構成與第3構成之「間連接有」第1構成時，存在意指第1構成、第2構成及第3構成串聯連接，並且第2構成經由第1構成連接於第3構成之情形。
又，本說明書中，將相對於基板上表面平行之特定方向稱為X方向，將相對於基板上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面且與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向既可與X方向、Y方向及Z方向中之任一方向對應，亦可不對應。
又，本說明書中，「上」或「下」等表達係以基板為基準。例如，將沿著上述Z方向遠離基板之朝向稱為上，將沿著Z方向靠近基板之朝向稱為下。又，當針對某構成言及下表面或下端時，意指該構成之基板側之面或端部，當言及上表面或上端時，意指該構成之與基板相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施方式]  [構成]  圖1係第1實施方式之半導體記憶裝置之模式性等效電路圖。
本實施方式之半導體記憶裝置具備記憶胞陣列MCA、及控制記憶胞陣列MCA之控制部CU。
記憶胞陣列MCA具備複數個記憶胞MU。該等複數個記憶胞MU分別具備電氣獨立之2個記憶體串MSa、MSb。該等記憶體串MSa、MSb之一端分別連接於汲極側選擇電晶體STD，且經由其等連接於共通之位元線BL。記憶體串MSa、MSb之另一端分別連接於源極側選擇電晶體STS，且經由其等連接於共通之源極線SL。
記憶體串MSa、MSb分別具備串聯連接之複數個記憶胞MC。記憶胞MC係具備半導體層、閘極絕緣層及閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。閘極絕緣層具備能夠記憶資料之電荷蓄積部。記憶胞MC之閾值電壓根據電荷蓄積部中之電荷量變化。閘極電極係字元線WL之一部分。
選擇電晶體(STD、STS)係具備半導體層、閘極絕緣層、閘極電極之場效型電晶體。半導體層作為通道區域發揮功能。汲極側選擇電晶體STD之閘極電極係汲極側選擇閘極線SGD之一部分。源極側選擇電晶體STS之閘極電極係源極側選擇閘極線SGS之一部分。
控制部CU例如產生讀出動作、寫入動作、抹除動作所需之電壓，並供給至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)。控制部CU例如可包含與記憶胞陣列MCA設置於同一基板上之複數個電晶體及配線，亦可包含與記憶胞陣列MCA設置於不同基板上之複數個電晶體及配線。
圖2係表示本實施方式之半導體記憶裝置之構成例之模式性俯視圖。
本實施方式之半導體記憶裝置具備半導體基板100。於圖示例中，半導體基板100上設置有於X方向及Y方向上排列之4個記憶胞陣列區域RMCA 。又，各記憶胞陣列區域RMCA 中，設置有記憶胞區域RMC 、及與該等記憶胞區域RMC 於X方向上排列之接線區域RHU 。又，各記憶胞陣列區域RMCA 中，設置有於Y方向上排列之複數個記憶塊BLK。各記憶塊BLK於X方向上延伸，分別設置於記憶胞區域RMC 及接線區域RHU 整個區域。
[記憶胞區域RMC 之構成]  圖3係表示記憶胞區域RMC 之一部分構成之模式性XY剖視圖。圖4係表示記憶胞區域RMC 之一部分構成之模式性YZ剖視圖。圖5係表示圖3之一部分構成之模式性放大圖。圖6係將圖5所示之構成沿著A-A'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。圖7係將圖5所示之構成沿著B-B'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。
例如圖4所示，本實施方式之半導體記憶裝置具備於半導體基板100上於Y方向排列之複數個積層體構造LS、及設置於該等複數個積層體構造LS之間之溝槽構造AT。積層體構造LS包含隔著氧化矽(SiO2 )等絕緣層101於Z方向上積層之複數個導電層110。例如圖3所示，溝槽構造AT包含於Z方向上延伸且隔著氧化矽(SiO2 )等之絕緣層150於X方向上排列之複數個半導體層120。又，於導電層110與半導體層120之間分別設置有閘極絕緣層130。又，於導電層110與絕緣層150之間分別設置有氮化矽(SiN)等之絕緣層151。
半導體基板100例如為單晶矽(Si)等之半導體基板。半導體基板100例如具備雙重井構造，該雙重井構造係於半導體基板之上表面具有n型雜質層，進而於該n型雜質層中具有p型雜質層。再者，於半導體基板100之表面，例如亦可設置構成控制部CU(圖1)之至少一部分之電晶體或配線等。
導電層110係於X方向上延伸之導電層，例如圖6及圖7所示，係包含氮化鈦(TiN)等之障壁導電膜111、鎢(W)等之金屬膜112之積層膜。該等導電層110分別作為字元線WL及記憶胞MC(圖1)之閘極電極、汲極側選擇閘極線SGD及汲極側選擇電晶體STD(圖1)之閘極電極、或源極側選擇閘極線SGS及源極側選擇電晶體STS(圖1)之閘極電極發揮功能。
以下說明中，當著眼於在Y方向上相鄰之2個積層體構造LS時，存在將一積層體構造LS所包含之複數個導電層110稱為導電層110a(圖3)之情形。又，存在將另一積層體構造LS所包含之複數個導電層110稱為導電層110b(圖3)之情形。導電層110a與導電層110b電氣獨立。因此，可以對導電層110a與導電層110b供給不同之電壓。導電層110a作為記憶體串MSa所包含之記憶胞MC之閘極電極、記憶體串MSa所包含之汲極側選擇電晶體STD之閘極電極、或記憶體串MSa所包含之源極側選擇電晶體STS之閘極電極發揮功能。導電層110b作為記憶體串MSb所包含之記憶胞MC之閘極電極、記憶體串MSb所包含之汲極側選擇電晶體STD之閘極電極、或記憶體串MSb所包含之源極側選擇電晶體STS之閘極電極發揮功能。
又，以下說明中，當著眼於在Y方向上相鄰之2個溝槽構造AT時，有時將一溝槽構造AT稱為溝槽構造ATc(圖5)。又，有時將另一溝槽構造AT稱為溝槽構造ATd(圖5)。如圖5所示，於導電層110中之金屬膜112之Y方向側面中、溝槽構造ATc側之側面，設置有障壁導電膜111，障壁導電膜111於與複數個半導體層120對應之整個區域沿X方向延伸。因此，於金屬膜112之溝槽構造ATc側之側面與絕緣層151之間，設置有此種障壁導電膜111之一部分。另一方面，於導電層110中之金屬膜112之Y方向側面中、溝槽構造ATd側之側面，未設置此種障壁導電膜111。因此，於金屬膜112之溝槽構造ATd側之側面與絕緣層151之間，未設置此種障壁導電膜111。
半導體層120例如為非摻雜之多晶矽(Si)等之半導體層。半導體層120具有大致有底四角形柱狀之形狀，於中心部分設置有氧化矽(SiO2 )等之絕緣層125。再者，於以下說明中，有時將半導體層120中與複數個導電層110a對向之區域稱為第1區域120a(圖3)，將與複數個導電層110b對向之區域稱為第2區域120b(圖3)。第1區域120a作為記憶體串MSa(圖1)所包含之複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS之通道區域發揮功能。第2區域120b作為記憶體串MSb(圖1)所包含之複數個記憶胞MC、汲極側選擇電晶體STD及源極側選擇電晶體STS之通道區域發揮功能。
例如圖4所示，於半導體層120之上端設置有雜質區域121，雜質區域121包含磷(P)等N型雜質。雜質區域121經由鎢(W)等之位元線接點BLC而連接於在Y方向上延伸之位元線BL。
於圖示之例中，半導體層120之下端連接於半導體基板100。於此種情形時，半導體基板100作為源極線SL(圖1)之一部分發揮功能，半導體層120經由半導體基板100電性連接於控制部CU。惟此種構成僅為例示，具體之構成可適當調整。例如，半導體層120之下端亦可連接於半導體基板100以外之配線、半導體層等。
閘極絕緣層130具備從半導體層120側設置至導電層110側之隧道絕緣層131、電荷蓄積部132及阻擋絕緣層133。隧道絕緣層131例如包含氧化矽(SiO2 )、氮氧化矽(SiON)或其他絕緣層。例如圖4等所示，隧道絕緣層131可以沿著半導體層120之外周面於Z方向上延伸。再者，隧道絕緣層131亦可分別形成於電荷蓄積部132之Y方向側面。電荷蓄積部132例如為包含磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等之浮閘。但是，電荷蓄積部132亦可為包含氮化矽(SiN)等之絕緣性電荷蓄積部。例如圖5～圖7所例示，阻擋絕緣層133包含矽酸鉿(HfSiO)等之絕緣性之金屬氧化膜134、氧化矽(SiO2 )等之絕緣膜135、氧化鋁(AlO)等之絕緣性之金屬氧化膜136。如圖5～圖7所例示，構成阻擋絕緣層133之各層分別覆蓋電荷蓄積部132之Y方向上之導電層110側之側面、以及上表面、下表面及X方向上之兩側面。
再者，圖5～圖7之例中，於阻擋絕緣層133與絕緣層101之間、及阻擋絕緣層133與導電層110之間設置有氮化鈦(TiN)等之障壁導電膜113。因此，如圖6所示，金屬膜112之Y方向上之溝槽構造ATc側之側面隔著障壁導電膜111、障壁導電膜113及阻擋絕緣層133與電荷蓄積部132對向。又，如圖7所示，金屬膜112之Y方向上之溝槽構造ATd側之側面隔著障壁導電膜113及阻擋絕緣層133與電荷蓄積部132對向。
[接線區域RHU 之構成]  圖8係表示接線區域RHU 之一部分構成之模式性俯視圖。圖9係將圖8所示之構成沿著A-A'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。圖10係將圖8所示之構成沿著B-B'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。圖11係圖10之C所表示之部分之模式性放大圖。圖12係圖9之D所表示之部分之模式性放大圖。
如圖8所示，接線區域RHU 中，與溝槽構造ATd對應之絕緣層150之X方向之端部被絕緣層151覆蓋。又，該絕緣層151之X方向之端部被導電層110覆蓋。又，接線區域RHU 中設置有複數個導電層160。導電層160之X方向上之記憶胞區域RMC 側之端部連接於複數個導電層110、以及與溝槽構造ATc對應之絕緣層150及絕緣層151之X方向之端部。
如圖10所示，導電層160於Z方向上排列，且分別連接於設置在對應之高度位置之導電層110之X方向之端部。例如圖11所示，導電層160係包含氮化鈦(TiN)等之障壁導電膜161、鎢(W)等之金屬膜162之積層膜。導電層160中之金屬膜162經由障壁導電膜161及障壁導電膜111連接於導電層110中之金屬膜112。
再者，如參照圖2所例示，記憶胞陣列區域RMCA 中，於X方向之一側及另一側各設置有一個接線區域RHU 。圖8之例中，配置於圖2及圖8中之右側之接線區域RHU 中之導電層160連接於導電層110a。又，雖然圖示省略了資料，但是配置於圖2及圖8中之左側之接線區域RHU 中之導電層160連接於導電層110b。再者，圖8中，示出了用於使接線區域RHU 中之導電層160與導電層110b電絕緣之氧化矽(SiO2 )等之絕緣層153。絕緣層153例如於Z方向上延伸，且於X方向之一側之側面與Z方向上排列之複數個導電層110a相接，於X方向之另一側之側面與Z方向上排列之複數個導電層110b相接。
又，如圖8所示，接線區域RHU 中設置有複數個接點CC。如圖9所示，該等複數個接點CC於Z方向上延伸，下端連接於導電層160之上表面。例如圖12所示，接點CC係包含氮化鈦(TiN)等之障壁導電膜163、及鎢(W)等之金屬膜164之積層膜。接點CC中之金屬膜164經由接點CC中之障壁導電膜163連接於導電層160中之金屬膜162。再者，導電層110經由導電層160及接點CC連接於控制部CU(圖1)。
又，如圖8所示，接線區域RHU 中設置有支持導電層160之氧化矽(SiO2 )等之支持構造HR。支持構造HR於Z方向上延伸，且外周面與Z方向上排列之複數個導電層160之障壁導電膜161相接。
[製造方法]  繼而，參照圖13～圖52，對本實施方式之半導體記憶裝置之製造方法進行說明。圖14、圖16、圖18、圖20、圖22、圖24、圖30、圖32、圖34、圖36、圖44係用於對本實施方式之半導體記憶裝置之製造方法進行說明之模式性XY剖視圖，對應於圖3所示之部分。圖15、圖17、圖19、圖21、圖23、圖25、圖31、圖33、圖35、圖37、圖45～47係用於對本實施方式之半導體記憶裝置之製造方法進行說明之模式性YZ剖視圖，對應於圖4所示之部分。圖26、圖38、圖40、圖42係用於對本實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖6所示之部分。圖27～29、圖39、圖41、圖43係用於對本實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖7所示之部分。圖48、圖49係用於對本實施方式之半導體記憶裝置之製造方法進行說明之模式性俯視圖，對應於圖8所示之部分。圖13、圖50～52係用於對本實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖10所示之部分。
如圖13所示，本實施方式之半導體記憶裝置之製造方法中，於未圖示之半導體基板100上交替地積層複數個絕緣層101及犧牲層110A。犧牲層110A例如包含氮化矽(Si3 N4 )等。該步驟例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)等方法進行。
繼而，如圖13所示，將包含複數個絕緣層101及犧牲層110A之積層構造之、設置於接線區域RHU 中之部分之一部分去除，形成大致階梯狀之構造。於該步驟中，例如，於該積層構造之上方形成覆蓋記憶胞區域RMC 及接線區域RHU 之一部分之抗蝕劑。繼而，藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等方法，選擇性地去除犧牲層110A之一部分。繼而，藉由RIE等方法，選擇性地去除絕緣層101之一部分。繼而，藉由濕式蝕刻等各向同性蝕刻，去除抗蝕劑之一部分，使積層構造之上表面之一部分露出。以下，重複進行去除犧牲層110A之一部分、去除絕緣層101之一部分、以及去除抗蝕劑之一部分。
繼而，如圖14及圖15所示，於包含絕緣層101及犧牲層110A之積層構造，形成溝槽ATTc。於該步驟中，例如，於圖13所示之構造之上表面形成與溝槽構造ATc對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。如圖14所示，溝槽ATTc於X方向上延伸。又，如圖15所示，溝槽ATTc於Z方向上延伸，貫通複數個絕緣層101及犧牲層110A，將該等構成於Y方向上分斷。
繼而，如圖16及圖17所示，於溝槽ATTc之內部形成絕緣層150。該步驟例如藉由CVD等方法進行。
繼而，如圖18及圖19所示，於包含絕緣層101及犧牲層110A之積層構造，形成溝槽ATTd。於該步驟中，例如，於圖16及圖17所示之構造之上表面形成與溝槽構造ATd對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。如圖18所示，溝槽ATTd於X方向上延伸。又，如圖19所示，溝槽ATTd於Z方向上延伸，貫通複數個絕緣層101及犧牲層110A，將該等構成於Y方向上分斷。
繼而，如圖20及圖21所示，經由溝槽ATTd，將複數個犧牲層110A之一部分去除。該步驟例如藉由濕式蝕刻等進行。再者，於該步驟中，使犧牲層110A之一部分殘存在形成於溝槽ATTc內部之絕緣層150之側面。該步驟中殘存之犧牲層110A之一部分成為與溝槽構造ATc對應之絕緣層151。又，於該步驟中，僅將犧牲層110A之設置於記憶胞區域RMC 內之部分去除。
繼而，如圖22及圖23所示，經由溝槽ATTd，於絕緣層101之上表面及下表面形成導電層110。於該步驟中，例如藉由CVD形成導電層110，並且藉由濕式蝕刻等去除導電層110之一部分。
繼而，如圖24及圖25所示，經由溝槽ATTd，於導電層110之Y方向之側面形成絕緣層151。於該步驟中，例如藉由CVD形成絕緣層151，並且藉由濕式蝕刻等去除絕緣層151之一部分。
再者，於參照圖22及圖23之步驟中，例如，如圖26及圖27所示，於經由溝槽ATTd露出之部分，即，絕緣層101之上表面、下表面及Y方向之側面、以及絕緣層151之Y方向之側面，形成障壁導電膜111，繼而，形成金屬膜112。於該步驟中，於與溝槽構造ATc對應之絕緣層151之Y方向之側面，形成障壁導電膜111。繼而，如圖28所示，經由溝槽ATTd，將障壁導電膜111及金屬膜112中形成於絕緣層101之Y方向側面之部分去除。繼而，如圖29所示，於導電層110之Y方向之側面，形成與溝槽構造ATd對應之絕緣層151。於該步驟中，與溝槽構造ATd對應之絕緣層151不經由障壁導電膜111地形成於導電層110之金屬膜112之Y方向之側面。
繼而，如圖30及圖31所示，於溝槽ATTd之內部，形成絕緣層150。該步驟例如藉由CVD等方法進行。
繼而，如圖32及圖33所示，於溝槽ATTc、溝槽ATTd內之絕緣層150，形成記憶孔MH。於該步驟中，例如，於圖30及圖31所示之構造之上表面形成與半導體層120對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。如圖32及圖33所示，記憶孔MH沿著溝槽ATTc、ATTd於X方向上排列有複數個。又，形成於溝槽ATTc中之記憶孔MH在X方向上之位置與形成於溝槽ATTd中之記憶孔MH在X方向上之位置不同。又，如圖33所示，記憶孔MH於Z方向上延伸，使複數個絕緣層101及絕緣層151之Y方向之側面、以及半導體基板100之上表面露出。
繼而，如圖34及圖35所示，經由記憶孔MH，將絕緣層151之一部分去除，使導電層110之Y方向之側面露出。該步驟例如藉由濕式蝕刻等進行。
繼而，如圖36及圖37所示，經由記憶孔MH，於絕緣層101之上表面及下表面、導電層110之Y方向之側面、以及絕緣層151之X方向之側面，形成阻擋絕緣層133及電荷蓄積部132。該步驟例如藉由CVD等進行。
再者，於該步驟中，如圖38及圖39所示，導電層110之Y方向之側面中、溝槽ATTc側之側面及溝槽ATTd側之側面兩者均露出。此處，於在金屬膜112直接形成阻擋絕緣層133及電荷蓄積部132之情形時，有因金屬膜112中之雜質等，而對阻擋絕緣層133或電荷蓄積部132之電特性產生影響之擔憂。因此，於本實施方式中，如圖40及圖41所示，預先於金屬膜112之Y方向之側面形成障壁導電膜113，然後形成阻擋絕緣層133及非晶矽層132A。繼而，如圖42及圖43所示，將障壁導電膜113、阻擋絕緣層133及非晶矽層132A中、設置於絕緣層101之Y方向側面之部分去除。該步驟例如藉由濕式蝕刻等進行。再者，該步驟中殘存之非晶矽層132A之一部分成為電荷蓄積部132。
繼而，如圖44及圖45所示，於記憶孔MH之內周面，形成隧道絕緣層131。該步驟例如藉由CVD或氧化處理等進行。於藉由CVD等方法形成隧道絕緣層131之情形時，如圖45所示，隧道絕緣層131沿著記憶孔MH之內周面於Z方向上延伸。於藉由氧化處理等方法形成隧道絕緣層131之情形時，於電荷蓄積部132之Y方向之側面，分別形成隧道絕緣層131。
繼而，如圖46所示，去除隧道絕緣層131中之覆蓋記憶孔MH底面之部分。該步驟例如藉由RIE等進行。
繼而，如圖47所示，於記憶孔MH之內部，形成半導體層120及絕緣層125。該步驟例如藉由CVD等進行。
再者，如圖48所示，於該階段中，接線區域RHU 中殘存有犧牲層110A。又，殘存在接線區域RHU 中之犧牲層110A連接於與溝槽構造ATc對應之絕緣層151。
繼而，如圖49所示，形成支持構造HR。該步驟例如藉由RIE及CVD等進行。
繼而，如圖49所示，於與Y方向上相鄰之2個記憶塊BLK之交界相對應之位置，形成沿X方向延伸之溝槽ST。溝槽ST於X方向及Z方向上延伸，貫通複數個絕緣層101及犧牲層110A，將該等構成於Y方向上分斷。
繼而，如圖50及圖51所示，經由溝槽ST，去除複數個犧牲層110A。該步驟例如藉由濕式蝕刻等進行。
繼而，如圖52所示，經由溝槽ST，於絕緣層101之上表面及下表面形成導電層160。於該步驟中，例如藉由CVD形成導電層160，並且藉由濕式蝕刻等去除導電層160之一部分。
其後，藉由形成接點CC、位元線BL等，製造第1實施方式之半導體記憶裝置。
[比較例]  圖53係表示比較例之半導體記憶裝置之記憶胞區域RMC 之一部分構成之模式性XY剖視圖。圖54係表示記憶胞區域RMC 之一部分構成之模式性YZ剖視圖。圖55係表示圖53之一部分構成之模式性放大圖。圖56係將圖5所示之構成沿著A-A'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。圖57係表示比較例之半導體記憶裝置之接線區域RHU 之一部分構成之模式性XZ剖視圖。
例如圖54所示，比較例之半導體記憶裝置具備積層體構造LS'及溝槽構造AT'以代替積層體構造LS及溝槽構造AT。積層體構造LS'包含隔著絕緣層101於Z方向上積層之複數個導電層110'。例如圖53所示，溝槽構造AT'包含於Z方向上延伸且隔著絕緣層150於X方向上排列之複數個半導體層120、及於Z方向上延伸之氧化矽(SiO2 )等之絕緣層154。又，於導電層110'與半導體層120之間，分別設置有閘極絕緣層130'。又，於導電層110'與絕緣層150之間，未設置絕緣層151(圖3)。
導電層110'基本上與第1實施方式之導電層110同樣地構成。但是，如圖55～圖57所示，於導電層110'之上表面、下表面及Y方向之兩側面，設置有氧化鋁(AlO)等之絕緣層136'。又，比較例之導電層110'設置於記憶胞區域RMC 及接線區域RHU 兩者之整個區域，於接線區域RHU 中連接於接點CC。
絕緣層154(圖53)之Y方向之一側之側面連接於在Z方向上排列之複數個導電層110a'。又，絕緣層154之Y方向之另一側之側面連接於在Z方向上排列之複數個導電層110b'。絕緣層154之Y方向之寬度大於溝槽構造AT'所包含之其他構成之Y方向之寬度。
閘極絕緣層130'基本上與第1實施方式之閘極絕緣層130同樣地構成。但是，閘極絕緣層130'具備阻擋絕緣層133'以代替阻擋絕緣層133。阻擋絕緣層133'基本上與第1實施方式之阻擋絕緣層133同樣地構成。但是，例如圖55及圖56所示，阻擋絕緣層133'不具有金屬氧化膜136。
又，如圖55及圖56所示，於比較例之阻擋絕緣層133'與絕緣層101之間、及阻擋絕緣層133'與導電層110'之間，未設置障壁導電膜113(圖5～圖7)。
[製造方法]  繼而，參照圖58～圖73，對比較例之半導體記憶裝置之製造方法進行說明。圖58、圖60、圖62、圖64、圖66、圖68、圖69係用於對比較例之半導體記憶裝置之製造方法進行說明之模式性XY剖視圖，對應於圖53所示之部分。圖59、圖61、圖63、圖65、圖67、圖70、圖71係用於對比較例之半導體記憶裝置之製造方法進行說明之模式性YZ剖視圖，對應於圖54所示之部分。圖72、圖73係用於對比較例之半導體記憶裝置之製造方法進行說明之模式性剖視圖，表示與比較例之半導體記憶裝置之接線區域RHU 對應之構造。
於製造比較例之半導體記憶裝置時，執行參照圖13所說明之步驟。
繼而，如圖58及圖59所示，於包含絕緣層101及犧牲層110A之積層構造，形成溝槽ATT'。於該步驟中，例如，於圖13所示之構造之上表面形成與溝槽構造AT'對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。如圖58所示，溝槽ATT'於X方向上延伸，其中供設置上述絕緣層154之區域除外。又，如圖59所示，溝槽ATT'於Z方向上延伸，貫通複數個絕緣層101及犧牲層110A，將該等構成之除供設置絕緣層154之區域以外之區域於Y方向上分斷。
繼而，如圖60及圖61所示，於溝槽ATT'之內部，形成絕緣層150。該步驟例如藉由CVD等方法進行。
繼而，如圖62及圖63所示，於溝槽ATT'內之絕緣層150，形成記憶孔MH。於該步驟中，例如，於圖60及圖61所示之構造之上表面形成與記憶孔MH對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。如圖62及圖63所示，記憶孔MH沿著溝槽ATT'於X方向上排列有複數個。又，如圖63所示，記憶孔MH於Z方向上延伸，使複數個絕緣層101及絕緣層151之Y方向之側面、以及半導體基板100之上表面露出。
繼而，執行參照圖34～圖37所說明之步驟，如圖64及圖65所示，形成阻擋絕緣層133'及電荷蓄積部132。
繼而，執行參照圖44～圖47所說明之步驟，如圖66及圖67所示，於記憶孔MH內形成隧道絕緣層131、半導體層120及絕緣層125。
繼而，如圖68所示，針對圖66及圖67所示之構造，形成貫通孔STH。於該步驟中，例如，於圖66及圖67所示之構造之上表面形成與絕緣層154對應之部分處具有開口之絕緣層，以此為遮罩進行RIE等。貫通孔STH使複數個絕緣層101及犧牲層110A之Y方向之側面、絕緣層150之X方向之側面、以及半導體基板100之上表面露出。貫通孔STH貫通複數個絕緣層101及犧牲層110A，將該等構成於Y方向上分斷。
繼而，如圖69及圖70所示，經由貫通孔STH，去除複數個犧牲層110A。該步驟例如藉由濕式蝕刻等進行。
繼而，如圖71所示，經由貫通孔STH，於絕緣層101之上表面及下表面、以及阻擋絕緣層133'之Y方向之側面，形成金屬氧化膜136及導電層110'。
再者，於參照圖69及圖70所說明之步驟中，如圖72所示，不僅將犧牲層110A之設置於記憶胞區域RMC 內之部分去除，亦將設置於接線區域RHU 之部分去除。又，於參照圖71所說明之步驟中，如圖73所示，不僅於記憶胞區域RMC 形成導電層110'，而且於接線區域RHU 中亦形成導電層110'。
其後，藉由形成接點CC、位元線BL等，製造比較例之半導體記憶裝置。
[第1實施方式之效果]  隨著半導體記憶裝置之高集成化，Z方向上排列之導電層110'及絕緣層101之數量持續增大。伴隨於此，如圖13所示之包含複數個犧牲層110A及絕緣層101之積層構造之Z方向高度亦持續增大。此處，例如圖59所示，當將此種積層構造沿著線與間隙空間之圖案分斷時，恐會產生圖案之坍塌等。因此，於比較例中，如圖58所示，藉由使溝槽ATT'之一部分中斷，而使Y方向上相鄰之2個構造之一部分物理連接，從而抑制此種圖案之坍塌。
此處，於採用此種方法之情形時，如參照圖68所說明，需要藉由貫通孔STH將Y方向上相鄰之複數個犧牲層110A及絕緣層101完全分斷。於此種方法中，如果貫通孔STH過小，則存在難以將複數個犧牲層110A及絕緣層101完全分斷之情形。然而，如果貫通孔STH具有某種程度以上之大小，則存在以下情形：根據貫通孔STH之位置偏移，犧牲層110A及絕緣層101會於X方向上分斷、或者形成於該部分之導電層110產生高電阻化。考慮到此種情況，必須使溝槽ATT'間之Y方向間隔具有某種程度之裕度，而存在難以實現半導體記憶裝置於Y方向上之高集成化之情形。
因此，第1實施方式中，於參照圖14及圖15所說明之步驟中形成第偶數個或第奇數個溝槽ATTc，於參照圖16及圖17所說明之步驟中於該溝槽ATTc內形成絕緣層150，於參照圖18及圖19所說明之步驟中形成第奇數個或第偶數個溝槽ATTd。
根據此種方法，線與間隙空間之間距大小增加一倍。藉此，無需使用具有中斷圖案之溝槽ATT'，便能夠抑制圖案之坍塌等。因此，能夠省略上述貫通孔STH，實現半導體記憶裝置於Y方向上之高集成化。
再者，第1實施方式中，於參照圖20及圖21所說明之步驟中，使犧牲層110A之一部分殘存在形成於溝槽ATTc內部之絕緣層150之側面。因此，該步驟中要去除犧牲層110A之範圍係相當於從溝槽ATTd到導電層110之Y方向寬度之範圍。因此，如圖48所示，於接線區域RHU 中殘存犧牲層110A。
因此，第1實施方式中，於參照圖49所說明之步驟中重新形成溝槽ST，經由該溝槽ST去除接線區域RHU 內之犧牲層110A，又，於接線區域RHU 內形成導電層160。
[第2實施方式]  繼而，參照圖74及圖75對第2實施方式之半導體記憶裝置進行說明。圖74係表示第2實施方式之半導體記憶裝置之接線區域RHU 中之構成之模式性XZ剖視圖。圖75係表示圖74之一部分構成之模式性放大圖。
第2實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但是，第2實施方式之半導體記憶裝置之接線區域RHU 中之構造與第1實施方式不同。
例如，第2實施方式中，於各導電層160之上表面設置有絕緣層155。絕緣層155例如可以是氧化鋁等金屬氧化物。
又，第2實施方式之半導體記憶裝置具備接點CC'以代替接點CC。接點CC'基本上與第1實施方式之接點CC同樣地構成。但是，圖75所例示之接點CC'貫通與該接點CC'對應之導電層160。又，該接點CC'之下端及該導電層160之下表面連接於共通之絕緣層101之上表面。又，接點CC'之設置於與絕緣層155對應之高度位置之部分之X方向及Y方向上之寬度W1大於位於其正上方之部分之X方向及Y方向上之寬度W2。
[製造方法]  繼而，參照圖76～圖84，對第2實施方式之半導體記憶裝置之製造方法進行說明。圖76～圖78及圖81～圖83係用於對第2實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖74所示之部分。圖79、圖80、圖84及圖85係用於對第2實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖75所示之部分。
於製造第2實施方式之半導體記憶裝置時，執行參照圖13所說明之步驟。
繼而，如圖76所示，於接線區域RHU 中形成絕緣層155。絕緣層155覆蓋複數個犧牲層110A之X方向之端部。該步驟例如藉由CVD及濕式蝕刻等進行。
繼而，執行參照圖14～圖48所說明之步驟。藉此，形成如圖77所示之構造。
繼而，如圖78所示，形成接點孔CCH。於該步驟中，例如，於圖77所示之構造之上表面形成與接點CC'對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。藉此，例如圖79所示，絕緣層155之上表面露出。繼而，藉由濕式蝕刻等方法去除絕緣層155之一部分，使犧牲層110A之上表面露出。藉此，例如圖80所示，接點孔CCH之下端部之直徑變大。
繼而，如圖81所示，經由接點孔CCH，將複數個犧牲層110A去除。該步驟例如藉由濕式蝕刻等進行。
繼而，如圖82～圖85所示，經由接點孔CCH，於絕緣層101之上表面及下表面形成導電層160。於該步驟中，例如藉由CVD形成導電層160，並且藉由濕式蝕刻等去除導電層160之一部分。
繼而，如圖74及圖75所示，於接點孔CCH中形成接點CC'。該步驟例如藉由CVD等進行。
其後，藉由形成位元線BL等，製造第2實施方式之半導體記憶裝置。
[第3實施方式]  繼而，參照圖86～圖88對第3實施方式之半導體記憶裝置進行說明。圖86係表示第3實施方式之半導體記憶裝置之接線區域RHU 中之構成之模式性俯視圖。圖87係將圖86所示之構造沿著A-A'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。圖88係將圖86所示之構造沿著B-B'線切斷，並沿著箭頭方向觀察之情形時之模式性剖視圖。
第3實施方式之半導體記憶裝置基本上與第1實施方式之半導體記憶裝置同樣地構成。但是，第3實施方式之半導體記憶裝置之接線區域RHU 中之構造與第1實施方式不同。
例如，第3實施方式之半導體記憶裝置具備導電層110''、絕緣層150''、絕緣層151''及接點CC''，以代替導電層110、絕緣層150、絕緣層151及接點CC。
導電層110''、絕緣層150''及絕緣層151''基本上與第1實施方式之導電層110、絕緣層150及絕緣層151同樣地構成。但是，本實施方式之導電層110''、絕緣層150''及絕緣層151''並非僅於記憶胞區域RMC 中於X方向上延伸，而是於記憶胞區域RMC 及接線區域RHU 中均於X方向上延伸。
又，如圖87及圖88所示，於第3實施方式中，於導電層110''之設置於接線區域RHU 中之部分之上表面，設置有絕緣層155。
接點CC''基本上與第1實施方式之接點CC同樣地構成。但是，如圖87及圖88所示，接點CC''貫通複數個導電層110''於Z方向上延伸。又，於接點CC''與導電層110''之間，設置有氧化鎢(WO)等之絕緣層110o。又，於接點CC''與半導體基板100之間，設置有氧化矽(SiO2 )等之絕緣層100o。
又，於接點CC''中之與絕緣層155對應之高度位置，設置有擴徑部cc。擴徑部cc之X方向及Y方向上之寬度大於其他部分之X方向及Y方向上之寬度。擴徑部cc之下表面分別連接於導電層110''之上表面。
[製造方法]  繼而，參照圖89～圖96，對第3實施方式之半導體記憶裝置之製造方法進行說明。圖89、圖91、圖93及圖95係用於對第3實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖87所示之部分。圖90、圖92、圖94及圖96係用於對第3實施方式之半導體記憶裝置之製造方法進行說明之模式性剖視圖，對應於圖88所示之部分。
於製造第3實施方式之半導體記憶裝置時，執行參照圖13所說明之步驟及參照圖76所說明之步驟。
繼而，執行與參照圖14～圖47所說明之步驟大致相同之步驟。但是，於參照圖14及圖15之步驟中，並非僅於記憶胞區域RMC 中形成溝槽ATTc，而是將溝槽ATTc形成至接線區域RHU 之端部。又，於參照圖18及圖19之步驟中，並非僅於記憶胞區域RMC 中形成溝槽ATTd，而是將溝槽ATTd形成至接線區域RHU 之端部。藉此，於接線區域RHU 中，形成如圖89及圖90所示之構造。
繼而，如圖91及圖92所示，形成接點孔CCH'。於該步驟中，例如，形成與接點CC''對應之部分處具有開口之絕緣層，並以此為遮罩進行RIE等。
繼而，如圖93及圖94所示，對半導體基板100之上表面及導電層110''之Y方向側面中露出於接點孔CCH'之部分進行氧化處理。藉此，形成絕緣層100o及絕緣層110o。
繼而，如圖95及圖96所示，將絕緣層155之露出於接點孔CCH'之部分去除一部分，使導電層110''之上表面露出。該步驟例如藉由濕式蝕刻等進行。
繼而，如圖87及圖88所示，於接點孔CCH'中形成接點CC''。該步驟例如藉由CVD等進行。
其後，藉由形成位元線BL等，製造第3實施方式之半導體記憶裝置。
[第4實施方式]  繼而，參照圖97及圖98對第4實施方式之半導體記憶裝置進行說明。圖97係表示第4實施方式之半導體記憶裝置之接線區域RHU 中之構成之模式性剖視圖。圖98係表示圖97之一部分構成之模式性放大圖。
第4實施方式之半導體記憶裝置基本上與第2實施方式之半導體記憶裝置同樣地構成。但是，第4實施方式之半導體記憶裝置具備接點CC'''以代替接點CC'。又，第4實施方式之半導體記憶裝置不具備絕緣層155。
接點CC'''基本上與第1實施方式之接點CC同樣地構成。但是，如圖99所示，接點CC'''具備導電層160所包含之障壁導電膜161之一部分及導電層160所包含之金屬膜162之一部分，以代替障壁導電膜163及金屬膜164。即，接點CC'''中之障壁導電膜161與導電層160中之障壁導電膜161連續形成。同樣地，接點CC'''中之金屬膜162與導電層160中之金屬膜162連續形成。
[製造方法]  繼而，對第4實施方式之半導體記憶裝置之製造方法進行說明。第4實施方式之半導體記憶裝置之製造方法基本上與第2實施方式之半導體記憶裝置之製造方法相同。但是，於第4實施方式之半導體記憶裝置之製造方法中，亦可省略參照圖76所說明之步驟、及參照圖80所說明之步驟。又，於第4實施方式之半導體記憶裝置之製造方法中，亦可於參照圖82及圖84所說明之步驟中，利用金屬膜162嵌埋接點孔CCH之內部。又，於第4實施方式之半導體記憶裝置之製造方法中，不執行參照圖83及圖85所說明之步驟。
[第4實施方式之效果]  如參照圖12所說明，於第1實施方式之半導體記憶裝置中，接點CC中之金屬膜164與導電層160中之金屬膜162經由障壁導電膜163連接。如參照圖75所說明，於第2實施方式中亦相同。又，雖省略圖示，但於第3實施方式中亦相同。
此處，障壁導電膜163中之電阻率大於金屬膜164及金屬膜162中之電阻率。因此，為了降低從接點CC到導電層110之電流路徑之電阻值，理想為接點CC中之金屬膜164以不經由障壁導電膜163之方式與導電層160中之金屬膜連接。
因此，於第4實施方式中，例如圖98所示，採用如接點CC'''中之金屬膜162與導電層160中之金屬膜162連續形成般之構造。根據此種構成，與如第1實施方式～第3實施方式所示之構造相比，能夠使從接點CC到導電層110之電流路徑之電阻值小於第1實施方式～第3實施方式。
又，如圖57所示，於比較例之半導體記憶裝置中，於從接點CC中之金屬膜164到導電層110中之金屬膜112之電路徑中，設置有障壁導電膜163。又，金屬膜164與金屬膜112之對向面積相當於接點CC之下端部之面積。
另一方面，如圖98及圖11所示，第4實施方式之半導體記憶裝置中，於從接點CC'''中之金屬膜162到導電層110中之金屬膜112之電路徑中，設置有障壁導電膜161及障壁導電膜111。又，如圖8所示，金屬膜162與金屬膜112之對向面積之大小相當於導電層110與導電層160相接觸之大致半圓狀曲線之長度和金屬膜162或金屬膜112之Z方向厚度之乘積。
根據此種構成，能夠使接點CC'''中之金屬膜162與導電層110中之金屬膜112之對向面積大於比較例，而使從接點CC到導電層110之電流路徑之電阻值小於比較例。
[第5實施方式]  繼而，參照圖99對第5實施方式之半導體記憶裝置進行說明。圖99係表示第5實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
第5實施方式之半導體記憶裝置之記憶胞區域RMC 中之構造與參照圖53～圖56所說明之比較例之半導體記憶裝置相同。又，第5實施方式之半導體記憶裝置之接線區域RHU 中之構造與參照圖97及圖98所說明之第4實施方式之半導體記憶裝置相同。
又，如圖99所示，第5實施方式之半導體記憶裝置具備導電層110'''。導電層110'''基本上與比較例之導電層110'同樣地構成。但是，導電層110'''之X方向之端部連接於導電層160。導電層110'''中之金屬膜112經由障壁導電膜111及障壁導電膜161連接於導電層160中之金屬膜162。
再者，於導電層110'''之上表面及下表面，設置有絕緣層136'。另一方面，於導電層160之上表面及下表面，未設置絕緣層136'。因此，金屬膜162之Z方向上之厚度大於金屬膜112之Z方向上之厚度。
[製造方法]  第5實施方式之半導體記憶裝置之製造方法中，到參照圖71所說明之步驟為止與比較例之半導體記憶裝置之製造方法相同。但是，於參照圖69及圖70所說明之步驟中，僅去除犧牲層110A中設置於記憶胞區域RMC 中之部分。
繼而，執行第2實施方式之半導體記憶裝置之圖78以後之步驟。但是，於第5實施方式之半導體記憶裝置之製造方法中，亦可省略參照圖80所說明之步驟。又，第5實施方式之半導體記憶裝置之製造方法中，於參照圖81所說明之步驟中，經由接點孔CCH，去除形成於導電層110'''之X方向端部之絕緣層136'之一部分，而使導電層110'''之X方向之端部露出。又，第5實施方式之半導體記憶裝置之製造方法中，於參照圖82及圖84所說明之步驟中，亦可利用金屬膜162嵌埋接點孔CCH之內部。又，於第5實施方式之半導體記憶裝置之製造方法中，不執行參照圖83及圖85所說明之步驟。
[第5實施方式之效果]  如上所述，Z方向上排列之導電層110'及絕緣層101之數量持續增大。伴隨於此，為了將半導體記憶裝置於Z方向上高集成化，而使導電層110'及絕緣層101之Z方向上之厚度持續減小。
此處，例如圖56所示，導電層110'具備障壁導電膜111及金屬膜112。又，於導電層110'之上表面及下表面，設置有絕緣層136'。此處，為了抑制金屬膜112中之雜質擴散，理想為障壁導電膜111具有一定之厚度。又，從記憶胞MC之特性之觀點而言，理想為絕緣層136'亦具有一定之厚度。因此，於想要使導電層110'及絕緣層101之Z方向上之厚度減小之情形時，主要使金屬膜112之Z方向上之厚度減小。
此處，障壁導電膜111之電阻率大於金屬膜112之電阻率。因此，存在如果金屬膜112之Z方向上之厚度變小，則導電層110'中之電阻值增大之情形。伴隨於此，存在產生半導體記憶裝置之動作延遲之情形。
因此，第5實施方式中，如圖98所例示，於接線區域RHU 中省略絕緣層136'。藉此，能夠於接線區域RHU 中確保金屬膜162之Z方向上之厚度，而大幅削減接線區域RHU 中之配線電阻。藉此，能夠抑制半導體記憶裝置之動作延遲，並且實現半導體記憶裝置之高集成化。
[第6實施方式]  繼而，參照圖100及圖101對第6實施方式之半導體記憶裝置進行說明。圖100及圖101係表示第6實施方式之半導體記憶裝置之一部分構成之模式性剖視圖。
第6實施方式之半導體記憶裝置基本上與第4實施方式之半導體記憶裝置同樣地構成。但是，如圖100所示，第6實施方式之半導體記憶裝置具備導電層110s以代替導電層110。導電層110s基本上與導電層110同樣地構成。但是，導電層110s係由包含磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等之半導體層形成。又，如圖101所示，導電層110s之X方向之端部連接於導電層160之X方向之端部。
再者，第6實施方式中，設置於記憶胞區域RMC 中之導電層110s由多晶矽等之半導體層構成，與此相對，設置於接線區域RHU 中之導電層160由包含障壁導電膜161及金屬膜162之積層膜構成。
[第6實施方式之效果]  如第6實施方式，存在將包含磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等之半導體層用作字元線WL之情形。此處，此種半導體層與包含金屬膜112之導電層110相比，電阻值較高。因此，本實施方式中，於接線區域RHU 中，使用包含金屬膜162之導電層160。藉此，能夠大幅削減接線區域RHU 中之配線電阻。藉此，能夠抑制半導體記憶裝置之動作延遲，並且實現半導體記憶裝置之高集成化。
[其他實施方式]  以上，針對第1實施方式～第6實施方式之半導體記憶裝置進行了例示。然而，以上構成僅為例示，具體之構成等能夠適當調整。
例如，第6實施方式之半導體記憶裝置將包含磷(P)等N型雜質或硼(B)等P型雜質之多晶矽等之導電層110s用作字元線WL。又，第6實施方式之半導體記憶裝置之接線區域RHU 中之構造與第4實施方式及第5實施方式之構造同樣地構成。然而，例如，亦可如第6實施方式般使用導電層110s作為字元線WL，並且採用第1實施方式～第3實施方式中之任一實施方式之接線區域RHU 中之構造作為接線區域RHU 中之構造。
又，例如，於第1實施方式～第6實施方式中，針對如下半導體記憶裝置進行了例示，即，於溝槽構造AT之Y方向之一側之側面及另一側之側面，分別形成有記憶體串MSa、MSb。然而，如第1實施方式～第6實施方式中所例示之接線區域RHU 中之構造亦可用於其他半導體記憶裝置。關於其他半導體記憶裝置，例如可以用於如下半導體記憶裝置，即，與半導體層120對應之構成之外周面整周地被與導電層110對應之構成包圍，並且於該等構成之間設置有與閘極絕緣層130對應之構成。又，該等構成亦可應用於如閘極絕緣層130中包含鐵電體等之半導體記憶裝置。又，還可以應用於具有於Z方向上延伸之金屬配線等以代替於Z方向上延伸之半導體層120，且包含電阻變化元件等以代替閘極絕緣層130之半導體記憶裝置。
[其他]  已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式實施，可以於不脫離發明之主旨之範圍內，進行各種省略、替換及變更。該等實施方式或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及與其同等之範圍內。
[相關申請之交叉參考]  本申請享有以日本專利申請2020-154168號(申請日：2020年9月14日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
100:半導體基板 101:絕緣層 110:導電層 110':導電層 110'':導電層 110''':導電層 110A:犧牲層 110a:導電層 110a':導電層 110b:導電層 110b':導電層 110o:絕緣層 110s:導電層 111:障壁導電膜 112:金屬膜 113:障壁導電膜 120:半導體層 120a:第1區域 120b:第2區域 121:雜質區域 125:絕緣層 130:閘極絕緣層 130':閘極絕緣層 131:隧道絕緣層 132:電荷蓄積部 132A:非晶矽層 133:阻擋絕緣層 133':阻擋絕緣層 134:金屬氧化膜 135:絕緣膜 136:金屬氧化膜 136':絕緣層 150:絕緣層 150'':絕緣層 151:絕緣層 151'':絕緣層 153:絕緣層 154:絕緣層 155:絕緣層 160:導電層 161:障壁導電膜 162:金屬膜 163:障壁導電膜 164:金屬膜 AT:溝槽構造 AT':溝槽構造 ATc:溝槽構造 ATd:溝槽構造 ATT':溝槽 ATTc:溝槽 ATTd:溝槽 BL:位元線 BLC:位元線接點 BLK:記憶塊 CC:接點 cc:擴徑部 CC':接點 CC'':接點 CC''':接點 CCH:接點孔 CCH':接點孔 CU:控制部 HR:支持構造 LS:積層體構造 LS':積層體構造 MC:記憶胞 MCA:控制記憶胞陣列 MH:記憶孔 MSa,MSb:記憶體串 MU:記憶胞 RHU :接線區域 RMC :記憶胞區域 RMCA :記憶胞陣列區域 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SL:源極線 ST:溝槽 STD:汲極側選擇電晶體 STH:貫通孔 STS:源極側選擇電晶體 W1:寬度 W2:寬度 WL:字元線
圖1係第1實施方式之半導體記憶裝置之模式性等效電路圖。  圖2係第1實施方式之半導體記憶裝置之模式性俯視圖。  圖3係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖4係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖5係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖6係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖7係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖8係第1實施方式之半導體記憶裝置之模式性俯視圖。  圖9係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖10係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖11係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖12係第1實施方式之半導體記憶裝置之模式性剖視圖。  圖13係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖14係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖15係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖16係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖17係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖18係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖19係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖20係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖21係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖22係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖23係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖24係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖25係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖26係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖27係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖28係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖29係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖30係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖31係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖32係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖33係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖34係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖35係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖36係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖37係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖38係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖39係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖40係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖41係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖42係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖43係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖44係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖45係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖46係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖47係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖48係表示第1實施方式之半導體記憶裝置之製造方法之模式性俯視圖。  圖49係表示第1實施方式之半導體記憶裝置之製造方法之模式性俯視圖。  圖50係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖51係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖52係表示第1實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖53係比較例之半導體記憶裝置之模式性剖視圖。  圖54係比較例之半導體記憶裝置之模式性剖視圖。  圖55係比較例之半導體記憶裝置之模式性剖視圖。  圖56係比較例之半導體記憶裝置之模式性剖視圖。  圖57係比較例之半導體記憶裝置之模式性剖視圖。  圖58係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖59係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖60係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖61係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖62係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖63係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖64係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖65係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖66係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖67係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖68係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖69係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖70係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖71係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖72係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖73係表示比較例之半導體記憶裝置之製造方法之模式性剖視圖。  圖74係第2實施方式之半導體記憶裝置之模式性剖視圖。  圖75係第2實施方式之半導體記憶裝置之模式性剖視圖。  圖76係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖77係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖78係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖79係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖80係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖81係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖82係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖83係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖84係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖85係表示第2實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖86係第3實施方式之半導體記憶裝置之模式性剖視圖。  圖87係第3實施方式之半導體記憶裝置之模式性剖視圖。  圖88係第3實施方式之半導體記憶裝置之模式性剖視圖。  圖89係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖90係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖91係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖92係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖93係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖94係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖95係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖96係表示第3實施方式之半導體記憶裝置之製造方法之模式性剖視圖。  圖97係第4實施方式之半導體記憶裝置之模式性剖視圖。  圖98係第4實施方式之半導體記憶裝置之模式性剖視圖。  圖99係第5實施方式之半導體記憶裝置之模式性剖視圖。  圖100係第6實施方式之半導體記憶裝置之模式性剖視圖。  圖101係第6實施方式之半導體記憶裝置之模式性剖視圖。
110:導電層
110a:導電層
110b:導電層
111:障壁導電膜
112:金屬膜
113:障壁導電膜
120:半導體層
125:絕緣層
130:閘極絕緣層
131:隧道絕緣層
132:電荷蓄積部
133:阻擋絕緣層
134:金屬氧化膜
135:絕緣膜
136:金屬氧化膜
150:絕緣層
151:絕緣層
AT:溝槽構造
ATc:溝槽構造
ATd:溝槽構造
LS:積層體構造

Claims (3)

  1. 一種半導體記憶裝置，其具備：第1導電層、第2導電層及第3導電層，其等於第1方向上延伸，於與上述第1方向交叉之第2方向上排列；複數個第1半導體層，其等設置於上述第1導電層與上述第2導電層之間，於上述第1方向上排列；複數個第1電荷蓄積部，其等設置於上述第1導電層與上述複數個第1半導體層之間；複數個第2電荷蓄積部，其等設置於上述第2導電層與上述複數個第1半導體層之間；第1絕緣層，其設置於上述第1導電層與上述第2導電層之間，位於在上述第1方向上相鄰之2個上述第1半導體層之間；第2絕緣層，其設置於上述第1導電層與上述第1絕緣層之間，位於在上述第1方向上相鄰之2個上述第1電荷蓄積部之間；第3絕緣層，其設置於上述第2導電層與上述第1絕緣層之間，位於在上述第1方向上相鄰之2個上述第2電荷蓄積部之間；複數個第2半導體層，其等設置於上述第2導電層與上述第3導電層之間，於上述第1方向上排列；複數個第3電荷蓄積部，其等設置於上述第2導電層與上述複數個第2半導體層之間；複數個第4電荷蓄積部，其等設置於上述第3導電層與上述複數個第2半導體層之間； 第4絕緣層，其設置於上述第2導電層與上述第3導電層之間，位於在上述第1方向上相鄰之2個上述第2半導體層之間；第5絕緣層，其設置於上述第2導電層與上述第4絕緣層之間，位於在上述第1方向上相鄰之2個上述第3電荷蓄積部之間；以及第6絕緣層，其設置於上述第3導電層與上述第4絕緣層之間，位於在上述第1方向上相鄰之2個上述第4電荷蓄積部之間；且將上述第1導電層之上述第2方向上之側面中與上述第2絕緣層對向之面設為第1面，將上述第2導電層之上述第2方向上之側面中與上述第3絕緣層對向之面設為第2面，將上述第2導電層之上述第2方向上之側面中與上述第5絕緣層對向之面設為第3面，將上述第3導電層之上述第2方向上之側面中與上述第6絕緣層對向之面設為第4面時，於上述第1面及上述第2面上設置有包含氮(N)及鈦(Ti)中至少一種之障壁導電膜，於上述第3面及上述第4面上未設置包含氮(N)及鈦(Ti)中至少一種之障壁導電膜。
  2. 如請求項1之半導體記憶裝置，其中上述第1導電層具備：第1金屬膜，其於上述第1方向上延伸；及第1障壁導電膜，其設置於上述第1金屬膜之與上述第2絕緣層對向之面；上述第2導電層具備：第2金屬膜，其於上述第1方向上延伸；及第2 障壁導電膜，其設置於上述第2金屬膜之與上述第3絕緣層對向之面；上述第3導電層具備於上述第1方向上延伸之第3金屬膜，上述半導體記憶裝置具備：第3障壁導電膜，其設置於上述第1導電層與上述第1電荷蓄積部之間；第4障壁導電膜，其設置於上述第2導電層與上述第2電荷蓄積部之間；第5障壁導電膜，其設置於上述第2導電層與上述第3電荷蓄積部之間；以及第6障壁導電膜，其設置於上述第3導電層與上述第4電荷蓄積部之間；且上述第3障壁導電膜與上述第1障壁導電膜之上述第2方向上之上述第1半導體層側之側面相接，上述第4障壁導電膜與上述第2障壁導電膜之上述第2方向上之上述第1半導體層側之側面相接，上述第5障壁導電膜與上述第2金屬膜之上述第2方向上之上述第2半導體層側之側面相接，上述第6障壁導電膜與上述第3金屬膜之上述第2方向上之上述第2半導體層側之側面相接。
  3. 如請求項1或2之半導體記憶裝置，其具備：基板；複數個上述第1導電層，其等於與上述基板之表面交叉、並且與上述 第1方向及上述第2方向交叉之第3方向上排列；複數個上述第2導電層，其等於上述第3方向上排列；以及複數個上述第3導電層，其等於上述第3方向上排列；且上述第1半導體層具備：第1部分，其與上述複數個第1導電層對向；以及第2部分，其與上述複數個第2導電層對向；且上述第2半導體層具備：第3部分，其與上述複數個第2導電層對向；以及第4部分，其與上述複數個第3導電層對向。
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