CN108140645A - 具有凹陷的非活性的半导体沟道截面的3d半圆形垂直nand串 - Google Patents

具有凹陷的非活性的半导体沟道截面的3d半圆形垂直nand串 Download PDF

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Abstract

包括每个存储器开口中的每级双存储器单元的垂直存储器器件可以具有突出到存储器开口内的存储器堆叠结构的面向的一对侧壁中的电介质分离器电介质结构。面向电介质分离器电介质结构的垂直半导体沟道的一对非活性的部分从控制栅极电极横向地凹陷。由于电介质分离器电介质结构，可以增强对这种垂直存储器器件的阈值电压的控制。由于控制栅极电极与垂直半导体沟道的非活性的部分之间的增加的距离，来自控制栅极电极的边缘电场较弱。存储器堆叠结构可以具有接触电介质分离器电介质结构的凹的侧壁和朝向控制栅极电极突出的凸的侧壁。

Description

具有凹陷的非活性的半导体沟道截面的3D半圆形垂直NAND串
相关申请的交叉引用
本申请要求享有于2015年11月20日提交的美国临时申请号62/257,885以及于2016年1月28日提交的美国非临时申请序列号15/008,744的优先权权益，上述申请的全部内容通过引用并入本文。
技术领域
本公开一般涉及半导体器件领域，并且具体地涉及三维非易失性存储器器件，诸如垂直NAND串和其他三维器件，以及制造该器件的方法。
背景技术
最近，已经提出了使用有时被称为比特成本可缩放(Bit Cost Scalable，BiCS)架构的三维(3D)堆叠式存储器堆叠结构的超高密度存储器件。例如，3D NAND堆叠式存储器器件可由交替的导电层与电介质层的阵列形成。通过层形成存储器开口以同时定义许多存储器层。然后通过用合适的材料填充存储器开口来形成NAND串。直的NAND串在一个存储器开口中延伸，而管形或U形NAND串(p-BiCS)包括一对垂直的存储器单元列。存储器单元的控制栅极可以由导电层提供。
发明内容
根据本公开的一个方面，提供了一种存储器器件，其包括：位于衬底上方的绝缘层和导电层的交替堆叠；一对分离器电介质结构，其延伸穿过所述交替堆叠且沿着第一横向方向横向地延伸；以及存储器堆叠结构，存储器堆叠结构包括存储器膜和延伸穿过交替堆叠的垂直半导体沟道，存储器堆叠结构具有接触一对分离器电介质结构的侧壁的一对第一侧壁，并具有沿着第二横向方向向外突出的一对第二侧壁。第一侧壁从一对第二侧壁的基本上垂直的边缘向内横向地凹陷。
根据本公开的另一方面，提供了一种制造存储器件的方法。在衬底上形成绝缘层和牺牲材料层的交替堆叠。通过交替堆叠形成多个分离器电介质结构，该多个分离器电介质结构沿着第一横向方向被布置并且被存储器开口横向地间隔开。以比围绕存储器开口的多个分离器电介质结构的侧壁更高的蚀刻速率横向地凹陷绝缘层的侧壁。用导电层替换牺牲材料层。在每个存储器开口中形成包括存储器膜和垂直半导体沟道的存储器堆叠结构。
附图说明
图1是根据本公开的实施例的包含3D NAND堆叠式存储器器件的示例性器件结构的垂直横截面。
图2A是根据本公开的实施例的在绝缘层和半导体层的交替堆叠的形成之后的示例性器件结构的俯视图。
图2B是图2A的示例性器件结构的垂直横截面视图。
图3A是根据本公开的实施例的在横向延伸的沟槽的形成之后的示例性器件结构的俯视图。
图3B是图3A的示例性器件结构的垂直横截面视图。
图4A是根据本公开的实施例的在分离器电介质结构的形成之后的示例性器件结构的俯视图。
图4B是图4A的示例性器件结构的垂直横截面视图。
图5A是根据本公开的实施例的在存储器开口的形成之后的示例性器件结构的俯视图。
图5B是图5A的示例性器件结构的垂直横截面视图。
图6A是根据本公开的实施例的在存储器开口的选择性横向扩展之后的示例性器件结构的俯视图。
图6B是沿着图6A的示例性器件结构的垂直平面B-B'的垂直横截面视图。
图6C是沿着图6B的水平平面C-C'的示例性器件结构的水平横截面视图。
图7A是根据本公开的实施例的在牺牲材料层的去除之后的示例性器件结构的俯视图。
图7B是沿着图7A的示例性器件结构的垂直平面B-B'的垂直横截面视图。
图7C是沿着图7B的水平平面C-C'的示例性器件结构的水平横截面视图。
图8A是根据本公开的实施例的沿着图8B的水平平面A-A'的在连续导电材料层的淀积之后的示例性器件结构的垂直横截面视图。
图8B是沿着图8A的示例性器件结构的垂直平面B-B'的垂直横截面视图。
图8C是沿着图8B的水平平面C-C'的示例性器件结构的水平横截面视图。
图9A是根据本公开的实施例的沿着图9B的水平平面A-A'从存储器开口内去除连续导电材料层的部分之后的示例性器件结构的垂直横截面视图。
图9B是沿着图9A的示例性器件结构的垂直平面B-B'的垂直横截面视图。
图9C是沿着图9B的水平平面C-C'的示例性器件结构的水平横截面视图。
图10A是根据本公开的实施例沿着图10B的水平平面A-A'的存储器堆叠结构和电介质芯的形成之后的示例性器件结构的垂直横截面视图。
图10B是沿着图10A的示例性器件结构的垂直平面B-B'的垂直横截面视图。
图10C是沿着图10B的水平平面C-C'的示例性器件结构的水平横截面视图。
图11A是根据本公开的实施例的沿着图11B的水平平面A-A'的漏极区域的形成之后的示例性器件结构的垂直横截面视图。
图11B是沿着图11A的示例性器件结构的垂直平面B-B'的垂直横截面视图。
图11C是沿着图11B的水平平面C-C'的示例性器件结构的水平横截面视图。
图12是根据本公开的实施例的示例性结构中的存储器堆叠结构和一对分离器电介质结构的放大水平横截面视图。
图13示出了通过不同淀积方法在缓冲氢氟酸中淀积的氧化硅材料的蚀刻速率。
图14是第一示例性器件结构的阵列区域的电路示意图。
图15是根据本公开的第二实施例的在位线的形成之后的第二示例性器件结构的垂直横截面视图。
图16是示出根据本公开的实施例的示例性器件结构的各种组件的全局形状的示例性器件结构的透视俯视图。
图17是根据本公开的实施例的示例性器件结构的阵列区域的透视图。
具体实施方式
如上所述，本公开涉及三维非易失性存储器器件(诸如垂直NAND串和其他三维器件)及其制造方法，其各个方面在下面进行描述。可以采用本公开的实施例来形成各种半导体器件，诸如包括多个NAND存储器串的三维单片存储器阵列器件。附图没有按比例绘制。除非明确描述或清楚地另外指出了不存在元件的重复，否则元件的多个实例可以在示出元件的单个实例的情况下被复制。诸如“第一”、“第二”和“第三”的序数仅用于标识相似的元件，并且可以跨即时公开的说明书和权利要求书采用不同的序数。
单片三维存储器阵列是其中多个存储器级形成在单个衬底(诸如半导体晶片)上方且没有中间衬底的阵列。术语“单片”意味着阵列的每个级(level)的层直接淀积在阵列的每个下面的(underlying)级的层上。相反，二维阵列可以分别形成，并且然后封装在一起以形成非单片存储器件。例如，如序列号为5,915,167、名称为“三维结构存储器”的美国专利中所描述，已经通过在分开的衬底上形成存储器级并垂直地堆叠存储器级来构建非单片堆叠存储器。衬底可以被减薄或在粘合之前从存储器级去除，但是由于存储器级最初在分离的衬底上形成，所以这种存储器不是真正的单片三维存储器阵列。衬底可以包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路
本公开的各种三维存储器器件包括单片三维NAND串存储器器件，并且可以采用本文所述的各种实施例来制造。单片三维NAND串位于位于衬底上方的NAND串的单片三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级中的另一个存储器单元上。
参考图1，示出了根据本公开的实施例的示例性器件结构，其包括3D NAND堆叠式存储器器件。可以采用示例性器件结构来并入用于形成在随后的附图中示出的存储器堆叠结构55和分离器电介质结构(图1中未示出)的实施例。每个存储器堆叠结构55可至少包括存储器膜50、半导体沟道60以及可选地在半导体沟道60不填充存储器膜内的整个体积的情况下包括电介质芯62。
示例性器件结构包括衬底8，其可以是半导体衬底。采用本领域已知的方法可以在衬底8上或衬底8上方形成各种半导体器件。例如，可以在器件区域100中形成存储器器件阵列，并且可以在外围器件区域200中形成至少一个外围器件20。到器件区域100中的器件的导电电极的的导电通孔接触可以被形成在接触区域300中。
衬底8可以包括衬底半导体层10。衬底半导体层10是半导体材料层，并且可以包括至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。衬底8具有主表面9，其可以是例如衬底半导体层10的最上表面。主表面9可以是半导体表面。在一个实施例中，主表面9可以是单晶半导体表面。在一个实施例中，衬底8是包含掺杂阱(例如，p阱)衬底半导体层10的硅晶片。
如本文所用的，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm范围内的电导率的材料，并且在适当地用电掺杂剂掺杂时能够产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所使用的，“电掺杂剂”是指向能带结构内的平衡(balance)带添加空穴的p型掺杂剂或向带结构内的导带添加电子的n型掺杂剂。如本文所用的，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用的，“绝缘体材料”或“电介质材料”是指具有小于1.0×10-6S/cm的电导率的材料。所有的用于电导率的测量均在标准条件下进行。可选地，可以在衬底8内形成至少一个掺杂阱衬底半导体层10。
可选地，可以使用用于实现垂直NAND串的阵列的任何合适方法在衬底半导体层10内或衬底半导体层10顶部上形成选择栅极电极(未示出)。例如，如于2013年12月19日提交的、申请号为14/133,979的美国专利，于2014年3月25日提交的、申请号为14/225,116的美国专利，和/或于2014年3月25日提交的、申请号为14/225，176的美国专利(其全部通过引用并入本文)中所描述的，可以制造较低的选择栅极器件级。源级区域12可以被形成在从存储器堆叠结构55横向偏移的衬底半导体层10的区域中。可替换地，源级区域可以直接形成在存储器单元的存储器堆叠结构55的下面，如于2014年6月27日提交的申请号为14/317,274的美国专利(其通过引用并入本文)所描述的。选择晶体管可以被形成在衬底半导体层10的顶部和存储器器件的最底面的控制栅极之间。
可以采用至少一个可选的浅沟槽隔离结构16和/或至少一个深沟槽隔离结构(未示出)来提供衬底8上的各种半导体器件当中的电隔离。在外围器件区域200中形成的至少一个外围器件20可以包括本领域已知的并且需要支持器件区域100中的半导体器件的操作的任何器件。至少一个外围器件20可以包括与器件区域100中的存储器件的阵列相关联的驱动器电路。该至少一个外围器件可以包括驱动器电路中的晶体管器件。在一个实施例中，至少一个外围器件可以包括一个或多个场效应晶体管，其中的每一个可以包括源极区域201、漏极区域202、体区域203(例如沟道区域)、栅极堆叠205以及栅极间隔物206。栅极堆叠205可以包括本领域已知的任何类型的栅极堆叠。例如，每个栅极堆叠205可以从一侧到另一侧包括栅极电介质、栅极电极和可选的栅极盖电介质。可选地，包括电介质材料的平坦化电介质层170可以被采用在外围器件区域200中以促进将随后在衬底8上形成的材料堆叠的部分的平坦化。
在衬底8的顶表面上方形成第一材料和不同于第一材料的第二材料的交替的层的堆叠。在一个实施例中，第一材料可以是形成绝缘层32的绝缘体材料，并且第二材料可以是形成导电线结构的导电材料，导电线结构可以包括导电层46、源极侧选择栅极电极(未单独示出)和漏极侧选择栅极电极(未单独示出)。可替换地，第一材料可以是形成绝缘层32的绝缘体材料，并且第二材料可以是作为牺牲层淀积的牺牲材料，并且至少部分地用导电材料代替以在存储器堆叠结构55的形成之后形成各种导电线结构。在一个实施例中，交替堆叠可以包括绝缘层32和材料层，该材料层可以包括随后用形成控制栅极电极的导电材料代替的牺牲材料或者可以包括图案化(pattern)成存储器器件的控制栅极电极的导电材料。
存储器堆叠结构55可以通过采用将在下面描述的本公开的各种方法通过绝缘层32和导电层46的交替堆叠(32，46)来形成。可以在每个半导体沟道60的顶部上形成漏极区域63。可以通过从包括外围器件(诸如驱动器电路)的外围器件区域200去除绝缘层32和牺牲材料层42的交替堆叠的外围部分并且在平坦化电介质层170上淀积电介质材料来形成外围区域电介质层64。接触区域300中的交替堆叠(32、42或46)的另一部分可以被去除以形成阶梯表面，其中材料层的横向范围(诸如牺牲材料层42或导电层46)随着与衬底8的垂直距离而减小。可以在阶梯表面上方可选地采用逆向阶梯(retro-stepped)式电介质填充部分65。如本文所使用的，逆向阶梯结构是指其中水平垂直横截面区随着与衬底的顶表面的垂直距离而逐步改变，使得在上覆的的水平平面的结构的垂直横截面区中包括在较低的水平平面处的结构的垂直横截面区的结构。电介质填充物的另一部分38可以在部分65形成在区域300中的同时形成在区域200中。
接触通孔沟槽通过交替堆叠(32，42)被形成在随后将被形成的后侧接触通孔结构76的位置处。如果垂直相邻的绝缘层32对之间的材料层是牺牲材料层42，则可以通过通过接触通孔沟槽引入蚀刻剂来去除牺牲材料层42。蚀刻剂对绝缘层32的材料选择性地去除牺牲材料层42的材料以形成层间空腔。导电层46可以通过在层间空腔中淀积至少一种导电材料来形成。导电层46包括用于存储器堆叠结构55的控制栅极电极。导电层46可以在接触区域300内形成梯形(阶梯)结构，以便方便接触通孔结构66的形成。
可以通过形成延伸到导电层46的阶梯表面的通孔腔并且通过用可选的电介质衬里(liner)64和接触通孔结构66填充每个通孔腔来形成接触通孔结构66。电介质衬里(如果存在的话)可以增强接触通孔结构66的电隔离。可以可选地采用硬掩膜层36来促进接触通孔结构66的形成。可以在外围器件区域200中形成外围接触通孔结构86。可以通过交替堆叠(32，46)形成后侧接触通孔结构76(例如，源极电极/源极局部互连)以提供与源极区域12的电接触。可以采用电介质间隔物74来提供用于后侧接触通孔结构76的电隔离。随后，可以形成到漏极区域63的接触(未示出)，并且可以形成覆盖并且电短路到漏极区域63的位线(未示出)。
参考图2A和2B，根据本公开的实施例，在采用其用于形成图1的示例性结构的处理步骤期间，示出了示例性器件结构的存储器区域100(例如，存储器阵列区域)的开口(cut-out)部分。在衬底8上形成绝缘层32和牺牲材料层42的交替堆叠(32，42)。
可用于绝缘层32的电绝缘材料包括但不限于未掺杂的硅酸盐玻璃(无掺杂剂的氧化硅)或掺杂的硅酸盐玻璃，诸如硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、有机硅酸盐玻璃及其组合。牺牲材料层42包括牺牲层，诸如氮化硅或多晶硅牺牲层。在说明性示例中，绝缘层32可以包括氧化硅(诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃)，并且牺牲材料层42可以是随后可以例如通过采用磷酸的湿法蚀刻被去除的氮化硅层。
本文将绝缘层32的电介质材料称为第一电介质材料。第一电介质材料可以与第二电介质材料同时被蚀刻以随后被采用用于形成作为电介质材料结构的分隔器电介质结构。在一个实施例中，可以选择第一电介质材料和第二电介质材料，使得第一电介质材料是在蚀刻介质(诸如缓冲氢氟酸)中具有第一蚀刻速率的第一氧化硅材料，并且第二电介质材料是在相同的蚀刻介质(诸如，缓冲氢氟酸)中具有第二蚀刻速率的第二氧化硅材料，以及第一蚀刻速率与第二蚀刻速率的比率在1.5至1000的范围内。缓冲氢氟酸是氢氟酸和氟化铵以1：7的体积比，即按体积计为12.5％的HF和87.5％的NH4F。
在说明性示例中，第一电介质材料可以从硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、有机硅酸盐玻璃及其组合中选择，并且第二电介质材料可以是未掺杂的硅酸盐玻璃。掺杂的硅酸盐材料可以通过采用诸如原硅酸四乙酯(TEOS)的前体和至少一种掺杂剂源(诸如乙硼烷、磷钨酸、和/或含氟掺杂剂气体)的化学气相淀积来淀积，并且未掺杂的硅酸盐材料可以通过采用诸如TEOS的前体的化学气相淀积来淀积，而不使用任何掺杂剂源。可替换地，可以采用旋转涂层来代替化学气相淀积来淀积未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃。
在另一说明性实例中，第一电介质材料与第二电介质材料之间的蚀刻速率差异可由不同淀积方法中的差异导致的不同类型的未掺杂的硅酸盐玻璃中的组成差异来提供。例如，被采用用于绝缘层32的第一电介质材料可以是通过低压化学气相淀积(“LPCVD”)来淀积的未掺杂的硅酸盐玻璃(例如，氧化硅)，并且随后采用的第二电介质材料可以是通过等离子体增强化学气相淀积(“PECVD”)来淀积的未掺杂的硅盐酸玻璃(例如，氧化硅)。通过LPCVD淀积的未掺杂的硅酸盐玻璃可以基本上不含氢和碳，并且通过PECVD淀积的未掺杂的硅酸盐玻璃可以包括至少0.1％的原子浓度的氢和/或至少每百万分之100的原子浓度的碳作为杂质，从而提高缓冲氢氟酸的蚀刻速率。图13示出了在通过PECVD(例如约490nm/min)形成的未掺杂硅酸盐玻璃和通过LPCVD(例如120nm/min)形成的未掺杂硅酸盐玻璃之间的缓冲氢氟酸中的蚀刻速率的比较。
参考3A和3B，可以通过绝缘层32和牺牲材料层42的交替堆叠(32，42)形成分离器沟槽47。分离器沟槽47可以例如通过在交替堆叠(32，42)上方施加并图案化光刻胶(photoresist)层来形成并且通过交替堆叠(32，42)将在图案化的光刻胶层中的图案传递到位于交替堆叠(32，42)的底部的衬底8的顶表面。分离器沟槽47沿水平方向横向延伸。在一个实施例中，分离器沟槽47可以具有基本均匀的宽度，并且可以彼此平行。分离器沟槽47可以将交替堆叠(32，42)横向分成多个部分。分离器沟槽47的图案可以与随后将形成的分离器电介质结构的图案相同。
参考图4A和4B，每个分离器沟槽47可以用上面讨论的第二电介质材料填充。第二电介质材料也被称为分离器绝缘材料。如上所述，第二电介质材料具有在缓冲氢氟酸中比绝缘层32的第一电介质材料低的蚀刻速率。例如，隔离器绝缘材料可以是未掺杂的硅酸盐玻璃(例如，LPCVD氧化硅)。例如，通过化学机械平坦化(chemical mechanicalplanarization，CMP)、凹槽蚀刻或其组合，可以从交替堆叠的顶表面上去除分离器绝缘材料的多余部分。淀积的分离器绝缘材料的剩余部分构成分离器电介质结构45。在一个实施例中，分离器电介质结构45可以横向分离交替堆叠(32，42)的各个部分。
每个分离器电介质结构45可以通过交替堆叠(32，42)延伸，即从衬底8的顶表面延伸到交替堆叠(32，42)的顶表面。因此，在图2A和2B的处理步骤处形成的交替堆叠(32，42)通过分离器电介质结构45被分成多个横向分离的部分，其中的每个包括交替堆叠(32，42)的分立部分。
参考5A和图5B，可以例如通过在交替堆叠(32，42)上施加掩模层，图案化掩模层以及通过诸如反应离子蚀刻的各向异性蚀刻通过交替堆叠(32，42)在掩膜层中传递图案来通过交替堆叠(32，42)形成存储器开口49。掩模层可以包括光刻胶层并且可选地包括附加的硬掩模材料层，诸如碳层。随后可以例如通过灰化去除掩模层。每个存储器开口49可以从交替堆叠(32，42)的顶表面垂直地延伸到位于交替堆叠(32，42)底部的衬底的顶表面。每个存储器开口49可以位于一对分离器电介质结构45之间，该分离器电介质结构45是在图3A和3B的步骤处形成的分离器电介质结构的剩余部分。
在一个实施例中，每个存储器开口49可以将分离器电介质结构45分成两个物理分离的部分。在这种情况下，交替堆叠(32，42)中的每个存储器开口49可以延伸穿过位于相应的分离器电介质结构45中的分离器绝缘材料，并且可以将分离器电介质结构45分成两个横向分离的部分。
每个分离器电介质结构45可以在形成存储器开口49之前沿第一横向方向ld1延伸，并且可以通过通过分离器电介质结构45的部分的存储器开口49的形成而被划分成多个分离器电介质结构45。从如在图4A和4B的处理步骤处提供的相同分隔器电介质结构45导出的每个多个分隔器电介质结构45可以沿着第一横向方向ld1布置，并且可以通过交替堆叠(32，42)被存储器开口49横向间隔开。从如在图4A和4B的处理步骤处提供的相同的分离器电介质结构45导出的每个多个分离器电介质结构45可以具有垂直侧壁，该垂直侧壁位于一对垂直平面内，垂直平面是包含在图4A和4B的处理步骤处的沿着第一横向方向ld1延伸的相应分离器电介质结构45的侧壁的垂直平面。多个分离器电介质结构45和存储器开口49中的每一个可以从交替堆叠(32，42)的最底层垂直地延伸到交替堆叠(32，42)的最顶层。衬底半导体层10的顶表面可以被物理地暴露在每个存储器开口49的底部。
参考6A-6C，绝缘层32的侧壁通过各向同性蚀刻过程而横向凹陷。通过各向同性蚀刻过程可以并行蚀刻分离器电介质结构45的物理暴露部分。各向同性蚀刻过程可以是采用氢氟酸、稀释氢氟酸、缓冲氢氟酸或至少包含另一种酸或稀释剂(诸如去离子水)的其变体的湿法蚀刻过程。可替换地，各向同性蚀刻过程可以是采用HF蒸汽的气相蚀刻过程。可替换地，可采用不同的蚀刻化学物质，其以比存储器开口49周围的分离器电介质结构45的第二电介质材料更高的蚀刻速率蚀刻绝缘层32的第一电介质材料。
在一个实施例中，绝缘层32的第一电介质材料可以是在各向同性蚀刻过程期间以第一蚀刻速率去除的第一氧化硅材料，并且分离器电介质结构45的第二电介质材料可以是在各向同性蚀刻过程期间以第二蚀刻速率去除的第二氧化硅材料。第一蚀刻速率与第二蚀刻速率的比率可以在从1.5至1000的范围内，诸如从2至5。在一个实施例中，绝缘层32的侧壁的横向凹陷距离可以在从4nm至30nm的范围内，诸如从5nm至20nm，虽然也可以采用更小和更大的横向凹陷距离。
在一个实施例中，分离器电介质结构45的物理暴露的侧壁可以发展成在各向同性蚀刻过程期间沿垂直方向不变的凸形轮廓。换言之，分离器电介质表面45的物理暴露的侧壁可以具有不会随着沿着垂直方向的转变而改变的凸水平横截面形状。
参考图7A-7C所示，蚀刻牺牲材料层42的蚀刻剂可通过存储器开口49被引入以去除牺牲材料层42。蚀刻剂被选择为使得牺牲材料层42对绝缘层32和衬底8被选择性地移除。例如，如果绝缘层32包含氧化硅并且牺牲材料层42包含氮化硅，则采用热磷酸的湿法蚀刻可以被采用以对绝缘层32选择性的去除牺牲材料层42。因此，牺牲材料层42相对于绝缘层32从每个存储器开口49内被选择性地蚀刻。在一个实施例中，牺牲材料层42可以从器件区域100被完全去除。因此，存储器开口49选择性地在层42之前位于的每个级处被横向地扩展。
在牺牲材料层42的每一层处形成层间空腔(即，凹陷)43，并且将其连接到多个存储器开口49。分隔器电介质结构45可以在层间空腔43的形成之后提供对绝缘层32的结构支撑。每个层间空腔43可以位于绝缘层32的垂直相邻对之间。上覆绝缘层32的平坦底表面和下面的绝缘层32的平面顶表面可以物理暴露于每个层间空腔43。
参考图8A-8C，至少一种导电材料(诸如至少一种金属材料)可以淀积在多个层间空腔43中、在每个存储器开口49周围的绝缘层32的侧壁上、以及在交替堆叠的顶表面上方。如本文所使用的，金属材料是指包括至少一个金属元素的导电材料。至少一种导电材料可以被淀积在绝缘层32的垂直相邻对之间的空间中(即，在空腔43中)。
导电材料可以通过共形淀积方法来淀积，该方法可以是例如化学气相淀积(chemical vapor deposition，CVD)、原子层淀积(atomic layer deposition，ALD)、无电镀、电镀或其组合。导电材料可以是元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属-半导体合金(诸如金属硅化物)、其合金及其组合或堆叠。可以淀积在多个层间空腔43中的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。在一个实施例中，金属材料可以包括诸如钨的金属和/或金属氮化物。在一个实施例中，用于填充多个层间空腔43的金属材料可以是氮化钛层和钨填充材料的组合。
在一个实施例中，可以通过化学气相淀积或原子层淀积来淀积金属材料。在一个实施例中，金属材料可以在淀积过程期间采用至少一种含氟前驱气体作为前驱气体。在一个实施例中，至少一种含氟前驱气体凸轮的分子包含至少一个钨原子和至少一个氟原子的化合物。例如，如果金属材料包括钨，则可以在淀积过程期间采用WF6和H2。
连续导电材料部分46L可以在多个层间空腔43中、绝缘层32的侧壁上以及交替堆叠的顶表面的上方形成为单个连续结构。因此，每个牺牲材料层可以被替换为连续导电材料部分46L的相应部分，其构成相应的导电层。在导电材料的淀积之后，每个存储器开口49中存在由淀积的导电材料围绕的空腔49'。
参考图9A-9C，连续导电材料部分46L的导电材料的部分可以通过蚀刻过程从存储器开口49移除，该蚀刻过程可以是各向同性蚀刻过程或各向异性蚀刻过程。在采用各向同性蚀刻过程的情况下，导电材料的去除可以是多次，使得通过各向同性蚀刻过程，绝缘层32的侧壁物理地暴露在每个存储器开口49内。此外，各向同性蚀刻过程可以在绝缘层32的侧壁物理暴露于每个存储器开口49的外围时终止，使得导电层46可以存在于绝缘层32的每个垂直相邻对之间。在采用各向异性蚀刻过程的情况下，绝缘材料层32可以用作蚀刻掩模，并且可以通过各向异性蚀刻去除存储器开口49内的淀积的导电材料的整体。各向异性刻蚀可以对于衬底8的半导体材料而有选择性。
导电层46(其为淀积的导电材料的剩余部分)的侧壁可以在与上覆的和/或底层的绝缘层32的侧壁相同的垂直平面内，或者可以相对于存储器开口的侧壁(其是绝缘层32的侧壁)横向地远离相应存储器开口49。延伸穿过交替堆叠(32，42)的并且至少具有在图6A-6C的处理步骤处的相应存储器开口49的体积的存储器开口49可以通过导电材料的去除来提供。
参考图10A-10C，存储器堆叠结构55(即，具有层(52，54，56，60)的结构)包括存储器膜50(即，具有层(52，54，56)的膜)和垂直半导体沟道60可以形成在每个存储器开口49中。每个存储器膜(52，54，56)可以从外向内包括阻挡电介质层52、电荷存储区域54和隧道电介质46。
阻挡电介质层52包括至少一种电介质材料，诸如电介质金属氧化物和/或电介质半导体氧化物。如本文所用的，电介质金属氧化物是指包括至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可以基本上由金属元素和氧的至少一种组成，或者可以基本上由至少一种金属元素、氧和至少一种非金属元素(诸如氮)组成。在一个实施例中，阻挡电介质层52可以包括具有大于7.9的电介质常数(即具有大于氮化硅的电介质常数的电介质常数)的电介质金属氧化物。在一个实施例中，阻挡电介质层52可以包括氧化铝、氧化硅或其堆叠。阻挡电介质层52的厚度可以在2nm到10nm的范围内，尽管也可以采用更小和更大的厚度。
电荷存储区域54可以是包括电荷俘获材料的连续垂直延伸层。电荷俘获材料可以是电介质电荷俘获材料，其可以是例如氮化硅。可替换地，电荷存储区域54可包括诸如掺杂多晶硅或金属材料的导电材料，该导电材料例如通过被形成在到牺牲材料层42中的横向凹陷内而被图案化成多个电隔离部分(例如浮栅)。在一个实施例中，电荷存储区域54可以体现为从交替堆叠(32，46)的最底层延伸到交替堆叠的最顶层的单个电荷存储材料层(32，46)(诸如氮化硅层)。
隧穿电介质56包括电介质材料，通过该电介质材料可以在合适的电偏置条件下执行电荷隧穿。取决于要形成的单片三维NAND串存储器器件的操作模式，可以通过热载流注入或通过福勒-诺德海姆隧穿感应电荷传递来执行电荷隧穿。隧道电介质56可以包括氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(诸如氧化铝和氧化铪)、电介质金属氧氮化物、电介质金属硅酸盐、它们的合金、和/或它们的组合。在一个实施例中，隧道电介质56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常称为ONO堆叠。在一个实施例中，隧穿电介质56可以包括基本不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧道电介质56的厚度可以在2nm到20nm的范围内，但也可以采用更小和更大的厚度。在同一存储器开口49中的一组隧穿电介质56、电荷存储区域54和阻挡电介质52共同构成存储器膜(52，54，56)。
垂直半导体沟道60包括诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料的半导体材料。在一个实施例中，垂直半导体沟道60包括非晶硅或多晶硅。垂直半导体沟道60可以通过诸如低压化学气相淀积(low pressure chemical vapordeposition，LPCVD)的共性)淀积方法形成。垂直半导体沟道60的厚度可以在2nm到10nm的范围内，尽管也可以采用更小和更大的厚度。在一个实施例中，垂直半导体沟道60可以通过外部半导体沟道层、各向异性蚀刻的淀积以及内部半导体沟道层的淀积来形成，各向异性蚀刻去除外部半导体沟道层和存储器膜(56，54，52)的水平部分并且物理地暴露在每个存储器开口49下方的衬底半导体层10的顶表面，该内部半导体沟道层在衬底半导体层10的每个物理地暴露的顶表面和外部半导体沟道层的内侧壁上。外部半导体沟道层和存储器开口49内部的内部半导体沟道层的每个相邻组构成垂直半导体沟道60。在每个存储器开口49中的没有被淀积的材料层(52，54，56，60)填充的体积中可以存在空腔。
在每个存储器开口49没有被垂直半导体沟道60完全填充的情况下，可以淀积电介质材料以填充每个存储器开口49内的任何剩余空腔。电介质材料可以包括氧化硅或有机硅酸盐玻璃，并且可以通过诸如低压化学气相淀积(LPCVD)的共性淀积方法或通过诸如旋转涂层的自平坦化淀积过程来淀积。电介质材料的多余部分可以从交替堆叠(32，46)的顶表面上方移除。电介质材料的每个剩余部分构成电介质芯62。
参考图11A-11C，电介质芯62可以通过蚀刻过程(其可以是各向同性蚀刻过程或各向异性蚀刻过程)垂直地凹陷。可以用具有第一导电类型的掺杂的掺杂半导体材料来填充凹陷。淀积的掺杂半导体材料可以包括例如掺杂多晶硅，其可以通过原位掺杂和离子注入掺杂中的至少一种或其组合来掺杂。例如通过化学机械平坦化(chemical mechanicalplanarization，CMP)或凹槽蚀刻以形成漏极区域63，可以从交替堆叠(32，46)的顶表面上方除去淀积的半导体材料的多余部分。
图12中示出了存储器堆叠结构(52，54，56，60)，电介质芯62以及横向接触存储器堆叠结构(52，54，56，60)的分离器电介质结构45的几何特征。
图12中所示的一对分离器电介质结构45延伸穿过交替堆叠(32，46)，即从交替堆叠(32，46)的最底层垂直延伸到交替堆叠(32，46)的最顶层。此外，该对分离器电介质结构45沿着第一横向方向ld1横向延伸。存储器堆叠结构(52，54，56，60)包括存储器膜(52，54，56)和垂直半导体沟道60，并且延伸穿过交替堆叠(32，46)。存储器堆叠结构(52，54，56，60)具有一对第一侧壁491，该一对第一侧壁491接触一对分离器电介质结构45的侧壁，并且具有沿着第二横向方向ld2向外突出的一对第二侧壁492。第一侧壁491从一对第二侧壁492的基本上垂直的边缘493向内横向凹陷。在一个实施例中，第一侧壁491可具有垂直延伸的凹的表面，并且第二侧壁492可具有垂直延伸的凸的表面。
电介质芯62可以存在于垂直半导体沟道60内，并且可以具有面向相应的分离器电介质结构45的一对凹的侧壁和邻接该对凹的侧壁的一对凸的侧壁。电介质芯62的凹的侧壁和凸的侧壁接触垂直半导体沟道60的内部侧壁。在一个实施例中，存储器堆叠结构(52，54，56，60)的第二侧壁的垂直边缘493以45度至135度的范围内的角度α与该对分离电介质结构45的相应侧壁相邻。在一个实施例中，第一横向方向ld1和第二横向方向ld2之间的角度可以在从60度到120度的范围内。例如，第一横向方向ld1和第二横向方向ld2之间的角度可以是大约90度。
在一个实施例中，垂直半导体沟道60可以包括一对凸的外部侧壁和一对凹的外部侧壁，一对凸的外部侧壁与存储器堆叠结构(52，54，56，60)的相应的第二侧壁492以存储器膜(52，54，56)的厚度tm间隔开，一对凹的外部侧壁与存储器堆叠结构(52，54，56，60)的相应第一侧壁491以存储器膜(52，54，56)的厚度tm间隔开。
在一个实施例中，垂直半导体沟道60的一对凸的外部侧壁之间的横向间隔距离lsd2大于垂直半导体沟道60的一对凹的外部侧壁之间的横向间隔距离lsd1。存储器膜(52，54，56)可以包括与垂直半导体沟道60接触并且横向围绕垂直半导体沟道60的隧穿电介质56，以及体现为位于导电层46的级处的电荷俘获层54的部分的电荷存储区域。电荷俘获层是延伸穿过交替堆叠(32，46)并横向围绕隧道电介质60的连续层。存储器膜(52，54，56)可进一步包括横向围绕电荷俘获层并具有存储器堆叠结构(52，54，56)的一对第一侧壁491和一对第二侧壁492的阻挡电介质52。
本公开的存储器器件可以包括位于衬底8上方的垂直NAND器件。导电层46可以包括或者可以电连接到NAND器件的相应字线。衬底8可以包括硅衬底。垂直NAND器件可以包括位于硅衬底之上的单片三维NAND串的阵列。单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元的上方。硅衬底可以包含集成电路，该集成电路包括用于位于其上的存储器器件的驱动器电路。
单片三维NAND串的阵列可以包括多个半导体沟道，使得多个半导体沟道中的每一个的至少一个端部(即，垂直半导体沟道60)基本上垂直于衬底8的顶表面延伸。单片三维NAND串的阵列可以包括多个电荷存储元件。每个电荷存储元件可以位于多个半导体沟道中相应的一个附近。单片三维NAND串的阵列可以包括具有基本上平行于衬底8的顶表面延伸的条形形状的多个控制栅极电极(如体现为导电层46)。多个控制栅极电极至少可以包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。
垂直半导体沟道60包括与存储器堆叠结构(52，54，56，60)的第二侧壁492相邻的一对有源沟道区段ACS以及与存储器堆叠结构(52，54，56，60)的第一侧壁491相邻的一对无源沟道区段ICS。
图14是本公开的任何示例性器件结构的阵列区域的电路示意图。电路示意图表示多个NAND串。每个NAND串包括多个存储器单元。
共同参考图1、图11A-11C、图12和图14，NAND存储器器件可以包括具有主表面9的衬底8。第一多个存储器单元被布置在第一NAND串中，该第一NAND串在以基本上垂直于多个器件级中的衬底8的主表面9的第一方向上延伸。第一多个存储器单元中的每一个都位于衬底8上方的多个器件级中的相应一个中。
NAND串中的每个存储器单元包括第一控制栅极电极461(其是导电层46的第一部分)的一部分和第二控制栅极电极462的一部分，该第一控制栅极电极461位于存储器薄膜(52，54，56)的第一部分50A(其位于相应的一对分离器电介质结构45的一侧上)的相邻处，第二控制栅极电极462位于存储器薄膜(52，54，56)的第二部分50B(其位于相应的一对分离器电介质结构45的另一侧上)的相邻处。第二控制栅极电极462与第一控制栅极电极461电绝缘。
第一控制栅极电极461在基本平行于主表面9的第二方向上延伸，并且第二控制栅极电极462在第二方向上延伸并且在基本上平行于主表面9并横向于第二方向的第三方向上与相应的第一控制栅极电极461间隔开。每个存储器单元可以包括存储器膜(52，54，56)的第一部分50A以及存储器膜(52，54，56)的第二部分50B，存储器膜(52，54，56)的第一部分50A位于第一控制栅极电极461与半导体沟道60的第一部分之间，存储器膜(52，54，56)的第二部分50B位于第一控制栅极电极462与半导体沟道60的第二部分之间。
因此，本实施例的每个存储器单元包括垂直半导体沟道60的单一部分(即，电连续、单一部分)、第一存储器膜部分50A、第二存储器膜部分50B、位于第一存储器膜部分50A的相邻处的第一控制栅极电极461的至少一部分以及位于第二存储器膜部分50B的相邻处的第一控制栅极电极462的至少一部分。第一控制栅极电极462与第一控制栅极电极461以及第一存储器膜电隔离。换句话说，本实施例的存储器单元包括在同一水平器件级中的公共沟道和存储器膜以及分离的控制栅极电极。
每一级控制栅极电极可以包括第一字线和第二字线。第一字线可以包括梳状字线WLL/410，其具有位于第一阶梯式接触区域(300)中的平台接触部分(如图1所示)和从平台接触部分延伸到器件区域中的多个尖头(461，463，465，467)。第二字线可以包括梳状字线WLR/420，其具有位于第二阶梯状接触区域(未示出)中的平台接触部分(未示出)以及从平台接触部分延伸到器件区域中的多个尖头(462，464，466，468)。
至少一对下部选择栅极电极{(SGSL/430)，(SGSR，450)}(例如，被体现为如图15和17所示的至少一个最底部导电层44的源极选择栅极电极)可以位于衬底8的主表面9和多个存储器单元之间。这种下部选择栅极电极{(SGSL/430)，(SGSR，450)}可以包括第一下部选择栅极电极(SGSL/430)和第二下部选择栅极电极(SGSR，450)}。第一下部选择栅极电极(SGSL/430)可以连接到位于每个存储器堆叠结构(52，54，56，60)的一侧上的源极选择栅极电极(441，443，445，447)的第一子集，并且第二下部选择栅极电极(SGSR/450)可以连接到位于每个存储器堆叠结构(52，54，56，60)的另一侧上的源极选择栅极电极(442，444，446，448)的第二子集。
至少一对上部选择栅极电极(SGDL，SGDR)(例如，如被体现为至少一个最顶部的导电层46的如图15和17所示的漏极选择栅极电极48)可以位于交替堆叠(32，46)的顶部中的多个存储单元之上。这样的上部选择栅极电极(SGDL，SGDR)可以包括第一上部选择栅极电极SGDL和第二上部选择栅极电极SGDR。第一上部选择栅极电极SGDL可以连接到位于每个存储器堆叠结构(52，54，56，60)的一侧的漏极选择栅极电极的第一子集，并且第二上部选择栅极电极SGDR可以连接到位于每个存储器堆叠结构(52，54，56，60)的另一侧上的源极选择栅极电极的第二子集。
半导体沟道的每个下端可以电连接到源极线SL，该源极线SL可以体现为后侧接触通孔结构76。如图15和17所示，半导体沟道的每个上端可以通过相应的漏极区域63和局部互连(即，电极)92连接到相应的位线96(例如，BL1、BL2、BL3、BL4)。
在非限制性说明性示例中，可以通过将大约5-7V的电压施加到选择的上部选择栅极电极(例如，SGDL/481)、将大约0V的电压施加到未选择的上部选择栅极电极(例如，SGDR/482)、将大约3-5V的选择线读取电压施加到连接到选择的控制栅极电极(例如，第一控制栅极电极461)的选择的字线(例如，WLL/410)、并将大约7-8V的未选择线读取电压施加到连接到未选择的控制栅极电极的未选择的字线、以及将负3-5V施加到处于与选择的控制栅极电极相同的级/单元的第二控制栅极电极462来执行存储器开口49(例如，MH1、MH2、MH3、MH4)中的存储器单元的读取操作。可以将大约5-7V的电压施加到选择的下部选择栅极电极(例如，SGSL/430)，并且可以将大约0V的电压施加到连接到相同的存储器堆叠结构(52，54，56，60)(见图1)的未选择的下部选择栅极电极(例如，SGSR/450)。可以将大约1-2V的电压施加到所选择的位线(例如BL1)，并且可将约0V电压施加到未选择的位线(例如BL2，BL3，BL4)。可以体现为后侧接触通孔结构76的源极线SL/76可以被偏置在大约0-1V。可以根据需要缩放和/或调整各种电压。
在非限制性说明性实例中，可通过将大约2-3V的电压施加到所选择的上部选择栅极电极(例如，SGDL/481)、将大约0V的电压施加到所选择的上部选择栅极电极(例如，SGDR/482)、将大约18-20V的选择线编程电压施加到连接到所选择的控制栅极电极(例如，第一控制栅极电极461)的选择的字线(例如，WLL/410)以及将大约7-9V的未选择的编程电压施加到连接到未选择的控制栅极电极的未选择的字线(例如，WLR/420)来执行存储器单元上的编程操作。可以将大约0V的电压施加到所选择的下部选择栅极电极(例如，SGSL/430)，并且可以将大约0V的电压施加到未选择的下部选择栅极电极SGSR/450。可以将大约0V的电压施加到所选择的位线(例如，BL1)，并且可以将约2-3V的电压施加到未选择的位线(例如，BL2，BL3，BL4)。源极线SL可以被偏置在大约1-3V。在擦除操作期间，所选择的上部选择栅极电极和下部选择栅极电极可以被偏置到10-12V，所选择的位线和源极线可以被偏置到18-20V并且其余的线和电极是无偏置的(例如，大约0V)。
参考图15-17，示例性结构可以包括存储器件和存储器堆叠结构(52，54，56，60)，该存储器件包括交替层的堆叠，该交替层包括位于衬底8上的绝缘层32和导电层46，该存储器堆叠结构(52，54，56，60)位于延伸穿过堆叠的存储器开口内，并且包括具有垂直部分的半导体沟道60，该垂直部分沿垂直于衬底8的顶表面的方向延伸。存储器堆叠结构(52，54，56，60)包括位于导电层46的每个级处的半导体沟道60周围的多组至少两个电荷存储元件(例如，第一级中的层46A和位于第二级之下的第二级中的层46B)。每组至少两个电荷存储元件包括电荷存储元件，其位于与相应的导电层46相同的级，并且通过至少一个相应的隧穿电介质56与彼此、与半导体沟道60电隔离，并且通过至少一个相应的阻挡电介质52与相应的控制栅极电极(其是导电层46的相邻部分)电隔离。
分离器电介质结构45延伸穿过堆叠、存储器堆叠结构55的外侧壁的接触部分以及横向地分离多个电荷存储元件(其是电荷存储区域54的部分)的控制栅极电极46。图案化的导电层46包括多组至少两个电荷存储元件54中的控制栅极电极。每组至少两个电荷存储元件包括位于位于同一级的电荷俘获层的连续部分内的两个区域。
分离器电介质结构45可以延伸穿过堆叠、存储器堆叠结构(52，54，56，60)的接触侧壁以及横向地分离多个电荷存储元件的控制栅极电极。在一个实施例中，至少一个阻挡电介质可以是接触每个导电层46和每组至少两个电荷存储元件的单个连续阻挡电介质层52。至少一个相应的隧穿电介质是垂直延伸穿过堆叠并且横向地围绕半导体沟道60的单个连续隧穿电介质56。
示例性结构可以包括存储器器件，其包括位于衬底8上方的绝缘层32和图案化的导电层46的交替堆叠。每个存储器堆叠结构(52，54，56，60)包括多个存储器单元，其被布置成在沿基本上垂直于多个器件级中的衬底8的主表面9的第一方向上延伸的串。多个存储器单元中的每一个都位于衬底8上方的多个器件级中的相应一个中。半导体沟道60延伸穿过每个存储器堆叠结构(52，54，56，60)中的多个器件级内的所有级。
本公开的实施例通过减少读取干扰和改善数据保留来为包括垂直半导体沟道60的垂直场效应晶体管提供更好的阈值电压分布。通过为非活性的沟道部分ICS提供凹形，非活性的沟道部分ICS受到较弱边缘电场的影响，因为非活性的沟道部分ICS位于比参考结构更远离字线(控制栅电极)的地方，在该参考结构中，非活性的沟道部分不凹陷。因此，在施加Vpass电压期间，非活性的沟道部分ICS在漏电流调制中接收较少干扰。因此，本公开的配置可以为每级多单元存储器堆叠结构提供优异的晶体管性能。
尽管前述涉及特定实施例，但应理解，本公开不限于此。本领域的普通技术人员将会想到，可以对所公开的实施例进行各种修改，并且这样的修改意图在本公开的范围内。在本公开中示出采用特定结构和/或配置的实施例的情况下，要理解的是，本公开可以用提供的功能上等同的任何其他兼容结构和/或配置来实践，只要这些替换没有明确禁止或者另外对于本领域普通技术人员而言已知是不可能的。本文引用的所有出版物、专利申请和专利均通过引用整体并入本文。

Claims (26)

1.一种存储器器件，包括：
位于衬底上的绝缘层和导电层的交替堆叠；
一对分离器电介质结构，其延伸穿过所述交替堆叠并且沿着第一横向方向横向地延伸；以及
存储器堆叠结构，存储器堆叠结构包括存储器膜和延伸穿过所述交替堆叠的垂直半导体沟道，存储器堆叠结构具有接触一对分离器电介质结构的侧壁的一对第一侧壁，并具有沿着第二横向方向向外突出的一对第二侧壁，其中所述第一侧壁从所述一对第二侧壁的基本上垂直的边缘向内横向地凹陷。
2.根据权利要求1所述的存储器器件，其中：
第一侧壁具有垂直地延伸的凹的表面；并且
第二侧壁具有垂直地延伸的凸的表面。
3.根据权利要求1所述的存储器器件，还包括电介质芯，所述电介质芯具有面向相应的分离器电介质结构的一对凹的侧壁和邻接所述一对凹的侧壁的一对凸的侧壁。
4.根据权利要求1所述的存储器器件，其中所述一对分离器电介质结构从所述交替堆叠的最底层垂直地延伸到所述交替堆叠的最顶层。
5.根据权利要求1所述的存储器器件，其中所述存储器堆叠结构的第二侧壁的垂直边缘以45度至135度范围内的角度邻接所述一对分离器电介质结构的相应侧壁。
6.根据权利要求1所述的存储器器件，其中所述第一横向方向与所述第二横向方向之间的角度在从60度到120度的范围内。
7.根据权利要求1所述的存储器器件，其中垂直半导体沟道包括：
一对凸的外部侧壁，其以存储器膜的厚度与存储器堆叠结构的相应的第二侧壁间隔开；和
一对凹的外部侧壁，其以存储器膜的厚度与存储器堆叠结构的相应的第一侧壁间隔开。
8.根据权利要求8所述的存储器器件，其中所述一对凸的外部侧壁之间的横向间隔距离大于所述一对凹的外部侧壁之间的横向间隔距离。
9.根据权利要求1所述的存储器器件，其中
所述绝缘层包括在缓冲氢氟酸中具有第一蚀刻速率的第一氧化硅材料；
所述一对分离器电介质结构包括在缓冲氢氟酸中具有第二蚀刻速率的第二氧化硅材料；以及
第一蚀刻速率与第二蚀刻速率的比率在2至5的范围内。
10.根据权利要求1所述的存储器器件，其中：
所述绝缘层包括选择自硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、有机硅酸盐玻璃及其组合的材料；以及
所述一对分离器电介质结构包含未掺杂的硅酸盐玻璃。
11.根据权利要求1所述的存储器器件，其中所述存储器膜包括：
与垂直半导体沟道接触并横向地围绕垂直半导体沟道的隧穿电介质；以及
横向地围绕隧穿电介质的电荷俘获层。
12.根据权利要求11所述的存储器器件，其中所述存储器膜还包含横向地围绕所述电荷俘获层并且具有所述存储器堆叠结构的所述一对第一侧壁及所述一对第二侧壁的阻挡电介质。
13.根据权利要求1所述的存储器器件，其中：
所述存储器器件包括位于衬底上的垂直NAND器件；
所述导电层包括或者电连接到NAND器件的相应的字线；
所述衬底包括硅衬底；
所述垂直NAND器件包括硅衬底上的单片三维NAND串的阵列；
单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
硅衬底包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；以及
单片三维NAND串的阵列包括：
多个半导体沟道，其中多个半导体沟道中的每一个的至少一个端部基本上垂直于衬底的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与多个半导体沟道中相应的一个的相邻处；以及
多个控制栅极电极，其具有基本上平行于衬底的顶表面延伸的条形形状，所述多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。
14.一种制造存储器器件的方法，包括：
在衬底上形成绝缘层和牺牲材料层的交替堆叠；
形成多个分离器电介质结构，所述多个分离器电介质结构沿着第一横向方向被布置并且被通过交替堆叠的存储器开口横向地间隔开；
以比围绕存储器开口的多个分离器电介质结构的侧壁更高的蚀刻速率横向地凹陷绝缘层的侧壁；
用导电层替换牺牲材料层；以及
在每个存储器开口中形成包括存储器膜和垂直半导体沟道的存储器堆叠结构。
15.根据权利要求14所述的方法，其中形成多个分离器电介质结构包括：
通过交替堆叠形成分离器沟槽；
在每个分离器沟槽中形成分离器电介质结构；以及
交替堆叠被分离器电介质结构划分成多个横向地分离的部分；以及
通过部分每个分离器电介质结构形成存储器开口，以将分离器电介质结构划分成多个分离器电介质结构。
16.根据权利要求14所述的方法，还包括：
通过存储器开口引入蚀刻剂，所述蚀刻剂对绝缘材料层选择性的去除牺牲材料层；以及
通过存储器开口在绝缘层的垂直相邻对之间的空间中淀积导电材料。
17.根据权利要求16所述的方法，其中，在导电材料的淀积之后，由淀积的导电材料围绕的空腔存在于每个存储开口中，并且所述方法还包括从所述存储器开口去除导电材料的部分以物理地从存储器开口暴露绝缘层的凹陷的侧壁。
18.根据权利要求14所述的方法，其中每个存储器堆叠结构形成在一对分离器电介质结构的侧壁上以及绝缘层的侧壁上。
19.根据权利要求14所述的方法，其中每个存储器堆叠结构具有接触相应的一对分离器电介质结构的侧壁的一对第一侧壁，并且具有沿着第二横向方向向外突出的一对第二侧壁，其中所述第一侧壁从所述一对第二侧壁的基本上垂直的边缘向内横向地凹陷。
20.根据权利要求19所述的方法，其中：
第一侧壁具有垂直地延伸的凹的表面；并且
第二侧壁具有垂直地延伸的凸的表面。
21.根据权利要求14所述的方法，还包括在每个存储器堆叠结构内形成电介质芯，所述电介质芯具有面向相应的分离器电介质结构的一对凹的侧壁和邻接所述一对凹的侧壁的一对凸的侧壁。
22.根据权利要求14所述的方法，其中所述多个分离器电介质结构和所述存储器开口从所述交替堆叠的最底层垂直地延伸到所述交替堆叠的最顶层。
23.根据权利要求14所述的方法，其中所述垂直半导体沟道被形成具有：
一对凸的外部侧壁，其以存储器膜的厚度与存储器堆叠结构的相应的第二侧壁间隔开；和
一对凹的外部侧壁，其以存储器膜的厚度与存储器堆叠结构的相应的第一侧壁间隔开。
24.根据权利要求23所述的方法，其中所述一对凸的外部侧壁之间的横向间隔距离大于所述一对凹的外部侧壁之间的横向间隔距离。
25.根据权利要求14所述的方法，其中：
所述绝缘层包括在缓冲氢氟酸中具有第一蚀刻速率的由PECVD形成的第一氧化硅材料；
所述多个分离器电介质结构包括在缓冲氢氟酸中具有第二蚀刻速率的由LPCVD形成的第二氧化硅材料；
第一蚀刻速率与第二蚀刻速率的比率在1.5至1000的范围内；以及
以比围绕存储器开口的多个分离器电介质结构的侧壁更高的蚀刻速率横向地凹陷绝缘层的侧壁的步骤包括使用缓冲氢氟酸选择性地蚀刻绝缘层。
26.根据权利要求14所述的方法，其中：
所述存储器器件包括位于衬底上的垂直NAND器件；
所述导电层包括或者电连接到NAND器件的相应的字线；
所述衬底包括硅衬底；
垂直NAND器件包括硅衬底上的单片三维NAND串的阵列；
单片三维NAND串的阵列的第一器件级中的至少一个存储器单元位于单片三维NAND串的阵列的第二器件级中的另一存储器单元之上；
硅衬底包含集成电路，所述集成电路包括用于位于其上的存储器器件的驱动器电路；以及
单片三维NAND串的阵列包括：
多个半导体沟道，其中多个半导体沟道中的每一个的至少一个端部基本上垂直于衬底的顶表面延伸；
多个电荷存储元件，每个电荷存储元件位于与多个半导体沟道中相应的一个的相邻处；以及
多个控制栅极电极，其具有基本上平行于衬底的顶表面延伸的条形形状，多个控制栅极电极至少包括位于第一器件级中的第一控制栅极电极和位于第二器件级中的第二控制栅极电极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110085593A (zh) * 2019-04-17 2019-08-02 上海新储集成电路有限公司 一种3d闪存芯片的制作方法及电子产品
CN110896079A (zh) * 2018-09-13 2020-03-20 东芝存储器株式会社 半导体存储装置
WO2022052558A1 (zh) * 2020-09-14 2022-03-17 长鑫存储技术有限公司 半导体结构及其制作方法
US11765899B2 (en) 2020-09-14 2023-09-19 Kioxia Corporation Semiconductor storage device

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US9972641B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device having a multilevel drain select gate electrode and method of making thereof
US10224372B2 (en) * 2017-05-24 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device with vertical bit lines and replacement word lines and method of making thereof
CN107644876B (zh) 2017-08-28 2019-01-01 长江存储科技有限责任公司 台阶结构及其形成方法
JP2019046918A (ja) * 2017-08-31 2019-03-22 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法
US10903232B2 (en) 2018-02-14 2021-01-26 Sandisk Technologies Llc Three-dimensional memory devices containing memory stack structures with laterally separated charge storage elements and method of making thereof
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
US10998331B2 (en) 2018-06-27 2021-05-04 Sandisk Technologies Llc Three-dimensional inverse flat NAND memory device containing partially discrete charge storage elements and methods of making the same
US10700086B2 (en) 2018-06-28 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
US10720444B2 (en) 2018-08-20 2020-07-21 Sandisk Technologies Llc Three-dimensional flat memory device including a dual dipole blocking dielectric layer and methods of making the same
US10985171B2 (en) * 2018-09-26 2021-04-20 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
US11018151B2 (en) * 2018-09-26 2021-05-25 Sandisk Technologies Llc Three-dimensional flat NAND memory device including wavy word lines and method of making the same
TW202030859A (zh) 2018-10-26 2020-08-16 美商蘭姆研究公司 三端子記憶體元件的自對準垂直集成
US10700078B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
US10700090B1 (en) 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
KR20210002137A (ko) * 2019-06-20 2021-01-07 삼성전자주식회사 수직형 메모리 장치
CN113179666A (zh) 2019-06-28 2021-07-27 桑迪士克科技有限责任公司 包含字线和通道栅极的铁电存储器器件及其形成方法
US11075219B2 (en) 2019-08-20 2021-07-27 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195848B2 (en) 2019-08-25 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11244955B2 (en) 2019-08-25 2022-02-08 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11205654B2 (en) 2019-08-25 2021-12-21 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11011408B2 (en) 2019-10-11 2021-05-18 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11195850B2 (en) 2019-10-18 2021-12-07 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
TWI712154B (zh) * 2019-10-21 2020-12-01 旺宏電子股份有限公司 記憶體裝置
US11094711B2 (en) * 2019-10-21 2021-08-17 Macronix International Co., Ltd. Memory device
US11101210B2 (en) 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks
US11094627B2 (en) 2019-10-25 2021-08-17 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
KR20210055866A (ko) 2019-11-07 2021-05-18 삼성전자주식회사 메모리 수직 구조물을 갖는 반도체 소자
US10950627B1 (en) 2019-12-09 2021-03-16 Sandisk Technologies Llc Three-dimensional memory device including split memory cells and methods of forming the same
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11444093B2 (en) 2020-01-10 2022-09-13 Micron Technology, Inc. Memory arrays and methods of forming memory arrays
US11903213B2 (en) * 2020-07-29 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for making same
JP2022049543A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置
US11626418B2 (en) 2020-12-11 2023-04-11 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11903190B2 (en) 2020-12-11 2024-02-13 Sandisk Technologies Llc Three-dimensional memory device with plural channels per memory opening and methods of making the same
US11482531B2 (en) 2021-02-08 2022-10-25 Sandisk Technologies Llc Three-dimensional memory device including multi-bit charge storage elements and methods for forming the same
US11631686B2 (en) 2021-02-08 2023-04-18 Sandisk Technologies Llc Three-dimensional memory array including dual work function floating gates and method of making the same
JP2022144164A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体装置、テンプレート、およびテンプレートの製造方法
US11652153B2 (en) 2021-05-07 2023-05-16 Micron Technology, Inc. Replacement gate formation in memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120326221A1 (en) * 2011-06-21 2012-12-27 Nishant Sinha Multi-tiered semiconductor devices and associated methods
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
US20150179660A1 (en) * 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
US20150194435A1 (en) * 2014-01-03 2015-07-09 Chang-Hyun Lee Vertical-type non-volatile memory devices having dummy channel holes

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
KR100821456B1 (ko) 2000-08-14 2008-04-11 샌디스크 쓰리디 엘엘씨 밀집한 어레이 및 전하 저장 장치와, 그 제조 방법
US7575973B2 (en) 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7906392B2 (en) 2008-01-15 2011-03-15 Sandisk 3D Llc Pillar devices and methods of making thereof
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
KR101512494B1 (ko) * 2009-01-09 2015-04-16 삼성전자주식회사 반도체 장치의 제조 방법
JP2011023687A (ja) * 2009-07-21 2011-02-03 Toshiba Corp 不揮発性半導体記憶装置
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8829589B2 (en) 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
KR101933116B1 (ko) * 2012-09-13 2018-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9460931B2 (en) 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9666594B2 (en) * 2014-09-05 2017-05-30 Sandisk Technologies Llc Multi-charge region memory cells for a vertical NAND device
US9728546B2 (en) 2014-09-05 2017-08-08 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9601370B2 (en) * 2014-09-12 2017-03-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US9293471B1 (en) * 2014-10-27 2016-03-22 Macronix International Co., Ltd. Semiconductor apparatus and manufacturing method of the same
US9589979B2 (en) * 2014-11-19 2017-03-07 Macronix International Co., Ltd. Vertical and 3D memory devices and methods of manufacturing the same
WO2016154597A1 (en) * 2015-03-26 2016-09-29 NEO Semiconductor, Inc. Three-dimensional double density nand flash memory
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120326221A1 (en) * 2011-06-21 2012-12-27 Nishant Sinha Multi-tiered semiconductor devices and associated methods
CN104205342A (zh) * 2012-03-21 2014-12-10 桑迪士克科技股份有限公司 小型三维垂直nand 及其制造方法
US20150179660A1 (en) * 2013-12-19 2015-06-25 SanDisk Technologies, Inc. Three Dimensional NAND Device with Channel Located on Three Sides of Lower Select Gate and Method of Making Thereof
US20150194435A1 (en) * 2014-01-03 2015-07-09 Chang-Hyun Lee Vertical-type non-volatile memory devices having dummy channel holes

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110896079A (zh) * 2018-09-13 2020-03-20 东芝存储器株式会社 半导体存储装置
CN110085593A (zh) * 2019-04-17 2019-08-02 上海新储集成电路有限公司 一种3d闪存芯片的制作方法及电子产品
CN110085593B (zh) * 2019-04-17 2021-12-21 深圳市领德创科技有限公司 一种3d闪存芯片的制作方法及电子产品
WO2022052558A1 (zh) * 2020-09-14 2022-03-17 长鑫存储技术有限公司 半导体结构及其制作方法
US11765899B2 (en) 2020-09-14 2023-09-19 Kioxia Corporation Semiconductor storage device
TWI818231B (zh) * 2020-09-14 2023-10-11 日商鎧俠股份有限公司 半導體記憶裝置
US11792974B2 (en) 2020-09-14 2023-10-17 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof

Also Published As

Publication number Publication date
US9837431B2 (en) 2017-12-05
EP3332423B1 (en) 2024-05-15
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