CN113179666A - 包含字线和通道栅极的铁电存储器器件及其形成方法 - Google Patents

Abstract

本公开提供了一种存储器器件，该存储器器件包括在源极区和漏极区之间延伸的半导体沟道、多个通道栅极电极、多个字线、位于该半导体沟道与该多个通道栅极电极之间的栅极电介质以及位于该半导体沟道与该多个字线之间的铁电材料部分。

Description

包含字线和通道栅极的铁电存储器器件及其形成方法

相关申请

本申请要求2019年6月28日提交的美国非临时申请号16/457,687以及2019年6月28日提交的美国非临时申请号16/457,721的优先权权益，这些申请的全部内容以引用方式并入本文以用于所有目的。

技术领域

本公开整体涉及半导体存储器器件领域，并且具体地讲，涉及包含字线和通道栅极的铁电存储器器件及其制造方法。

背景技术

铁电材料是指在没有施加电场的情况下显示出自发极化电荷的材料。铁电材料内电荷的净极化P在最小能量状态下为非零。因此，发生材料的自发铁电极化，并且铁电材料在两个相对表面上积聚相反极性类型的表面电荷。铁电材料的极化P随施加电压V的变化而显示出滞后。铁电材料的剩余极化和矫顽场的乘积是用于表征铁电材料的有效性的度量。

铁电存储器器件是包含用于存储信息的铁电材料的存储器器件。铁电材料充当存储器器件的存储器材料。根据施加到铁电材料的电场的极性，铁电材料的偶极矩以两个不同的取向(例如，基于晶格中的原子位置(诸如氧和/或金属原子位置)的“上”或“下”偏振位置)编程，以将信息存储在铁电材料中。铁电材料的偶极矩的不同取向可通过由铁电材料的偶极矩产生的电场来检测。例如，偶极矩的取向可通过测量流过邻近场效应晶体管铁电存储器器件中邻近铁电材料设置的半导体沟道的电流来检测。

发明内容

根据本公开的实施方案，存储器器件包括在源极区和漏极区之间延伸的半导体沟道、多个通道栅极电极、多个字线、位于该半导体沟道与该多个通道栅极电极之间的栅极电介质，以及位于该半导体沟道与该多个字线之间的铁电材料部分。

根据本公开的另一实施方案，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和导电层的竖直交替序列；形成沿第一水平方向横向延伸穿过该竖直交替序列的线沟槽，其中该竖直交替序列的剩余部分包括绝缘条和导电条的交替堆叠；在这些线沟槽中的每个线沟槽内形成一行过程中存储器柱结构，其中这些过程中存储器柱结构中的每个过程中存储器柱结构从一侧到另一侧包括铁电材料层、层间介电层、牺牲柱部分和栅极介电层；通过移除该牺牲柱部分来形成沟道腔体；以及在相应对的该层间介电层和该栅极介电层上的每个沟道腔体内形成半导体沟道。

根据本公开的又一方面，提供了一种形成存储器器件的方法，该方法包括：在衬底上方形成嵌入在介电材料层中的通道栅极电极；在这些通道栅极电极上方形成栅极介电层；在该栅极介电层上方形成半导体沟道、源极区和漏极区；以及在该半导体沟道上方形成层间介电部分、铁电材料部分和字线。

根据本公开的又一方面，三维存储器器件包括位于衬底上方的交替的第一绝缘条和字线的字线型堆叠、位于该衬底上方的交替的第二绝缘条和通道栅极电极的通道栅极型堆叠、位于该通道栅极型堆叠与该字线型堆叠之间的竖直半导体沟道、位于该竖直半导体沟道与该通道栅极型堆叠之间的栅极电介质，以及位于该竖直半导体沟道与该字线型堆叠之间的铁电材料部分。

附图说明

图1A是根据本公开的第一实施方案的用于在形成通道栅极电极和栅极介电层之后形成第一铁电存储器器件的第一示例性结构的竖直剖面图。

图1B是图1A的第一示例性结构的俯视图。

图2A是根据本公开的第一实施方案的在形成半导体沟道、源极区和漏极区之后的第一示例性结构的竖直剖面图。

图2B是图2A的第一示例性结构的俯视图。

图3A是根据本公开的第一实施方案的在形成层间介电层、铁电材料层和字线之后的第一示例性结构的竖直剖面图。

图3B是图3A的第一示例性结构的俯视图。

图4A是根据本公开的第一实施方案的第一示例性结构的另选构型的竖直剖面图。

图4B是图4A的第一示例性结构的俯视图。

图5A是根据本公开的第二实施方案的在形成绝缘层和导电层的竖直交替序列之后的第二示例性结构的竖直剖面图。

图5B是沿图5A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图5A的竖直剖面图的平面。

图6A是根据本公开的第二实施方案的在形成绝缘条和导电条的线沟槽和竖直交替堆叠之后的第二示例性结构的竖直剖面图。

图6B是沿图6A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图6A的竖直剖面图的平面。

图7A是根据本公开的第二实施方案的在形成铁电材料层之后的第二示例性结构的竖直剖面图。

图7B是沿图7A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图7A的竖直剖面图的平面。

图8A是根据本公开的第二实施方案的在将铁电材料层图案化为多个部分之后的第二示例性结构的竖直剖面图。

图8B是沿图8A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图8A的竖直剖面图的平面。

图9A是根据本公开的第二实施方案的在沉积连续介电材料层之后的第二示例性结构的竖直剖面图。

图9B是沿图9A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图9A的竖直剖面图的平面。

图10A是根据本公开的第二实施方案的在每个线沟槽中形成铁电材料层、层间介电层、牺牲柱导轨和栅极介电层的组合之后的第二示例性结构的竖直剖面图。

图10B是沿图10A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图10A的竖直剖面图的平面。

图11A是根据本公开的第二实施方案的在每个线沟槽中形成过程中存储器柱结构和介电柱结构的横向交替序列之后的第二示例性结构的竖直剖面图。

图11B是沿图11A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图11A的竖直剖面图的平面。

图12A是根据本公开的第二实施方案的在每个线沟槽中形成沟道腔体之后的第二示例性结构的竖直剖面图。

图12B是沿图12A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图12A的竖直剖面图的平面。

图13A是根据本公开的第二实施方案的在柱腔体中形成半导体沟道、介电核心和漏极区之后的第二示例性结构的竖直剖面图。

图13B是沿图13A的水平平面B-B'截取的第二示例性结构的水平剖面图。竖直平面A-A'是图13A的竖直剖面图的平面。

图13C是根据本公开的第二实施方案的在形成字线、通道栅极和位线之后的第二示例性结构的竖直剖面图。

图13D是沿图13C的水平平面D-D'截取的第二示例性结构的水平剖面图。竖直平面C-C'是图13C的竖直剖面图的平面。

图14A是根据本公开的第三实施方案的包括铁电存储器元件的三维阵列的第三示例性结构的第一构型的竖直剖面图。

图14B是沿图14A的水平平面B-B'截取的第三示例性结构的第一构型的水平剖面图。竖直平面A-A'是图14A的竖直剖面图的平面。

图14C是沿图14B的竖直平面C-C'截取的第三示例性结构的第一构型的竖直剖面图。水平平面B-B'是图14B的水平剖面图的平面。

图14D是沿图14A和图14C的水平平面D-D'截取的第三示例性结构的第一构型的水平剖面图。竖直平面A-A'是图14A的竖直剖面图的平面。竖直平面C-C'是图14C的竖直剖面图的平面。

图15A是根据本公开的第三实施方案的包括铁电存储器元件的三维阵列的第三示例性结构的第二构型的竖直剖面图。

图15B是沿图15A的水平平面B-B'截取的第三示例性结构的第二构型的水平剖面图。竖直平面A-A'是图15A的竖直剖面图的平面。

图16A是根据本公开的第三实施方案的包括铁电存储器元件的三维阵列的第三示例性结构的第三构型的竖直剖面图。

图16B是沿图16A的水平平面B-B'截取的第三示例性结构的第三构型的水平剖面图。竖直平面A-A'是图16A的竖直剖面图的平面。

图16C是沿图16B的竖直平面C-C'截取的第三示例性结构的第三构型的竖直剖面图。水平平面B-B'是图16B的水平剖面图的平面。

图17A是根据本公开的第四实施方案的包括铁电存储器元件的三维阵列的第四示例性结构的第一构型的竖直剖面图。

图17B是沿图17A的水平平面B-B'截取的第四示例性结构的第一构型的水平剖面图。竖直平面A-A'是图17A的竖直剖面图的平面。

图17C是沿图17A的水平平面C-C'截取的第四示例性结构的第一构型的水平剖面图。竖直平面A-A'是图17A的竖直剖面图的平面。

图18A是根据本公开的第四实施方案的包括铁电存储器元件的三维阵列的第四示例性结构的第二构型的竖直剖面图。

图18B是沿图18A的水平平面B-B'截取的第四示例性结构的第二构型的水平剖面图。竖直平面A-A'是图18A的竖直剖面图的平面。

图18C是根据本公开的第四实施方案的包括铁电存储器元件的三维阵列的第四示例性结构的第三构型的竖直剖面图。

图19A是根据本公开的第四实施方案的包括铁电存储器元件的三维阵列的第四示例性结构的第四构型的竖直剖面图。

图19B是沿图19A的水平平面B-B'截取的第四示例性结构的第四构型的水平剖面图。竖直平面A-A'是图19A的竖直剖面图的平面。

图20是根据本公开的第四实施方案的包括铁电存储器元件的三维阵列的第四示例性结构的第五构型的竖直剖面图。

图21A是根据本公开的第二示例性结构、第三示例性结构和第四示例性结构的电路示意图。图21B和图21C是示出可用于操作图21A的电路的示例性电压的表。

具体实施方式

如上所述，本公开的实施方案涉及包含字线和通道栅极电极两者的铁电存储器器件及其制造方法，其各个方面在本文中详细描述。通道栅极电极减小或消除了相同存储器串中的相邻铁电存储器单元之间的干扰。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。

单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一层级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional StructureMemory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。

参见图1A和图1B，示出了根据本公开的第一实施方案的用于形成第一铁电存储器器件的第一示例性结构。第一示例性结构包括衬底109，其可以是半导体衬底、绝缘衬底或导电衬底。例如，衬底109可包括能够商购获得的硅晶片。在衬底109包括半导体材料或导电材料的情况下，可在衬底109上方形成绝缘间隔层10，以为要在其上形成的器件提供与衬底109的电隔离。绝缘间隔层10包含介电材料诸如氧化硅、氮化硅或介电金属氧化物。例如，绝缘间隔层10可包含未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，并且可具有在10nm至500nm的范围内的厚度，但是也可以使用更小和更大的厚度。

通道栅极隔离介电层132沉积在绝缘间隔层10上方，并且被图案化以形成沿水平方向横向延伸的线沟槽，该水平方向在本文中被称为栅极方向gd。通过栅极隔离介电层132是具有水平顶部表面的绝缘材料层。可在线沟槽中沉积至少一种导电材料。所述至少一种导电材料可包括至少一种金属材料和/或至少一种重掺杂半导体材料。例如，导电金属氮化物(诸如TiN、TaN或WN)和导电填充材料(诸如W、Co、Mo、Ru、Cu等)的组合可沉积在线沟槽中。可从包括通道栅极隔离介电层132的剩余部分的顶部表面的水平平面上方移除所述至少一种导电材料的多余部分。线沟槽中的所述至少一种导电材料的剩余部分包括通道栅极电极36。如本文所用，“通道栅极电极”是指用于控制流过半导体沟道的电流的流动的电极，诸如背栅极电极，而不管施加到与半导体沟道相邻定位的字线的电压如何。除了通道栅极电极36之外，还可形成选择栅极电极(26,66)。如本文所用，“选择栅极电极”是指可启用或禁用流过半导体沟道的电流的电极。选择栅极电极(26,66)可包括形成在通道栅极电极36的一侧上的源极侧选择栅极电极26以及形成在通道栅极电极66的另一侧上的漏极侧选择栅极电极66。

另选地，可在形成通道栅极隔离介电层132之前形成选择栅极电极(26,66)和通道栅极电极36。可形成导电层并将其图案化以形成轨形选择栅极电极(26,66)和通道栅极电极36。然后在这些电极上方和这些电极之间形成介电材料并且将其平面化以从这些电极上方移除介电材料，从而形成位于电极(26,66,36)之间的栅极隔离介电层132。

栅极介电层52可沉积在通道栅极电极36、选择栅极电极(26,66)和通道栅极隔离介电层132的顶部表面上。栅极介电层52包含栅极介电层材料，诸如氧化硅和/或介电金属氧化物。

参见图2A和图2B，半导体材料可沉积在栅极介电层52上方，并且可被图案化成沿沟道方向cd横向延伸的条，该沟道方向可垂直于栅极方向gd。半导体材料可包括例如硅(例如，非晶硅或多晶硅)、硅锗合金或化合物半导体材料。半导体材料可具有第一导电类型的掺杂，其可以是p型或n型。半导体材料中第一导电类型的电掺杂物的原子浓度可以在1.0×10¹⁵/cm³至1.0×10¹⁸/cm³的范围内，但是也可以采用更小和更大的原子浓度。图案化半导体材料条的厚度可以在3nm至60nm的范围内诸如6nm至30nm，但是也可以采用更小和更大的厚度。图案化半导体材料条通过沿沟道方向cd横向延伸的线沟槽横向间隔开。

源极区28和漏极区68可形成在半导体材料条的相对端部上或相对端部中。源极区和漏极区可包括相应的源极线和漏极线或电连接到相应的源极线和漏极线的离散掺杂半导体区。例如，可采用掩蔽离子注入工艺将第二导电率的掺杂物注入半导体材料条的端部部分中。图案化半导体材料条的注入部分可位于包括通道栅极电极36和选择栅极电极(26,66)的区域之外。源极区28可形成在半导体材料条的与源极侧选择栅极电极26相邻的每个注入部分中，并且漏极区68可形成在半导体材料条的与漏极侧选择栅极电极66相邻的每个注入部分中。半导体材料条的在源极区28和漏极区68之间延伸的每个连续部分构成半导体沟道160。源极区28和漏极区68中第二导电类型的掺杂物的原子浓度可以在5.0×10¹⁸/cm³至2.0×10²¹/cm³的范围内，但是也可以采用更小和更大的原子浓度。

介电材料诸如氧化硅沉积在线沟槽中。通过平面化工艺移除覆盖在包括半导体沟道160的顶部表面的水平平面上面的介电材料的多余部分。该平面化工艺可采用凹陷蚀刻和/或化学机械平面化。沉积的介电材料的剩余部分构成沟道隔离介电层162，该沟道隔离介电层可包括沿沟道方向cd横向延伸的多个条以及横向围绕包括半导体沟道160、源极区28和漏极区68的整个区域的矩阵部分。

另选地，可首先通过沉积介电材料并将介电材料图案化成沟道隔离介电层162的轨形部分来形成沟道隔离介电层162。然后通过以下方式形成半导体沟道160：将半导体材料沉积在沟道隔离介电层162的轨形部分之间和上方，并且平面化半导体材料以将轨形半导体沟道160留在沟道隔离介电层162的轨形部分之间。

参见图3A和图3B，层间(例如，阻挡)介电层156、铁电材料层154L和至少一个导电材料层可以顺序地沉积在半导体沟道160和沟道隔离介电层162上方。层间介电层156包含介电材料诸如氧化硅、氮化硅或介电金属氧化物。层间介电层156的厚度可以在0.5nm至6nm的范围内诸如1nm至3nm，但是也可以采用更小和更大的厚度。

铁电材料层154L包含铁电材料。如本文所用，“铁电材料”是指在不存在外部电场的情况下表现出自发电极化的结晶材料。铁电材料层154L中的铁电材料可以是绝缘铁电材料。在一个实施方案中，铁电材料层154L包括正交晶相氧化铪层，该正交晶相氧化铪层包含选自Al、Zr和/或Si的至少一种掺杂物。也可使用其他合适的铁电材料，诸如钛酸酯铁电材料(例如，钛酸钡、钛酸铅、锆钛酸铅、锆钛酸镧铅(“PLZT”)等)。铁电材料层154L可具有在3nm至60nm的范围内的厚度，诸如6nm至30nm，但是也可以采用更小和更大的厚度。在一个实施方案中，铁电材料层154L可通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。

所述至少一种导电材料可包括至少一种金属材料和/或至少一种重掺杂半导体材料。在一个实施方案中，所述至少一种导电材料可包括导电金属氮化物阻挡层和金属层的层堆叠，该导电金属氮化物阻挡层包含导电金属氮化物材料(诸如TiN、TaN和/或WN)，该金属层包含金属(诸如W、Mo、Cu、Co、Ru等)。所述至少一种导电材料可被图案化为在方向gd上延伸并覆盖在半导体沟道160上面的条带形状。所述至少一种导电材料的每个图案化条构成字线46，该字线是下面的半导体沟道160中的每个半导体沟道的控制栅极电极。在一个实施方案中，每个字线46覆盖在通道栅极电极36中的相应一者上面。在另一个实施方案中，字线和通道栅极电极可彼此横向偏移。

介电材料可以沉积在字线46周围，并且可以被平面化以提供字线隔离介电层142。另选地，可在形成字线46之前形成字线隔离介电层142并将其图案化，并且字线46通过镶嵌工艺在字线隔离介电层142中的开口中形成。层间介电部分和铁电材料部分的堆叠可以形成在每个字线46与半导体沟道160中的每个半导体沟道之间。每个层间介电部分包括层间介电层156的一部分。每个铁电材料部分是铁电材料层154L的一部分。因此，层间介电部分形成为层间介电层156的部分，并且位于字线46中的相应一个字线下面。铁电材料部分形成为铁电材料层154L的部分，并且位于字线46中的相应一个字线下面。

参见图4A和图4B，示出了根据本公开的第一实施方案的第一示例性结构的另选构型。在该构型中，在图3A和图3B的用于图案化所述至少一种导电材料的处理步骤中，可采用

各向异性蚀刻工艺来蚀刻穿过所述至少一种导电材料和铁电材料层154L。换句话讲，采用用于将所述至少一种导电材料图案化成字线46的相同蚀刻掩模来图案化铁电材料层154L。铁电材料层154L被图案化成具有与字线46中的上覆字线相同水平横截面形状的铁电材料部分154。

一般来讲，铁电材料层154L和至少一个导电材料层的层堆叠可形成在层间介电层156上方。可采用各向异性蚀刻工艺将层堆叠图案化成离散材料堆叠。离散材料堆叠中的每个离散材料堆叠可包括构成铁电材料部分154中的一个铁电材料部分的铁电材料层154L的图案化部分，以及构成字线46中的一个字线的所述至少一个导电材料层的图案化部分。

参见图1A、图1B、图2A、图2B、图3A、图3B、图4A和图4B，半导体沟道160和字线46的相邻部分的每个组合、通道栅极电极36、选择栅极电极(26,66)、栅极介电层52以及层间介电层156构成铁电存储器串，其中数据可以铁电极化方向的形式存储在位于半导体沟道160与字线46之间的铁电材料部分中。每个铁电材料部分的铁电极化可指向或指向远离半导体沟道160。

本发明提供了一种包括至少一个铁电存储器串的存储器器件。所述至少一个铁电存储器串中的每个铁电存储器串包括：在源极区28和漏极区68之间延伸的半导体沟道160；位于半导体沟道160的第一纵向表面(诸如底表面)上的栅极介电层52，该第一纵向表面例如沿沟道方向cd在源极区28与漏极区68之间延伸；位于栅极介电层52上并且在源极区28和漏极区68之间延伸的通道栅极电极36；和位于源极区28与漏极区68之间的半导体沟道160的第二纵向表面(诸如顶部表面)上方的字线46，其中第二纵向表面位于第一纵向表面的相对侧上，并且字线46中的每个字线通过相应铁电材料部分(154L或154)和相应层间介电部分(即，层间介电层156的部分)与第二纵向表面间隔开。

在一个实施方案中，所述至少一个铁电存储器串中的每个铁电存储器串内的层间介电部分包括跨字线46中的每个字线延伸的层间介电层156的部分。

在一个实施方案中，所述至少一个铁电存储器串中的每个铁电存储器串内的铁电材料部分包括铁电材料层154L的部分，该铁电材料层从覆盖在源极区28上面的区域延伸到覆盖在漏极区68上面的区域。

在一个实施方案中，所述至少一个铁电存储器串中的每个铁电存储器串内的铁电材料部分包括通过居间介电材料部分(诸如字线隔离介电层142的部分)彼此间隔开的离散铁电材料部分154。

在一个实施方案中，所述至少一个铁电存储器串中的每个铁电存储器串位于具有水平顶部表面的绝缘材料层10上方。第一纵向表面和第二纵向表面平行于绝缘材料层10的水平顶部表面。

参见图5A和图5B，示出了根据本公开的第二实施方案的用于形成第二铁电存储器器件的第二示例性结构。绝缘层32L和牺牲层42L的竖直交替序列(32L,42L)可形成在包括衬底半导体层9的衬底上方。衬底半导体层9可包含具有第一导电类型(例如，p型)的掺杂的单晶硅。掺杂物可包括单晶硅晶片中的阱(即，衬底半导体层9中的阱)或掺杂晶片的背景。衬底半导体层9中第一导电类型的掺杂物的原子浓度可以在1.0×10¹⁵/cm³至3.0×10¹⁸/cm³的范围内，但是也可以采用更小和更大的原子浓度。源极区28(例如，掺杂源极线的部分或定位成与源极线电接触的掺杂区)可形成在衬底半导体层9的上部部分中。源极区28具有与第一导电类型相反的第二导电类型的掺杂(例如，n型)。衬底半导体层9内的源极区中第二导电类型的掺杂物的原子浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以采用更小和更大的原子浓度。

可用于绝缘层32L的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施方案中，绝缘层32L可包括氧化硅。牺牲层42L可由对绝缘层32L的第一材料选择性地移除的任何合适的牺牲材料形成。如果绝缘层32L包含氧化硅，则牺牲层42L可包含绝缘材料诸如氮化硅，或半导体材料诸如非晶硅或多晶硅。

可例如通过化学气相沉积(CVD)来沉积绝缘层32L和牺牲层42L中的每一者。绝缘层32L和牺牲层42L中的每一者可具有在20nm至50nm的范围内的厚度，但是也可以采用更小和更大的厚度。在一个实施方案中，绝缘层32L中的每个绝缘层可具有第一厚度，并且牺牲层42L中的每个牺牲层可具有第二厚度。在一个实施方案中，绝缘层32L中最顶部的一个绝缘层可具有比下面的绝缘层32L更大的厚度。绝缘层32L和牺牲层42L的组合构成沿竖直方向重复多次的重复单元。重复单元的重复总次数可以在8至1,024的范围内诸如32至256，但是也可以采用更少和更多的重复次数。

参见图6A和6B，光致抗蚀剂层可施加在最顶部绝缘层32L上方，并且可以光刻方式图案化以形成沿第一水平方向hd1横向延伸的线和空间图案。可通过竖直交替序列(32L,42L)转印线和空间图案以将竖直交替序列(32L,42L)分成多个分离部分，该多个分离部分通过沿第一水平方向hd1横向延伸的线沟槽49彼此横向间隔开，并且沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。各向异性蚀刻工艺可在衬底半导体层9的顶部表面上停止。随后可以例如通过灰化移除光致抗蚀剂层。

绝缘层32L的图案化部分包括绝缘条32。牺牲层42L的图案化部分包括牺牲条42。竖直交替序列(32L,42L)的剩余部分包括绝缘条32和牺牲条42的字线型堆叠31和通道栅极型堆叠33。字线型堆叠31和通道栅极型堆叠33可以沿第二水平方向hd2横向交替。字线型堆叠31和通道栅极型堆叠33的每个相邻对可通过相应线沟槽49横向间隔开。

每个字线型堆叠31沿第二水平方向hd2的宽度可以在20nm至200nm的范围内，但是也可以采用更小和更大的宽度。绝缘条32和通道栅极电极36的每个通道栅极型堆叠33沿第二水平方向hd2的宽度可以在20nm至200nm的范围内，但是也可以采用更小和更大的宽度。每个线沟槽49的宽度可以在20nm至200nm的范围内，但是也可以采用更小和更大的宽度。

参见图7A和图7B，可通过保形沉积诸如化学气相沉积或原子层沉积在交替堆叠(31,33)和衬底半导体层9的物理暴露表面上形成连续铁电材料层54L。连续铁电材料层54L可包含绝缘铁电材料。在一个实施方案中，连续铁电材料层54L包括正交晶相氧化铪层，该正交晶相氧化铪层包含选自Al、Zr和/或Si的至少一种掺杂物。也可使用其他合适的铁电材料，诸如钛酸酯铁电材料(例如，钛酸钡、钛酸铅、锆钛酸铅、锆钛酸镧铅(“PLZT”)等)。连续铁电材料层54L可具有在3nm至60nm的范围内的厚度，诸如6nm至30nm，但是也可以采用更小和更大的厚度。

参见图8A和图8B，线沟槽49的容积部分地填充有覆盖连续铁电材料层54L的掩模材料层53。掩模材料层53可包含能够用作蚀刻掩模的材料。例如，掩模材料层53可包含硬掩模材料，诸如硼硅酸盐玻璃、碳或非晶硅。

掩模材料层53可被图案化，使得掩模材料层53的图案化部分覆盖每个字线型堆叠31，但不覆盖通道栅极型堆叠33。因此，掩模材料层53覆盖每个线沟槽49的第一纵向侧壁(即，每个字线型堆叠31的侧壁)，但不覆盖每个线沟槽49的第二纵向侧壁(即，每个通道栅极型堆叠33的侧壁)。换句话讲，图案化掩模材料层53覆盖每个线沟槽49的一对纵向侧壁中的一者，并且不覆盖每个线沟槽49的一对纵向侧壁中的另一者。如本文所用，“纵向侧壁”是指沿线沟槽49的纵向方向横向延伸的侧壁。

例如，光致抗蚀剂层(未示出)可施加在掩模材料层上方，并且可以光刻方式图案化。随后可通过各向异性蚀刻将光致抗蚀剂层的图案转印穿过掩模材料层53。随后可以例如通过灰化移除光致抗蚀剂层。可通过蚀刻工艺移除连续铁电材料层54L的未掩蔽部分。连续铁电材料层54L被分成沿第二水平方向hd2横向间隔开的多个铁电材料层54。每个铁电材料层54覆盖每个字线型堆叠31，但不覆盖每个通道栅极型堆叠33。每个线沟槽49的第一纵向侧壁接触铁电材料层54L中的相应一个铁电材料层，并且每个线沟槽49的第二纵向侧壁不接触铁电材料层54中的任一个铁电材料层。沿第一水平方向hd1横向延伸的线腔体49'存在于每个线沟槽49中。线沟槽49的每个第二纵向侧壁物理地暴露于线腔体49'中的相应一个线腔体。

参见图9A和9B，可例如通过平面化工艺诸如化学机械平面化来移除覆盖在包括最顶部绝缘条32的顶部表面的水平平面上面的掩蔽材料层53和铁电材料层54的部分。铁电材料层54可被分成位于每个字线型堆叠31的侧壁上的一对铁电材料层54。随后，掩模材料层53的剩余部分可对于铁电材料层54、交替堆叠(31,33)和衬底半导体层9选择性地移除。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

连续介电材料层56L可沉积在铁电材料层54、衬底半导体层9和交替堆叠(31,33)的物理暴露表面上。连续介电材料层56L包含介电材料诸如氧化硅、氮化硅或介电金属氧化物。连续介电材料层56L的厚度可以在0.5nm至6nm的范围内诸如1nm至3nm，但是也可以采用更小和更大的厚度。线腔体49'存在于每个线沟槽49内。

参见图10A和图10B，可执行各向异性蚀刻工艺以移除连续介电材料层56L的水平部分。连续介电材料层56L的接触铁电材料层54的每个剩余竖直部分构成层间介电层56。连续介电材料层56L的接触交替堆叠(31,33)的侧壁的每个剩余竖直部分构成栅极介电层52。

随后，牺牲填充材料可以沉积在线腔体49'中的每个线腔体中。牺牲填充材料包括可对于栅极介电层52、层间介电层56、绝缘条32和衬底半导体层9的材料选择性地移除的材料。例如，牺牲填充材料可包括无定形碳、类金刚石碳(DLC)、硅锗合金、无定形硅或聚合物材料。可通过平面化工艺诸如化学机械平面化和/或凹陷蚀刻移除覆盖在包括交替堆叠(31,33)的最顶部表面的水平平面上面的牺牲填充材料的部分。牺牲填充材料的每个剩余部分构成牺牲柱导轨67R。

填充线沟槽49的一组邻接材料部分构成线沟槽填充组件(67R,52,56,54)。每个线沟槽填充组件(67R,52,56,54)包括牺牲柱导轨67R、栅极介电层52、层间介电层56和铁电材料层54。

参见图11A和图11B，第一光致抗蚀剂层可任选地施加在交替堆叠(31,33)和线沟槽填充组件(67R,52,56,54)上方，并且可以光刻方式图案化以形成沿第一水平方向延伸并且覆盖在交替堆叠(31,33)中的相应一者上面的线性开口。光致抗蚀剂层中的每个线性开口可覆盖在字线型堆叠31中的相应一个字线型堆叠的中间部分上面。可执行各向异性蚀刻工艺以将第一光致抗蚀剂层中的线性开口的图案转印穿过最顶部绝缘条32和牺牲条42。随后可例如通过灰化移除第一光致抗蚀剂层。

第二光致抗蚀剂层可施加在最顶部绝缘条32和线沟槽填充组件(67R,52,56,54)上方，并且可以光刻方式图案化以形成离散开口的二维阵列。离散开口的二维阵列可包括多行离散开口。每行离散开口沿第一水平方向hd1横向延伸，并且覆盖在线沟槽填充组件(67R,52,56,54)中的相应一者上。在一个实施方案中，第二光致抗蚀剂层中的每个离散开口可包括平行于第二水平方向hd2的一对直边缘，并且跨相应下层线沟槽填充组件(67R,52,56,54)的整个宽度沿第二水平方向hd2延伸。在一个实施方案中，第二光致抗蚀剂层中的每个离散开口可具有矩形形状。

执行各向异性蚀刻工艺以将第二光致抗蚀剂层中的离散开口的图案转印穿过线沟槽填充组件(67R,52,56,54)。矩形柱腔体的二维阵列可形成在从中移除了线沟槽填充组件(67R,52,56,54)的蚀刻部分的容积中。每个矩形柱腔体可竖直延伸穿过线沟槽填充组件(67R,52,56,54)的整个高度，并且衬底半导体层9的顶部表面可物理地暴露在每个矩形柱腔体的底部。每个线沟槽填充组件(67R,52,56,54)可被分成沿第一水平方向hd1横向间隔开的多个分离部分。该多个分离部分中的每个分离部分构成过程中存储器柱结构(67,52,56,54)。可例如通过灰化移除第二光致抗蚀剂层。

过程中存储器柱结构(67,52,56,54)中的每一者从一侧到另一侧包括铁电材料层54、层间介电层56、牺牲柱部分67和栅极介电层52。过程中存储器柱结构(67,52,56,54)中的每个铁电材料层54是相应线沟槽填充组件(67R,52,56,54)中铁电材料层54的图案化部分。过程中存储器柱结构(67,52,56,54)中的每个层间介电层56是相应线沟槽填充组件(67R,52,56,54)中层间介电层56的图案化部分。

过程中存储器柱结构(67,52,56,54)中的每个牺牲柱部分67是相应线沟槽填充组件(67R,52,56,54)中牺牲柱导轨67R的图案化部分。过程中存储器柱结构(67,52,56,54)中的每个栅极介电层52是相应线沟槽填充组件(67R,52,56,54)中栅极介电层52的图案化部分。每个过程中存储器柱结构(67,52,56,54)可具有沿第二水平方向延伸的一对直侧壁。过程中存储器柱结构(67,52,56,54)的每个部件可具有沿第一水平方向hd1的均匀宽度，该宽度是相应过程中存储器柱结构(67,52,56,54)的宽度。

介电材料诸如氧化硅可保形地沉积在矩形柱腔体内，这些矩形柱腔体位于每对横向相邻的过程中存储器柱结构(67,52,56,54)之间以及分隔交替堆叠(31,33)的线沟槽内。可从包括最顶部绝缘条32的最顶部表面的水平平面上方移除介电填充材料的多余部分。介电材料的填充相应矩形柱腔体的每个剩余部分构成介电柱结构64。介电材料的填充相应线沟槽的每个剩余部分构成漏极选择层级介电隔离结构72。

在一个实施方案中，相应介电柱结构64形成在线沟槽49中的每个线沟槽内的每对横向相邻的过程中存储器柱结构(67,52,56,54)之间。一行介电柱结构64形成在每个线沟槽49内。该行介电柱结构64与每个线沟槽49内的一行过程中存储器柱结构(67,52,56,54)交错。因此，在每个线沟槽49中形成过程中存储器柱结构(67,52,56,54)和介电柱结构64的横向交替序列。

参见图12A和图12B，牺牲柱部分67可对于栅极介电层52、层间介电层56、衬底半导体层9和介电柱结构64的材料选择性地移除。在从其移除牺牲柱部分67的每个容积内形成沟道腔体69。衬底半导体层9的顶部表面可物理地暴露在每个沟道腔体69的底部处。栅极介电层52物理地暴露在每个沟道腔体69的一侧上，并且层间介电层56物理地暴露在每个沟道腔体69的相对侧上。一对介电柱结构64的侧壁可物理地暴露于沟道腔体69。

参见图13A和图13B，可通过保形沉积工艺将具有第一导电类型的掺杂的半导体材料沉积在沟道腔体69中。半导体材料可选自至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，保形沉积的半导体材料包括非晶硅或多晶硅。半导体材料中第一导电类型的电掺杂物的原子浓度可以在1.0×10¹⁵/cm³至1.0×10¹⁸/cm³的范围内，但是也可以采用更小和更大的原子浓度。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)来沉积半导体材料。沉积的半导体材料的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。在沉积半导体材料之后，任选的未填充容积可存在于每个沟道腔体69内。

介电填充材料诸如氧化硅可沉积在沟道腔体69的未填充容积中。可通过平面化工艺移除沉积的半导体材料和覆盖在包括最顶部绝缘条32的顶部表面的水平平面上面的介电填充材料的多余部分。例如，第一凹陷蚀刻工艺可以将介电填充材料竖直凹陷到低于包括最顶部绝缘条32的顶部表面的水平平面的高度。第一凹陷蚀刻工艺可蚀刻对于下层半导体材料具有选择性的介电填充材料。沟道腔体69中的介电填充材料的每个剩余部分构成介电核心62。可通过第二凹陷蚀刻工艺移除覆盖在包括最顶部绝缘条32的顶部表面的水平平面上面的半导体材料的水平部分。第二凹陷蚀刻工艺可蚀刻对于绝缘条32和介电核心62的材料具有选择性的半导体材料。沟道腔体69中半导体材料的每个剩余部分构成竖直半导体沟道60。每个竖直半导体沟道60形成在相应对的层间介电层56和栅极介电层52上的相应沟道腔体69内。

可通过将掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区68。漏极区68可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。漏极区68中的掺杂物浓度可以在5.0×10¹⁸/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂物浓度。掺杂半导体材料可以是例如掺杂的多晶硅。可例如通过化学机械平面化(CMP)或凹陷蚀刻从最顶部绝缘条32的顶部表面上方移除沉积的半导体材料的多余部分以形成漏极区68。在一个实施方案中，在竖直半导体沟道60和源极区28的底端之间延伸的衬底半导体层9的表面部分构成水平半导体沟道59。在这种情况下，每个半导体沟道(59,60)可包括竖直半导体沟道60和水平半导体沟道59。另选地，源极区28可被构造为使得每个竖直半导体沟道60的底端接触源极区28中的相应一者。在这种情况下，每个半导体沟道60可以由竖直半导体沟道60组成。

存储器柱结构(54,56,60,62,68,52)可形成在每个线沟槽49内的每对横向相邻的介电柱结构64之间。每个存储器柱结构(54,56,60,62,68,52)可包括铁电材料层54、层间介电层56、竖直半导体沟道60、介电核心62和栅极介电层52。

随后，穿过该结构形成开口诸如沟槽或通孔以暴露牺牲条42。通过选择性蚀刻穿过开口移除牺牲条42以在绝缘条32之间形成水平凹陷部。导电材料通过开口沉积到凹陷部中。导电材料可包括导电金属氮化物阻挡材料(诸如TiN、WN或TN)和/或金属填充材料(诸如W、Al、Cu、Ru、Ti、Mo和/或它们的合金)。然后通过各向异性蚀刻从开口移除导电材料，以在凹陷部中留下各种电极和线。

如图13C和图13D所示，这些电极和线包括字线46、通道栅极电极36和两种类型的漏极侧选择栅极电极(44,66)。字线46和第一类型漏极侧选择栅极电极44位于字线型堆叠31中。通道栅极电极36和第二类型漏极侧选择栅极电极66位于通道栅极型堆叠33中。相应漏极侧选择栅极电极(44,66)在其相应交替堆叠(31,33)中覆盖在相应字线46和通道栅极电极36上面。漏极侧选择栅极电极(44,66)中的每一者用作选择栅极电极，该选择栅极电极选择或取消选择竖直半导体沟道60以用于编程、擦除或读取操作。

位线层级绝缘层82形成在漏极区68和交替堆叠(31,33)上方。在位线层级绝缘层82中形成开口以暴露漏极区68。位线98和任选的漏极接触通孔结构88形成在与漏极区68电接触的开口中。

参见图5A至图13D的所有附图，提供了包括至少一个铁电存储器串的存储器器件。所述至少一个铁电存储器串中的每个铁电存储器串包括：在源极区28和漏极区68之间延伸的半导体沟道(59,60)；位于半导体沟道60的第一纵向表面(其为第一竖直表面)上的栅极介电层52；位于栅极介电层52上并且在源极区与漏极区68之间延伸的通道栅极电极36；和位于源极区28和漏极区68之间的半导体沟道(59,60)的第二纵向表面上方的字线46，其中第二纵向表面位于第一纵向表面的相对侧上，并且字线46中的每个字线通过相应铁电材料部分(其为铁电材料层54的一部分)和相应层间介电部分(其为相应层间介电层56的一部分)与第二纵向表面间隔开。

在一个实施方案中，所述至少一个铁电存储器串中的每个铁电存储器串内的层间介电部分包括跨字线46中的每个字线延伸的层间介电层56的部分。

在一个实施方案中，源极区28位于衬底半导体层9的位于字线46下面的上部部分中，并且第一纵向表面和第二纵向表面垂直于衬底半导体层9的顶部表面。

在一个实施方案中，字线46中的每个字线位于距衬底半导体层9的顶部表面与每个铁电存储器串内的通道栅极电极36中的相应一个通道栅极电极相同的竖直距离处。在一个实施方案中，字线46中的每个字线具有与通道栅极电极36中的相应一个通道栅极电极相同的材料组成和相同的厚度。

在一个实施方案中，每个铁电存储器串内的栅极介电层52、半导体沟道60、铁电材料部分54和层间介电部分56沿垂直于半导体沟道60的纵向方向(即，竖直方向)并平行于第一纵向表面和第二纵向表面的方向(诸如第一水平方向hd1)具有相同的宽度。

在一个实施方案中，每个铁电存储器串内的半导体沟道60具有中空矩形水平横截面形状，该中空矩形水平横截面形状具有外部矩形周边和内部矩形周边(例如，如图13B所示)。

在一个实施方案中，所述至少一个铁电存储器串包括沿第一水平方向hd1横向间隔开的至少一行铁电存储器串；字线46中的每个字线沿第一水平方向hd1横向延伸并且在每行铁电存储器串之间共享；并且通道栅极电极36中的每个通道栅极电极沿第一水平方向hd1横向延伸，并且在每行铁电存储器串之间共享。

在一个实施方案中，存储器器件包括铁电存储器串的二维阵列，该铁电存储器串的二维阵列包括沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开的多行铁电存储器串。

第三实施方案的各种构型中的第三示例性结构可从第二实施方案的第二示例性结构导出。图14A至图14D、图15A和图15B以及图16A至图16C示出了可从第二实施方案的第二示例性结构导出的第三实施方案的第三示例性结构的各种构型。

参见图14A至图14D，示出了根据本公开的第三实施方案的第三示例性结构的第一构型，其包括离散铁电存储器部分154的三维阵列，而不是第二实施方案中所示的铁电材料层54。离散铁电存储器部分154包括与铁电材料层54相同的铁电材料。离散铁电存储器部分154位于与字线46相邻的相邻绝缘条32之间的横向凹陷部中。与相同竖直半导体沟道60相邻定位的离散铁电存储器部分154通过绝缘条32中的相应一个绝缘条彼此竖直分开。

任选地，阻挡介电部分157位于每个字线46与相邻的离散铁电存储器部分154之间。阻挡介电部分157可位于与相邻的离散铁电存储器部分154相同的横向凹陷部中。阻挡介电部分157可包括任何合适的电绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或介电金属氧化物，诸如氧化铝。

第三示例性结构的第一构型还包括介电柱结构364，该介电柱结构在第一水平方向hd1上可比第二示例性结构的介电柱结构64宽。在一个实施方案中，介电柱结构364中的每个介电柱结构可具有相应的矩形水平横截面形状。第三示例性结构的第一构型中的竖直半导体沟道60具有在第一水平方向hd1上延伸的条带形状，如图14B和图14D所示，而不是图13D所示的第二示例性结构的中空矩形形状。

存储器柱结构(52,60,62,68,56,154,157)和介电柱结构364的横向交替序列可位于在第一水平方向hd1上延伸的每个线沟槽中。可提供存储器柱结构(52,60,62,68,56,154,157)的二维阵列，其包括离散铁电存储器部分154的三维阵列。

参见图15A和图15B，示出了可从第三示例性结构的第一构型导出的第三示例性结构的第二构型。在第二构型中，用包含腔体的绝缘条332替换第一构型的绝缘条32。包含腔体的绝缘条332可包括由包含腔体的绝缘条332的介电材料诸如氧化硅围绕的腔体(即，气隙)333。

可通过在形成字线46之前或之后选择性地移除绝缘条32以形成横向凹陷部来形成包含腔体的绝缘条332。介电材料层可通过非保形沉积工艺(诸如等离子体增强化学气相沉积)沉积在横向凹陷部中，从而形成包含腔体的绝缘条332。介电材料可包括例如多孔或无孔有机硅酸盐玻璃或硅酸盐玻璃。包含腔体的绝缘条332中的每个包含腔体的绝缘条可包括不含任何固相材料的相应封装的腔体333(例如，气隙)和封装的绝缘材料部分。每个封装的腔体可填充有惰性气体或空气。每个封装的绝缘材料部分包括限定其中封装的腔体范围的封闭内表面。

一般来讲，可选择介电柱结构364的布局以有利于随后形成各种金属互连结构的电气布线。例如，漏极区68中的每个漏极区可通过相应漏极接触通孔结构88(在图13C中示出)接触。沿第二水平方向hd2横向延伸的位线98(在图13C中示出)可形成在漏极接触通孔结构88的相应子集上。相邻线沟槽49中的介电柱结构364可在第二水平方向hd2上对齐成行，如图13B和图13D、图14B和图14D以及图15B所示。

参见图16A和图16B，可通过沿第二水平方向hd2交错介电柱结构364来从第二构型导出第三示例性结构的第三构型。在这种情况下，相邻行的介电柱结构364可沿第一水平方向横向偏移p/N，其中p是位于相应线沟槽49中的每行介电柱结构364内的介电柱结构364的间距(即，相邻对之间的中心到中心距离)，并且N是大于1的整数。N可以是例如2、3、4、5等。漏极区68的横向偏移有利于将漏极接触通孔结构布线到位线。

参见图14A至图16B并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底9上方的绝缘条(32或332)和导电条(46,36,44,66)的竖直交替堆叠(31,33)，其中竖直交替堆叠沿第一水平方向hd1横向延伸，并且通过线沟槽49沿第二水平方向hd2彼此横向间隔开；和位于线沟槽49中的存储器柱结构(157,154,56,60,62,68,52)和介电柱结构364的横向交替序列，其中存储器柱结构(157,154,56,60,62,68,52)中的每一者包括：接触衬底(9,28)并且延伸到包括竖直交替堆叠(31,33)的最顶部表面的水平平面的竖直半导体沟道60；接触竖直半导体沟道60的第一侧壁以及一对交替堆叠(31,33)中的第一竖直交替堆叠33内的导电条(36,66)的栅极介电层52；接触竖直半导体沟道60的第二侧壁以及第二竖直交替堆叠31内的导电条(46,44)的层间介电层56；和位于层间介电层56与第二竖直交替堆叠31的导电条(46,44)之间的离散铁电材料部分154的竖直堆叠。导电条(46,36,44,66)可包括或可不包括漏极侧控制栅极电极44和/或漏极侧选择栅极电极66。

在一个实施方案中，竖直半导体沟道60包括：具有第一侧壁的第一竖直延伸部分；具有第二侧壁的第二竖直延伸部分；和邻接第一竖直延伸部分的底端和第二竖直延伸部分的底端的水平部分。

在一个实施方案中，矩形介电核心62位于第一竖直延伸部分与第二竖直延伸部分之间，覆盖在竖直半导体沟道60的水平部分上面，并且接触相应对的介电柱结构364。

在一个实施方案中，竖直半导体沟道60包含具有第一导电类型的掺杂的半导体材料；并且包含具有第二导电类型的掺杂的半导体材料的漏极区68接触竖直半导体沟道60的上端。在一个实施方案中，衬底9包含电连接到竖直半导体沟道60的源极区28。

在一个实施方案中，三维存储器器件包括位于离散铁电材料部分154的竖直堆叠与第二竖直交替堆叠31的导电条(46,44)之间的阻挡介电部分157。

在一个实施方案中，阻挡介电部分157中的每个阻挡介电部分接触第二竖直交替堆叠31的导电条(46,44)中的相应一个导电条并且具有与该导电条相同的高度。在一个实施方案中，阻挡介电部分157中的每个阻挡介电部分接触离散铁电材料部分154的竖直堆叠中的离散铁电材料部分154中的相应一个离散铁电材料部分，并且具有与该离散铁电材料部分相同的高度和宽度。

在一个实施方案中，每个存储器柱结构(157,154,56,60,62,68,52)内的竖直半导体沟道60、栅极介电层52、层间介电层56和离散铁电材料部分154的竖直堆叠沿第一水平方向hd1具有均匀宽度。

在一个实施方案中，绝缘条332的子集在其中包括相应的腔体333，其中每个腔体不含任何固相材料。

第四实施方案的各种构型中的第四示例性结构可从第二实施方案的第二示例性结构和第三实施方案的第三示例性结构导出。图17A至图17C、图18A至图18C、图19A和19B以及图20示出了可从第二实施方案的第二示例性结构和第三实施方案的第三示例性结构导出的第四实施方案的第四示例性结构的各种构型。

参见图17A至图17C，示出了根据本公开的第四实施方案的第四示例性结构的第一构型，其包括第二实施方案的铁电材料层54和虚拟离散铁电存储器部分254，而不是第三实施方案的离散铁电存储器部分154。第四实施方案的虚拟离散铁电存储器部分254位于在通道栅极电极36的竖直层级之间与绝缘条32相邻的竖直层级中。换句话讲，虚拟离散铁电存储器部分254位于与最近下层通道栅极电极36的顶部表面对应的第一水平平面和与最近上覆通道栅极电极36的底表面对应的第二水平平面之间。因此，通道栅极电极36位于距衬底9与虚拟离散铁电存储器部分254不同的距离处。换句话讲，虚拟离散铁电存储器部分254与通道栅极型堆叠33相邻定位，并且不旨在存储数据(例如，1或0)。相比之下，铁电材料层54与字线型堆叠31相邻定位，并且与字线46相邻定位的铁电材料层54的部分用作用于存储数据(例如，1或0)的存储器单元。

第四实施方案的虚拟离散铁电存储器部分254位于与相应绝缘条32和虚拟间隔物介电层51相同的竖直层级中并且横向地位于这些相应绝缘条和虚拟间隔物介电层之间。虚拟间隔物介电层51位于与相应虚拟离散铁电存储器部分254和竖直半导体沟道60相同的竖直层级中，并且横向地位于这些相应虚拟离散铁电存储器部分与竖直半导体沟道之间。换句话讲，虚拟离散铁电存储器部分254、其横向相邻的绝缘条32及其横向相邻的虚拟电介质51位于与最近下层通道栅极电极36的顶部表面对应的第一水平平面和与最近上覆通道栅极电极36的底表面对应的第二水平平面之间。

此外，在第四实施方案中，如果需要，可省略第二实施方案和第三实施方案的介电柱结构(64,364)。相反，介电沟槽填充结构76可形成在延伸穿过通道栅极型堆叠33的沟槽中。介电沟槽填充结构76在第一水平方向hd1上连续延伸并且横向地分隔通道栅极电极36。

参见图18A和图18B，第四示例性结构的第二构型可通过减小虚拟离散铁电存储器部分254的竖直高度而从第四示例性结构的第一构型导出，使得与第一构型相比，每个虚拟离散铁电存储器部分254与上覆和下层通道栅极电极36竖直地间隔得更远。例如，每个虚拟离散铁电存储器部分254通过绝缘条32的相应上覆突出部分和下层突出部分32P与上覆通道栅极电极和下层通道栅极电极36竖直地间隔得更远。突出部分32P从每个绝缘条31水平地(即，横向地)突出。绝缘条32的相应上覆突出部分和下层突出部分32P在垂直于衬底9的竖直方向上覆盖在相应虚拟离散铁电存储器部分254的上面和下面。

参见图18C，第四示例性结构的第三构型可通过增加在覆盖在减小高度的虚拟离散铁电存储器部分254上面和下面的区域中的通道栅极电极36的竖直高度而从第四示例性结构的第二构型导出。例如，每个通道栅极电极36包含上突出部分和下突出部分36P。在垂直于衬底9的竖直方向上，通道栅极电极的相应上突出部分和下突出部分36P覆盖在相应的相邻虚拟离散铁电存储器部分254的上面和下面。突出部分36P从通道栅极电极36竖直地突出。因此，每个虚拟离散铁电存储器部分254在垂直于衬底9的竖直方向上位于下层通道栅极电极36的相应上覆突出部分36P与上覆通道栅极电极36的相应下层突出部分36P之间。

参见图19A和图19B，第四示例性结构的第四构型可通过将第一构型、第二构型或第三构型的字线型堆叠31中的第一绝缘条32替换为包含字线型堆叠31中的字线46之间的腔体(即，气隙)333的包含腔体的绝缘条332来从第四示例性结构的第一构型、第二构型或第三构型导出。

参见图20，第四示例性结构的第五构型可通过除了在字线型堆叠31中形成腔体333之外，也将第四构型的通道栅极型堆叠33中的第二绝缘条32替换为通道栅极型堆叠33中的通道栅极电极36之间的包含腔体(即，气隙)333的包含腔体的绝缘条332来从第四构型中导出。

参见图17A至图20并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底9上方的第一绝缘条(32或332)和包括字线46的第一导电条的第一竖直交替堆叠31，其中第一竖直交替堆叠31沿第一水平方向hd1横向延伸；位于衬底9上方的第二绝缘条(32或332)和包括通道栅极电极36的第二导电条的第二竖直交替堆叠33，其中第二竖直交替堆叠33沿第一水平方向hd1横向延伸并且沿第二水平方向hd2与第一交替堆叠31横向间隔开；和包括以下各项的组合的存储器结构组件：位于第一竖直交替堆叠31与第二竖直交替堆叠33之间的线沟槽填充结构(254,51,60,62,68,56,54)，以及位于相邻通道栅极电极36和线沟槽填充结构(254,51,60,62,68,56,54)之间的栅极介电层52的部分。存储器结构组件(254,51,60,62,68,56,54,52)包括：接触第一绝缘条(32或332)和第一导电条(即，字线46)中的每一者的侧壁的第一铁电材料层54；和位于第二竖直交替堆叠33的侧壁上方的虚拟第二铁电材料部分254；和位于第一铁电材料层(即，铁电材料层54)与虚拟铁电材料部分254之间的竖直半导体沟道60。半导体沟道60从衬底9竖直地延伸到包括第一竖直交替堆叠31和第二竖直交替堆叠33的最顶部表面的水平平面。

在一个实施方案中，三维存储器器件包括接触第一铁电材料层(即，铁电材料层54)和竖直半导体沟道60的第一外侧壁的层间介电层56。

在一个实施方案中，间隔物介电层51接触竖直半导体沟道60的第二外侧壁。在一个实施方案中，间隔物介电层51可具有与层间介电层56相同的组成和相同的厚度。在一个实施方案中，竖直半导体沟道60包括具有第一外侧壁的第一竖直延伸部分、具有第二外侧壁的第二竖直延伸部分，以及连接第一竖直延伸部分的底端和第二竖直延伸部分的底端并且接触衬底9的顶部表面的水平部分。

在一个实施方案中，第一绝缘条(32或332)和第二绝缘条(32或332)的子集在其中包括相应的腔体333。每个腔体不含任何固相材料。

图21A是本发明的第一示例性结构、第二示例性结构、第三示例性结构和第四示例性结构的电路示意图。通道栅极场效应晶体管(在图21A中由NFET表示)的每个通道栅极电极PL(其对应于上述器件的通道栅极电极36)向由字线WL(其对应于上述器件的字线46)控制的每个竖直铁电存储器元件控制晶体管(FeFET)提供了并联栅极导电路径。相应的NFET和FeFET共享公共半导体沟道(60,160)，并且并联电连接在公共源极线SL(例如，28)与公共位线BL(例如，98)之间。在一个实施方案中，串联电连接在源极线SL(例如，28)与位线BL(例如，98)之间的多个FeFET共享公共半导体沟道(60,160)以及公共漏极侧和源极侧选择栅极晶体管SGD、SGS(包含相应的漏极侧和源极选择栅极电极(26,66))，其具有多个通道栅极晶体管(NFFET)，这些通道栅极晶体管也串联连接在与该多个FeFET相同的源极线SL和相同的位线BL之间。虽然通道栅极晶体管被示出为NFET，但如果需要，这些晶体管可另选地包括PFET。

该多个串联连接的FeFET形成NAND串，该NAND串包括具有可变阈值电压的场效应晶体管的串联连接，该可变阈值电压由与相应字线WL相邻的相应铁电材料部分的极化控制。每个NAND串的第一端部(例如，每个竖直NAND串的底端)连接到源极线SL，该源极线可包括上文所示器件中的源极区28。每个NAND串的第二端部(例如，每个竖直NAND串的顶端)连接到位线BL(例如，98)。任选地，可提供源极侧选择栅极电极26和漏极侧选择栅极电极66。

图21B和图21C是示出可用于操作图21A的电路的示例性电压的表。图21B示出了可用于在沟道升压方案(第2列、第3列和第4列)和直接沟道电势控制方案(第5列、第6列和第7列)中操作单层级单元的示例性电压。图21C示出了用于在沟道升压方案(第2列、第3列和第4列)和直接沟道电势控制方案(第5列、第6列和第7列)中操作多层级单元的示例性电压。所示电压是示例性的，并且可针对不同的器件尺寸和材料使用其他合适的电压。

如这些表所示，所选择的字线46(即，所选择的存储器单元的字线)被设置为高负电压以用于写入/抑制、高正电压以用于擦除/抑制和0V或者低正/负电压以用于读取/抑制。未选择的字线浮置以用于写入和擦除，并且设置为0V以用于读取/抑制。所选择的通道栅极电极36(即，与所选择的存储器单元相邻的通道栅极电极)被设置为通道电压以用于写入和擦除，以及被设置为0V以用于读取/抑制。未选择的通道栅极电极被设置为通道电压以用于写入和擦除，以及被设置为读取电压以用于读取/抑制。位线被设置为0V/正电压以用于写入/抑制和擦除/抑制，以及被设置为Vdd以用于沟道升压方案的读取/抑制，以及被设置为0V/负电压以用于写入/抑制，被设置为0V/正电压以用于擦除/抑制，以及被设置为Vdd以用于直接沟道电势控制方案的读取/抑制。将源极线设置为正电压以用于写入/抑制和擦除/抑制，以及设置为0V以用于读取/抑制。SGD和SGS选择晶体管如表中所示进行设置。操作单元是器件的每个页面。

示例性结构的各种构型提供了包括至少一个铁电存储器串的存储器器件，所述至少一个铁电存储器串包括字线和通道栅极电极。换句话讲，字线46和铁电存储器元件(即，铁电材料部分54、154)位于半导体沟道60的至少一侧上，并且通道栅极电极36和栅极电介质52位于半导体沟道60的至少另一侧上。

包括通道栅极电极36但缺少铁电存储器元件(即，铁电材料部分54、154)的通道栅极晶体管减少或消除了相同存储器串中的相邻存储器单元之间(即，相邻FeFET之间)的干扰。

参见本公开的所有附图和实施方案，存储器器件包括在源极区28和漏极区68之间延伸的半导体沟道(60,160)、多个通道栅极电极36、多个字线46、位于半导体沟道(60,160)与多个通道栅极电极36之间的栅极电介质52，以及位于半导体沟道与多个字线46之间的铁电材料部分(54,154)。

在一个实施方案中，栅极电介质52包括位于半导体沟道(60,160)的第一纵向表面上的栅极介电层，通道栅极电极36位于源极区与漏极区之间的第一行中的栅极介电层上，字线46位于源极区28与漏极区68之间的第二行中的半导体沟道的第二纵向表面上方，第二纵向表面位于半导体沟道(60,160)的第一纵向表面的相对侧上，并且字线46中的每个字线通过相应铁电材料部分(54,154)和相应层间介电部分56中的一者与第二纵向表面间隔开。

在一个实施方案中，层间介电部分56包括位于半导体通道的第二纵向表面与铁电材料部分(54,154)之间的层间介电层的部分。在一个实施方案中，铁电材料部分(54,154)包括位于半导体沟道(60,160)的第二纵向表面上方的铁电材料层54的部分，该铁电材料层从覆盖在源极区28上面的区域延伸到覆盖在漏极区68上面的区域。在另一个实施方案中，铁电材料部分(54,154)包括由居间介电材料部分(32,142)间隔开的离散铁电材料部分154。在一个实施方案中，铁电材料部分(54,154)包括正交晶相氧化铪，该正交晶相氧化铪包含选自Al、Zr或Si中的至少一者的至少一种掺杂物。

在图1至图4B所示的第一实施方案中，半导体沟道160在具有水平顶部表面的绝缘材料层10上方水平延伸，并且半导体沟道的第一纵向表面和第二纵向表面平行于绝缘材料层10的水平顶部表面。

在图5A至图13D所示的第二实施方案中，半导体沟道60在具有水平顶部表面的衬底9上方竖直延伸，并且半导体沟道60的第一纵向表面和第二纵向表面垂直于衬底9的水平顶部表面。

在一个实施方案中，源极区28位于衬底9的位于字线46下面的上部部分中，字线46中的每个字线位于距衬底9的顶部表面与通道栅极电极36中的相应一个通道栅极电极相同的竖直距离处，并且字线46中的每个字线具有与通道栅极电极36中的相应一个通道栅极电极相同的材料组成和相同的厚度。

在一个实施方案中，字线46通过字线型堆叠31中的相应第一绝缘条(32,332)彼此分开，并且通道栅极电极36通过通道栅极型堆叠33中的相应第二绝缘条(32,332)彼此分开。

在一个实施方案中，半导体沟道60具有中空矩形水平横截面形状，该中空矩形水平横截面形状具有外部矩形周边和内部矩形周边。铁电材料部分(54,154)位于多行铁电存储器串中，所述多行铁电存储器串沿第一水平方向hd1横向间隔开并且沿垂直于第一水平方向的第二水平方向hd2延伸，字线46中的每个字线沿第一水平方向横向延伸并且在所述多行铁电存储器串之间共享，并且通道栅极电极36中的每个通道栅极电极沿第一水平方向横向延伸并且在所述多行铁电存储器串之间共享。

在第二实施方案、第三实施方案和第四实施方案中，三维存储器器件包括位于衬底9上方的交替的第一绝缘条(32,332)和字线46的字线型堆叠31、位于衬底9上方的交替的第二绝缘条(32,332)和通道栅极电极36的通道栅极型堆叠33、位于通道栅极型堆叠33与字线型堆叠31之间的竖直半导体沟道60、位于竖直半导体沟道60与通道栅极型堆叠33之间的栅极电介质52，以及位于竖直半导体沟道60与字线型堆叠31之间的铁电材料部分(54,154)。

在图14A至图16B所示的第三实施方案中，铁电材料部分(54,154)包括位于与字线46相邻并且在相邻的第一绝缘条32之间的横向凹陷部中的离散铁电材料部分154，并且离散铁电存储器部分154通过第一绝缘条32中的相应一个第一绝缘条彼此竖直分开。

在一个实施方案中，该器件还包括层间介电层56，该层间介电层接触竖直半导体沟道60的第二侧壁并且接触离散铁电存储器部分154，并且栅极介电层52接触竖直半导体沟道60的第一侧壁并且接触通道栅极型堆叠33。

在一个实施方案中，竖直半导体沟道60包括具有第一侧壁的第一竖直延伸部分、具有第二侧壁的第二竖直延伸部分，以及邻接第一竖直延伸部分的底端和第二竖直延伸部分的底端的水平部分。

在一个实施方案中，该器件还包括一对介电柱结构364和矩形介电核心62，该矩形介电核心位于竖直半导体沟道60的第一竖直延伸部分与第二竖直延伸部分之间，覆盖在竖直半导体沟道60的水平部分上面，并且接触该对介电柱结构364。

在一个实施方案中，竖直半导体沟道60包含具有第一导电类型的掺杂的半导体材料，并且包含具有第二导电类型的掺杂的半导体材料的漏极区68接触竖直半导体沟道的上端。衬底9包含电连接到竖直半导体沟道60的源极区28。

在一个实施方案中，阻挡介电部分157位于离散铁电材料部分154与字线46之间的横向凹陷部中。阻挡介电部分157中的每个阻挡介电部分接触字线46中的相应一个字线，并且具有与该字线相同的高度。阻挡介电部分157中的每个阻挡介电部分接触离散铁电材料部分154中的相应一个离散铁电材料部分，并且具有与该离散铁电材料部分相同的高度和宽度。在图15A所示的一个实施方案中，第一绝缘条和第二绝缘条332在其中包括相应的腔体333，其中每个腔体不含任何固相材料。

在图17A至图20所示的第四实施方案中，铁电材料部分(54,154)包括位于竖直半导体沟道60与字线型堆叠31之间的铁电材料层54的部分。虚拟离散铁电存储器部分254位于竖直半导体沟道60与通道栅极电极36之间，在通道栅极电极36的竖直层级之间与第二绝缘条(32,332)相邻的竖直层级中。通道栅极电极36位于距衬底9与虚拟离散铁电存储器部分254不同的距离处。

在如图18A至图18B所示的一个实施方案中，每个虚拟离散铁电存储器部分254通过第二绝缘条32的相应上覆突出部分和下层突出部分32P与上覆通道栅极电极和下层通道栅极电极36竖直间隔开。

在图18C所示的另一个实施方案中，每个通道栅极电极36包含上突出部分和下突出部分36P。在垂直于衬底9的竖直方向上，通道栅极电极36的上突出部分和下突出部分36P覆盖在相应的相邻虚拟离散铁电存储器部分254的上面和下面。每个虚拟离散铁电存储器部分254在垂直于衬底9的竖直方向上位于下层通道栅极电极的相应上覆突出部分与上覆通道栅极电极的下层突出部分之间。

在图20所示的一个实施方案中，第一绝缘条和第二绝缘条332在其中包括相应的腔体333，其中每个腔体不含任何固相材料。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种存储器器件，所述存储器器件包括：

在源极区和漏极区之间延伸的半导体沟道；

多个通道栅极电极；

多个字线；

位于所述半导体沟道与所述多个通道栅极电极之间的栅极电介质；和

位于所述半导体沟道与所述多个字线之间的铁电材料部分。

2.根据权利要求1所述的存储器器件，其中：

所述栅极电介质包括位于所述半导体沟道的第一纵向表面上的栅极介电层；

所述通道栅极电极位于所述源极区与所述漏极区之间的第一行中的所述栅极介电层上；

所述字线位于所述源极区与所述漏极区之间的第二行中的所述半导体沟道的第二纵向表面上方；

所述第二纵向表面位于所述第一纵向表面的相对侧上；并且

所述字线中的每个字线通过所述相应铁电材料部分和相应层间介电部分中的一者与所述第二纵向表面间隔开。

3.根据权利要求2所述的存储器器件，其中所述层间介电部分包括位于所述半导体沟道的所述第二纵向表面与所述铁电材料部分之间的层间介电层的部分。

4.根据权利要求2所述的存储器器件，其中所述铁电材料部分包括位于所述半导体沟道的所述第二纵向表面上方的铁电材料层的部分，并且所述铁电材料层从覆盖在所述源极区上面的区域延伸到覆盖在所述漏极区上面的区域。

5.根据权利要求2所述的存储器器件，其中所述铁电材料部分包括通过居间介电材料部分间隔开的离散铁电材料部分。

6.根据权利要求2所述的存储器器件，其中：

所述半导体沟道在具有水平顶部表面的绝缘材料层上方水平延伸；并且

所述第一纵向表面和所述第二纵向表面平行于所述绝缘材料层的所述水平顶部表面。

7.根据权利要求1所述的存储器器件，其中：

所述半导体沟道在具有水平顶部表面的衬底上方竖直延伸；并且

所述半导体沟道的第一纵向表面和第二纵向表面垂直于所述衬底的所述水平顶部表面。

8.根据权利要求7所述的存储器器件，其中：

所述源极区位于所述衬底的位于所述字线下面的上部部分中；

所述字线中的每个字线位于距所述衬底的所述顶部表面与所述通道栅极电极中的相应一个通道栅极电极相同的竖直距离处；并且

所述字线中的每个字线具有与所述通道栅极电极中的相应一个通道栅极电极相同的材料组成和相同的厚度。

9.根据权利要求7所述的存储器器件，其中：

所述字线通过字线型堆叠中的相应第一绝缘条彼此分开；并且

所述通道栅极电极通过通道栅极型堆叠中的相应第二绝缘条彼此分开。

10.根据权利要求7所述的存储器器件，其中所述半导体沟道具有中空矩形水平横截面形状，所述中空矩形水平横截面形状具有外部矩形周边和内部矩形周边。

11.根据权利要求1所述的存储器器件，其中：

所述铁电材料部分位于多行铁电存储器串中，所述多行铁电存储器串沿第一水平方向横向间隔开并且在垂直于所述第一水平方向的第二水平方向上延伸；

所述字线中的每个字线沿所述第一水平方向横向延伸并且在所述多行铁电存储器串之间共享；并且

所述通道栅极电极中的每个通道栅极电极沿所述第一水平方向横向延伸并且在所述多行铁电存储器串之间共享。

12.根据权利要求1所述的存储器器件，其中所述铁电材料部分包括正交晶相氧化铪，所述正交晶相氧化铪包含选自Al、Zr或Si中的至少一者的至少一种掺杂物。

13.一种形成存储器器件的方法，包括：

在衬底上方形成绝缘层和导电层的竖直交替序列；

形成沿第一水平方向横向延伸穿过所述竖直交替序列的线沟槽，其中所述竖直交替序列的剩余部分包括绝缘条和导电条的交替堆叠；

在所述线沟槽中的每个线沟槽内形成一行过程中存储器柱结构，其中所述过程中存储器柱结构中的每个过程中存储器柱结构从一侧到另一侧包括铁电材料层、层间介电层、牺牲柱部分和栅极介电层；

通过移除所述牺牲柱部分来形成沟道腔体；以及

在相应对的所述层间介电层和所述栅极介电层上的每个沟道腔体内形成半导体沟道。

14.根据权利要求13所述的方法，还包括在所述线沟槽中的每个线沟槽内的每对横向相邻的过程中存储器柱结构之间形成介电柱结构，其中每个半导体沟道形成在一对介电柱结构的侧壁上。

15.根据权利要求13所述的方法，其中所述过程中存储器柱结构通过以下方式形成：

在所述线沟槽中的每个线沟槽内形成铁电材料层、所述层间介电层、牺牲柱导轨和栅极介电层的组合；以及

将每个组合分成沿所述第一水平方向横向间隔开的多个分离部分，其中所述多个分离部分中的每个分离部分构成所述过程中存储器柱结构中的一个过程中存储器柱结构。

16.根据权利要求13所述的方法，其中所述线沟槽中的每个线沟槽中的所述铁电材料层、所述层间介电层、所述牺牲柱导轨和所述栅极介电层的所述组合通过以下方式形成：

在所述线沟槽中的每个线沟槽中沉积连续铁电材料层；

图案化所述连续铁电材料层以形成铁电材料层，其中每个线沟槽的第一纵向侧壁接触所述铁电材料层中的一个铁电材料层，并且每个线沟槽的第二纵向侧壁不接触所述铁电材料层中的任一个铁电材料层；以及

在所述线沟槽中的每个线沟槽中形成所述层间介电层、所述牺牲柱导轨和所述栅极介电层。

17.根据权利要求16所述的方法，还包括：

在所述铁电材料层上形成连续介电材料层；

各向异性地蚀刻所述连续介电材料层，其中所述铁电材料层的一部分上的所述连续介电材料层的每个剩余部分构成所述层间介电层，并且所述交替堆叠的侧壁上的所述连续介电材料层的每个剩余部分构成栅极介电层；以及

在所述线沟槽的剩余容积中沉积牺牲材料并将其平面化以形成所述牺牲材料导轨。

18.根据权利要求16所述的方法，其中图案化所述铁电材料层包括：

在形成所述铁电材料层之后，用掩模材料层填充所述线沟槽的容积；

图案化所述掩模材料层，使得所述掩模材料层覆盖每个线沟槽的所述第一纵向侧壁并且不覆盖每个线沟槽的所述第二纵向侧壁；以及

蚀刻所述铁电材料层的未掩蔽部分。

19.一种形成存储器器件的方法，包括：

形成位于衬底上方的介电材料层中的通道栅极电极；在所述通道栅极电极上方形成栅极介电层；

在所述栅极介电层上方形成半导体沟道、源极区和漏极区；以及

在所述半导体沟道上方形成层间介电层、铁电材料部分和字线。

20.根据权利要求19所述的方法，其中所述铁电材料部分包括铁电材料层的位于所述字线中的相应一个字线下面的部分，或者所述铁电材料部分包括位于所述字线中的相应一个字线下面的离散铁电材料部分。

21.一种三维存储器器件，包括：

位于衬底上方的交替的第一绝缘条和字线的字线型堆叠；

位于所述衬底上方的交替的第二绝缘条和通道栅极电极的通道栅极型堆叠；

位于所述通道栅极型堆叠与所述字线型堆叠之间的竖直半导体沟道；

位于所述竖直半导体沟道与所述通道栅极型堆叠之间的栅极电介质；和

位于所述竖直半导体沟道与所述字线型堆叠之间的铁电材料部分。

22.根据权利要求21所述的三维存储器器件，其中：

所述铁电材料部分包括离散铁电材料部分，所述离散铁电材料部分位于与所述字线相邻并且在相邻的第一绝缘条之间的横向凹陷部中；并且

所述离散铁电存储器部分通过所述第一绝缘条中的相应一个绝缘条彼此竖直分开。

23.根据权利要求22所述的三维存储器器件，还包括层间介电层，所述层间介电层接触所述竖直半导体沟道的第二侧壁并且接触所述离散铁电存储器部分，其中所述栅极介电层接触所述竖直半导体沟道的第一侧壁并且接触所述通道栅极型堆叠。

24.根据权利要求23所述的三维存储器器件，其中所述竖直半导体沟道包括：

具有所述第一侧壁的第一竖直延伸部分；

具有所述第二侧壁的第二竖直延伸部分；以及

邻接所述第一竖直延伸部分的底端和所述第二竖直延伸部分的底端的水平部分。

25.根据权利要求24所述的三维存储器器件，还包括：

一对介电柱结构；以及

位于所述竖直半导体沟道的所述第一竖直延伸部分与所述第二竖直延伸部分之间的矩形介电核心，所述矩形介电核心覆盖在所述竖直半导体沟道的所述水平部分上面，并且接触所述一对介电柱结构。

26.根据权利要求24所述的三维存储器器件，其中：

所述竖直半导体沟道包含具有第一导电类型的掺杂的半导体材料；并且

包含具有第二导电类型的掺杂的半导体材料的漏极区接触所述竖直半导体沟道的上端。

27.根据权利要求26所述的三维存储器器件，其中所述衬底包含电连接到所述竖直半导体沟道的源极区。

28.根据权利要求22所述的三维存储器器件，还包括位于所述离散铁电材料部分与所述字线之间的所述横向凹陷部中的阻挡介电部分。

29.根据权利要求28所述的三维存储器器件，其中所述阻挡介电部分中的每个阻挡介电部分接触所述字线中的相应一个字线，并且具有与所述字线相同的高度。

30.根据权利要求28所述的三维存储器器件，其中所述阻挡介电部分中的每个阻挡介电部分接触所述离散铁电材料部分中的相应一个离散铁电材料部分，并且具有与所述离散铁电材料部分相同的高度和相同的宽度。

31.根据权利要求22所述的三维存储器器件，其中所述第一绝缘条和所述第二绝缘条在其中包括相应的腔体，其中每个腔体不含任何固相材料。

32.根据权利要求21所述的三维存储器器件，其中所述铁电材料部分包括位于所述竖直半导体沟道与所述字线型堆叠之间的铁电材料层的部分。

33.根据权利要求32所述的三维存储器器件，还包括虚拟离散铁电存储器部分，所述虚拟离散铁电存储器部分位于所述竖直半导体沟道与所述通道栅极电极之间，在所述通道栅极电极的所述竖直层级之间与所述第二绝缘条相邻的竖直层级中。

34.根据权利要求33所述的三维存储器器件，其中所述通道栅极电极位于距所述衬底与所述虚拟离散铁电存储器部分不同的距离处。

35.根据权利要求33所述的三维存储器器件，其中每个虚拟离散铁电存储器部分通过所述第二绝缘条的相应上覆突出部分和下层突出部分与上覆通道栅极电极和下层通道栅极电极竖直间隔开。

36.根据权利要求33所述的三维存储器器件，其中每个通道栅极电极包含上突出部分和下突出部分。

37.根据权利要求36所述的三维存储器器件，其中所述通道栅极电极的所述上突出部分和所述下突出部分在垂直于所述衬底的所述竖直方向上覆盖在相应的相邻虚拟离散铁电存储器部分的上面和下面。

38.根据权利要求37所述的三维存储器器件，其中每个虚拟离散铁电存储器部分在垂直于所述衬底的竖直方向上位于下层通道栅极电极的相应上覆突出部分与上覆通道栅极电极的下层突出部分之间。

39.根据权利要求32所述的三维存储器器件，其中所述第一绝缘条和所述第二绝缘条在其中包括相应的腔体，其中每个腔体不含任何固相材料。

40.根据权利要求21所述的三维存储器器件，其中所述铁电材料部分包括正交晶相氧化铪，所述正交晶相氧化铪包含选自Al、Zr或Si中的至少一者的至少一种掺杂物。

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