KR20210095193A - 워드 라인들 및 패스 게이트들을 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 - Google Patents
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Abstract
메모리 디바이스는 소스 영역과 드레인 영역 사이에서 연장되는 반도체 채널, 복수의 패스 게이트 전극들, 복수의 워드 라인들, 반도체 채널과 복수의 패스 게이트 전극들 사이에 위치되는 게이트 유전체, 및 반도체 채널과 복수의 워드 라인들 사이에 위치되는 강유전성 재료 부분들을 포함한다.
Description
관련 출원
본 출원은 2019년 6월 28일자로 출원된 미국 정규 출원 제16/457,687호 및 2019년 6월 28일자로 출원된 미국 정규 출원 제16/457,721호에 대한 우선권의 이익을 주장하며, 그 전체 내용은 모든 목적들을 위해 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 메모리 디바이스들의 분야에 관한 것으로, 특히 워드 라인들 및 패스 게이트(pass gate)들을 포함하는 강유전성 메모리 디바이스들 및 그의 제조 방법들에 관한 것이다.
강유전성 재료는 인가되는 전기장의 부재 시에 전기 전하의 자발적 분극을 나타내는 재료를 말한다. 강유전성 재료 내의 전하의 순(net) 분극(P)은 최소 에너지 상태에서 0이 아니다. 따라서, 재료의 자발적인 강유전성 분극이 발생하고, 강유전성 재료는 2개의 대향 표면들에 반대 극성 유형들의 표면 전하를 축적한다. 강유전성 재료를 가로질러 인가되는 전압(V)의 함수로서인 강유전성 재료의 분극(P)은 히스테리시스를 나타낸다. 잔류 분극과 강유전성 재료의 보자력 장(coercive field)의 곱은 강유전성 재료의 효과를 특성화하는 척도이다.
강유전성 메모리 디바이스는 정보를 저장하는 데 사용되는 강유전성 재료를 포함하는 메모리 디바이스이다. 강유전성 재료는 메모리 디바이스의 메모리 재료로서 작용한다. 강유전성 재료의 쌍극자 모멘트는 강유전성 재료에 정보를 저장하기 위해 강유전성 재료에 인가되는 전기장의 극성에 따라 두 가지 상이한 배향들(예컨대, 결정 격자에서 산소 및/또는 금속 원자 위치들과 같은 원자 위치들을 기준으로 한 "상향" 또는 "하향" 분극 위치)로 프로그래밍된다. 강유전성 재료의 쌍극자 모멘트의 상이한 배향들은 강유전성 재료의 쌍극자 모멘트에 의해 발생되는 전기장에 의해 검출될 수 있다. 예를 들어, 쌍극자 모멘트의 배향은 전계 효과 트랜지스터 강유전성 메모리 디바이스에서 강유전성 재료에 인접하게 제공된 반도체 채널을 통과하는 전류를 측정함으로써 검출될 수 있다.
본 개시내용의 일 실시예에 따르면, 메모리 디바이스는 소스 영역과 드레인 영역 사이에서 연장되는 반도체 채널, 복수의 패스 게이트 전극들, 복수의 워드 라인들, 반도체 채널과 복수의 패스 게이트 전극들 사이에 위치되는 게이트 유전체, 및 반도체 채널과 복수의 워드 라인들 사이에 위치되는 강유전성 재료 부분들을 포함한다.
본 개시내용의 다른 실시예에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되며, 방법은, 기판 위에 절연 층들 및 전기 전도성 층들의 수직으로 교번하는 시퀀스를 형성하는 단계; 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 라인 트렌치들을 형성하는 단계 - 수직으로 교번하는 시퀀스의 나머지 부분들은 절연 스트립들 및 전기 전도성 스트립들의 교번하는 스택들을 포함함 -; 라인 트렌치들 각각 내에 인-프로세스(in-process) 메모리 필라(pillar) 구조체들의 행을 형성하는 단계 - 인-프로세스 메모리 필라 구조체들 각각은, 하나의 측면으로부터 다른 측면의 방향으로, 강유전성 재료 층, 층간 유전체 층, 희생 필라 부분, 및 게이트 유전체 층을 포함함 -; 희생 필라 부분들을 제거함으로써 채널 공동들을 형성하는 단계; 및 층간 유전체 층 및 게이트 유전체 층의 각자의 쌍 상에 각각의 채널 공동 내에 반도체 채널을 형성하는 단계를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 메모리 디바이스를 형성하는 방법이 형성되며, 방법은, 기판 위에 유전체 재료 층에 매립된 패스 게이트 전극들을 형성하는 단계; 패스 게이트 전극들 위에 게이트 유전체 층을 형성하는 단계; 게이트 유전체 층 위에 반도체 채널, 소스 영역, 및 드레인 영역을 형성하는 단계; 및 반도체 채널 위에 층간 유전체 부분들, 강유전성 재료 부분들, 및 워드 라인들을 형성하는 단계를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스는 기판 위에 위치되는, 교번하는 제1 절연 스트립들 및 워드 라인들의 워드 라인 유형 스택, 기판 위에 위치되는, 교번하는 제2 절연 스트립들 및 패스 게이트 전극들의 패스 게이트 유형 스택, 패스 게이트 유형 스택과 워드 라인 유형 스택 사이에 위치되는 수직 반도체 채널, 수직 반도체 채널과 패스 게이트 유형 스택 사이에 위치되는 게이트 유전체, 및 수직 반도체 채널과 워드 라인 유형 스택 사이에 위치되는 강유전성 재료 부분들을 포함한다.
도 1a는 본 개시내용의 제1 실시예에 따른, 패스 게이트 전극들 및 게이트 유전체 층의 형성 후에 제1 강유전성 메모리 디바이스를 형성하기 위한 제1 예시적인 구조체의 수직 단면도이다.
도 1b는 도 1a의 제1 예시적인 구조체의 평면도이다.
도 2a는 본 개시내용의 제1 실시예에 따른, 반도체 채널들, 소스 영역들 및 드레인 영역들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 2b는 도 2a의 제1 예시적인 구조체의 평면도이다.
도 3a는 본 개시내용의 제1 실시예에 따른, 층간 유전체 층, 강유전성 재료 층 및 워드 라인들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 3b는 도 3a의 제1 예시적인 구조체의 평면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조체의 대안적인 구성의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조체의 평면도이다.
도 5a는 본 개시내용의 제2 실시예에 따른, 절연 층들 및 전기 전도성 층들의 수직으로 교번하는 시퀀스의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 5b는 도 5a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 5a의 수직 단면도의 평면이다.
도 6a는 본 개시내용의 제2 실시예에 따른, 라인 트렌치들 및 절연 스트립들 및 전기 전도성 스트립들의 수직으로 교번하는 스택들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 6b는 도 6a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 6a의 수직 단면도의 평면이다.
도 7a는 본 개시내용의 제2 실시예에 따른, 강유전성 재료 층의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 7a의 수직 단면도의 평면이다.
도 8a는 본 개시내용의 제2 실시예에 따른, 강유전성 재료 층을 다수의 부분들로 패턴화한 후의 제2 예시적인 구조체의 수직 단면도이다.
도 8b는 도 8a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 8a의 수직 단면도의 평면이다.
도 9a는 본 개시내용의 제2 실시예에 따른, 연속 유전체 재료 층의 퇴적 후의 제2 예시적인 구조체의 수직 단면도이다.
도 9b는 도 9a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 9a의 수직 단면도의 평면이다.
도 10a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내에 강유전성 재료 층, 층간 유전체 층, 희생 필라 레일, 및 게이트 유전체 층의 조합의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 10b는 도 10a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 10a의 수직 단면도의 평면이다.
도 11a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내에 인-프로세스 메모리 필라 구조체들 및 유전체 필라 구조체들의 측방향으로 교번하는 시퀀스의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 11a의 수직 단면도의 평면이다.
도 12a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내에 채널 공동들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 12b는 도 12a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 12a의 수직 단면도의 평면이다.
도 13a는 본 개시내용의 제2 실시예에 따른, 필라 공동들 내에 반도체 채널들, 유전체 코어들 및 드레인 영역들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 13b는 도 13a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 13a의 수직 단면도의 평면이다.
도 13c는 본 개시내용의 제2 실시예에 따른, 워드 라인들, 패스 게이트들 및 비트 라인들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 13d는 도 13c의 수평 평면 D - D'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 C - C'는 도 13c의 수직 단면도의 평면이다.
도 14a는 본 개시내용의 제3 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제3 예시적인 구조체의 제1 구성의 수직 단면도이다.
도 14b는 도 14a의 수평 평면 B - B'를 따른 제3 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 14a의 수직 단면도의 평면이다.
도 14c는 도 14b의 수직 평면 C - C'를 따른 제3 예시적인 구조체의 제1 구성의 수직 단면도이다. 수평 평면 B - B'는 도 14b의 수평 단면도의 평면이다.
도 14d는 도 14a 및 도 14c의 수평 평면 D - D'를 따른 제3 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 14a의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 14c의 수직 단면도의 평면이다.
도 15a는 본 개시내용의 제3 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제3 예시적인 구조체의 제2 구성의 수직 단면도이다.
도 15b는 도 15a의 수평 평면 B - B'를 따른 제3 예시적인 구조체의 제2 구성의 수평 단면도이다. 수직 평면 A - A'는 도 15a의 수직 단면도의 평면이다.
도 16a는 본 개시내용의 제3 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제3 예시적인 구조체의 제3 구성의 수직 단면도이다.
도 16b는 도 16a의 수평 평면 B - B'를 따른 제3 예시적인 구조체의 제3 구성의 수평 단면도이다. 수직 평면 A - A'는 도 16a의 수직 단면도의 평면이다.
도 16c는 도 16b의 수직 평면 C - C'를 따른 제3 예시적인 구조체의 제3 구성의 수직 단면도이다. 수평 평면 B - B'는 도 16b의 수평 단면도의 평면이다.
도 17a는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제1 구성의 수직 단면도이다.
도 17b는 도 17a의 수평 평면 B - B'를 따른 제4 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 17a의 수직 단면도의 평면이다.
도 17c는 도 17a의 수평 평면 C - C'를 따른 제4 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 17a의 수직 단면도의 평면이다.
도 18a는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제2 구성의 수직 단면도이다.
도 18b는 도 18a의 수평 평면 B - B'를 따른 제4 예시적인 구조체의 제2 구성의 수평 단면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 18c는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제3 구성의 수직 단면도이다.
도 19a는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제4 구성의 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B - B'를 따른 제4 예시적인 구조체의 제4 구성의 수평 단면도이다. 수직 평면 A - A'는 도 19a의 수직 단면도의 평면이다.
도 20은 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제5 구성의 수직 단면도이다.
도 21a는 본 개시내용의 제2, 제3, 및 제4 예시적인 구조체들에 대한 개략적 회로도이다. 도 21b 및 도 21c는 도 21a의 회로를 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한 표들이다.
도 1b는 도 1a의 제1 예시적인 구조체의 평면도이다.
도 2a는 본 개시내용의 제1 실시예에 따른, 반도체 채널들, 소스 영역들 및 드레인 영역들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 2b는 도 2a의 제1 예시적인 구조체의 평면도이다.
도 3a는 본 개시내용의 제1 실시예에 따른, 층간 유전체 층, 강유전성 재료 층 및 워드 라인들의 형성 후의 제1 예시적인 구조체의 수직 단면도이다.
도 3b는 도 3a의 제1 예시적인 구조체의 평면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 제1 예시적인 구조체의 대안적인 구성의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조체의 평면도이다.
도 5a는 본 개시내용의 제2 실시예에 따른, 절연 층들 및 전기 전도성 층들의 수직으로 교번하는 시퀀스의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 5b는 도 5a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 5a의 수직 단면도의 평면이다.
도 6a는 본 개시내용의 제2 실시예에 따른, 라인 트렌치들 및 절연 스트립들 및 전기 전도성 스트립들의 수직으로 교번하는 스택들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 6b는 도 6a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 6a의 수직 단면도의 평면이다.
도 7a는 본 개시내용의 제2 실시예에 따른, 강유전성 재료 층의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 7b는 도 7a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 7a의 수직 단면도의 평면이다.
도 8a는 본 개시내용의 제2 실시예에 따른, 강유전성 재료 층을 다수의 부분들로 패턴화한 후의 제2 예시적인 구조체의 수직 단면도이다.
도 8b는 도 8a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 8a의 수직 단면도의 평면이다.
도 9a는 본 개시내용의 제2 실시예에 따른, 연속 유전체 재료 층의 퇴적 후의 제2 예시적인 구조체의 수직 단면도이다.
도 9b는 도 9a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 9a의 수직 단면도의 평면이다.
도 10a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내에 강유전성 재료 층, 층간 유전체 층, 희생 필라 레일, 및 게이트 유전체 층의 조합의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 10b는 도 10a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 10a의 수직 단면도의 평면이다.
도 11a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내에 인-프로세스 메모리 필라 구조체들 및 유전체 필라 구조체들의 측방향으로 교번하는 시퀀스의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 11b는 도 11a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 11a의 수직 단면도의 평면이다.
도 12a는 본 개시내용의 제2 실시예에 따른, 각각의 라인 트렌치 내에 채널 공동들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 12b는 도 12a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 12a의 수직 단면도의 평면이다.
도 13a는 본 개시내용의 제2 실시예에 따른, 필라 공동들 내에 반도체 채널들, 유전체 코어들 및 드레인 영역들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 13b는 도 13a의 수평 평면 B - B'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 A - A'는 도 13a의 수직 단면도의 평면이다.
도 13c는 본 개시내용의 제2 실시예에 따른, 워드 라인들, 패스 게이트들 및 비트 라인들의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 13d는 도 13c의 수평 평면 D - D'를 따른 제2 예시적인 구조체의 수평 단면도이다. 수직 평면 C - C'는 도 13c의 수직 단면도의 평면이다.
도 14a는 본 개시내용의 제3 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제3 예시적인 구조체의 제1 구성의 수직 단면도이다.
도 14b는 도 14a의 수평 평면 B - B'를 따른 제3 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 14a의 수직 단면도의 평면이다.
도 14c는 도 14b의 수직 평면 C - C'를 따른 제3 예시적인 구조체의 제1 구성의 수직 단면도이다. 수평 평면 B - B'는 도 14b의 수평 단면도의 평면이다.
도 14d는 도 14a 및 도 14c의 수평 평면 D - D'를 따른 제3 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 14a의 수직 단면도의 평면이다. 수직 평면 C - C'는 도 14c의 수직 단면도의 평면이다.
도 15a는 본 개시내용의 제3 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제3 예시적인 구조체의 제2 구성의 수직 단면도이다.
도 15b는 도 15a의 수평 평면 B - B'를 따른 제3 예시적인 구조체의 제2 구성의 수평 단면도이다. 수직 평면 A - A'는 도 15a의 수직 단면도의 평면이다.
도 16a는 본 개시내용의 제3 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제3 예시적인 구조체의 제3 구성의 수직 단면도이다.
도 16b는 도 16a의 수평 평면 B - B'를 따른 제3 예시적인 구조체의 제3 구성의 수평 단면도이다. 수직 평면 A - A'는 도 16a의 수직 단면도의 평면이다.
도 16c는 도 16b의 수직 평면 C - C'를 따른 제3 예시적인 구조체의 제3 구성의 수직 단면도이다. 수평 평면 B - B'는 도 16b의 수평 단면도의 평면이다.
도 17a는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제1 구성의 수직 단면도이다.
도 17b는 도 17a의 수평 평면 B - B'를 따른 제4 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 17a의 수직 단면도의 평면이다.
도 17c는 도 17a의 수평 평면 C - C'를 따른 제4 예시적인 구조체의 제1 구성의 수평 단면도이다. 수직 평면 A - A'는 도 17a의 수직 단면도의 평면이다.
도 18a는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제2 구성의 수직 단면도이다.
도 18b는 도 18a의 수평 평면 B - B'를 따른 제4 예시적인 구조체의 제2 구성의 수평 단면도이다. 수직 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 18c는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제3 구성의 수직 단면도이다.
도 19a는 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제4 구성의 수직 단면도이다.
도 19b는 도 19a의 수평 평면 B - B'를 따른 제4 예시적인 구조체의 제4 구성의 수평 단면도이다. 수직 평면 A - A'는 도 19a의 수직 단면도의 평면이다.
도 20은 본 개시내용의 제4 실시예에 따른, 강유전성 메모리 요소들의 3차원 어레이를 포함하는 제4 예시적인 구조체의 제5 구성의 수직 단면도이다.
도 21a는 본 개시내용의 제2, 제3, 및 제4 예시적인 구조체들에 대한 개략적 회로도이다. 도 21b 및 도 21c는 도 21a의 회로를 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한 표들이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예들은 워드 라인들 및 패스 게이트 전극들 둘 모두를 포함하는 강유전성 메모리 디바이스들 및 그의 제조 방법들에 관한 것이며, 그 다양한 양태들이 본 명세서에 상세히 기술된다. 패스 게이트 전극들은 동일한 메모리 스트링 내의 인접한 강유전성 메모리 셀들 사이의 교란을 감소시키거나 제거한다.
도면은 축척대로 도시되지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, 제1 요소는 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제2 요소에 "전기적으로 접속된다". 본 명세서에 사용되는 바와 같이, "프로토타입" 구조체 또는 "인-프로세스(in-process)" 구조체는, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조체를 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓이는(underlying) 또는 위에 놓이는(overlying) 구조체의 전체에 걸쳐 연장될 수 있거나, 아래에 놓이는 또는 위에 놓이는 구조체의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조체의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조체의 영역일 수 있다. 예를 들어, 층은 연속적인 구조체의 상부 표면과 저부 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치(coincident)"한다. 실질적으로 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 일직선으로 연장되는 평면이다. 수직 평면 또는 실질적으로 수직 평면은 수직 방향 또는 실질적으로 수직 방향을 따라 일직선이고, 수직 방향 또는 실질적으로 수직 방향에 수직인 방향을 따라 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓이는 레벨의 층들 상에 직접 퇴적된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다.
도 1a 및 도 1b를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 강유전성 메모리 디바이스를 형성하기 위한 제1 예시적인 구조체가 도시되어 있다. 제1 예시적인 구조체는 반도체 기판, 절연 기판, 또는 전도성 기판일 수 있는 기판(109)을 포함한다. 예를 들어, 기판(109)은 구매가능한 실리콘 웨이퍼를 포함할 수 있다. 기판(109)이 반도체 재료 또는 전도성 재료를 포함하는 경우에, 절연 스페이서 층(10)이 기판(109) 위에 형성되어 그 위에 형성될 디바이스들에게 기판(109)으로부터의 전기적 격리를 제공할 수 있다. 절연 스페이서 층(10)은 실리콘 산화물, 실리콘 질화물 또는 유전체 금속 산화물과 같은 유전체 재료를 포함한다. 예를 들어, 절연 스페이서 층(10)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리를 포함할 수 있고, 10 nm 내지 500 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다.
패스-게이트-격리 유전체 층(132)이 절연 스페이서 층(10) 위에 퇴적되고, 패턴화되어 본 명세서에서 게이트 방향(gd)으로 지칭되는 수평 방향을 따라 측방향으로 연장되는 라인 트렌치들을 형성한다. 패스-게이트-격리 유전체 층(132)은 수평 상부 표면을 갖는 절연 재료 층이다. 적어도 하나의 전도성 재료가 라인 트렌치들 내에 퇴적될 수 있다. 적어도 하나의 전도성 재료는 적어도 하나의 금속성 재료 및/또는 적어도 하나의 고농도로 도핑된 반도체 재료를 포함할 수 있다. 예를 들어, 전도성 금속 질화물(예컨대, TiN, TaN, 또는 WN)과 전도성 충전 재료(예컨대, W, Co, Mo, Ru, Cu 등)의 조합이 라인 트렌치들 내에 퇴적될 수 있다. 적어도 하나의 전도성 재료의 잉여 부분들은 패스-게이트-격리 유전체 층(132)의 나머지 부분들의 상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 라인 트렌치들 내의 적어도 하나의 전도성 재료의 나머지 부분들은 패스 게이트 전극들(36)을 포함한다. 본 명세서에 사용되는 바와 같이, "패스 게이트 전극"은 반도체 채널에 인접하게 위치된 워드 라인에 인가되는 전압에 관계없이 반도체 채널을 통한 전류의 흐름을 제어하는 데 사용되는, 백 게이트 전극과 같은 전극을 지칭한다. 선택 게이트 전극들(26, 66)이 패스 게이트 전극들(36)에 더하여 형성될 수 있다. 본 명세서에 사용되는 바와 같이, "선택 게이트 전극"은 반도체 채널을 통한 전류를 인에이블 또는 디스에이블할 수 있는 전극을 지칭한다. 선택 게이트 전극들(26, 66)은 패스 게이트 전극들(36)의 일 측면 상에 형성되는 소스-측 선택 게이트 전극(26) 및 패스 게이트 전극들(66)의 다른 측면 상에 형성되는 드레인-측 선택 게이트 전극(66)을 포함할 수 있다.
대안적으로, 패스-게이트-격리 유전체 층(132)을 형성하기 전에, 선택 게이트 전극들(26, 66) 및 패스 게이트 전극들(36)이 형성될 수 있다. 전기 전도성 층이 형성되고 패턴화되어 레일 형상의 선택 게이트 전극들(26, 66) 및 패스 게이트 전극들(36)을 형성할 수 있다. 이어서, 유전체 재료가 전극들 위에서 그리고 그들 사이에서 형성되고, 평탄화되어 전극들 위로부터 유전체 재료를 제거하여 전극들(26, 66, 36) 사이에 위치된 패스-게이트-격리 유전체 층(132)을 형성한다.
게이트 유전체 층(52)이 패스 게이트 전극들(36), 선택 게이트 전극들(26, 66), 및 패스-게이트-격리 유전체 층(132)의 상부 표면들 상에 퇴적될 수 있다. 게이트 유전체 층(52)은 실리콘 산화물 및/또는 유전체 금속 산화물과 같은 게이트 유전체 층 재료를 포함한다.
도 2a 및 도 2b를 참조하면, 반도체 재료는 게이트 유전체 층(52) 위에 퇴적될 수 있고, 게이트 방향(gd)에 수직일 수 있는 채널 방향(cd)을 따라 측방향으로 연장되는 스트립들로 패턴화될 수 있다. 반도체 재료는 예를 들어, 실리콘(예컨대, 비정질 실리콘 또는 폴리실리콘), 실리콘-게르마늄 합금, 또는 화합물 반도체 재료를 포함할 수 있다. 반도체 재료는 p-형 또는 n-형일 수 있는 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 내의 제1 전도성 유형의 전기 도펀트들의 원자 농도는 1.0 × 1015/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도도 이용될 수 있다. 패턴화된 반도체 재료 스트립들의 두께는 3 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다. 패턴화된 반도체 재료 스트립들은 채널 방향(cd)을 따라 측방향으로 연장되는 라인 트렌치들에 의해 측방향으로 이격된다.
소스 영역(28) 및 드레인 영역(68)이 반도체 재료 스트립들의 대향 단부들 상에 또는 그 내부에 형성될 수 있다. 소스 및 드레인 영역들은 각자의 소스 및 드레인 라인들, 또는 각자의 소스 및 드레인 라인들에 전기적으로 접속되는 개별 도핑된 반도체 영역들을 포함할 수 있다. 예를 들어, 제2 전도성의 도펀트들은 마스킹된 이온 주입 프로세스를 이용하여 반도체 재료 스트립들의 단부 부분들 내에 주입될 수 있다. 패턴화된 반도체 재료 스트립들의 주입 부분들은 패스 게이트 전극들(36) 및 선택 게이트 전극들(26, 66)을 포함하는 영역들 외부에 위치될 수 있다. 소스 영역(28)은 소스-측 선택 게이트 전극(26)에 인접한 반도체 재료 스트립들의 각각의 주입 부분 내에 형성될 수 있고, 드레인 영역(68)은 드레인-측 선택 게이트 전극(66)에 인접한 반도체 재료 스트립들의 각각의 주입 부분 내에 형성될 수 있다. 소스 영역(28)과 드레인 영역(68) 사이에서 연장되는 반도체 재료 스트립의 각각의 연속 부분은 반도체 채널(160)을 구성한다. 소스 영역들(28) 및 드레인 영역들(68) 내의 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도도 이용될 수 있다.
실리콘 산화물과 같은 유전체 재료가 라인 트렌치들 내에 퇴적된다. 반도체 채널들(160)의 상부 표면들을 포함하는 수평 평면 위에 놓이는 유전체 재료의 잉여 부분들은 평탄화 프로세스에 의해 제거된다. 평탄화 프로세스는 리세스 에칭 및/또는 화학적 기계적 평탄화를 이용할 수 있다. 퇴적된 유전체 재료의 나머지 부분들은 채널-격리 유전체 층(162)을 구성하며, 이는 채널 방향(cd)을 따라 측방향으로 연장되는 다수의 스트립들 및 반도체 채널들(160), 소스 영역들(28), 및 드레인 영역들(68)을 포함하는 전체 영역을 측방향으로 둘러싸는 매트릭스 부분을 포함할 수 있다.
대안적으로, 채널-격리 유전체 층(162)은 먼저 유전체 재료를 퇴적시키고 유전체 재료를 채널-격리 유전체 층(162)의 레일 형상 부분들로 패턴화함으로써 형성될 수 있다. 이어서, 반도체 채널들(160)은 채널-격리 유전체 층(162)의 레일 형상 부분들 사이에 그리고 그 위에 반도체 재료를 퇴적시키고, 채널-격리 유전체 층(162)의 레일 형상 부분들 사이에 레일 형상의 반도체 채널들(160)을 남기도록 반도체 재료를 평탄화함으로써 형성된다.
도 3a 및 도 3b를 참조하면, 층간(예컨대, 장벽) 유전체 층(156), 강유전성 재료 층(154L), 및 적어도 하나의 전기 전도성 재료 층이 반도체 채널들(160) 및 채널-격리 유전체 층(162) 위에 순차적으로 퇴적될 수 있다. 층간 유전체 층(156)은 실리콘 산화물, 실리콘 질화물 또는 유전체 금속 산화물과 같은 유전체 재료를 포함한다. 층간 유전체 층(156)의 두께는 0.5 nm 내지 6 nm, 예컨대 1 nm 내지 3 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다.
강유전성 재료 층(154L)은 강유전성 재료를 포함한다. 본 명세서에 사용되는 바와 같이, "강유전성 재료"는 외부 전기장의 부재 시에 자발적인 전기적 분극을 나타내는 결정질 재료를 지칭한다. 강유전성 재료 층(154L) 내의 강유전성 재료는 절연 강유전성 재료일 수 있다. 일 실시예에서, 강유전성 재료 층(154L)은 Al, Zr, 및/또는 Si로부터 선택되는 적어도 하나의 도펀트를 포함하는 사방정계 상 하프늄 산화물 층을 포함한다. 티타네이트 강유전성 재료들(예컨대, 바륨 티타네이트, 납 티타네이트, 납 지르코네이트 티타네이트, 납 란타늄 지르코네이트 티타네이트("PLZT") 등)과 같은 다른 적합한 강유전성 재료가 또한 사용될 수 있다. 강유전성 재료 층(154L)은 3 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다. 일 실시예에서, 강유전성 재료 층(154L)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다.
적어도 하나의 전도성 재료는 적어도 하나의 금속성 재료 및/또는 적어도 하나의 고농도로 도핑된 반도체 재료를 포함할 수 있다. 일 실시예에서, 적어도 하나의 전도성 재료는 전도성 금속 질화물 재료(예컨대, TiN, TaN, 및/또는 WN)를 포함하는 전도성 금속 질화물 장벽 층 및 금속(예컨대, W, Mo, Cu, Co, Ru 등)을 포함하는 금속 층의 층 스택을 포함할 수 있다. 적어도 하나의 전도성 재료는 방향(gd)으로 연장되고 반도체 채널들(160) 위에 놓이는 스트립 형상들로 패턴화될 수 있다. 적어도 하나의 전도성 재료의 각각의 패턴화된 스트립은 아래에 놓이는 반도체 채널들(160) 각각에 대한 제어 게이트 전극인 워드 라인(46)을 구성한다. 일 실시예에서, 각각의 워드 라인(46)은 패스 게이트 전극들(36) 중 각자의 하나 위에 놓인다. 다른 실시예에서, 워드 라인들 및 패스 게이트 전극들은 서로로부터 측방향으로 오프셋될 수 있다.
유전체 재료가 워드 라인들(46) 주위에 퇴적될 수 있고, 평탄화되어 워드-라인-격리 유전체 층(142)을 제공할 수 있다. 대안적으로, 워드-라인-격리 유전체 층(142)은 워드 라인들(46)을 형성하기 전에 형성 및 패턴화될 수 있고, 워드 라인들(46)은 워드-라인-격리 유전체 층(142) 내의 개구들에서 다마신(damascene) 프로세스에 의해 형성된다. 층간 유전체 부분 및 강유전성 재료 부분의 스택이 각각의 워드 라인(46)과 각각의 반도체 채널들(160) 사이에 형성될 수 있다. 각각의 층간 유전체 부분은 층간 유전체 층(156)의 일부분을 포함한다. 각각의 강유전성 재료 부분은 강유전성 재료 층(154L)의 일부분이다. 따라서, 층간 유전체 부분들은 층간 유전체 층(156)의 부분들로서 형성되고, 워드 라인들(46) 중 각자의 하나 아래에 놓인다. 강유전성 재료 부분들은 강유전성 재료 층(154L)의 부분들로서 형성되고, 워드 라인들(46) 중 각자의 하나 아래에 놓인다.
도 4a 및 도 4b를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조체의 대안적인 구성이 도시되어 있다. 이러한 구성에서, 적어도 하나의 전도성 재료를 패턴화하는데 이용되는 도 3a 및 도 3b의 프로세싱 단계에서, 적어도 하나의 전도성 재료 및 강유전성 재료 층(154L)을 통해 에칭하기 위해 이방성 에칭 프로세스가 이용될 수 있다.
다시 말하면, 강유전성 재료 층(154L)은 적어도 하나의 전기 전도성 재료를 워드 라인들(46)로 패턴화하는 데 이용되는 동일한 에칭 마스크를 이용하여 패턴화된다. 강유전성 재료 층(154L)은 워드 라인들(46) 중 위에 놓이는 것과 동일한 수평 단면 형상을 갖는 강유전성 재료 부분들(154)로 패턴화된다.
일반적으로, 강유전성 재료 층(154L) 및 적어도 하나의 전도성 재료 층의 층 스택이 층간 유전체 층(156) 위에 형성될 수 있다. 층 스택은 이방성 에칭 프로세스를 이용하여 개별 재료 스택들로 패턴화될 수 있다. 개별 재료 스택들 각각은 강유전성 재료 부분들(154) 중 하나를 구성하는 강유전성 재료 층(154L)의 패턴화된 부분, 및 워드 라인들(46) 중 하나를 구성하는 적어도 하나의 전도성 재료 층의 패턴화된 부분을 포함할 수 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b를 참조하면, 반도체 채널(160)과 워드 라인들(46)의 인접한 부분들, 패스 게이트 전극들(36), 선택 게이트 전극들(26, 66), 게이트 유전체 층(52), 및 층간 유전체 층(156)의 각 조합은 강유전성 메모리 스트링을 구성하며, 데이터는 반도체 채널(160)과 워드 라인들(46) 사이에 위치된 강유전성 재료 부분들 내의 강유전성 분극의 방향의 형태로 저장될 수 있다. 각각의 강유전성 재료 부분의 강유전성 분극은 반도체 채널(160)을 향해 지향되거나 그로부터 멀리 지향될 수 있다.
적어도 하나의 강유전성 메모리 스트링을 포함하는 메모리 디바이스가 제공된다. 적어도 하나의 강유전성 메모리 스트링 각각은, 소스 영역(28)과 드레인 영역(68) 사이에서 연장되는 반도체 채널(160); 소스 영역(28)과 드레인 영역(68) 사이에서, 예를 들어, 채널 방향(cd)을 따라 연장되는 반도체 채널(160)의 제1 길이방향 표면(예컨대, 저부 표면) 상에 위치되는 게이트 유전체 층(52); 게이트 유전체 층(52) 상에 위치되고 소스 영역(28)과 드레인 영역(68) 사이에서 연장되는 패스 게이트 전극들(36); 및 소스 영역(28)과 드레인 영역(68) 사이에서 반도체 채널(160)의 제2 길이방향 표면(예컨대 상부 표면) 위에 위치되는 워드 라인들(46)을 포함하며, 제2 길이방향 표면은 제1 길이방향 표면의 대향 측면 상에 위치되고, 워드 라인들(46) 각각은 각자의 강유전성 재료 부분(154L 또는 154) 및 각자의 층간 유전체 부분, 즉 층간 유전체 층(156)의 부분들에 의해 제2 길이방향 표면으로부터 이격된다.
일 실시예에서, 적어도 하나의 강유전성 메모리 스트링 각각 내의 층간 유전체 부분들은 워드 라인들(46) 각각을 가로질러 연장되는 층간 유전체 층(156)의 부분들을 포함한다.
일 실시예에서, 적어도 하나의 강유전성 메모리 스트링 각각 내의 강유전성 재료 부분들은 소스 영역(28) 위에 놓이는 영역으로부터 드레인 영역(68) 위에 놓이는 영역으로 연장되는 강유전성 재료 층(154L)의 부분들을 포함한다.
일 실시예에서, 적어도 하나의 강유전성 메모리 스트링 각각 내의 강유전성 재료 부분들은 유전체 재료 부분들(예컨대, 워드-라인-격리 유전체 층(142)의 부분들)을 개재시킴으로써 서로 이격되어 있는 개별 강유전성 재료 부분들(154)을 포함한다.
일 실시예에서, 적어도 하나의 강유전성 메모리 스트링 각각은 수평 상부 표면을 갖는 절연 재료 층(10) 위에 위치된다. 제1 길이방향 표면 및 제2 길이방향 표면은 절연 재료 층(10)의 수평 상부 표면에 평행하다.
도 5a 및 도 5b를 참조하면, 본 개시내용의 제2 실시예에 따른 제2 강유전성 메모리 디바이스를 형성하기 위한 예시적인 제2 구조체가 도시되어 있다. 절연 층들(32L) 및 희생 층들(42L)의 수직으로 교번하는 시퀀스(32L, 42L)가 기판 반도체 층(9)을 포함하는 기판 위에 형성될 수 있다. 기판 반도체 층(9)은 제1 전도성 유형(예컨대, p-형)의 도핑을 갖는 단결정 실리콘을 포함할 수 있다. 도펀트들은 단결정 실리콘 웨이퍼 내의 웰(well)(즉, 기판 반도체 층(9) 내의 웰), 또는 웨이퍼 백그라운드 도핑을 포함할 수 있다. 기판 반도체 층(9) 내의 제1 전도성 유형의 도펀트들의 원자 농도는 1.0 × 1015/㎤ 내지 3.0 × 1018/㎤의 범위일 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도도 이용될 수 있다. 소스 영역들(28)(예컨대, 도핑된 소스 라인의 부분들 또는 소스 라인과 전기적으로 접촉하여 위치된 도핑된 영역)은 기판 반도체 층(9)의 상부 부분에 형성될 수 있다. 소스 영역들(28)은 제1 전도성 유형과 반대인 제2 전도성 유형의(예컨대, n-유형) 도핑을 갖는다. 기판 반도체 층(9) 내의 소스 영역에서 제2 전도성 유형의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도도 이용될 수 있다.
절연 층들(32L)에 이용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료들, 고 유전상수(고-k) 유전체 산화물(예컨대, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32L)은 실리콘 산화물을 포함할 수 있다. 희생 층들(42L)은 절연 층들(32L)의 제1 재료에 대해 선택적으로 제거되는 임의의 적합한 희생 재료로 형성될 수 있다. 희생 층들(42L)은 실리콘 질화물과 같은 절연 재료, 또는 절연 층들(32L)이 실리콘 산화물을 포함하는 경우, 비정질 실리콘 또는 폴리실리콘과 같은 반도체 재료를 포함할 수 있다.
절연 층들(32L) 및 희생 층들(42L)의 각각은 예를 들어, 화학 기상 증착(CVD)에 의해 퇴적될 수 있다. 절연 층들(32L) 및 희생 층들(42L)의 각각은 20 nm 내지 50 nm의 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다. 일 실시예에서, 절연 층들(32L) 각각은 제1 두께를 가질 수 있고, 희생 층들(42L) 각각은 제2 두께를 가질 수 있다. 일 실시예에서, 절연 층들(32L) 중 최상부의 것은 아래에 놓이는 절연 층들(32L)보다 더 큰 두께를 가질 수 있다. 절연 층(32L)과 희생 층(42L)의 조합은 수직 방향을 따라 다수 회 반복되는 반복 단위를 구성한다. 반복 단위의 총 반복수는 8 내지 1,024, 예컨대, 32 내지 256의 범위일 수 있지만, 더 적은 반복수 및 더 많은 반복수도 이용될 수 있다.
도 6a 및 도 6b를 참조하면, 포토레지스트 층이 최상부 절연 층(32L) 위에 적용될 수 있고, 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 및 공간 패턴을 형성하도록 리소그래피적으로 패턴화될 수 있다. 라인 및 공간 패턴은 수직으로 교번하는 시퀀스(32L, 42L)를 통해 전사되어 수직으로 교번하는 시퀀스(32L, 42L)를 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 트렌치들(49)에 의해 서로 측방향으로 이격되고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 다수의 분리된 부분들로 분할할 수 있다. 이방성 에칭 프로세스는 기판 반도체 층(9)의 상부 표면 상에서 정지할 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
절연 층들(32L)의 패턴화된 부분들은 절연 스트립들(32)을 포함한다. 희생 층들(42L)의 패턴화된 부분들은 희생 스트립들(42)을 포함한다. 수직으로 교번하는 시퀀스(32L, 42L)의 나머지 부분들은 절연 스트립들(32) 및 희생 스트립들(42)의 워드 라인 유형 스택들(31) 및 패스 게이트 유형 스택들(33)을 포함한다. 워드 라인 유형 스택들(31) 및 패스 게이트 유형 스택들(33)은 제2 수평 방향(hd2)을 따라 측방향으로 교번할 수 있다. 워드 라인 유형 스택(31) 및 패스 게이트 유형 스택(33)의 각각의 이웃하는 쌍은 각자의 라인 트렌치(49)에 의해 측방향으로 이격될 수 있다.
제2 수평 방향(hd2)을 따른 각각의 워드 라인 유형 스택(31)의 폭은 20 nm 내지 200 nm의 범위일 수 있지만, 더 작은 폭 및 더 큰 폭도 이용될 수 있다. 절연 스트립들(32)의 각각의 패스 게이트 유형 스택(33) 및 제2 수평 방향(hd2)을 따른 패스 게이트 전극들(36)의 폭은 20 nm 내지 200 nm의 범위일 수 있지만, 더 작은 폭 및 더 큰 폭도 이용될 수 있다. 각각의 라인 트렌치(49)의 폭은 20nm 내지 200nm의 범위일 수 있지만, 더 작은 폭 및 더 큰 폭도 이용될 수 있다.
도 7a 및 도 7b를 참조하면, 연속 강유전성 재료 층(54L)이 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 퇴적에 의해 교번하는 스택들(31, 33) 및 기판 반도체 층(9)의 물리적으로 노출된 표면들 상에 형성될 수 있다. 연속 강유전성 재료 층(54L)은 절연 강유전성 재료를 포함할 수 있다. 일 실시예에서, 연속 강유전성 재료 층(54L)은 Al, Zr, 및/또는 Si로부터 선택되는 적어도 하나의 도펀트를 포함하는 사방정계 상 하프늄 산화물 층을 포함한다. 티타네이트 강유전성 재료들(예컨대, 바륨 티타네이트, 납 티타네이트, 납 지르코네이트 티타네이트, 납 란타늄 지르코네이트 티타네이트("PLZT") 등)과 같은 다른 적합한 강유전성 재료가 또한 사용될 수 있다. 연속 강유전성 재료 층(54L)은 3 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다.
도 8a 및 도 8b를 참조하면, 라인 트렌치들(49)의 체적들은 연속 강유전성 재료 층(54L)을 덮는 마스킹 재료 층(53)으로 부분적으로 충전된다. 마스킹 재료 층(53)은 에칭 마스크로서 기능할 수 있는 재료를 포함할 수 있다. 예를 들어, 마스킹 재료 층(53)은 보로실리케이트 유리, 탄소 또는 비정질 실리콘과 같은 경질 마스크 재료를 포함할 수 있다.
마스킹 재료 층(53)은 마스킹 재료 층(53)의 패턴화된 부분들이 각각의 워드 라인 유형 스택(31)을 덮지만 패스 게이트 유형 스택들(33)은 덮지 않도록 패턴화될 수 있다. 따라서, 마스킹 재료 층(53)은 각각의 라인 트렌치(49)의 제1 길이방향 측벽(즉, 각각의 워드 라인 유형 스택(31)의 측벽들)을 덮지만, 각각의 라인 트렌치(49)의 제2 길이방향 측벽(즉, 각각의 패스 게이트 유형 스택(33)의 측벽들)을 덮지 않는다. 다시 말하면, 패턴화된 마스킹 재료 층(53)은 각각의 라인 트렌치(49)의 길이방향 측벽들의 쌍 중 하나를 덮고, 각각의 라인 트렌치(49)의 길이방향 측벽들의 쌍 중 다른 하나를 덮지 않는다. 본 명세서에 사용되는 바와 같이, "길이방향 측벽"은 라인 트렌치(49)의 길이 방향을 따라 측방향으로 연장되는 측벽을 지칭한다.
예를 들어, 포토레지스트 층(도시되지 않음)이 마스킹 재료 층 위에 적용될 수 있고, 리소그래피적으로 패턴화될 수 있다. 포토레지스트 층의 패턴은 이방성 에칭에 의해 마스킹 재료 층(53)을 통해 후속적으로 전사될 수 있다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다. 연속 강유전성 재료 층(54L)의 마스킹되지 않은 부분들은 에칭 프로세스에 의해 제거될 수 있다. 연속 강유전성 재료 층(54L)은 제2 수평 방향(hd2)을 따라 측방향으로 이격된 다수의 강유전성 재료 층들(54)로 분할된다. 각각의 강유전성 재료 층(54)은 각각의 워드 라인 유형 스택(31)을 덮지만, 각각의 패스 게이트 유형 스택(33)을 덮지 않는다. 각각의 라인 트렌치(49)의 제1 길이방향 측벽은 강유전성 재료 층들(54L) 중 각자의 하나와 접촉하고, 각각의 라인 트렌치(49)의 제2 길이방향 측벽은 강유전성 재료 층들(54) 중 임의의 것과 접촉하지 않는다. 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 공동(49')이 각각의 라인 트렌치(49) 내에 존재한다. 라인 트렌치들(49)의 각자의 제2 길이방향 측벽은 라인 공동들(49') 중 각자의 하나에 물리적으로 노출된다.
도 9a 및 도 9b를 참조하면, 최상부 절연 스트립들(32)의 상부 표면들을 포함하는 수평 평면 위에 놓이는 마스킹 재료 층(53) 및 강유전성 재료 층들(54)의 부분들은 예를 들어, 화학적 기계적 평탄화와 같은 평탄화 프로세스에 의해 제거될 수 있다. 강유전성 재료 층(54)은 각각의 워드 라인 유형 스택(31)의 측벽들 상에 위치된 강유전성 재료 층들(54)의 쌍으로 분할될 수 있다. 후속적으로, 마스킹 재료 층(53)의 나머지 부분들은 강유전성 재료 층들(54), 교번하는 스택들(31, 33), 및 기판 반도체 층(9)에 대해 선택적으로 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 제거 프로세스가 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 프로세스의 "선택도"로 지칭된다.
연속 유전체 재료 층(56L)이 강유전성 재료 층들(54), 기판 반도체 층(9), 및 교번하는 스택들(31, 33)의 물리적으로 노출된 표면들 상에 퇴적될 수 있다. 연속 유전체 재료 층(56L)은 실리콘 산화물, 실리콘 질화물, 또는 유전체 금속 산화물과 같은 유전체 재료를 포함한다. 연속 유전체 재료 층(56L)의 두께는 0.5 nm 내지 6 nm, 예컨대 1 nm 내지 3 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 이용될 수 있다. 라인 공동(49')이 각각의 라인 트렌치(49) 내에 존재한다.
도 10a 및 도 10b를 참조하면, 연속 유전체 재료 층(56L)의 수평 부분들을 제거하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 강유전성 재료 층(54)과 접촉하는 연속 유전체 재료 층(56L)의 각각의 나머지 수직 부분은 층간 유전체 층(56)을 구성한다. 교번하는 스택(31, 33)의 측벽과 접촉하는 연속 유전체 재료 층(56L)의 각각의 나머지 수직 부분은 게이트 유전체 층(52)을 구성한다.
후속적으로, 희생 충전 재료가 라인 공동들(49') 각각 내에 퇴적될 수 있다. 희생 충전 재료는 게이트 유전체 층들(52), 층간 유전체 층들(56), 절연 스트립들(32) 및 기판 반도체 층(9)의 재료들에 선택적으로 제거될 수 있는 재료를 포함한다. 예를 들어, 희생 충전 재료는 비정질 탄소, 다이아몬드 유사 탄소(DLC), 실리콘-게르마늄 합금, 비정질 실리콘, 또는 중합체 재료를 포함할 수 있다. 교번하는 스택들(31, 33)의 최상부 표면들을 포함하는 수평 평면 위에 놓이는 희생 충전 재료의 부분들은 화학적 기계적 평탄화 및/또는 리세스 에칭과 같은 평탄화 프로세스에 의해 제거될 수 있다. 희생 충전 재료의 각각의 나머지 부분은 희생 필라 레일(67R)을 구성한다.
라인 트렌치(49)를 충전하는 재료 부분들의 연접한(contiguous) 세트는 라인 트렌치 충전 조립체(67R, 52, 56, 54)를 구성한다. 각각의 라인 트렌치 충전 조립체(67R, 52, 56, 54)는 희생 필라 레일(67R), 게이트 유전체 층들(52), 층간 유전체 층들(56), 및 강유전성 재료 층(54)을 포함한다.
도 11a 및 도 11b를 참조하면, 교번하는 스택들(31, 33) 및 라인 트렌치 충전 조립체들(67R, 52, 56, 54) 위에 제1 포토레지스트 층이 선택적으로 적용될 수 있고, 제1 수평 방향을 따라 연장되고 교번하는 스택들(31, 33) 중 각자의 하나 위에 놓이는 선형 개구들을 형성하도록 리소그래피적으로 패턴화될 수 있다. 포토레지스트 층 내의 각자의 선형 개구는 워드 라인 유형 스택들(31) 중 각자의 하나의 중간 부분 위에 놓일 수 있다. 최상부 절연 스트립들(32) 및 희생 스트립들(42)을 통해 제1 포토레지스트 층 내의 선형 개구들의 패턴을 전사하기 위해 이방성 에칭 프로세스가 수행될 수 있다. 제1 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
제2 포토레지스트 층이 최상부 절연 스트립들(32) 및 라인 트렌치 충전 조립체들(67R, 52, 56, 54) 위에 적용될 수 있고, 개별 개구들의 2차원 어레이를 형성하도록 리소그래피적으로 패턴화될 수 있다. 개별 개구들의 2차원 어레이는 개별 개구들의 다수의 행들을 포함할 수 있다. 개별 개구들의 각각의 행은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 라인 트렌치 충전 조립체들(67R, 52, 56, 54) 중 각자의 하나 위에 놓인다. 일 실시예에서, 제2 포토레지스트 층 내의 각각의 개별 개구는 제2 수평 방향(hd2)에 평행하고 제2 수평 방향(hd2)을 따라 각자의 아래에 놓이는 라인 트렌치 충전 조립체(67R, 52, 56, 54)의 전체 폭을 가로질러 연장되는 직선 에지들의 쌍을 포함할 수 있다. 일 실시예에서, 제2 포토레지스트 층 내의 각각의 개별 개구는 직사각형 형상을 가질 수 있다.
제2 포토레지스트 층 내의 개별 개구들의 패턴을 라인 트렌치 충전 조립체들(67 R, 52, 56, 54)을 통해 전사하기 위해 이방성 에칭 프로세스가 수행된다. 직사각형 필라 공동들의 2차원 어레이는 라인 트렌치 충전 조립체들의 에칭된 부분들(67R, 52, 56, 54)이 제거된 체적들 내에 형성될 수 있다. 각각의 직사각형 필라 공동은 라인 트렌치 충전 조립체들(67R, 52, 56, 54)의 전체 높이를 통해 수직으로 연장될 수 있고, 기판 반도체 층(9)의 상부 표면은 각각의 직사각형 필라 공동의 저부에서 물리적으로 노출될 수 있다. 각각의 라인 트렌치 충전 조립체(67R, 52, 56, 54)는 제1 수평 방향(hd1)을 따라 측방향으로 이격되는 다수의 분리된 부분들로 분할될 수 있다. 다수의 분리된 부분들 각각은 인-프로세스 메모리 필라 구조체(67, 52, 56, 54)를 구성한다. 제2 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
인-프로세스 메모리 필라 구조체들(67, 52, 56, 54) 각각은, 일 측면으로부터 다른 측면 방향으로, 강유전성 재료 층(54), 층간 유전체 층(56), 희생 필라 부분(67), 및 게이트 유전체 층(52)을 포함한다. 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54) 내의 각자의 강유전성 재료 층(54)은 각자의 라인 트렌치 충전 조립체(67R, 52, 56, 54) 내의 강유전성 재료 층(54)의 패턴화된 부분이다. 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54) 내의 각각의 층간 유전체 층(56)은 각자의 라인 트렌치 충전 조립체(67R, 52, 56, 54) 내의 층간 유전체 층(56)의 패턴화된 부분이다.
인-프로세스 메모리 필라 구조체들(67, 52, 56, 54) 내의 각각의 희생 필라 부분(67)은 각자의 라인 트렌치 충전 조립체(67R, 52, 56, 54) 내의 희생 필라 레일(67R)의 패턴화된 부분이다. 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54) 내의 각각의 게이트 유전체 층(52)은 각자의 라인 트렌치 충전 조립체(67R, 52, 56, 54) 내의 게이트 유전체 층(52)의 패턴화된 부분이다. 각각의 인-프로세스 메모리 필라 구조체(67, 52, 56, 54)는 제2 수평 방향을 따라 연장되는 직선형 측벽들의 쌍을 가질 수 있다. 인-프로세스 메모리 필라 구조체(67, 52, 56, 54)의 각각의 컴포넌트는 제1 수평 방향(hd1)을 따라, 각자의 인-프로세스 메모리 필라 구조체(67, 52, 56, 54)의 폭인 균일한 폭을 가질 수 있다.
실리콘 산화물과 같은 유전체 재료가, 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54)의 각각의 측방향으로 이웃하는 쌍 사이에 위치된, 그리고 교번하는 스택들(31, 33)을 분리하는 라인 트렌치들 내에 위치된 직사각형 필라 공동들 내에 컨포멀 퇴적될 수 있다. 유전체 재료의 잉여 부분들은 최상부 절연 스트립들(32)의 최상부 표면들을 포함하는 수평 평면 위로부터 제거될 수 있다. 각자의 직사각형 필라 공동을 충전하는 유전체 재료의 각각의 나머지 부분은 유전체 필라 구조체(64)를 구성한다. 각자의 라인 트렌치를 충전하는 유전체 재료의 각각의 나머지 부분은 드레인-선택-레벨 유전체 격리 구조체(72)를 구성한다.
일 실시예에서, 각자의 유전체 필라 구조체(64)가, 각각의 라인 트렌치들(49) 내의 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54)의 각각의 측방향으로 이웃하는 쌍 사이에 형성된다. 유전체 필라 구조체들(64)의 행이 각각의 라인 트렌치(49) 내에 형성된다. 유전체 필라 구조체들(64)의 행은 각각의 라인 트렌치(49) 내의 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54)의 행과 인터레이싱된다(interlaced). 따라서, 인-프로세스 메모리 필라 구조체들(67, 52, 56, 54) 및 유전체 필라 구조체들(64)의 측방향으로 교번하는 시퀀스가 각각의 라인 트렌치(49) 내에 형성된다.
도 12a 및 도 12b를 참조하면, 희생 필라 부분들(67)은 게이트 유전체 층들(52), 층간 유전체 층들(56), 기판 반도체 층(9), 및 유전체 필라 구조체들(64)의 재료들에 대해 선택적으로 제거될 수 있다. 채널 공동(69)이 희생 필라 부분(67)이 제거된 각각의 체적 내에 형성된다. 기판 반도체 층(9)의 상부 표면은 각각의 채널 공동(69)의 저부에서 물리적으로 노출될 수 있다. 게이트 유전체 층(52)이 각각의 채널 공동(69)의 일 측면 상에서 물리적으로 노출되고, 층간 유전체 층(56)은 각각의 채널 공동(69)의 대향 측면 상에서 물리적으로 노출된다. 유전체 필라 구조체들(64)의 쌍의 측벽들은 채널 공동(69)에 물리적으로 노출될 수 있다.
도 13a 및 도 13b를 참조하면, 제1 전도성 유형의 도핑을 갖는 반도체 재료가 컨포멀 퇴적 프로세스에 의해 채널 공동들(69) 내에 퇴적될 수 있다. 반도체 재료는 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들로부터 선택될 수 있다. 일 실시예에서, 컨포멀 퇴적된 반도체 재료는 비정질 실리콘 또는 폴리실리콘을 포함한다. 반도체 재료 내의 제1 전도성 유형의 전기 도펀트들의 원자 농도는 1.0 × 1015/㎤ 내지 1.0 × 1018/㎤의 범위일 수 있지만, 더 작은 원자 농도 및 더 큰 원자 농도도 이용될 수 있다. 반도체 재료는 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 퇴적 방법에 의해 퇴적될 수 있다. 퇴적된 반도체 재료의 두께는 2 nm 내지 20 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 사용될 수 있다. 반도체 재료의 퇴적 후에, 선택적인 충전되지 않은 체적이 각각의 채널 공동(69) 내에 존재할 수 있다.
실리콘 산화물과 같은 유전체 충전 재료가 채널 공동들(69)의 충전되지 않은 체적들 내에 퇴적될 수 있다. 최상부 절연 스트립들(32)의 상부 표면들을 포함하는 수평 평면 위에 놓이는 퇴적된 반도체 재료 및 유전체 충전 재료의 잉여 부분들은 평탄화 프로세스에 의해 제거될 수 있다. 예를 들어, 제1 리세스 에칭 프로세스는 유전체 충전 재료를 최상부 절연 스트립들(32)의 상부 표면들을 포함하는 수평 평면 아래의 높이로 수직으로 리세스시킬 수 있다. 제1 리세스 에칭 프로세스는 아래에 놓이는 반도체 재료에 대해 선택적으로 유전체 충전 재료를 에칭할 수 있다. 채널 공동들(69) 내의 유전체 충전 재료의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 최상부 절연 스트립들(32)의 상부 표면들을 포함하는 수평 평면 위에 놓이는 반도체 재료의 수평 부분들은 제2 리세스 에칭 프로세스에 의해 제거될 수 있다. 제2 리세스 에칭 프로세스는 절연 스트립들(32) 및 유전체 코어들(62)의 재료들에 대해 선택적으로 반도체 재료를 에칭할 수 있다. 채널 공동들(69) 내의 반도체 재료의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성한다. 각각의 수직 반도체 채널(60)은 층간 유전체 층(56) 및 게이트 유전체 층(52)의 각자의 쌍 상의 각자의 채널 공동(69) 내에 형성된다.
드레인 영역들(68)은 유전체 코어(62) 위의 각각의 리세스된 영역 내에 도핑된 반도체 재료를 퇴적함으로써 형성될 수 있다. 드레인 영역들(68)은 제1 전도성 유형과 반대인 제2 전도성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 전도성 유형이 p-형인 경우, 제2 전도성 유형은 n-형이고, 그 반대로도 가능하다. 드레인 영역들(68) 내의 도펀트 농도는 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 사용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다. 퇴적된 반도체 재료의 잉여 부분들은 드레인 영역들(68)을 형성하기 위해 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해 최상부 절연 스트립들(32)의 상부 표면 위로부터 제거될 수 있다. 일 실시예에서, 수직 반도체 채널들(60)의 저부 단부들과 소스 영역들(28) 사이에서 연장되는 기판 반도체 층(9)의 표면 부분들은 수평 반도체 채널들(59)을 구성한다. 이러한 경우에, 각각의 반도체 채널(59, 60)은 수직 반도체 채널(60) 및 수평 반도체 채널(59)을 포함할 수 있다. 대안적으로, 소스 영역들(28)은 각각의 수직 반도체 채널(60)의 저부 단부가 소스 영역들(28) 중 각자의 하나와 접촉하도록 구성될 수 있다. 이 경우에, 각각의 반도체 채널(60)은 수직 반도체 채널(60)로 구성될 수 있다.
메모리 필라 구조체(54, 56, 60, 62, 68, 52)가 각각의 라인 트렌치(49) 내의 유전체 필라 구조체들(64)의 각각의 측방향으로 이웃하는 쌍 사이에 형성될 수 있다. 각각의 메모리 필라 구조체(54, 56, 60, 62, 68, 52)는 강유전성 재료 층(54), 층간 유전체 층(56), 수직 반도체 채널(60), 유전체 코어(62), 및 게이트 유전체 층(52)을 포함할 수 있다.
후속적으로, 트렌치들 또는 비아들과 같은 개구들이 구조체를 통해 형성되어 희생 스트립들(42)을 노출시킨다. 희생 스트립들(42)이 선택적 에칭에 의해 개구들을 통해 제거되어 절연 스트립들(32) 사이에 수평 리세스들을 형성한다. 전기 전도성 재료가 개구들을 통해 리세스들 내로 퇴적된다. 전기 전도성 재료는 전기 전도성 금속 질화물 장벽 재료, 예컨대 TiN, WN 또는 TN, 및/또는 금속 충전 재료, 예컨대 W, Al, Cu, Ru, Ti, Mo 및/또는 이들의 합금들을 포함할 수 있다. 이어서, 전기 전도성 재료는 이방성 에칭에 의해 개구들로부터 제거되어 리세스들 내에 다양한 전극들 및 라인들을 남긴다.
도 13c 및 도 13d에 도시된 바와 같이, 전극들 및 라인들은 워드 라인들(46), 패스 게이트 전극들(36), 및 2가지 유형의 드레인-측 선택 게이트 전극들(44, 66)을 포함한다. 워드 라인들(46) 및 제1 유형의 드레인 측 선택 게이트 전극들(44)은 워드 라인 유형 스택들(31) 내에 위치된다. 패스 게이트 전극들(36) 및 제2 유형의 드레인-측 선택 게이트 전극들(66)은 패스 게이트 유형 스택들(33) 내에 위치된다. 각자의 드레인 측 선택 게이트 전극들(44, 66)은 그들 각자의 교번하는 스택들(31, 33) 내의 각자의 워드 라인들(46) 및 패스 게이트 전극들(36) 위에 놓인다. 드레인 측 선택 게이트 전극들(44, 66) 각각은 프로그래밍, 소거 또는 판독 동작을 위해 수직 반도체 채널(60)을 선택 또는 선택해제하는 선택 게이트 전극으로서 기능한다.
비트 라인 레벨 절연 층(82)이 드레인 영역들(68) 및 교번하는 스택들(31, 33) 위에 형성된다. 비트 라인 레벨 절연 층(82) 내에 개구들이 형성되어 드레인 영역들(68)을 노출시킨다. 비트 라인들(98) 및 선택적인 드레인 접촉 비아 구조체들(88)이 드레인 영역들(68)과 전기적으로 접촉하는 개구들 내에 형성된다.
도 5a 내지 도 13d로부터의 모든 도면들을 참조하면, 적어도 하나의 강유전성 메모리 스트링을 포함하는 메모리 디바이스가 제공된다. 적어도 하나의 강유전성 메모리 스트링 각각은, 소스 영역(28)과 드레인 영역(68) 사이에서 연장되는 반도체 채널(59, 60); 반도체 채널(60)의 제1 길이방향 표면(제1 수직 표면임) 상에 위치되는 게이트 유전체 층(52); 게이트 유전체 층(52) 상에 위치되고 소스 영역과 드레인 영역(68) 사이에서 연장되는 패스 게이트 전극들(36); 및 소스 영역(28)과 드레인 영역(68) 사이의 반도체 채널(59, 60)의 제2 길이방향 표면 위에 위치되는 워드 라인들(46)을 포함하며, 제2 길이방향 표면은 제1 길이방향 표면의 대향 측면 상에 위치되고, 워드 라인들(46) 각각은 각자의 강유전성 재료 부분(강유전성 재료 층(54)의 일부분임) 및 각자의 층간 유전체 부분(각자의 층간 유전체 층(56)의 일부분임)에 의해 제2 길이방향 표면으로부터 이격된다.
일 실시예에서, 적어도 하나의 강유전성 메모리 스트링 각각 내의 층간 유전체 부분들은 워드 라인들(46) 각각을 가로질러 연장되는 층간 유전체 층(56)의 부분들을 포함한다.
일 실시예에서, 소스 영역(28)은 워드 라인들(46) 아래에 놓이는 기판 반도체 층(9)의 상부 부분에 위치되고, 제1 길이방향 표면 및 제2 길이방향 표면은 기판 반도체 층(9)의 상부 표면에 수직이다.
일 실시예에서, 워드 라인들(46) 각각은 기판 반도체 층(9)의 상부 표면으로부터, 각각의 강유전성 메모리 스트링 내의 패스 게이트 전극들(36) 중 각자의 하나와 동일한 수직 거리에 위치된다. 일 실시예에서, 워드 라인들(46) 각각은 패스 게이트 전극들(36) 중 각자의 하나와 동일한 재료 조성, 그리고 그와 동일한 두께를 갖는다.
일 실시예에서, 각각의 강유전성 메모리 스트링 내의 게이트 유전체 층(52), 반도체 채널(60), 강유전성 재료 부분들(54), 및 층간 유전체 부분들(56)은, 반도체 채널(60)의 길이 방향(즉, 수직 방향)에 수직인, 그리고 제1 길이방향 표면 및 제2 길이방향 표면에 평행인 방향(예컨대, 제1 수평 방향(hd1))을 따라 동일한 폭을 갖는다.
일 실시예에서, 각각의 강유전성 메모리 스트링 내의 반도체 채널(60)은 (예를 들어, 도 13b에 도시된 바와 같이) 외부 직사각형 주연부 및 내부 직사각형 주연부를 갖는 중공 직사각형 수평 단면 형상을 갖는다.
일 실시예에서, 적어도 하나의 강유전성 메모리 스트링은 제1 수평 방향(hd1)을 따라 측방향으로 이격된 강유전성 메모리 스트링들의 적어도 하나의 행을 포함하고; 워드 라인들(46) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 강유전성 메모리 스트링들의 각각의 행 사이에서 공유되고; 패스 게이트 전극들(36) 각각은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고 강유전성 메모리 스트링들의 각각의 행 사이에서 공유된다.
일 실시예에서, 메모리 디바이스는 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격되는 강유전성 메모리 스트링들의 복수의 행들을 포함하는 강유전성 메모리 스트링들의 2차원 어레이를 포함한다.
제3 실시예의 다양한 구성들의 제3 예시적인 구조체들이 제2 실시예의 제2 예시적인 구조체로부터 도출될 수 있다. 도 14a 내지 도 14d, 도 15a 및 도 15b, 및 도 16a 내지 도 16c는 제2 실시예의 제2 예시적인 구조체로부터 도출될 수 있는 제3 실시예의 예시적인 제3 구조체의 다양한 구성을 도시한다.
도 14a 내지 도 14d를 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시적인 구조체의 제1 구성이 도시되어 있으며, 이는 제2 실시예에 예시된 강유전성 재료 층들(54) 대신에 개별 강유전성 메모리 부분들(154)의 3차원 어레이를 포함한다. 개별 강유전성 메모리 부분들(154)은 강유전성 재료 층들(54)과 동일한 강유전성 재료를 포함한다. 개별 강유전성 메모리 부분들(154)은 워드 라인들(46)에 인접하는 인접한 절연 스트립들(32) 사이의 측방향 리세스들에 위치된다. 동일한 수직 반도체 채널(60)에 인접하게 위치된 개별 강유전성 메모리 부분들(154)은 절연 스트립들(32) 중 각자의 하나에 의해 서로 수직으로 분리된다.
선택적으로, 차단 유전체 부분(157)이 각각의 워드 라인(46)과 인접한 개별 강유전성 메모리 부분(154) 사이에 위치된다. 차단 유전체 부분(157)은 인접한 개별 강유전성 메모리 부분(154)과 동일한 측방향 리세스들 내에 위치될 수 있다. 차단 유전체 부분(157)은 임의의 적합한 전기 절연 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 유전체 금속 산화물, 예컨대 알루미늄 산화물을 포함할 수 있다.
제3 예시적인 구조체의 제1 구성은 또한 제2 예시적인 구조체의 유전체 필라 구조체들(64)보다 제1 수평 방향(hd1)으로 더 넓을 수 있는 유전체 필라 구조체들(364)을 포함한다. 일 실시예에서, 유전체 필라 구조체들(364) 각각은 각자의 직사각형 수평 단면 형상을 가질 수 있다. 제3 예시적인 구조체의 제1 구성의 수직 반도체 채널들(60)은, 도 13d에 도시된 예시적인 제2 구조체의 중공 직사각형 형상이 아닌, 도 14b 및 14d에 도시된 바와 같이 제1 수평 방향(hd1)으로 연장되는 스트립 형상을 갖는다.
메모리 필라 구조체들(52, 60, 62, 68, 56, 154, 157) 및 유전체 필라 구조체들(364)의 측방향으로 교번하는 시퀀스는 제1 수평 방향(hd1)으로 연장되는 각각의 라인 트렌치 내에 위치될 수 있다. 개별 강유전성 메모리 부분들(154)의 3차원 어레이를 포함하는 메모리 필라 구조체들(52, 60, 62, 68, 56, 154, 157)의 2차원 어레이가 제공될 수 있다.
도 15a 및 도 15b를 참조하면, 제3 예시적인 구조체의 제1 구성으로부터 도출될 수 있는 제3 예시적인 구조체의 제2 구성이 도시되어 있다. 제2 구성에서, 제1 구성의 절연 스트립들(32)은 공동-포함 절연 스트립들(332)로 대체된다. 공동-포함 절연 스트립들(332)은 공동 포함 절연 스트립들(332)의 유전체 재료, 예컨대 실리콘 산화물에 의해 둘러싸인 공동(333)(즉, 에어 갭)을 포함할 수 있다.
공동-포함 절연 스트립들(332)은 측방향 리세스들을 형성하기 위해 워드 라인들(46)을 형성하기 전 또는 후에 절연 스트립들(32)을 선택적으로 제거함으로써 형성될 수 있다. 유전체 재료 층이 측방향 리세스들 내의 비-컨포멀 퇴적 프로세스(예컨대, 플라즈마 강화 화학 기상 증착)에 의해 퇴적됨으로써, 공동-포함 절연 스트립들(332)을 형성할 수 있다. 유전체 재료는, 예를 들어, 다공성 또는 비다공성 유기실리케이트 유리 또는 실리케이트 유리를 포함할 수 있다. 공동-포함 절연 스트립들(332) 각각은 임의의 고체상 재료 및 봉지 절연 재료 부분이 없는 각자의 봉지된 공동(333)(예컨대, 에어 갭)을 포함할 수 있다. 각각의 봉지된 공동은 불활성 가스 또는 공기로 충전될 수 있다. 각각의 봉지 절연 재료 부분은 내부에 봉지된 공동의 범위를 한정하는 폐쇄형 내부 표면을 포함한다.
일반적으로, 유전체 필라 구조체들(364)의 레이아웃은 후속적으로 형성될 다양한 금속 상호접속부 구조체들의 전기 배선을 용이하게 하도록 선택될 수 있다. 예를 들어, 드레인 영역들(68) 각각은 (도 13c에 도시된) 각자의 드레인 접촉 비아 구조체(88)에 의해 접촉될 수 있다. 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 비트 라인들(98)(도 13c에 도시됨)이 드레인 접촉 비아 구조체들(88)의 각자의 서브세트 상에 형성될 수 있다. 이웃하는 라인 트렌치들(49) 내의 유전체 필라 구조체들(364)은, 도 13b 및 도 13d, 도 14b 및 도 14d, 및 도 15b에 도시된 바와 같이, 제2 수평 방향(hd2)으로 행들로 정렬될 수 있다.
도 16a 및 도 16b를 참조하면, 제3 예시적인 구조체의 제3 구성이, 제2 수평 방향(hd2)을 따라 유전체 필라 구조체들(364)을 스태거링(staggering)함으로써 제2 구성으로부터 도출될 수 있다. 이 경우에, 유전체 필라 구조체들(364)의 이웃하는 행들은 p/N 만큼 제1 수평 방향을 따라 측방향으로 오프셋될 수 있으며, 여기서 p는 각자의 라인 트렌치(49) 내에 위치된 유전체 필라 구조체들(364)의 각각의 행의 유전체 필라 구조체들(364)의 피치(즉, 이웃하는 쌍들 사이의 중심 간 거리)이고, N은 1 초과의 정수이다. N은 예를 들어, 2, 3, 4, 5 등일 수 있다. 드레인 영역들(68)의 측방향 오프셋은 비트 라인들에 대한 드레인 접촉 비아 구조체들의 배선을 용이하게 한다.
도 14a 내지 도 16b를 참조하면, 그리고 본 개시내용의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 3차원 메모리 디바이스는, 기판(9) 위에 위치되는, 절연 스트립들(32 또는 332) 및 전기 전도성 스트립들(46, 36, 44, 66)의 수직으로 교번하는 스택들(31, 33) - 수직으로 교번하는 스택들은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 라인 트렌치들(49)에 의해 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격됨 -; 및 라인 트렌치들(49) 내에 위치되는, 메모리 필라 구조체들(157, 154, 56, 60, 62, 68, 52) 및 유전체 필라 구조체들(364)의 측방향으로 교번하는 시퀀스들 - 메모리 필라 구조체들(157, 154, 56, 60, 62, 68, 52) 각각은, 기판(9, 28)과 접촉하고 수직으로 교번하는 스택들(31, 33)의 최상부 표면들을 포함하는 수평 평면으로 연장되는 수직 반도체 채널(60)을 포함함 -; 수직 반도체 채널(60)의 제1 측벽 및 교번하는 스택들(31, 33)의 쌍 중 제1 수직으로 교번하는 스택(33) 내의 전기 전도성 스트립들(36, 66)과 접촉하는 게이트 유전체 층(52); 수직 반도체 채널(60)의 제2 측벽 및 제2 수직으로 교번하는 스택(31) 내의 전기 전도성 스트립들(46, 44)과 접촉하는 층간 유전체 층(56), 및 층간 유전체 층(56)과 제2 수직으로 교번하는 스택(31)의 전기 전도성 스트립들(46, 44) 사이에 위치된 개별 강유전성 재료 부분들(154)의 수직 스택을 포함한다. 전기 전도성 스트립들(46, 36, 44, 66)은 드레인-측 제어 게이트 전극들(44) 및/또는 드레인-측 선택 게이트 전극들(66)을 포함하거나 포함하지 않을 수 있다.
일 실시예에서, 수직 반도체 채널(60)은, 제1 측벽을 포함하는 제1 수직 연장 부분; 제2 측벽을 포함하는 제2 수직 연장 부분; 및 제1 수직 연장 부분의 저부 단부 및 제2 수직 연장 부분의 저부 단부에 인접하는 수평 부분을 포함한다.
일 실시예에서, 직사각형 유전체 코어(62)가 제1 수직 연장 부분과 제2 수직 연장 부분 사이에 위치되고, 수직 반도체 채널(60)의 수평 부분 위에 놓이고, 유전체 필라 구조체들(364)의 각자의 쌍과 접촉한다.
일 실시예에서, 수직 반도체 채널(60)은 제1 전도성 유형의 도핑을 갖는 반도체 재료를 포함하고, 제2 전도성 유형의 도핑을 갖는 반도체 재료를 포함하는 드레인 영역(68)은 수직 반도체 채널(60)의 상부 단부와 접촉한다. 일 실시예에서, 기판(9)은 수직 반도체 채널(60)에 전기적으로 접속된 소스 영역(28)을 포함한다.
일 실시예에서, 3차원 메모리 디바이스는 개별 강유전성 재료 부분들(154)의 수직 스택과 제2 수직으로 교번하는 스택(31)의 전기 전도성 스트립들(46, 44) 사이에 위치되는 차단 유전체 부분들(157)을 포함한다.
일 실시예에서, 차단 유전체 부분들(157) 각각은 제2 수직으로 교번하는 스택(31)의 전기 전도성 스트립들(46, 44) 중 각자의 하나와 접촉하고 그와 동일한 높이를 갖는다. 일 실시예에서, 차단 유전체 부분들(157) 각각은 개별 강유전성 재료 부분들(154)의 수직 스택 내의 개별 강유전성 재료 부분들(154) 중 각자의 하나와 접촉하고 그와 동일한 높이 및 동일한 폭을 갖는다.
일 실시예에서, 각각의 메모리 필라 구조체(157, 154, 56, 60, 62, 68, 52) 내의 수직 반도체 채널(60), 게이트 유전체 층(52), 층간 유전체 층(56), 및 개별 강유전성 재료 부분들(154)의 수직 스택은 제1 수평 방향(hd1)을 따라 균일한 폭을 갖는다.
일 실시예에서, 절연 스트립들(332)의 서브세트는 내부에 각자의 공동(333)을 포함하고, 각각의 공동에는 임의의 고체상 재료가 없다.
제4 실시예의 다양한 구성들에서의 제4 예시적인 구조체들이 제2 및 제3 실시예들의 제2 및 제3 예시적인 구조체들로부터 도출될 수 있다. 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 및 도 19b, 및 도 20은 제2 및 제3 실시예들의 제2 및 제3 예시적인 구조체들로부터 도출될 수 있는 제4 실시예의 예시적인 제4 구조체의 다양한 구성을 도시한다.
도 17a 내지 도 17c를 참조하면, 본 개시내용의 제4 실시예에 따른 제4 예시적인 구조체의 제1 구성이 도시되어 있으며, 이는 제2 실시예의 강유전성 재료 층들(54), 및 제3 실시예의 개별 강유전성 메모리 부분들(154) 대신에 더미 개별 강유전성 메모리 부분들(254)을 포함한다. 제4 실시예의 더미 개별 강유전성 메모리 부분들(254)은 패스 게이트 전극들(36)의 수직 레벨들 사이에서 절연 스트립들(32)에 인접한 수직 레벨에 위치된다. 다시 말하면, 더미 개별 강유전성 메모리 부분(254)은, 아래에 놓이는 최근접 패스 게이트 전극(36)의 상부 표면에 대응하는 제1 수평 평면과, 위에 놓이는 최근접 패스 게이트 전극(36)의 저부 표면에 대응하는 제2 수평 평면 사이에 위치된다. 따라서, 패스 게이트 전극들(36)은 기판(9)으로부터 더미 개별 강유전성 메모리 부분들(254)과는 상이한 거리들에 위치된다. 다시 말하면, 더미 개별 강유전성 메모리 부분들(254)은 패스 게이트 유형 스택들(33)에 인접하게 위치되며, 데이터(예컨대, 1 또는 0)를 저장하도록 의도되지 않는다. 대조적으로, 강유전성 재료 층들(54)은 워드 라인 유형 스택들(31)에 인접하게 위치되고, 워드 라인들(46)에 인접하게 위치된 강유전성 재료 층들(54)의 부분들은 데이터(예컨대, 1 또는 0)를 저장하는 데 사용되는 메모리 셀들로서 기능한다.
제4 실시예의 더미 개별 강유전성 메모리 부분들(254)은 각자의 절연 스트립들(32) 및 더미 스페이서 유전체 층들(51)과 동일한 수직 레벨에, 그리고 그들 사이에서 측방향으로 위치된다. 더미 스페이서 유전체 층들(51)은 각자의 더미 개별 강유전성 메모리 부분들(254) 및 수직 반도체 채널(60)과 동일한 수직 레벨에, 그리고 그들 사이에서 측방향으로 위치된다. 다시 말하면, 더미 개별 강유전성 메모리 부분(254), 그의 측방향으로 인접한 절연 스트립(32) 및 그의 측방향으로 인접한 더미 유전체(51)는, 아래에 놓이는 최근접 패스 게이트 전극(36)의 상부 표면에 대응하는 제1 수평 평면과, 위에 놓이는 최근접 패스 게이트 전극(36)의 저부 표면에 대응하는 제2 수평 평면 사이에 위치된다.
또한, 제4 실시예에서, 제2 및 제3 실시예들의 유전체 필라 구조체들(64, 364)은 원한다면 생략될 수 있다. 대신에, 유전체 트렌치 충전 구조체(76)가 패스 게이트 유형 스택들(33)을 통해 연장되는 트렌치들 내에 형성될 수 있다. 유전체 트렌치 충전 구조체들(76)은 제1 수평 방향(hd1)으로 연속적으로 연장되고, 패스 게이트 전극들(36)을 측방향으로 분리한다.
도 18a 및 도 18b를 참조하면, 예시적인 제4 구조체의 제2 구성은 각각의 더미 개별 강유전성 메모리 부분(254)이 위에 놓이는 그리고 아래에 놓이는 패스 게이트 전극들(36)로부터 제1 구성에서보다 더 멀리 수직으로 이격되도록 더미 개별 강유전성 메모리 부분들(254)의 수직 높이를 감소시킴으로써 제4 예시적인 구조체의 제1 구성으로부터 도출될 수 있다. 예를 들어, 각각의 더미 개별 강유전성 메모리 부분(254)은, 절연 스트립들(32)의 각자의 위에 놓이는 그리고 아래에 놓이는 돌출 부분들(32P)에 의해, 위에 놓이는 그리고 아래에 놓이는 패스 게이트 전극들(36)로부터 더 멀리 수직으로 이격된다. 돌출 부분들(32P)은 각각의 절연 스트립(31)으로부터 수평으로(즉, 측방향으로) 돌출한다. 절연 스트립들(32)의 각자의 위에 놓이는 그리고 아래에 놓이는 돌출 부분들(32P)은 기판(9)에 수직인 수직 방향으로 각자의 더미 개별 강유전성 메모리 부분(254) 위에 놓이고 아래에 놓인다.
도 18c를 참조하면, 제4 예시적인 구조체의 제3 구성은 감소된 높이 더미 개별 강유전성 메모리 부분들(254) 위에 놓이는 그리고 아래에 놓이는 영역들에서 패스 게이트 전극들(36)의 수직 높이를 증가시킴으로써 제4 예시적인 구조체의 제2 구성으로부터 도출될 수 있다. 예를 들어, 각각의 패스 게이트 전극(36)은 상부 및 하부 돌출 부분들(36P)을 포함한다. 패스 게이트 전극들의 각자의 상부 및 하부 돌출 부분들(36P)은 기판(9)에 수직인 수직 방향으로 각자의 인접한 더미 개별 강유전성 메모리 부분들(254) 위에 놓이고 아래에 놓인다. 돌출 부분들(36P)은 패스 게이트 전극(36)으로부터 수직으로 돌출한다. 따라서, 각각의 더미 개별 강유전성 메모리 부분(254)은, 기판(9)에 수직인 수직 방향으로, 아래에 놓이는 패스 게이트 전극(36)의 각자의 위에 놓이는 돌출 부분(36P)과, 위에 놓이는 패스 게이트 전극(36)의 각자의 아래에 놓이는 돌출 부분(36P) 사이에 위치된다.
도 19a 및 도 19b를 참조하면, 제4 예시적인 구조체의 제4 구성은 제1, 제2 또는 제3 구성의 워드 라인 유형 스택(31) 내의 제1 절연 스트립들(32)을 워드 라인 유형 스택(31) 내의 워드 라인들(46) 사이에 공동(즉, 에어 갭)(333)을 포함하는 공동 포함 절연 스트립들(332)로 교체함으로써 제4 예시적인 구조체의 제1 구성, 제2 또는 제3 구성으로부터 도출될 수 있다.
도 20을 참조하면, 예시적인 제4 구조체의 제5 구성은 워드 라인 유형 스택(31) 내에 공동들(333)을 형성하는 것에 부가하여, 제4 구성의 패스 게이트 유형 스택(33) 내의 제2 절연 스트립들(32)을 패스 게이트 유형 스택(33)의 패스 게이트 전극들(36) 사이에 공동(333)(즉, 에어 갭)을 포함하는 공동 포함 절연 스트립들(332)로 또한 교체함으로써 제4 구성으로부터 도출될 수 있다.
도 17a 내지 도 20을 참조하고, 그리고 본 개시내용의 다양한 실시예들에 따르면, 3차원 메모리 디바이스가 제공되며, 이는, 제1 절연 스트립들(32 또는 332) 및 기판(9) 위에 위치된 워드 라인들(46)을 포함하는 제1 전기 전도성 스트립들의 제1 수직으로 교번하는 스택(31) - 제1 수직으로 교번하는 스택(31)은 제1 수평 방향(hd1)을 따라 측방향으로 연장됨 -; 제2 절연 스트립들(32 또는 332) 및 기판(9) 위에 위치된 패스 게이트 전극들(36)을 포함하는 제2 전기 전도성 스트립들의 제2 수직으로 교번하는 스택(33) - 제2 수직으로 교번하는 스택(33)은 제1 수평 방향(hd1)을 따라 측방향으로 연장되고, 제2 수평 방향(hd2)을 따라 제1 교번하는 스택(31)으로부터 측방향으로 이격됨 -; 및 제1 수직으로 교번하는 스택(31)과 제2 수직으로 교번하는 스택(33) 사이에 위치되는 라인 트렌치 충전 구조체(254, 51, 60, 62, 68, 56, 54), 및 인접한 패스 게이트 전극들(36)과 라인 트렌치 충전 구조체(254, 51, 60, 62, 68, 56, 54) 사이에 위치되는 게이트 유전체 층(52)의 부분들의 조합을 포함하는 메모리 구조체 조립체를 포함한다. 메모리 구조체 조립체(254, 51, 60, 62, 68, 56, 54, 52)는, 제1 절연 스트립들(32 또는 332) 각각 및 제1 전기 전도성 스트립들(즉, 워드 라인들(46))의 측벽들과 접촉하는 제1 강유전성 재료 층(54); 제2 수직으로 교번하는 스택(33)의 측벽들 위에 위치되는 더미 제2 강유전성 재료 부분들(254); 및 제1 강유전성 재료 층(즉, 강유전성 재료 층(54))과 더미 강유전성 재료 부분들(254) 사이에 위치되는 수직 반도체 채널(60)을 포함한다. 반도체 채널(60)은 제1 수직으로 교번하는 스택(31) 및 제2 수직으로 교번하는 스택(33)의 최상부 표면들을 포함하는 수평 평면까지 기판(9)으로부터 수직으로 연장된다.
일 실시예에서, 3차원 메모리 디바이스는 제1 강유전성 재료 층(즉, 강유전성 재료 층(54)) 및 수직 반도체 채널(60)의 제1 외부 측벽과 접촉하는 층간 유전체 층(56)을 포함한다.
일 실시예에서, 스페이서 유전체 층(51)은 수직 반도체 채널(60)의 제2 외부 측벽과 접촉한다. 일 실시예에서, 스페이서 유전체 층(51)은 층간 유전체 층(56)과 동일한 조성 및 동일한 두께를 가질 수 있다. 일 실시예에서, 수직 반도체 채널(60)은 제1 외부 측벽을 포함하는 제1 수직 연장 부분, 제2 외부 측벽을 포함하는 제2 수직 연장 부분, 및 제1 수직 연장 부분의 저부 단부 및 제2 수직 연장 부분의 저부 단부를 접속시키고 기판(9)의 상부 표면과 접촉하는 수평 부분을 포함한다.
일 실시예에서, 제1 절연 스트립들(32 또는 332) 및 제2 절연 스트립들(32 또는 332)의 서브세트는 내부에 각자의 공동(333)을 포함한다. 각각의 공동에는 임의의 고체상 물질이 없다.
도 21a는 본 개시내용의 제1, 제2, 제3, 및 제4 예시적인 구조체들에 대한 개략적 회로도이다. 패스 게이트 전계 효과 트랜지스터(도 21a의 NFET에 의해 표현됨)의 각각의 패스 게이트 전극(PL)(전술된 디바이스들의 패스 게이트 전극(36)에 대응함)은 워드 라인 WL(전술된 디바이스들의 워드 라인(46)에 대응함)에 의해 제어되는 각각의 수직 강유전성-메모리 요소-제어 트랜지스터(FeFET)에 병렬 게이팅된(gated) 전도성 경로를 제공한다. 각자의 NFET 및 FeFET는 공통 반도체 채널(60, 160)을 공유하고, 공통 소스 라인(SL)(예컨대, 28)과 공통 비트 라인(BL)(예컨대, 98) 사이에서 병렬로 전기적으로 접속된다. 일 실시예에서, 소스 라인(SL)(예컨대, 28)과 비트 라인(BL)(예컨대, 98) 사이에 직렬로 전기적으로 접속된 복수의 FeFET들은, 공통 반도체 채널(60, 160) 및 공통 드레인 측 및 소스 측 선택 게이트 트랜지스터들(SGD, SGS)(각자의 드레인 측 및 소스 선택 게이트 전극들(26, 66)을 포함함)을, 그 또한 복수의 FeFET들과 동일한 소스 라인(SL)과 동일한 비트 라인(BL) 사이에 직렬로 접속되는 복수의 패스 게이트 트랜지스터들(NFET)과 공유한다. 패스 게이트 트랜지스터들이 NFET들로서 도시되어 있지만, 이들 트랜지스터들은 대안적으로, 원하는 경우, PFET들을 포함할 수 있다.
복수의 직렬 접속된 FeFET들은 각자의 워드 라인(WL)에 인접한 각자의 강유전성 재료 부분의 분극에 의해 제어되는 가변 임계 전압을 갖는 전계 효과 트랜지스터들의 직렬 연결을 포함하는 NAND 스트링을 형성한다. 각각의 NAND 스트링의 제1 단부(예컨대, 각각의 수직 NAND 스트링의 저부 단부)는 소스 라인(SL)에 접속되는데, 이는 전술된 디바이스들 내의 소스 영역(28)을 포함할 수 있다. 각각의 NAND 스트링의 제2 단부(예컨대, 각각의 수직 NAND 스트링의 상부 단부)는 비트 라인(BL)(예컨대, 98)에 접속된다. 선택적으로, 소스-측 선택 게이트 전극들(26) 및 드레인-측 선택 게이트 전극들(66)이 제공될 수 있다.
도 21b 및 도 21c는 도 21a의 회로를 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한 표들이다. 도 21b는 채널 부스팅 방식(2, 3 및 4 열들)에서 그리고 직접 채널 전위 제어 방식(5, 6 및 7 열들)에서 단일 레벨 셀을 동작시키는 데 사용될 수 있는 예시적인 전압들을 도시한다. 도 21c는 채널 부스팅 방식(2, 3 및 4 열들)에서 그리고 직접 채널 전위 제어 방식(5, 6 및 7 열들)에서 다중 레벨 셀을 동작시키는데 사용되는 예시적인 전압들을 도시한다. 도시된 전압들은 예시적이며, 다른 적합한 전압들이 상이한 디바이스 치수들 및 재료들에 대해 사용될 수 있다.
이들 표들에 도시된 바와 같이, 선택된 워드 라인(46)(즉, 선택된 메모리 셀의 워드 라인)은 쓰기/금지에 대해 높은 네거티브 전압으로, 소거/금지에 대한 높은 포지티브 전압으로, 그리고 판독/금지에 대해 0V 또는 낮은 포지티브/네거티브 전압으로 설정된다. 선택되지 않은 워드 라인들은 기록 및 소거에 대해 플로팅(floating)되고 판독/금지에 대해 0V로 설정된다. 선택된 패스 게이트 전극(36)(즉, 선택된 메모리 셀에 인접한 패스 게이트 전극)은 기록 및 소거에 대해 패스 전압으로 설정되고, 판독/금지에 대해 0V로 설정된다. 선택되지 않은 패스 게이트 전극들은 기록 및 소거에 대해 패스 전압으로 설정되고, 판독/금지에 대해 판독 전압으로 설정된다. 비트 라인들은, 채널 부스팅 방식의 경우, 기록/금지 및 소거/금지에 대해 0V/포지티브 전압으로 설정되고, 판독/금지에 대해 Vdd로 설정되고, 직접 채널 전위 제어 방식의 경우, 기록/금지에 대해 0V/네거티브 전압으로 설정되고, 소거/금지에 대해 0V/포지티브 전압으로 설정되고, 판독/금지에 대해 Vdd로 설정된다. 소스 라인들은 기록/금지 및 소거/금지에 대해 포지티브 전압으로 그리고 판독/금지에 대해 0V로 설정된다. SGD 및 SGS 선택 트랜지스터들은 표들에 나타낸 바와 같이 설정된다. 동작 유닛들은 디바이스의 페이지 당이다.
예시적인 구조체의 다양한 구성들은 워드 라인들 및 패스 게이트 전극들을 포함하는 적어도 하나의 강유전성 메모리 스트링을 포함하는 메모리 디바이스들을 제공한다. 다시 말하면, 워드 라인들(46) 및 강유전성 메모리 요소들(즉, 강유전성 재료 부분들(54, 154))은 반도체 채널(60)의 적어도 일 측면 상에 위치되고, 패스 게이트 전극들(36) 및 게이트 유전체(52)는 반도체 채널(60)의 적어도 하나의 다른 측면 상에 위치된다.
패스 게이트 전극들(36)을 포함하지만 강유전성 메모리 요소들(즉, 강유전성 재료 부분들(54, 154))이 없는 패스 게이트 트랜지스터들은 동일한 메모리 스트링에서 인접한 메모리 셀들 사이의(즉, 인접한 FeFET들 사이의) 교란을 감소시키거나 제거한다.
본 개시내용의 모든 도면들 및 실시예들을 참조하면, 메모리 디바이스는, 소스 영역(28)과 드레인 영역(68) 사이에서 연장되는 반도체 채널(60, 160), 복수의 패스 게이트 전극들(36), 복수의 워드 라인들(46), 반도체 채널(60, 160)과 복수의 패스 게이트 전극들(36) 사이에 위치되는 게이트 유전체(52), 및 반도체 채널과 복수의 워드 라인들(46) 사이에 위치되는 강유전성 재료 부분들(54, 154)을 포함한다.
일 실시예에서, 게이트 유전체(52)는 반도체 채널(60, 160)의 제1 길이방향 표면 상에 위치된 게이트 유전체 층을 포함하고, 패스 게이트 전극들(36)은 소스 영역과 드레인 영역 사이의 제1 행의 게이트 유전체 층 상에 위치되고, 워드 라인들(46)은 소스 영역(28)과 드레인 영역(68) 사이의 제2 행의 반도체 채널의 제2 길이방향 표면 위에 위치되고, 제2 길이방향 표면은 반도체 채널(60, 160)의 제1 길이방향 표면의 대향 측면 상에 위치되고, 워드 라인들(46) 각각은 각자의 강유전성 재료 부분들(54, 154) 및 각자의 층간 유전체 부분(56) 중 하나에 의해 제2 길이방향 표면으로부터 이격된다.
일 실시예에서, 층간 유전체 부분들(56)은 반도체 채널의 제2 길이방향 표면과 강유전성 재료 부분들(54, 154) 사이에 위치된 층간 유전체 층의 부분들을 포함한다. 일 실시예에서, 강유전성 재료 부분들(54, 154)은 소스 영역(28) 위에 놓이는 영역으로부터 드레인 영역(68) 위에 놓이는 영역까지 연장되는 반도체 채널(60, 160)의 제2 길이방향 표면 위에 위치된 강유전성 재료 층(54)의 부분들을 포함한다. 다른 실시예에서, 강유전성 재료 부분들(54, 154)은 유전체 재료 부분들(32, 142)을 개재시킴으로써 이격되는 개별 강유전성 재료 부분들(154)을 포함한다. 일 실시예에서, 강유전성 재료 부분들(54, 154)은 Al, Zr 또는 Si 중 적어도 하나로부터 선택되는 적어도 하나의 도펀트를 포함하는 사방정계 상 하프늄 산화물을 포함한다.
도 1 내지 도 4b에 도시된 제1 실시예에서, 반도체 채널(160)은 수평 상부 표면을 갖는 절연 재료 층(10) 위에서 수평으로 연장되고, 반도체 채널의 제1 길이방향 표면 및 제2 길이방향 표면은 절연 재료 층(10)의 수평 상부 표면에 평행하다.
도 5a 내지 도 13d에 도시된 제2 실시예에서, 반도체 채널(60)은 수평 상부 표면을 갖는 기판(9) 위로 수직으로 연장되고, 반도체 채널(60)의 제1 길이방향 표면 및 제2 길이방향 표면은 기판(9)의 수평 상부 표면에 수직이다.
일 실시예에서, 소스 영역(28)은 워드 라인들(46) 아래에 놓이는 기판(9)의 상부 부분에 위치되고, 워드 라인들(46) 각각은 기판(9)의 상부 표면으로부터 패스 게이트 전극들(36) 중 각자의 하나와 동일한 수직 거리에 위치되고, 워드 라인들(46) 각각은 패스 게이트 전극들(36) 중 각자의 하나와 동일한 재료 조성 및 그와 동일한 두께를 갖는다.
일 실시예에서, 워드 라인들(46)은 워드 라인 유형 스택(31) 내의 각자의 제1 절연 스트립들(32, 332)에 의해 서로 분리되고, 패스 게이트 전극들(36)은 패스 게이트 유형 스택(33) 내의 각자의 제2 절연 스트립들(32, 332)에 의해 서로 분리된다.
일 실시예에서, 반도체 채널(60)은 외부 직사각형 주연부 및 내부 직사각형 주연부를 갖는 중공 직사각형 수평 단면 형상을 갖는다. 강유전성 재료 부분들(54, 154)은 제1 수평 방향(hd1)을 따라 측방향으로 이격되고 제1 수평 방향에 직각인 제2 수평 방향(hd2)으로 연장되는 강유전성 메모리 스트링들의 복수의 행들에 위치되며, 워드 라인들(46) 각각은 제1 수평 방향을 따라 측방향으로 연장되고 강유전성 메모리 스트링들의 복수의 행들 사이에서 공유되고, 패스 게이트 전극들(36) 각각은 제1 수평 방향을 따라 측방향으로 연장되고 강유전성 메모리 스트링들의 복수의 행들 사이에서 공유된다.
제2, 제3 및 제4 실시예들에서, 3차원 메모리 디바이스는 기판(9) 위에 위치되는, 교번하는 제1 절연 스트립들(32, 332) 및 워드 라인들(46)의 워드 라인 유형 스택(31), 기판(9) 위에 위치되는, 교번하는 제2 절연 스트립들(32, 332) 및 패스 게이트 전극들(36)의 패스 게이트 유형 스택(33), 패스 게이트 유형 스택(33)과 워드 라인 유형 스택(31) 사이에 위치되는 수직 반도체 채널(60), 수직 반도체 채널(60)과 패스 게이트 유형 스택(33) 사이에 위치되는 게이트 유전체(52), 및 수직 반도체 채널(60)과 워드 라인 유형 스택(31) 사이에 위치되는 강유전성 재료 부분들(54, 154)을 포함한다.
도 14a 내지 도 16b에 도시된 제3 실시예에서, 강유전성 재료 부분들(54, 154)은 워드 라인들(46)에 인접한 측방향 리세스들 내에 그리고 인접한 제1 절연 스트립들(32) 사이에 위치되는 개별 강유전성 재료 부분들(154)을 포함하고, 개별 강유전성 메모리 부분들(154)은 제1 절연 스트립들(32) 중 각자의 하나에 의해 서로 수직으로 분리된다.
일 실시예에서, 디바이스는 수직 반도체 채널(60)의 제2 측벽과 접촉하고 개별 강유전성 메모리 부분들(154)과 접촉하는 층간 유전체 층(56)을 더 포함하고, 게이트 유전체 층(52)은 수직 반도체 채널(60)의 제1 측벽과 접촉하고 패스 게이트 유형 스택(33)과 접촉한다.
일 실시예에서, 수직 반도체 채널(60)은 제1 측벽을 포함하는 제1 수직 연장 부분, 제2 측벽을 포함하는 제2 수직 연장 부분, 및 제1 수직 연장 부분의 저부 단부 및 제2 수직 연장 부분의 저부 단부에 인접하는 수평 부분을 포함한다.
일 실시예에서, 디바이스는 유전체 필라 구조체들(364)의 쌍 및 수직 반도체 채널(60)의 제1 수직 연장 부분과 제2 수직 연장 부분 사이에 위치되고, 수직 반도체 채널(60)의 수평 부분 위에 놓이고, 유전체 필라 구조체들(364)의 쌍과 접촉하는 직사각형 유전체 코어(62)를 더 포함한다.
일 실시예에서, 수직 반도체 채널(60)은 제1 전도성 유형의 도핑을 갖는 반도체 재료를 포함하고, 제2 전도성 유형의 도핑을 갖는 반도체 재료를 포함하는 드레인 영역(68)은 수직 반도체 채널의 상부 단부와 접촉한다. 기판(9)은 수직 반도체 채널(60)에 전기적으로 접속된 소스 영역(28)을 포함한다.
일 실시예에서, 차단 유전체 부분들(157)은 개별 강유전성 재료 부분들(154)과 워드 라인들(46) 사이의 측방향 리세스들 내에 위치된다. 차단 유전체 부분들(157) 각각은 워드 라인들(46) 중 각자의 하나와 접촉하고 그와 동일한 높이를 갖는다. 차단 유전체 부분들(157) 각각은 개별 강유전성 재료 부분들(154) 중 각자의 하나와 접촉하고 그와 동일한 높이 및 동일한 폭을 갖는다. 도 15a에 도시된 일 실시예에서, 제1 및 제2 절연 스트립들(332)은 내부에 각자의 공동(333)을 포함하며, 각각의 공동에는 임의의 고체상 재료가 없다.
도 17a 내지 도 20에 도시된 제4 실시예에서, 강유전성 재료 부분들(54, 154)은 수직 반도체 채널(60)과 워드 라인 유형 스택(31) 사이에 위치되는 강유전성 재료 층(54)의 부분들을 포함한다. 더미 개별 강유전성 메모리 부분들(254)은 수직 반도체 채널(60)과 패스 게이트 전극들(36) 사이에, 패스 게이트 전극들(36)의 수직 레벨들 사이에서 제2 절연 스트립들(32, 332)에 인접한 수직 레벨에 위치된다. 패스 게이트 전극들(36)은 기판(9)으로부터 더미 개별 강유전성 메모리 부분들(254)과는 상이한 거리들에 위치된다.
도 18a 및 도 18b에 도시된 일 실시예에서, 각각의 더미 개별 강유전성 메모리 부분(254)은, 제2 절연 스트립들(32)의 각자의 위에 놓이는 그리고 아래에 놓이는 돌출 부분들(32P)에 의해, 위에 놓이는 그리고 아래에 놓이는 패스 게이트 전극들(36)로부터 수직으로 이격된다.
도 18c에 도시된 다른 실시예에서, 각각의 패스 게이트 전극(36)은 상부 및 하부 돌출 부분들(36P)을 포함한다. 패스 게이트 전극들(36)의 상부 및 하부 돌출 부분들(36P)은 기판(9)에 수직인 수직 방향으로 각자의 인접한 더미 개별 강유전성 메모리 부분들(254) 위에 놓이고 아래에 놓인다. 각각의 더미 개별 강유전성 메모리 부분(254)은, 기판(9)에 수직인 수직 방향으로, 아래에 놓이는 패스 게이트 전극의 각자의 위에 놓이는 돌출 부분과, 위에 놓이는 패스 게이트 전극의 아래에 놓이는 돌출 부분 사이에 위치된다.
도 20에 도시된 일 실시예에서, 제1 절연 스트립들 및 제2 절연 스트립들(332)은 내부에 각자의 공동(333)을 포함하며, 각각의 공동에는 임의의 고체상 재료가 없다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조체 및/또는 구성을 이용하는 실시예가 본 개시내용에 도시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조체들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (40)
- 메모리 디바이스로서,
소스 영역과 드레인 영역 사이에서 연장되는 반도체 채널;
복수의 패스 게이트(pass gate) 전극들;
복수의 워드 라인들;
상기 반도체 채널과 상기 복수의 패스 게이트 전극들 사이에 위치되는 게이트 유전체; 및
상기 반도체 채널과 상기 복수의 워드 라인들 사이에 위치되는 강유전성 재료 부분들을 포함하는, 메모리 디바이스. - 제1항에 있어서,
상기 게이트 유전체는 상기 반도체 채널의 제1 길이방향 표면 상에 위치되는 게이트 유전체 층을 포함하고;
상기 패스 게이트 전극들은 상기 소스 영역과 상기 드레인 영역 사이의 제1 행의 상기 게이트 유전체 층 상에 위치되고;
상기 워드 라인들은 상기 소스 영역과 상기 드레인 영역 사이의 제2 행의 상기 반도체 채널의 제2 길이방향 표면 위에 위치되고;
상기 제2 길이방향 표면은 상기 제1 길이방향 표면의 대향 측면 상에 위치되고;
상기 워드 라인들 각각은 상기 각자의 강유전성 재료 부분들 및 각자의 층간 유전체 부분 중 하나에 의해 상기 제2 길이방향 표면으로부터 이격되는, 메모리 디바이스. - 제2항에 있어서, 상기 층간 유전체 부분들은 상기 반도체 채널의 상기 제2 길이방향 표면과 상기 강유전성 재료 부분들 사이에 위치되는 층간 유전체 층의 부분들을 포함하는, 메모리 디바이스.
- 제2항에 있어서, 강유전성 재료 부분들은 상기 소스 영역 위에 놓이는(overlie) 영역으로부터 상기 드레인 영역 위에 놓이는 영역까지 연장되는 상기 반도체 채널의 상기 제2 길이방향 표면 위에 위치되는 강유전성 재료 층의 부분들을 포함하는, 메모리 디바이스.
- 제2항에 있어서, 강유전성 재료 부분들은 유전체 재료 부분들을 개재시킴으로써 이격된 개별 강유전성 재료 부분들을 포함하는, 메모리 디바이스.
- 제2항에 있어서,
상기 반도체 채널은 수평 상부 표면을 갖는 절연 재료 층 위에서 수평으로 연장되고;
상기 제1 길이방향 표면 및 상기 제2 길이방향 표면은 상기 절연 재료 층의 상기 수평 상부 표면에 평행하는, 메모리 디바이스. - 제1항에 있어서,
상기 반도체 채널은 수평 상부 표면을 갖는 기판 위에 수직으로 연장되고;
상기 반도체 채널의 제1 길이방향 표면 및 제2 길이방향 표면은 상기 기판의 상기 수평 상부 표면에 수직인, 메모리 디바이스. - 제7항에 있어서,
상기 소스 영역은 상기 워드 라인들 아래에 놓이는(underlie) 상기 기판의 상부 부분 내에 위치되고;
상기 워드 라인들 각각은 상기 기판의 상기 상부 표면으로부터 상기 패스 게이트 전극들 중 각자의 하나와 동일한 수직 거리에 위치되고;
상기 워드 라인들 각각은 상기 패스 게이트 전극들 중 상기 각자의 하나와 동일한 재료 조성 및 그와 동일한 두께를 갖는, 메모리 디바이스. - 제7항에 있어서,
상기 워드 라인들은 워드 라인 유형 스택 내의 각자의 제1 절연 스트립들에 의해 서로 분리되고;
상기 패스 게이트 전극들은 패스 게이트 유형 스택 내의 각자의 제2 절연 스트립들에 의해 서로 분리되는, 메모리 디바이스. - 제7항에 있어서, 상기 반도체 채널은 외부 직사각형 주연부 및 내부 직사각형 주연부를 갖는 중공 직사각형 수평 단면 형상을 갖는, 메모리 디바이스.
- 제1항에 있어서,
상기 강유전성 재료 부분들은, 제1 수평 방향을 따라 측방향으로 이격되고 상기 제1 수평 방향에 수직인 제2 수평 방향으로 연장되는 강유전성 메모리 스트링들의 복수의 행들에 위치되고;
상기 워드 라인들 각각은 상기 제1 수평 방향을 따라 측방향으로 연장되고 상기 강유전성 메모리 스트링들의 복수의 행들 사이에서 공유되고;
상기 패스 게이트 전극들 각각은 상기 제1 수평 방향을 따라 측방향으로 연장되고, 상기 강유전성 메모리 스트링들의 복수의 행들 사이에서 공유되는, 메모리 디바이스. - 제1항에 있어서, 상기 강유전성 재료 부분들은 Al, Zr 또는 Si 중 적어도 하나로부터 선택되는 적어도 하나의 도펀트를 포함하는 사방정계 상 하프늄 산화물을 포함하는, 메모리 디바이스.
- 메모리 디바이스를 형성하는 방법으로서,
기판 위에 절연 층들 및 전기 전도성 층들의 수직으로 교번하는 시퀀스를 형성하는 단계;
상기 수직으로 교번하는 시퀀스를 통해 제1 수평 방향을 따라 측방향으로 연장되는 라인 트렌치들을 형성하는 단계 - 상기 수직으로 교번하는 시퀀스의 나머지 부분들은 절연 스트립들 및 전기 전도성 스트립들의 교번하는 스택들을 포함함 -;
상기 라인 트렌치들 각각 내에 인-프로세스(in-process) 메모리 필라(pillar) 구조체들의 행을 형성하는 단계 - 상기 인-프로세스 메모리 필라 구조체들 각각은, 하나의 측면으로부터 다른 측면의 방향으로, 강유전성 재료 층, 층간 유전체 층, 희생 필라 부분, 및 게이트 유전체 층을 포함함 -;
상기 희생 필라 부분들을 제거함으로써 채널 공동들을 형성하는 단계; 및
상기 층간 유전체 층 및 게이트 유전체 층의 각자의 쌍 상에 각각의 채널 공동 내에 반도체 채널을 형성하는 단계를 포함하는, 방법. - 제13항에 있어서, 상기 라인 트렌치들 각각 내의 인-프로세스 메모리 필라 구조체들의 각각의 측방향으로 이웃하는 쌍 사이에 유전체 필라 구조체들을 형성하는 단계를 더 포함하고, 각각의 반도체 채널은 유전체 필라 구조체들의 쌍의 측벽들 상에 형성되는, 방법.
- 제13항에 있어서, 상기 인-프로세스 메모리 필라 구조체들은,
상기 라인 트렌치들 각각 내에 강유전성 재료 층, 상기 층간 유전체 층, 희생 필라 레일, 및 게이트 유전체 층의 조합을 형성하는 단계; 및
각각의 조합을 상기 제1 수평 방향을 따라 측방향으로 이격되는 다수의 분리된 부분들로 분할하는 단계에 의해 형성되며, 상기 다수의 분리된 부분들 각각은 상기 인-프로세스 메모리 필라 구조체들 중 하나를 구성하는, 방법. - 제13항에 있어서, 상기 라인 트렌치들 각각 내의 상기 강유전성 재료 층, 상기 층간 유전체 층, 상기 희생 필라 레일, 및 상기 게이트 유전체 층의 상기 조합은,
상기 라인 트렌치들 각각 내에 연속 강유전성 재료 층을 퇴적하는 단계;
강유전성 재료 층들을 형성하도록 상기 연속 강유전성 재료 층을 패턴화하는 단계 - 각각의 라인 트렌치의 제1 길이방향 측벽은 상기 강유전성 재료 층들 중 하나와 접촉하고, 각각의 라인 트렌치의 제2 길이방향 측벽은 상기 강유전성 재료 층들 중 임의의 층과 접촉하지 않음 -; 및
상기 라인 트렌치들 각각 내에 상기 층간 유전체 층, 상기 희생 필라 레일, 및 상기 게이트 유전체 층을 형성하는 단계에 의해 형성되는, 방법. - 제16항에 있어서,
상기 강유전성 재료 층들 상에 연속 유전체 재료 층을 형성하는 단계;
상기 연속 유전체 재료 층을 이방성으로 에칭하는 단계 - 상기 강유전성 재료 층의 일부분 상의 상기 연속 유전체 재료 층의 각각의 나머지 부분은 상기 층간 유전체 층을 구성하고, 상기 교번하는 스택들의 측벽 상의 상기 연속 유전체 재료 층의 각각의 나머지 부분은 게이트 유전체 층을 구성함 -; 및
상기 희생 재료 레일들을 형성하도록 희생 재료를 상기 라인 트렌치들의 나머지 체적들 내에 퇴적 및 평탄화하는 단계를 더 포함하는, 방법. - 제16항에 있어서, 상기 강유전성 재료 층의 패턴화 단계는,
상기 강유전성 재료 층의 형성 후에 상기 라인 트렌치들의 체적을 마스킹 재료 층으로 충전하는 단계;
상기 마스킹 재료 층이 각각의 라인 트렌치의 상기 제1 길이방향 측벽을 덮고, 각각의 라인 트렌치의 상기 제2 길이방향 측벽을 덮지 않도록 상기 마스킹 재료 층을 패턴화하는 단계; 및
상기 강유전성 재료 층의 마스킹되지 않은 부분들을 에칭하는 단계를 포함하는, 방법. - 메모리 디바이스를 형성하는 방법으로서,
기판 위에 유전체 재료 층 내에 위치되는 패스 게이트 전극들을 형성하는 단계; 상기 패스 게이트 전극들 위에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 반도체 채널, 소스 영역, 및 드레인 영역을 형성하는 단계; 및
상기 반도체 채널 위에 상기 층간 유전체 층, 강유전성 재료 부분들, 및 워드 라인들을 형성하는 단계를 포함하는, 방법. - 제19항에 있어서, 상기 강유전성 재료 부분들은 상기 워드 라인들 중 각자의 하나 아래에 놓이는 강유전성 재료 층의 부분들을 포함하거나, 또는 상기 강유전성 재료 부분들은 상기 워드 라인들 중 각자의 하나 아래에 놓이는 개별 강유전성 재료 부분들을 포함하는, 방법.
- 3차원 메모리 디바이스로서,
기판 위에 위치되는, 교번하는 제1 절연 스트립들 및 워드 라인들의 워드 라인 유형 스택;
상기 기판 위에 위치되는, 교번하는 제2 절연 스트립들 및 패스 게이트 전극들의 패스 게이트 유형 스택;
상기 패스 게이트 유형 스택과 상기 워드 라인 유형 스택 사이에 위치되는 수직 반도체 채널;
상기 수직 반도체 채널과 상기 패스 게이트 유형 스택 사이에 위치되는 게이트 유전체; 및
상기 수직 반도체 채널과 상기 워드 라인 유형 스택 사이에 위치되는 강유전성 재료 부분들을 포함하는, 3차원 메모리 디바이스. - 제21항에 있어서,
상기 강유전성 재료 부분들은 상기 워드 라인들에 인접한 측방향 리세스들 내에, 그리고 인접한 제1 절연 스트립들 사이에 위치되는 개별 강유전성 재료 부분들을 포함하고;
상기 개별 강유전성 메모리 부분들은 상기 제1 절연 스트립들 중 상기 각자의 하나에 의해 서로 수직으로 분리되는, 3차원 메모리 디바이스. - 제22항에 있어서, 상기 수직 반도체 채널의 제2 측벽과 접촉하고 상기 개별 강유전성 메모리 부분들과 접촉하는 층간 유전체 층을 더 포함하며, 상기 게이트 유전체 층은 상기 수직 반도체 채널의 제1 측벽과 접촉하고 상기 패스 게이트 유형 스택과 접촉하는, 3차원 메모리 디바이스.
- 제23항에 있어서, 상기 수직 반도체 채널은,
상기 제1 측벽을 포함하는 제1 수직 연장 부분;
상기 제2 측벽을 포함하는 제2 수직 연장 부분; 및
상기 제1 수직 연장 부분의 저부 단부 및 상기 제2 수직 연장 부분의 저부 단부에 인접하는 수평 부분을 포함하는, 3차원 메모리 디바이스. - 제24항에 있어서,
유전체 필라 구조체들의 쌍; 및
상기 수직 반도체 채널의 상기 제1 수직 연장 부분과 상기 제2 수직 연장 부분 사이에 위치되고, 상기 수직 반도체 채널의 상기 수평 부분 위에 놓이고, 상기 유전체 필라 구조체들의 쌍과 접촉하는 직사각형 유전체 코어를 더 포함하는, 3차원 메모리 디바이스. - 제24항에 있어서,
상기 수직 반도체 채널은 제1 전도성 유형의 도핑을 갖는 반도체 재료를 포함하고;
제2 전도성 유형의 도핑을 갖는 반도체 재료를 포함하는 드레인 영역이 상기 수직 반도체 채널의 상부 단부와 접촉하는, 3차원 메모리 디바이스. - 제26항에 있어서, 상기 기판은 상기 수직 반도체 채널에 전기적으로 접속된 소스 영역을 포함하는, 3차원 메모리 디바이스.
- 제22항에 있어서, 상기 개별 강유전성 재료 부분들과 상기 워드 라인들 사이의 상기 측방향 리세스들 내에 위치되는 차단 유전체 부분들을 더 포함하는, 3차원 메모리 디바이스.
- 제28항에 있어서, 상기 차단 유전체 부분들 각각은 상기 워드 라인들 중 각자의 하나와 접촉하고 그와 동일한 높이를 갖는, 3차원 메모리 디바이스.
- 제28항에 있어서, 상기 차단 유전체 부분들 각각은 상기 개별 강유전성 재료 부분들 중 각자의 하나와 접촉하고 그와 동일한 높이 및 동일한 폭을 갖는, 3차원 메모리 디바이스.
- 제22항에 있어서, 상기 제1 절연 스트립들 및 상기 제2 절연 스트립들은 내부에 각자의 공동을 포함하며, 각각의 공동에는 임의의 고체상 재료가 없는, 3차원 메모리 디바이스.
- 제21항에 있어서, 강유전성 재료 부분들은 상기 수직 반도체 채널과 상기 워드 라인 유형 스택 사이에 위치되는 강유전성 재료 층의 부분들을 포함하는, 3차원 메모리 디바이스.
- 제32항에 있어서, 상기 패스 게이트 전극들의 상기 수직 레벨들 사이에서 상기 제2 절연 스트립들에 인접한 수직 레벨에서 상기 수직 반도체 채널과 상기 패스 게이트 전극들 사이에 위치되는 더미 개별 강유전성 메모리 부분들을 더 포함하는, 3차원 메모리 디바이스.
- 제33항에 있어서, 상기 패스 게이트 전극들은 상기 기판으로부터 상기 더미 개별 강유전성 메모리 부분들과는 상이한 거리들에 위치되는, 3차원 메모리 디바이스.
- 제33항에 있어서, 각각의 더미 개별 강유전성 메모리 부분은, 상기 제2 절연 스트립들의 각자의 위에 놓이는 그리고 아래에 놓이는 돌출 부분들에 의해, 위에 놓이는 그리고 아래에 놓이는 패스 게이트 전극들로부터 수직으로 이격되는, 3차원 메모리 디바이스.
- 제33항에 있어서, 각각의 패스 게이트 전극은 상부 및 하부 돌출 부분들을 포함하는, 3차원 메모리 디바이스.
- 제36항에 있어서, 상기 패스 게이트 전극들의 상기 상부 및 하부 돌출 부분들은 상기 기판에 수직인 상기 수직 방향으로 각자의 인접한 더미 개별 강유전성 메모리 부분들 위에 놓이고 아래에 놓이는, 3차원 메모리 디바이스.
- 제37항에 있어서, 각각의 더미 개별 강유전성 메모리 부분은, 상기 기판에 수직인 수직 방향으로, 아래에 놓이는 패스 게이트 전극의 각자의 위에 놓이는 돌출 부분과, 위에 놓이는 패스 게이트 전극의 아래에 놓이는 돌출 부분 사이에 위치되는, 3차원 메모리 디바이스.
- 제32항에 있어서, 상기 제1 절연 스트립들 및 상기 제2 절연 스트립들은 내부에 각자의 공동을 포함하며, 각각의 공동에는 임의의 고체상 재료가 없는, 3차원 메모리 디바이스.
- 제21항에 있어서, 상기 강유전성 재료 부분들은 Al, Zr 또는 Si 중 적어도 하나로부터 선택되는 적어도 하나의 도펀트를 포함하는 사방정계 상 하프늄 산화물을 포함하는, 3차원 메모리 디바이스.
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