CN113169186A - 包含替代埋入式源极线的三维存储器器件及其制造方法 - Google Patents

Abstract

绝缘层和间隔物材料层的交替堆叠形成在覆盖衬底的源极层级牺牲层上方。间隔物材料层形成为导电层，或者随后被该导电层替换。包括相应竖直半导体沟道和相应存储器膜的存储器堆叠结构通过交替堆叠形成。通过移除源极层级牺牲层来形成源极层级腔体。半导体柱结构可用于在源极层级腔体的形成期间向交替堆叠提供机械支撑。源极层级半导体材料层可形成在源极层级腔体中。源极层级半导体材料层邻接竖直半导体沟道的底端部分并且横向地围绕半导体柱结构。源极层级半导体材料层可以通过具有相反极性的两个p‑n结的串联连接与衬底中的衬底半导体材料层电隔离。

Description

包含替代埋入式源极线的三维存储器器件及其制造方法

相关申请

本申请要求2019年1月7日提交的美国非临时专利申请序列号16/241,171和16/241,221的优先权权益，并且这些申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及包含替代埋入式源极层的三维存储器器件及其制造方法。

背景技术

包括每个单元具有一个位的竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDMProc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：半导体柱结构，该半导体柱结构邻接半导体材料层的顶表面；绝缘层和导电层的交替堆叠，该交替堆叠覆盖半导体柱结构；存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和位于所述导电层的层级处的存储器元件的相应竖直堆叠；和源极层级半导体材料层，该源极层级半导体材料层与竖直半导体沟道的底端部分接触并且横向围绕半导体柱结构。

根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：衬底，该衬底包括具有第一导电类型的掺杂的第一导电类型半导体层和具有与第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层的堆叠，并且在与第一导电类型半导体层的底表面的交界处提供p-n结；源极层级半导体材料层，该源极层级半导体材料层接触第一导电类型半导体层的顶表面并且具有第一导电类型的掺杂；绝缘层和导电层的交替堆叠，该交替堆叠覆盖半导体柱结构；和存储器堆叠结构，该存储器堆叠结构竖直延伸穿过交替堆叠，其中存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜。

根据本公开的又一方面，提供了一种形成三维存储器器件的方法，该方法包括：形成半导体柱结构，该半导体柱结构突出于位于衬底中的衬底半导体材料层的水平顶表面上方；围绕半导体柱结构形成源极层级牺牲层；在源极层级牺牲层和半导体柱结构上方形成绝缘层和间隔物材料层的交替堆叠，其中该间隔物材料层形成为导电层，或者随后被导电层替换；通过交替堆叠形成存储器堆叠结构，该存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；在半导体柱结构向交替堆叠提供机械支撑时，通过移除源极层级牺牲层来形成源极层级腔体；以及在源极层级腔体的体积内形成源极层级半导体材料层，其中该源极层级半导体材料层邻接竖直半导体沟道的底端部分并且横向围绕半导体柱结构。

根据本公开的又一方面，提供了一种形成三维存储器器件的方法，该方法包括：形成具有第一导电类型的掺杂的第一导电类型半导体层和具有与第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层的堆叠，并且在衬底的上部中在与第一导电类型半导体层的底表面的交界处提供p-n结；在第一导电类型半导体层上方形成源极层级牺牲层；在源极层级牺牲层和半导体柱结构上方形成绝缘层和间隔物材料层的交替堆叠，其中该间隔物材料层形成为导电层，或者随后被导电层替换；形成存储器堆叠结构，该存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；通过移除源极层级牺牲层来形成源极腔体；以及直接在竖直半导体沟道和第一导电类型半导体层的顶表面上在源极层级腔体的体积内形成源极层级半导体材料层。

附图说明

图1A是根据本公开的实施方案的在形成半导体柱结构之后的第一示例性结构的示意性竖直剖面图。

图1B是图1A的第一示例性结构的俯视图。竖直平面A-A'是图1A的竖直剖面图的平面。

图2A是根据本公开的实施方案的在形成p-n结和介电衬垫层之后的第一示例性结构的示意性竖直剖面图。

图2B是图2A的第一示例性结构的俯视图。竖直平面A-A'是图2A的竖直剖面图的平面。

图3A是根据本公开的实施方案的在形成源极层级牺牲层之后的第一示例性结构的示意性竖直剖面图。

图3B是图3A的第一示例性结构的俯视图。竖直平面A-A'是图3A的竖直剖面图的平面。

图4A是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠、阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。

图4B是图4A的第一示例性结构的另一示意性竖直剖面图。

图4C是图4A和图4B的第一示例性结构的俯视图。竖直平面A-A'是图4A的竖直剖面图的平面。竖直平面B-B'是图4B的竖直剖面图的平面。

图5A是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直剖视图。

图5B是图5A的第一示例性结构的另一示意性竖直剖面图。

图5C是图5A和图5B的第一示例性结构的俯视图。竖直平面A-A'是图5A的竖直剖面图的平面。竖直平面B-B'是图5B的竖直剖面图的平面。

图5D是沿图5A的水平平面D-D'截取的第一示例性结构的水平剖面图。

图6A是根据本公开的实施方案的在形成接触级介电层和背侧沟槽之后的第一示例性结构的示意性竖直剖面图。

图6B是沿图6A的水平平面B-B'的第一示例性结构的水平剖面图。

图6C是图6A和图6B的第一示例性结构的俯视图。竖直平面A-A'是图6A的竖直剖面图的平面。

图7A是根据本公开的实施方案的在形成源极层级腔体之后的第一示例性结构的示意性竖直剖面图。

图7B是沿图7A的水平平面B-B'的第一示例性结构的水平剖面图。

图8A是根据本公开的实施方案的在移除存储器膜的物理暴露部分和介电衬垫层之后的第一示例性结构的示意性竖直剖面图。

图8B是沿图8A的水平平面B-B'的第一示例性结构的水平剖面图。

图9A是根据本公开的实施方案的在沉积掺杂半导体材料层之后的第一示例性结构的示意性竖直剖面图。

图9B是沿图9A的水平平面B-B'的第一示例性结构的水平剖面图。

图10是根据本公开的实施方案的在形成源极区和牺牲半导体氧化物部分之后的第一示例性结构的竖直剖面图。

图11是根据本公开的实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。

图12是根据本公开的实施方案的在形成导电层之后的第一示例性结构的示意性竖直剖面图。

图13是根据本公开的实施方案的在形成背侧沟槽中的绝缘间隔物之后的第一示例性结构的示意性竖直剖面图。

图14是根据本公开的实施方案的在形成背侧接触通孔结构之后的第一示例性结构的示意性竖直剖面图。

图15是根据本公开的实施方案的在形成各种接触通孔结构之后的第一示例性结构的示意性竖直剖面图。

图16是根据本公开的实施方案的在形成衬底中的p-n结之后的第二示例性结构的示意性竖直剖面图。

图17是根据本公开的实施方案的在形成介电衬垫层之后的第二示例性结构的示意性竖直剖面图。

图18A是根据本公开的实施方案的在形成源极层级牺牲层之后的第二示例性结构的示意性竖直剖面图。

图18B是图3A的第二示例性结构的俯视图。竖直平面A-A'是图3A的竖直剖面图的平面。

图19是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第二示例性结构的示意性竖直剖面图。

图20是根据本公开的实施方案的在形成存储器堆叠结构之后的第二示例性结构的示意性竖直剖面图。

图21是根据本公开的实施方案的在形成背侧沟槽之后的第二示例性结构的示意性竖直剖面图。

图22是根据本公开的实施方案的在形成源极层级腔体并移除存储器膜的物理暴露部分和介电衬垫层之后的第二示例性结构的示意性竖直剖面图。

图23是根据本公开的实施方案的在沉积掺杂半导体材料层之后的第二示例性结构的示意性竖直剖面图。

图24是根据本公开的实施方案的在形成源极区和牺牲半导体氧化物部分之后的第二示例性结构的竖直剖面图。

图25是根据本公开的实施方案的在形成背侧凹陷部之后的第二示例性结构的示意性竖直剖面图。

图26是根据本公开的实施方案的在形成导电层之后的第二示例性结构的示意性竖直剖面图。

图27是根据本公开的实施方案的在形成背侧沟槽中的绝缘间隔物之后的第二示例性结构的示意性竖直剖面图。

图28是根据本公开的实施方案的在形成背侧接触通孔结构之后的第二示例性结构的示意性竖直剖面图。

图29A是根据本公开的实施方案的在形成半导体柱结构之后的第三示例性结构的示意性竖直剖面图。

图29B为图29A的第三示例性结构的俯视图。竖直平面A-A'是图29A的竖直剖面图的平面。

图30A是根据本公开的实施方案的在形成介电衬垫层之后的第三示例性结构的示意性竖直剖面图。

图30B为图30A的第三示例性结构的俯视图。竖直平面A-A'是图30A的竖直剖面图的平面。

图31A是根据本公开的实施方案的在形成源极层级金属层和源极层级牺牲层之后的第三示例性结构的示意性竖直剖面图。

图31B为图31A的第三示例性结构的俯视图。竖直平面A-A'是图31A的竖直剖面图的平面。

图32是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第三示例性结构的示意性竖直剖面图。

图33是根据本公开的实施方案的在形成存储器堆叠结构之后的第三示例性结构的示意性竖直剖面图。

图34是根据本公开的实施方案的在形成背侧沟槽之后的第三示例性结构的示意性竖直剖面图。

图35是根据本公开的实施方案的在形成源极层级腔体之后的第三示例性结构的示意性竖直剖面图。

图36是根据本公开的实施方案的在移除存储器膜的物理暴露部分和介电衬垫层之后的第三示例性结构的示意性竖直剖面图。

图37是根据本公开的实施方案的在沉积掺杂半导体材料层之后的第三示例性结构的示意性竖直剖面图。

图38是根据本公开的实施方案的在形成源极区和牺牲半导体氧化物部分之后的第三示例性结构的竖直剖面图。

图39是根据本公开的实施方案的在形成背侧凹陷部之后的第三示例性结构的示意性竖直剖面图。

图40是根据本公开的实施方案的在形成导电层之后的第三示例性结构的示意性竖直剖面图。

图41是根据本公开的实施方案的在形成背侧沟槽中的绝缘间隔物之后的第三示例性结构的示意性竖直剖面图。

图42是根据本公开的实施方案的在形成背侧接触通孔结构之后的第三示例性结构的示意性竖直剖面图。

图43A是根据本公开的实施方案的在形成介电衬垫层和源极层级牺牲层之后的第四示例性结构的示意性竖直剖面图。

图43B是图43A的第四示例性结构的俯视图。竖直平面A-A'是图43A的竖直剖面图的平面。

图44是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第四示例性结构的示意性竖直剖面图。

图45A是根据本公开的实施方案的在形成存储器开口之后的第四示例性结构的示意性竖直剖面图。

图45B是沿图45A的平面B-B'的第四示例性结构的水平剖面图。竖直平面A-A'是图45A的竖直剖面图的平面。

图45C是图45A的第四示例性结构的俯视图。竖直平面A-A'是图45A的竖直剖面图的平面。

图46A是根据本公开的实施方案的在形成源极层级腔体之后的第四示例性结构的示意性竖直剖面图。

图46B是沿图46A的平面B-B'的第四示例性结构的水平剖面图。竖直平面A-A'是图46A的竖直剖面图的平面。

图47A是根据本公开的实施方案的在形成存储器开口填充结构和源极层级组件之后的第四示例性结构的示意性竖直剖面图。

图47B是沿图47A的平面B-B'的第四示例性结构的水平剖面图。竖直平面A-A'是图47A的竖直剖面图的平面。

图47C是沿图47A的平面C-C'的第四示例性结构的水平剖面图。竖直平面A-A'是图47A的竖直剖面图的平面。

图48是根据本公开的实施方案的在形成背侧沟槽之后的第四示例性结构的示意性竖直剖面图。

图49A是根据本公开的实施方案的在形成源极区和牺牲半导体氧化物部分之后的第四示例性结构的竖直剖面图。

图49B是沿图49A的平面B-B'的第四示例性结构的水平剖面图。竖直平面A-A'是图49A的竖直剖面图的平面。

图50是根据本公开的实施方案的在形成背侧凹陷部之后的第四示例性结构的示意性竖直剖面图。

图51是根据本公开的实施方案的在形成导电层之后的第四示例性结构的示意性竖直剖面图。

图52是根据本公开的实施方案的在形成绝缘间隔物和背侧接触通孔结构之后的第四示例性结构的示意性竖直剖面图。

具体实施方式

包括相应存储器膜和相应竖直半导体沟道的存储器堆叠结构通过用作字线的绝缘层和导电层的交替堆叠形成。每个竖直半导体沟道电连接到公共源极区和相应漏极区。竖直半导体沟道与公共源极区之间的电连接通过存储器膜进行。本公开的各种实施方案提供了用于通过使用替代埋入式源极层在竖直半导体沟道与公共源极区之间提供电连接的低成本且有效的方法，其各个方面在下文描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维单体存储器阵列器件。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，“半导体材料”是指具有在1.0×10^-5S/m至1.0×10⁵S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10^-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×10⁵S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×10⁵S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10^-5S/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×10⁵S/m的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10^-5S/m至1.0×10⁵S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动电路。

本公开的各种实施方案的三维存储器器件包括单片三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。单体三维NAND串位于位于衬底上方的NAND串的单体三维阵列中。NAND串的三维阵列的第一器件级中的至少一个存储器单元位于NAND串的三维阵列的第二器件级的另一个存储器单元上方。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中管芯的总数一样多的外部命令。每个管芯包括一个或多个平面。可在相同管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯为存储器管芯(即，包括存储器元件的管芯)情况中，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参见图1A和图1B，示出了第一示例性结构的存储器阵列区100，其包括形成在衬底半导体材料层2的顶表面上方的半导体柱结构12的阵列。半导体柱结构12的阵列可被布置为二维周期性阵列，该阵列包括沿着第一水平方向hd1延伸的多行半导体柱结构12。半导体柱结构12的相邻行可沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。在一个实施方案中，半导体柱结构12的二维周期性阵列可被布置为二维六边形周期性阵列。

在一个实施方案中，衬底半导体材料层2和半导体柱结构12的至少上部(或整体)可包括具有相同材料组成的掺杂半导体材料。例如，衬底半导体材料层2和半导体柱结构12可包含硅、硅-锗合金、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料或有机半导体材料。在一个实施方案中，衬底半导体材料层2和半导体柱结构12可包括单晶半导体材料。衬底半导体材料层2和半导体柱结构12可包括原子浓度在1.0×10¹⁴/cm³至1.0×10¹⁸/cm³范围内的电掺杂剂(p型掺杂剂或n型掺杂剂)，但也可使用更小和更大的原子掺杂剂浓度。衬底半导体材料层2和半导体柱结构12中的掺杂类型在本文中被称为第一导电类型，其可以是p型或n型。

半导体柱结构12可例如通过以下方式形成：在未图案化的半导体材料层(其可作为半导体衬底诸如可商购获得的半导体晶圆提供)上方形成覆盖分立的圆形(或椭圆形)区域的周期性阵列的图案化蚀刻掩模，以及通过各向异性地蚀刻未图案化的半导体材料层的物理暴露区域。未图案化的半导体材料层的物理暴露的表面竖直地凹陷以提供衬底半导体材料层2的顶表面，该顶表面邻接每个半导体柱结构12的底部周边。每个半导体柱结构12可具有圆形或椭圆形水平横截面形状的圆柱体形状，或者可具有截头的形状。每个半导体柱结构12可具有平坦的水平顶表面，以及具有闭合的顶部边缘和闭合的底部边缘的侧壁表面。如本文所用，“闭合”形状是指将二维平面分成内部区域和外部区域的形状。半导体柱结构12的高度可以在30nm至600nm的范围内，但是也可以使用更小和更大的高度。每个半导体柱结构12的基座的最大侧向尺寸可以在20nm至300nm的范围内，但是也可以使用更小和更大的最大侧向尺寸。半导体柱结构12突出于位于衬底8中的衬底半导体材料层2的水平顶表面上方，该衬底可由衬底半导体材料层2组成或包括位于衬底半导体材料层2下方的一个或多个附加材料层。

参见图2A和图2B，通过一系列离子注入工艺形成两个p-n结的串联连接。在一个实施方案中，具有第一导电类型的掺杂的第一导电类型半导体层6和具有与第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层4的堆叠可形成于半导体柱结构12阵列下方的衬底8的上部中。例如，可将第二导电类型的掺杂剂注入到衬底半导体材料层2的上部中，以将衬底半导体材料层2的注入部分转换成第二导电类型半导体层4。选择第二导电类型的掺杂剂的剂量，使得注入区中的净掺杂具有第二导电类型。此外，可将第一导电类型的掺杂剂注入到第二导电类型半导体层4的上部中，使得注入区中的净掺杂为第一导电类型。具有第一导电类型的净掺杂的区域构成第一导电类型半导体层6。第一导电类型半导体层6可包括在第二导电类型半导体层4中，并且可与第二导电类型半导体层4的未注入部分竖直地间隔开。

在衬底8的上部中，在第一导电类型半导体层6的底表面与第二导电类型半导体层4的顶表面之间的交界处提供第一p-n结。在第二导电类型半导体层4的底表面与衬底半导体材料层2的剩余部分的顶表面之间的交界处提供第二p-n结。第二导电类型半导体层4中的掺杂剂的净原子浓度是第二导电类型掺杂剂的原子浓度减去第二导电类型半导体层4中的第一导电类型掺杂剂的原子浓度，并且可在1.0×10¹⁴/cm³至1.0×10¹⁸/cm³的范围内。第一导电类型半导体层6中的掺杂剂的净原子浓度是第一导电类型掺杂剂的原子浓度减去第一导电类型半导体层6中的第二导电类型掺杂剂的原子浓度，并且可在1.0×10¹⁴/cm³至1.0×10¹⁸/cm³的范围内。半导体柱结构12邻接第一导电类型半导体层6，并且具有与第一导电类型半导体层6相同的掺杂类型和相同的掺杂剂浓度。

介电衬垫层14形成在第一导电类型半导体层6的顶表面和半导体柱结构12的物理暴露表面上。介电衬垫层14可以是通过氧化衬底8和半导体柱结构12的物理暴露的表面部分而形成的半导体氧化物层。例如，衬底8和半导体柱结构12可包括单晶硅，并且介电衬垫层14可包括具有在6nm至60nm范围内的厚度的热氧化硅层，但也可使用更小和更大的厚度。另选地，介电衬垫层14可通过沉积介电材料来形成。例如，介电衬垫层14可包含致密TEOS氧化物(即，通过TEOS的热分解和随后的致密化形成的氧化硅)、介电金属氧化物(诸如氧化铝)、氮化硅、氮氧化硅或它们的组合。

参见图3A和图3B，电介质隔离结构120可任选地例如通过电介质材料诸如氧化硅的沉积和图案化来形成。在一个实施方案中，电介质隔离结构120可围绕每个存储器阵列区100形成，即，围绕半导体柱结构12的簇形成。在一个实施方案中，p-n结延伸到衬底8的顶表面的区域可被电介质隔离结构120覆盖。电介质隔离结构120在形成于存储器阵列区100中的结构与衬底半导体材料层2的突出到存储器阵列区100外部的半导体柱结构12的顶表面的高度的部分之间提供电隔离。

源极层级牺牲层15可沉积在介电衬垫层14上方。源极层级牺牲层15包含对于介电衬垫层14的材料可以选择性地移除的牺牲材料。例如，源极层级牺牲层15可包括非晶硅、非晶硅锗合金、碳基材料诸如无定形碳或有机聚合物。可通过化学机械平面化(CMP)工艺从包括半导体柱结构12的顶表面的水平平面上方移除源极层级牺牲层15的多余部分。介电衬垫层14的覆盖在水平平面上的包括半导体柱结构12的顶表面的部分可在CMP工艺期间被附带地移除。半导体柱结构12的顶表面在CMP工艺之后被物理地暴露。源极层级牺牲层15具有与半导体柱结构12的顶表面共面的平面顶表面。半导体柱结构12、介电衬垫层14和源极层级牺牲层15统称为柱级组件21。

参考图4A至图4C，在柱级组件21上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。因此，第二材料层是在竖直相邻的绝缘层对32之间提供竖直间距的间隔物材料层。在一个实施方案中，每个第一材料层可以为绝缘层32，并且每个第二材料层可以为牺牲材料层42。

交替的多个绝缘层32和间隔物材料层(其可以是牺牲材料层42)的堆叠在本文中称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。交替堆叠(32,42)形成在源极层级牺牲层15和半导体柱结构12上方。间隔物材料层可形成为导电层，或者可形成为牺牲材料层42，该牺牲材料层随后被导电层替换。交替堆叠(32,42)内的最底部绝缘层32可直接形成在半导体柱结构12的顶表面上，并且直接形成在源极层级牺牲层15的顶表面上。

牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层42可以包括氮化硅层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可使用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。

绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可使用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。

虽然使用其中间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案描述了本公开，但在其他实施方案中，将牺牲材料层形成为导电层。在此类实施方案中，可以省略用导电层替换间隔物材料层的步骤。

任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。

在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。

在楼梯区300中形成平台区，该楼梯区定位在存储器阵列区100与外围器件区200之间，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底8的顶表面的垂直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。

在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何覆盖在上面的牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。

阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。每列楼梯可彼此竖直地偏移，使得牺牲材料层42中的每一个都在相应列的楼梯中具有物理上暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可使用使用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列阶梯的配置。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。

通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。

参考图5A至图5D，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32、42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口和支撑开口。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。

存储器开口延伸穿过交替堆叠(32,42)的整体。支撑开口延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32、42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口和支撑开口的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口可以从绝缘覆盖层70的顶表面竖直地延伸到至少包括源极层级牺牲层15的最顶表面的水平平面。支撑开口可从后向阶梯式介电材料部分65的顶表面竖直地延伸到衬底半导体材料层2的凸起部分的顶表面。在一个实施方案中，在源极层级牺牲层15的顶表面物理地暴露在每个存储器开口的底部处之后，执行对源极层级牺牲层15的过蚀刻。源极层级牺牲层15的凹陷表面可从源极层级牺牲层15的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如20nm至400nm的范围内，但是也可以使用更小和更大的深度。随后可例如通过灰化来移除光刻材料堆叠。

存储器开口和支撑开口中的每一者可包括基本上垂直于衬底8的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口的二维阵列。可在楼梯区300中形成支撑开口的二维阵列。每个存储器开口延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且进入源极层级牺牲层15的上部中。在该处理步骤中，每个支撑开口可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地到楼梯区300中的衬底半导体材料层2的上部中。

存储器膜50可形成在每个存储器开口和每个支撑开口内。每个存储器膜50可包括包括任选阻挡介电层52、电荷存储层54和隧穿介电层56的层堆叠。阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层52可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。阻挡介电层52的厚度可以在6nm至30nm的范围内，但是也可以使用更小和更大的厚度。电荷存储层54包括电荷捕获材料。电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。电荷存储层54的厚度可以在6nm至30nm的范围内，但是也可以使用更小和更大的厚度。隧穿介电层56包括至少一个介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层可以包括第一氧化硅层561、氮氧化硅层562和第二氧化硅层563的堆叠，该堆叠通常被称为ONO堆叠。隧穿介电层56的厚度可以在2nm至15nm的范围内，但是也可以使用更小和更大的厚度。

竖直半导体沟道60可以形成在存储器膜50中的相应一个存储器膜上的每个存储器开口和每个支撑开口中。竖直半导体沟道60包括具有第一导电类型的掺杂的半导体材料。竖直半导体沟道60可包括至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。每个竖直半导体沟道60的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

介电材料可以沉积在存储器开口和支撑开口的未填充体积中。可以例如通过凹陷蚀刻移除覆盖在绝缘覆盖层70上面的介电材料的多余部分。可将介电材料的剩余部分凹陷在绝缘帽盖层70的顶表面下方。存储器开口和支撑开口中的介电材料的每个剩余部分构成介电核心62。

可通过将具有第二导电类型的掺杂的掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。

存储器开口内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器堆叠结构55、介电核心62和存储器开口内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口内的存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应的支撑开口并且构成支撑柱结构20。

参考图6A至图6C，接触级介电层73可以形成在绝缘帽盖层70上方。接触级介电层73包含介电材料，诸如氧化硅。接触级介电层73的厚度可在100nm至600nm的范围内，但是也可采用更小和更大的厚度。

光致抗蚀剂层(未示出)可以施加在接触级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成线形开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻工艺通过接触级介电层73、绝缘帽盖层70、交替堆叠(32,42)和/或后向阶梯式介电材料部分65转移，以形成背侧沟槽79。各向异性蚀刻工艺蚀刻穿过接触级介电层73、绝缘帽盖层70、交替堆叠(32,42)和后向阶梯式介电材料部分65的未掩蔽部分以形成背侧沟槽79。背侧沟槽79从接触级介电层73的顶表面垂直延伸并且至少延伸到源极层级牺牲层15的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300。在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸。可以例如通过灰化来移除光致抗蚀剂层。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。源极层级牺牲层15的材料在每个背侧沟槽79的底部物理地暴露。

参见图7A和图7B，可以在各向同性蚀刻工艺中将蚀刻对交替堆叠(32,42)、接触级介电层73、绝缘盖层70、后向阶梯式介电材料部分65和介电衬垫层14的材料具有选择性的源极层级牺牲层15的材料的蚀刻剂引入背侧沟槽79中。在一个实施方案中，可以在湿法蚀刻工艺中将蚀刻源极层级牺牲层15的材料的各向同性蚀刻剂引入背侧沟槽79中。例如，如果源极层级牺牲层15包括未掺杂的非晶硅或未掺杂的非晶硅锗合金，并且如果介电衬垫层14包括氧化硅，使用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺可用于移除对交替堆叠(32,42)、接触级介电层73、绝缘覆盖层70、后向阶梯式介电材料部分65和介电衬垫层14具有选择性的源极层级牺牲层15。在通过各向同性蚀刻剂蚀刻源极层级牺牲层15时，在移除源极层级牺牲层15的体积中形成源极层级腔体19。当半导体柱结构12向交替堆叠(32,42)提供机械支撑时，通过移除源极层级牺牲层15来形成源极层级腔体19。存储器膜50的底部的表面物理地暴露于源极层级腔体19。

参见图8A和图8B，执行另一各向同性蚀刻工艺，其中将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理地暴露于源极层级腔体19的部分。各向同性蚀刻工艺从外部到内部顺序地蚀刻存储器膜50的物理暴露部分的各种部件层。存储器膜50的物理暴露部分包括位于交替堆叠(32,42)的最底部表面下方的存储器膜50的平面底部和圆柱形部分。每个竖直半导体沟道60的外侧壁的下部通过各向同性蚀刻工艺物理地暴露。介电衬垫层14可在各向同性蚀刻工艺期间附带地移除。例如，如果介电衬垫层14包括氧化硅，并且如果隧穿介电层56包括第一氧化硅层561、氮氧化硅层562和第二氧化硅层563的层堆叠，则可延长蚀刻第一氧化硅层561的各向同性蚀刻工艺的步骤以蚀刻介电衬垫层14。通过移除存储器膜50的物理暴露部分和介电衬垫层14来使源极层级腔体19在体积上扩展。第一导电类型半导体层6的顶表面和最底部绝缘层32的底表面可以物理地暴露于源极层级腔体19。半导体柱结构12在各向同性蚀刻工艺期间向交替堆叠(32,42)和存储器开口填充结构58提供结构支撑。

参见图9A和图9B，具有第一导电类型的掺杂的掺杂半导体材料可通过选择性半导体沉积工艺或通过非选择性半导体沉积工艺沉积在源极层级腔体19中。半导体前体气体(诸如硅烷、乙硅烷或二氯甲基硅烷)和掺杂剂前体气体可以与任选的蚀刻剂气体(诸如氯化氢)一起流入包括示例性结构的处理室中。沉积的掺杂半导体材料层在本文中被称为源极层级半导体材料层16。源极层级半导体材料层16形成在源极层级腔体19的体积内以及背侧沟槽79的外围区域处以及接触级介电层73的顶表面上方。源极层级半导体材料层16通过将具有第一导电类型的掺杂的掺杂半导体材料沉积在竖直半导体沟道60的底表面和侧壁、半导体柱结构12的侧壁以及第一导电类型半导体层6的顶表面上来形成。因此，源极层级半导体材料层16邻接并直接接触竖直半导体沟道60的底端部分，并且横向围绕半导体柱结构12。

源极层级半导体材料层16直接形成在竖直半导体沟道60中的每个竖直半导体沟道的外侧壁的下部上，并且直接形成在半导体柱结构12的侧壁上。在一个实施方案中，源极层级半导体材料层16的掺杂半导体材料可以包括掺杂多晶硅。源极层级半导体材料层16中的第一导电类型的掺杂剂的原子浓度可以在1.0×10¹⁴/cm³至1.0×10¹⁹/cm³的范围内，尽管也可采用更小和更大的原子浓度。源极层级半导体材料层16通过具有相反极性的一系列两个p-n结与衬底半导体材料层2电隔离。

参见图10，可以通过各向同性蚀刻工艺移除源极层级半导体材料层16的位于背侧沟槽79内部或接触级介电层73上方的部分。源极层级半导体材料层16的剩余部分可完全位于源极层级内，该源极层级是第一导电类型半导体层6的顶表面与交替堆叠(32,42)的最底部绝缘层32的底表面之间的体积。

具有第二导电性的掺杂剂可以穿过背侧沟槽注入到源极层级半导体材料层16的下面部分中。源极层级半导体材料层16的注入部分被转换为具有第二导电类型的掺杂的掺杂半导体材料部分，其用作源极区61。源极区61中的净掺杂剂浓度(即，第二导电类型的掺杂剂的原子浓度小于第一导电类型的掺杂剂的原子浓度)可在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但也可使用更小和更大的原子浓度。源极区61可接触或可不接触第一导电类型半导体层6的顶表面。p-n结形成在每个源极区61和源极层级半导体材料层16之间。任选地，可以执行氧化工艺以将源极层级半导体材料层16和源极区61的物理暴露的表面部分转换为牺牲半导体氧化物部分26'。每个源极区61可以直接在源极层级半导体材料层16上在相应背侧沟槽79的底部处形成。

参考图11，可以执行各向同性的蚀刻工艺，其中将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。背侧凹陷部43形成在从中移除牺牲材料层42的体积中。牺牲材料层42的第二材料可以以对绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、接触级介电层73的材料、绝缘覆盖层70的材料、牺牲半导体氧化物部分26’的材料和存储器膜50的最外层的材料有选择性的方式移除。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。

选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺以对氧化硅、硅和本领域中所使用的各种其他材料有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式电介质材料部分65和存储器开口填充结构58提供结构支撑。

每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的垂直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区域100包括单体三维NAND串阵列，该单体三维NAND串阵列具有设置在衬底8之上的多个器件级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。多个背侧凹陷部43中的每个背侧凹陷部可基本平行于衬底8的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

参考图12，可以任选地形成背侧阻挡介电层(未示出)。背侧阻挡介电层(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43的剩余体积中形成的控制栅。至少一种金属材料可以沉积在背侧凹陷部43的剩余体积中以及背侧沟槽79的外围区域处。该至少一种金属材料可包括导电金属氮化物材料(诸如TiN、TaN、WN或其堆叠)和金属填充材料(诸如钨、钴、钌、钛和钽)。例如，TiN衬垫和钨填充材料的组合可沉积在背侧凹陷部中。多个导电层46可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在每个背侧沟槽79的侧壁上以及接触级介电层73上方。连续导电材料层的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或其组合从每个背侧沟槽79的侧壁并从接触级介电层73之上回蚀。沉积的金属材料的剩余部分包括填充背侧凹陷部43的导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。

每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。

参考图13，可以将绝缘材料层保形沉积在背侧沟槽79中和接触级介电层73上方。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以使用更小和更大的厚度。

执行各向异性蚀刻以从接触级介电层73上方和每个背侧沟槽79的底部去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。每个牺牲半导体氧化物部分26'的中心部分可在各向异性蚀刻工艺期间被移除以提供具有管状构型并且横向围绕相应绝缘间隔物74的半导体氧化物间隔物26。或者，可通过各向异性蚀刻工艺移除每个牺牲半导体氧化物部分26'的整体。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。源极区61的顶表面可物理地暴露在每个背侧沟槽79的底部处。

参见图14，背侧接触通孔结构76可以直接在源极区61中的相应一个源极区上在每个背侧腔体79'内形成。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79’)中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可以包括导电衬垫，该导电衬垫包括导电衬垫材料，诸如TiN、TaN、WN、TiC、TaC、WC、它们的合金或堆叠；以及导电填充材料部分，该导电填充材料部分包括金属或金属合金，诸如W、Cu、Al、Co、Ru、Ni、它们的合金或堆叠。可以将接触级介电层73用作停止层来平面化该至少一种导电材料。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。

参考图15，附加的接触通孔结构(88,86)可以穿过接触级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触级介电层73形成。字线接触通孔结构86可穿过接触级电介质层73以及穿过后向阶梯式电介质材料部分65形成在导电层46上。

参考图16，可以使存储器阵列区100的整个面积凹陷而不形成半导体柱结构12来从第一示例性结构得到根据本公开的第二实施方案的第二示例性结构。第二示例性结构中的半导体柱结构12的消除可通过修改蚀刻掩模层(诸如光致抗蚀剂层)的光刻图案以在图1A和图1B所示的处理步骤期间在存储器阵列区100内不包括分立的掩模区域来实现。图2A和图2B的处理步骤可随后执行以形成p-n结的串联连接。例如，第一导电类型半导体层6和第二导电类型半导体层4的堆叠可以与第一实施方案中相同的方式形成在存储器阵列区100中。

参考图17，可以与第一实施方案中相同的方式形成介电衬垫层14。

参考图18A和图18B，可在介电衬垫层14上方沉积源极层级牺牲层15。源极层级牺牲层15包含对于介电衬垫层14的材料可以选择性地移除的牺牲材料。例如，源极层级牺牲层15可包括非晶硅、非晶硅锗合金、碳基材料诸如无定形碳或有机聚合物。可通过化学机械平面化(CMP)工艺从包括存储器阵列区100外部的衬底半导体材料层2的顶表面的水平平面上方移除源极层级牺牲层15的多余部分。介电衬垫层14的覆盖在水平平面上的部分(包括衬底半导体材料层2的在存储器阵列区100外部的部分的顶表面)可在CMP工艺期间被附带地移除。

电介质隔离结构120可任选地例如通过在源极层级牺牲层15的边界处形成沟槽，并且用介电材料诸如氧化硅填充沟槽来形成。在一个实施方案中，电介质隔离结构120可围绕每个存储器阵列区100形成。在一个实施方案中，p-n结的边缘可被电介质隔离结构120覆盖。电介质隔离结构120在形成于存储器阵列区100中的结构与衬底半导体材料层2的突出到存储器阵列区100外部的源极层级牺牲层15的顶表面的高度的部分之间提供电隔离。

参见图19，图4A至图4C的处理步骤可被执行以形成绝缘层32和牺牲材料层42的交替堆叠、绝缘帽盖层70、交替堆叠(32,42)的阶梯式表面(形成在楼梯区300中，如图4B所示)以及后向阶梯式介电材料部分65(如图4B所示)。

参见图20，图5A至图5D的处理步骤可通过修改存储器开口和支撑开口的深度来执行。具体地讲，可修改形成存储器开口的蚀刻工艺，使得存储器开口延伸穿过源极层级牺牲层15，穿过介电衬垫层14，并且进入第一导电类型半导体层6的上部中。进入第一导电类型半导体层6的存储器开口的凹陷深度可大于随后形成的存储器膜50的厚度，并且可在10nm至100nm的范围内，但也可使用更小和更大的凹陷深度。

存储器开口填充结构58形成在每个存储器开口中，并且支柱结构20形成在每个支撑开口中。每个存储器开口填充结构58包括存储器堆叠结构55。每个存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。每个存储器开口填充结构58延伸到第一导电类型半导体层6的上部中并接触该上部。存储器开口填充结构58形成在存储器阵列区100中，并且支柱结构20形成在楼梯区300中，如图5C所示。

参考图21，可以执行图6A至图6C的处理步骤以形成接触级电介质层73和背侧沟槽79。背侧沟槽79从接触级介电层73的顶表面垂直延伸并且至少延伸到源极层级牺牲层15的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300(参见图6C)。在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸。可以例如通过灰化来移除光致抗蚀剂层。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。源极层级牺牲层15的材料在每个背侧沟槽79的底部物理地暴露。

参见图22，可以执行图7A和图7B以及图8A和图8B的处理步骤以形成源极层级腔体19。各向同性蚀刻工艺可用于蚀刻对交替堆叠(32,42)、接触级介电层73、绝缘盖层70、后向阶梯式介电材料部分65和介电衬垫层14的材料具有选择性的源极层级牺牲层15的材料。可在各向同性蚀刻工艺期间将各向同性蚀刻剂引入背侧沟槽79中。当半导体柱结构12向交替堆叠(32,42)提供机械支撑时，通过移除源极层级牺牲层15来形成源极层级腔体19。存储器膜50的外侧壁的底部区域的表面物理地暴露于源极层级腔体19。

随后执行另一个各向同性蚀刻工艺，其中将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理地暴露于源极层级腔体19的部分。各向同性蚀刻工艺从外部到内部顺序地蚀刻存储器膜50的物理暴露部分的各种部件层。存储器膜50的物理暴露部分包括存储器膜50的圆柱形部分，其位于交替堆叠(32,42)的最底部表面下方和第一导电类型半导体层6的顶表面上方。每个竖直半导体沟道60的外侧壁的下部通过各向同性蚀刻工艺物理地暴露。介电衬垫层14可在各向同性蚀刻工艺期间附带地移除。例如，如果介电衬垫层14包括氧化硅，并且如果隧穿介电层56包括第一氧化硅层561、氮氧化硅层562和第二氧化硅层563的层堆叠，则可延长蚀刻第一氧化硅层561的各向同性蚀刻工艺的步骤以蚀刻介电衬垫层14。通过移除存储器膜50的物理暴露部分和介电衬垫层14来使源极层级腔体19在体积上扩展。第一导电类型半导体层6的顶表面和最底部绝缘层32的底表面可以物理地暴露于源极层级腔体19。

介电层堆叠150可以设置在每个竖直半导体沟道60的底部处。在各向同性蚀刻工艺之后，每个介电层堆叠150包括存储器膜50的一组邻接的剩余部分。每个介电层堆叠150可以包括：阻挡介电材料部分152，该阻挡介电材料部分具有与阻挡介电层52相同的组成和相同的厚度；电荷存储材料部分154，该电荷存储材料部分具有与电荷存储层54相同的组成和相同的厚度；和隧穿介电材料部分156，该隧穿介电材料部分具有与隧穿介电层56相同的组成部件和相同的厚度。每个隧穿介电材料部分156可以包括：第一氧化硅部分571，该第一氧化硅部分具有与第一氧化硅层561相同的组成和相同的厚度；氮氧化硅部分572，该氮氧化硅部分具有与氮氧化硅层562相同的组成和相同的厚度；和第二氧化硅部分573，该第二氧化硅部分具有与第二氧化硅层563相同的组成和相同的厚度。在各向同性蚀刻工艺期间，竖直半导体沟道60和介电核心62的被源极层级腔体19和介电层堆叠150围绕的部分为交替堆叠(32,42)提供结构支撑。

参考图23，可以执行图9A和图9B的处理步骤以形成源极层级半导体材料层16。源极层级半导体材料层16形成在源极层级腔体19的体积内以及背侧沟槽79的外围区域处以及接触级介电层73的顶表面上方。源极层级半导体材料层16通过将具有第一导电类型的掺杂的掺杂半导体材料沉积在竖直半导体沟道60的侧壁和第一导电类型半导体层6的顶表面上而形成。因此，源极层级半导体材料层16邻接并直接接触竖直半导体沟道60的底端部分，并且横向围绕半导体柱结构12。

源极层级半导体材料层16直接形成在竖直半导体沟道60中的每个竖直半导体沟道的外侧壁的下部上。在一个实施方案中，源极层级半导体材料层16的掺杂半导体材料可以包括掺杂多晶硅。源极层级半导体材料层16中的第一导电类型的掺杂剂的原子浓度可以在1.0×10¹⁴/cm³至1.0×10¹⁹/cm³的范围内，尽管也可采用更小和更大的原子浓度。源极层级半导体材料层16通过具有相反极性的一系列两个p-n结与衬底半导体材料层2电隔离。

参见图24，可以执行图10的处理步骤以通过各向同性蚀刻工艺移除源极层级半导体材料层16的位于背侧沟槽79内部或接触级介电层73上方的部分。源极层级半导体材料层16的剩余部分可完全位于源极层级内，该源极层级是第一导电类型半导体层6的顶表面与交替堆叠(32,42)的最底部绝缘层32的底表面之间的体积。

具有第二导电性的掺杂剂可以穿过背侧沟槽注入到源极层级半导体材料层16的下面部分中。源极层级半导体材料层16的注入部分被转换为具有第二导电类型的掺杂的掺杂半导体材料部分，其用作源极区61。源极区61中的净掺杂剂浓度(即，第二导电类型的掺杂剂的原子浓度小于第一导电类型的掺杂剂的原子浓度)可在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但也可使用更小和更大的原子浓度。源极区61可接触或可不接触第一导电类型半导体层6的顶表面。p-n结形成在每个源极区61和源极层级半导体材料层16之间。任选地，可以执行氧化工艺以将源极层级半导体材料层16和源极区61的物理暴露的表面部分转换为牺牲半导体氧化物部分26'。每个源极区61可以直接在源极层级半导体材料层16上在相应背侧沟槽79的底部处形成。

参见图25，可以执行图11的处理步骤以移除对绝缘层32有选择性的牺牲材料层42，并且在移除牺牲材料层42的体积中形成背侧凹陷部43。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

参见图26，可以执行图12的处理步骤以在背侧沟槽中形成导电层46。将牺牲材料层42用导电层46替换。每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

参见图27，可以执行图13的处理步骤以在每个背侧沟槽79内形成绝缘间隔物74。每个牺牲半导体氧化物部分26'的中心部分可在各向异性蚀刻工艺期间被移除以提供具有管状构型并且横向围绕相应绝缘间隔物74的半导体氧化物间隔物26。或者，可通过各向异性蚀刻工艺移除每个牺牲半导体氧化物部分26'的整体。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。源极区61的顶表面可物理地暴露在每个背侧沟槽79的底部处。

参见图28，可以执行图14的处理步骤以直接在源极区61中的相应一个源极区上在每个背侧腔体79'内形成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。随后，可以执行图15的处理步骤以形成穿过接触级介电层73并且任选地穿过后向阶梯式介电材料部分65的附加接触通孔结构(88,86)。附加接触通孔结构(88,85)可以包括漏极接触通孔结构88和字线接触通孔结构86，如图15所示。

参见图29A和图29B，示出了根据本公开的第三实施方案的第三示例性结构，其可与图1A和图1B所示的第一示例性结构相同。

参见图30A和图30B，介电衬垫层14形成在衬底半导体材料层2的顶表面上。介电衬垫层14可以是通过氧化衬底半导体材料层2的物理暴露的表面部分而形成的半导体氧化物层。例如，衬底半导体材料层2可包括单晶硅，并且介电衬垫层14可包括厚度在6nm至60nm范围内的热氧化硅层，但也可使用更小和更大的厚度。另选地，介电衬垫层14可通过沉积介电材料来形成。例如，介电衬垫层14可包含致密TEOS氧化物(即，通过TEOS的热分解和随后的致密化形成的氧化硅)、介电金属氧化物(诸如氧化铝)、氮化硅、氮氧化硅或它们的组合。

参见图31A和图31B，源极层级金属层18可作为连续材料层沉积在介电衬垫层14上。源极层级金属层18包括至少一种金属材料，诸如导电金属氮化物(诸如TiN、TaN或WN)、元素金属(诸如W、Mo、Ti、Ni)、金属合金或金属硅化物材料。该至少一种金属材料可通过各向同性沉积工艺或各向异性沉积工艺沉积。源极层级金属层18的水平部分的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。源极层级金属层18通过介电衬垫层14与衬底半导体材料层2电隔离。

源极层级牺牲层15形成在源极层级金属层18上。源极层级牺牲层15可具有与第一实施方案和第二实施方案中相同的材料组成，并且可通过与第一实施方案和第二实施方案中相同的方法形成。可通过化学机械平面化(CMP)工艺从包括半导体柱结构12的顶表面的水平平面上方移除源极层级牺牲层15的多余部分。介电衬垫层14和源极层级金属层18的覆盖在包括半导体柱结构12的顶表面的水平平面上的部分可在CMP工艺期间被附带地移除。在CMP工艺之后，半导体柱结构12的顶表面和源极层级金属层18的剩余部分的环形顶表面可以物理地暴露。源极层级牺牲层15具有与半导体柱结构12的顶表面共面的平面顶表面。半导体柱结构12、介电衬垫层14、源极层级金属层18和源极层级牺牲层15统称为柱级组件21。

参见图32，图4A至图4C的处理步骤可被执行以形成绝缘层32和牺牲材料层42的交替堆叠、绝缘帽盖层70、交替堆叠(32,42)的阶梯式表面(形成在楼梯区300中，如图4B所示)以及后向阶梯式介电材料部分65(如图4B所示)。交替堆叠(32,42)的最底部绝缘层32可形成在半导体柱结构12、介电衬垫层14、源极层级金属层18和源极层级牺牲层15的顶表面以及衬底半导体材料层2的未凹陷部分的顶表面上。

参考图33，可以执行图5A至图5D的处理步骤，以形成存储器开口和支撑开口。源极层级牺牲层15的表面可以在每个存储器开口的底部处暴露。每个存储器开口可以通过源极层级牺牲层15的剩余部分与源极层级金属层18横向和竖直地间隔开。每个支撑开口可延伸到楼梯区300中的衬底半导体材料层2的未凹陷部分的表面区域中。

存储器开口填充结构58形成在每个存储器开口中，并且支柱结构20形成在每个支撑开口中。每个存储器开口填充结构58包括存储器堆叠结构55。每个存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。每个存储器开口填充结构58延伸到第一导电类型半导体层6的上部中并接触该上部。存储器开口填充结构58形成在存储器阵列区100中，并且支柱结构20形成在楼梯区300中，如图5C所示。

参考图34，可以执行图6A至图6C的处理步骤以形成接触级电介质层73和背侧沟槽79。背侧沟槽79从接触级介电层73的顶表面垂直延伸并且至少延伸到源极层级牺牲层15的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300(参见图6C)。在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸。可以例如通过灰化来移除光致抗蚀剂层。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。源极层级牺牲层15的材料在每个背侧沟槽79的底部物理地暴露。

参考图35，可以执行图7A和图7B的处理步骤以形成源极层级腔体19。各向同性蚀刻工艺可用于蚀刻对交替堆叠(32,42)、接触级介电层73、绝缘盖层70、后向阶梯式介电材料部分65和源极层级金属层18的材料具有选择性的源极层级牺牲层15的材料。可在各向同性蚀刻工艺期间将各向同性蚀刻剂引入背侧沟槽79中。当半导体柱结构12向交替堆叠(32,42)提供机械支撑时，通过移除源极层级牺牲层15来形成源极层级腔体19。存储器膜50的外侧壁的底部区域的表面物理地暴露于源极层级腔体19。

参见图36，可以执行图8A和图8B的处理步骤以蚀刻存储器膜50的物理暴露部分。施加各向同性蚀刻剂(诸如湿法蚀刻剂)的序列以从外部到内部顺序地蚀刻存储器膜50的物理暴露部分的各种部件层。存储器膜50的物理暴露部分包括存储器膜50的底部和圆柱形部分，其位于交替堆叠(32,42)的最底部表面下方和源极层级金属层18上方。每个竖直半导体沟道60的底表面和外侧壁的下部通过各向同性蚀刻工艺物理地暴露。通过移除存储器膜50的物理暴露部分来扩大源极层级腔体19的体积。源极层级金属层18的顶表面和侧壁以及最底部绝缘层32的底表面可以物理地暴露于源极腔体19。

参见图37，具有第二导电类型的掺杂的掺杂半导体材料可通过选择性半导体沉积工艺或通过非选择性半导体沉积工艺沉积在源极层级腔体19中。半导体前体气体(诸如硅烷、乙硅烷或二氯甲基硅烷)和掺杂剂前体气体可以与任选的蚀刻剂气体(诸如氯化氢)一起流入包括示例性结构的处理室中。沉积的掺杂半导体材料层在本文中被称为源极层级半导体材料层161。源极层级半导体材料层161形成在源极层级腔体19的体积内以及背侧沟槽79的外围区域处以及接触级介电层73的顶表面上方。源极层级半导体材料层161通过将具有第二导电类型的掺杂的掺杂半导体材料沉积在竖直半导体沟道60的底表面和侧壁上来形成。因此，源极层级半导体材料层161用作多个竖直半导体沟道60的公共源极区。p-n结形成在竖直半导体沟道60和源极层级半导体材料层161之间的每个交界处。源极层级金属层18为源极层级半导体材料层161提供高导电性平行导电路径。源极层级半导体材料层161和源极层级金属层18的组合通过介电衬垫层14与衬底半导体材料层2和半导体柱结构12电隔离。源极层级半导体材料层161邻接并直接接触竖直半导体沟道60的底端部分，并且横向围绕半导体柱结构12。

源极层级半导体材料层161直接形成在竖直半导体沟道60中的每个竖直半导体沟道的外侧壁的下部上。在一个实施方案中，源极层级半导体材料层161的掺杂半导体材料可以包括掺杂多晶硅。源极层级半导体材料层161中的第二导电类型的掺杂剂的原子浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，尽管也可采用更小和更大的原子浓度。

参见图38，可以通过各向同性蚀刻工艺移除源极层级半导体材料层161的位于背侧沟槽79内部或接触级介电层73上方的部分。源极层级半导体材料层161的剩余部分可完全位于源极层级内，该源极层级是存储器阵列区中的衬底半导体材料层2的顶表面与交替堆叠(32,42)的最底部绝缘层32的底表面之间的体积。任选地，可以执行氧化工艺以将源极层级半导体材料层161的物理暴露的表面部分转换为牺牲半导体氧化物部分26’。

参见图39，可以执行图11的处理步骤以移除对绝缘层32有选择性的牺牲材料层42，并且在移除牺牲材料层42的体积中形成背侧凹陷部43。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

参见图40，可以执行图12的处理步骤以在背侧沟槽中形成导电层46。将牺牲材料层42用导电层46替换。每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

参见图41，可以执行图13的处理步骤以在每个背侧沟槽79内形成绝缘间隔物74。每个牺牲半导体氧化物部分26'的中心部分可在各向异性蚀刻工艺期间被移除以提供具有管状构型并且横向围绕相应绝缘间隔物74的半导体氧化物间隔物26。或者，可通过各向异性蚀刻工艺移除每个牺牲半导体氧化物部分26'的整体。背侧腔体79’存在于由每个绝缘间隔物74围绕的体积内。源极层级半导体材料层161的顶表面可物理地暴露在每个背侧沟槽79的底部处。

参见图42，可以执行图14的处理步骤以直接在源极层级半导体材料层161上在每个背侧腔体79'内形成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极层级半导体材料层161的顶表面。随后，可以执行图15的处理步骤以形成穿过接触级介电层73并且任选地穿过后向阶梯式介电材料部分65的附加接触通孔结构(88,86)。附加接触通孔结构(88,85)可以包括漏极接触通孔结构88和字线接触通孔结构86，如图15所示。

参见图43A和图43B，根据本公开的第四实施方案的第四示例性结构可通过形成介电衬垫层14和源极层级牺牲层15而从图1A和图1B的第一示例性结构得出。介电衬垫层14可通过执行图2A和图2B的处理步骤来形成。因此，介电衬垫层14可具有与第一实施方案、第二实施方案和第三实施方案中相同的组成和相同的厚度。随后，可以执行图3A和图3B的处理步骤以形成源极层级牺牲层15，该源极层级牺牲层可具有与第一实施方案、第二实施方案和第三实施方案中相同的材料组成。源极层级牺牲层15具有与半导体柱结构12的顶表面共面的平面顶表面。半导体柱结构12、介电衬垫层14和源极层级牺牲层15统称为柱级组件21。

参见图44，图4A至图4C的处理步骤可被执行以形成绝缘层32和牺牲材料层42的交替堆叠、绝缘帽盖层70、交替堆叠(32,42)的阶梯式表面(形成在楼梯区300中，如图4B所示)以及后向阶梯式介电材料部分65(如图4B所示)。交替堆叠(32,42)内的最底部绝缘层32可直接形成在半导体柱结构12的顶表面、介电衬垫层14的环形顶表面以及源极层级牺牲层15的顶表面上。

参考图45A至图45C，可以执行图5A至图5D的处理步骤以形成存储器开口49和支撑开口39。例如，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在楼梯区300上方的第二组开口。光刻材料堆叠中的图案可以通过使用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32、42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口39。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口39穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。

存储器开口49延伸穿过交替堆叠(32，42)的整体。支撑开口39延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32、42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口39的侧壁可以是基本上垂直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。

存储器开口49可以从绝缘覆盖层70的顶表面竖直地延伸到至少包括源极层级牺牲层15的最顶表面的水平平面。支撑开口39可从后向阶梯式介电材料部分65的顶表面竖直地延伸到衬底半导体材料层2的凸起部分的顶表面。在一个实施方案中，在源极层级牺牲层15的顶表面物理地暴露在每个存储器开口49的底部处之后，可以任选地执行对源极层级牺牲层15的过蚀刻。随后可例如通过灰化来移除光刻材料堆叠。

存储器开口49和支撑开口39中的每一者可包括基本上垂直于衬底8的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区域100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口39的二维阵列。每个存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且进入源极层级牺牲层15的上部中。在该处理步骤中，每个支撑开口39可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地到楼梯区300中的衬底半导体材料层2的上部中。在一个实施方案中，源极层级牺牲层15可以在存储器开口49中的每个存储器开口的底部处物理地暴露。

参见图46A和图46B，可以在各向同性蚀刻工艺中将蚀刻对交替堆叠(32,42)、接触级介电层73、绝缘盖层70、后向阶梯式介电材料部分65和介电衬垫层14的材料具有选择性的源极层级牺牲层15的材料的蚀刻剂引入存储器开口49中。在一个实施方案中，可以在湿法蚀刻工艺中将蚀刻源极层级牺牲层15的材料的各向同性蚀刻剂引入存储器开口49中。例如，如果源极层级牺牲层15包括未掺杂的非晶硅或未掺杂的非晶硅锗合金，并且如果介电衬垫层14包括氧化硅，使用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺可用于移除对交替堆叠(32,42)、接触级介电层73、绝缘覆盖层70、后向阶梯式介电材料部分65和介电衬垫层14具有选择性的源极层级牺牲层15。在通过各向同性蚀刻剂蚀刻源极层级牺牲层15时，在移除源极层级牺牲层15的体积中形成源极层级腔体19。当半导体柱结构12向交替堆叠(32,42)提供机械支撑时，通过移除源极层级牺牲层15来形成源极层级腔体19。源极层级腔体19在形成时连接到存储器开口49中的每个存储器开口。源极层级腔体19可以通过介电衬垫层14与衬底半导体材料层2和半导体柱结构12间隔开。

参见图47A至图47C，可以执行一系列保形材料沉积工艺以形成保形材料层堆叠(55,250,60,160)，该保形材料层堆叠延伸跨过源极层级腔体19和存储器开口49中的每个存储器开口。保形材料层堆叠(55,250,60,160)包括连续的阻挡介电材料层(52,51)，其包括形成在存储器开口49中的相应一个存储器开口中的阻挡介电层52和形成在源极层级腔体19中的源极层级阻挡介电材料层51，该源极层级阻挡介电材料层直接在介电衬垫层14上以及在交替堆叠(32,42)的最底部绝缘层32的底表面上形成。连续阻挡介电材料层(52,51)可以整体具有相同的组成和相同的厚度。

保形材料层堆叠(55,250,60,160)包括连续电荷存储材料层(54,53)，其包括形成在阻挡介电层52中的相应一个阻挡介电层上的电荷存储层54和直接在源极层级阻挡介电材料层51上在源极层级腔体19中形成的源极层级电荷存储材料层53。保形材料层堆叠(55,250,60,160)可整体具有相同的组成和相同的厚度。

保形材料层堆叠(55,250,60,160)包括连续隧穿介电材料层(56、57)，其包括形成在电荷存储层54中的相应一个电荷存储层上的隧穿介电层56和直接在源极层级电荷存储材料层53上在源极层级腔体19中形成的源极层级电荷存储材料层53。连续隧穿介电材料层(56,57)可以包括第一连续氧化硅隧穿介电材料层(561,571)、连续氮氧化硅隧穿介电材料层(562,572)和第二连续氧化硅隧穿介电材料层(563,573)的堆叠。第一连续氧化硅隧穿介电材料层(561,571)包括形成在相应存储器开口49中的相应电荷存储层54上的第一氧化硅层561，以及形成在源极层级腔体19中的第一源极层级氧化硅隧穿介电材料层571。连续氮氧化硅隧穿介电材料层(562,572)包括形成在相应存储器开口49中的相应第一氧化硅层561上的氮氧化硅层562以及形成在源极层级腔体19中的源极层级氮氧化硅隧穿介电材料层572。第二连续氧化硅隧穿介电材料层(563,573)包括形成在相应存储器开口49中的相应氮氧化硅层562上的第二氧化硅层563，以及形成在源极层级腔体19中的第二源极层级氧化硅隧穿介电材料层573。

位于存储器开口49中的第一氧化硅层561、氮氧化硅层562和第二氧化硅层563的每个组合构成隧穿介电层56。位于存储器开口49中的阻挡介电层52、电荷存储层54和隧穿介电层56的每个组合构成存储器膜50。第一源极层级氧化硅隧穿介电材料层571、源极层级氮氧化硅隧穿介电材料层572和第二源极层级氧化硅隧穿介电材料层573的组合构成了形成在源极层级腔体19内的源极层级隧穿介电材料层57。源极层级阻挡介电材料层51、源极层级电荷存储材料层53和源极层级隧穿介电材料层57的组合构成源极层级介电层堆叠250。存储器膜50的每个底端邻接源极层级介电层堆叠250。

保形材料层堆叠(55,250,60,160)可以包括连续半导体沟道材料层(60,160)。连续半导体沟道材料层(60,160)可以包括竖直半导体沟道60，该竖直半导体沟道形成在隧穿介电层56和源极层级半导体材料层160中的相应一者上，该源极层级半导体材料层直接在源极层级隧穿介电材料层57上在源极层级腔体19中形成。连续半导体沟道材料层(60,160)包括具有第一导电类型的掺杂的掺杂半导体材料。连续半导体沟道材料层(60,160)中的第一导电类型的掺杂剂的原子浓度可以在1.0×10¹⁴/cm³至1.0×10¹⁸/cm³的范围内，尽管也可采用更小和更大的原子掺杂物浓度。在一个实施方案中，连续半导体沟道材料层(60,160)可以整体具有相同的组成和相同的厚度。同一存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。

存储器开口49中的保形材料层堆叠(55,250,60,160)的每个部分可包括包含电荷存储材料的电荷存储层54、沉积在电荷存储层54上的隧穿介电层56以及沉积在隧穿介电层56上的竖直半导体沟道60。源极层级半导体材料层160和竖直半导体沟道60通过将掺杂半导体材料同时沉积在存储器开口49和源极层级腔体19中来形成。源极层级半导体材料层160包括沉积在源极层级腔体19中的掺杂半导体材料的水平延伸部分，并且竖直半导体沟道60包括沉积在存储器开口中的掺杂半导体材料的竖直延伸部分。

介电材料可以沉积在源极层级腔体19、存储器开口49和支撑开口39的未填充体积中。可以例如通过凹陷蚀刻移除覆盖在绝缘覆盖层70上面的介电材料的多余部分。可将介电材料的剩余部分凹陷在绝缘帽盖层70的顶表面下方。源极层级腔体19中的介电材料的剩余部分构成介电核心材料层162。存储器开口和支撑开口中的介电材料的每个剩余部分构成介电核心62。

可通过将具有第二导电类型的掺杂的掺杂半导体材料沉积在介电核心62上方的每个凹陷区内来形成漏极区63。漏极区63中的掺杂剂浓度可以在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。

存储器开口内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器堆叠结构55、介电核心62和存储器开口内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。

源极层级介电层堆叠250、源极层级半导体材料层160和介电核心材料层162的组合在本文中被称为源极层级组件21。每个存储器开口填充结构58连接到源极层级组件21。每个支撑开口39内的存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应的支撑开口并且构成支撑柱结构20。第四示例性结构的支柱结构20可形成为不彼此邻接的分立结构，并且可与第一示例性结构、第二示例性结构或第三示例性结构相同。存储器堆叠结构55包括沉积在存储器开口49中的保形材料层堆叠(55,250,60,160)的部分。源极层级半导体材料层160包括沉积在源极层级腔体19中的保形材料层堆叠(55,250,60,160)的一部分。

参考图48，可以执行图6A至图6C的处理步骤以形成接触级电介质层73和背侧沟槽79。背侧沟槽79从接触级介电层73的顶表面垂直延伸并且至少延伸到源极层级半导体材料层160的顶表面，并且横向延伸穿过存储器阵列区100和楼梯区300(参见图6C)。在一个实施方案中，背侧沟槽79可以沿第一水平方向hd1横向延伸。可以例如通过灰化来移除光致抗蚀剂层。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。源极层级牺牲层15的材料在每个背侧沟槽79的底部物理地暴露。

在一个实施方案中，背侧沟槽79可以竖直地延伸穿过介电核心材料层162并覆盖源极层级介电层堆叠250和源极层级半导体材料层160的部分。在这种情况下，源极层级半导体材料层160的位于介电核心材料层162下方的下部可以物理地暴露在每个背侧沟槽79的底部。

在另一个实施方案中，背侧沟槽79可以竖直地延伸到覆盖在介电核心材料层162上面的源极层级半导体材料层160的上部。在这种情况下，覆盖在介电核心材料层162上面的源极层级半导体材料层160的下部可以物理地暴露在每个背侧沟槽79的底部。

参见图49A和图49B，可任选地执行选择性半导体沉积工艺以在每个背侧沟槽79的底部处形成附加半导体材料部分。附加半导体材料部分的顶表面可以位于包括牺牲材料层42中最底部一个牺牲材料层的底表面的水平平面下方。可将第二导电类型的掺杂剂引入背侧沟槽79下方的半导体材料部分中，该半导体材料部分可包括背侧沟槽79下方的源极层级半导体材料层160的部分以及通过选择性半导体沉积工艺形成的任选的附加半导体材料部分。可以通过原位掺杂和/或通过朝向每个背侧沟槽的底部区域离子注入第二导电类型的掺杂剂来将第二导电类型的掺杂剂引入附加半导体材料部分中。具有第二导电类型的掺杂的源极区261可以形成在每个背侧沟槽79下方。源极区261中的净掺杂剂浓度(即，第二导电类型的掺杂剂的原子浓度小于第一导电类型的掺杂剂的原子浓度)可在5.0×10¹⁹/cm³至2.0×10²¹/cm³的范围内，但也可使用更小和更大的原子浓度。任选地，可以执行氧化工艺以将源极区261的物理暴露的表面部分转换为牺牲半导体氧化物部分22'。每个源极区261可以直接在源极层级半导体材料层160上在相应背侧沟槽79的底部处形成。每个源极区261可以接触源极层级半导体材料层160的侧壁。每个源极区261接触介电核心材料层162，并且接触介电核心材料层162的侧壁或顶表面。

参见图50，可以执行图11的处理步骤以移除对绝缘层32有选择性的牺牲材料层42，并且在移除牺牲材料层42的体积中形成背侧凹陷部43。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面垂直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。

参见图51，可以执行图12的处理步骤以在背侧沟槽中形成导电层46。将牺牲材料层42用导电层46替换。每个导电层46可用作位于同一层级的多个控制栅极电极和与位于同一层级的多个控制栅极电极电互连(即电连接)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

参见图52，可以执行图13的处理步骤以在每个背侧沟槽79内形成绝缘间隔物74。每个牺牲半导体氧化物部分22'的中心部分可在各向异性蚀刻工艺期间被移除。每个牺牲半导体氧化物部分22'的环形周边部分可结合到相应的绝缘间隔物74中。背侧腔体存在于由每个绝缘间隔物74围绕的体积内。源极区261的顶表面可物理地暴露在每个背侧沟槽79的底部处。

随后，可以执行图14的处理步骤以直接在源极区61中的相应一个源极区上在每个背侧腔体79'内形成背侧接触通孔结构76。每个背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区261的顶表面。随后，可以执行图15的处理步骤以形成穿过接触级介电层73并且任选地穿过后向阶梯式介电材料部分65的附加接触通孔结构(88,86)。附加接触通孔结构(88,86)可以包括漏极接触通孔结构88和字线接触通孔结构86，如图15所示。

参见所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：半导体柱结构12，该半导体柱结构邻接半导体材料层(诸如衬底半导体材料层2或第一导电类型半导体层6)的顶表面；绝缘层32和导电层46的交替堆叠，该交替堆叠覆盖半导体柱结构12；存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠(32,46)，其中存储器堆叠结构55中的每个存储器堆叠结构包括相应竖直半导体沟道60和位于导电层46的层级处的存储器元件的相应竖直堆叠(包括位于导电层46的层级处的电荷存储层54的部分)；和源极层级半导体材料层(16、161或160)，该源极层级半导体材料层与竖直半导体沟道60的底端部分接触并且横向围绕半导体柱结构12。

在一个实施方案中，竖直半导体沟道60中的每个竖直半导体沟道的最底表面直接接触源极层级半导体材料层(16、161或160)。在一个实施方案中，竖直半导体沟道60中的每个竖直半导体沟道的外侧壁的下部直接接触源极层级半导体材料层(16、161或160)。

在一个实施方案中，存储器堆叠结构55中的每个存储器堆叠结构包括存储器膜50，该存储器膜具有管状构型，该存储器膜横向围绕并接触竖直半导体沟道60中的相应一个竖直半导体沟道，并且包括存储器元件的相应竖直堆叠。存储器膜50中的每个存储器膜具有接触源极层级半导体材料层(16,161)的环形底表面。

在一个实施方案中，半导体材料层(诸如第一导电类型半导体层6)包括第一导电类型半导体层6，该第一导电类型半导体层具有第一导电类型的掺杂并且接触半导体柱结构12的底表面，其中半导体柱结构12和源极层级半导体材料层16具有第一导电类型的掺杂。第二导电类型半导体层4位于第一导电类型半导体层6下面，具有与第一导电类型相反的第二导电类型的掺杂，并且在与第一导电类型半导体层6的交界处形成p-n结。

在一个实施方案中，横向围绕半导体柱结构12中的每个半导体柱结构的介电衬垫层14设置在源极层级半导体材料层(161,160)与半导体材料层(诸如衬底半导体材料层2)之间，并且提供源极层级半导体材料层(161,160)与半导体材料层(诸如衬底半导体材料层2)和半导体柱结构12的电隔离。

在一个实施方案中，介电衬垫层14的环形顶表面接触交替堆叠(32,42)内的最底部绝缘层32的底表面。

在一个实施方案中，三维存储器器件包括源极层级金属层18，该源极层级金属层包括位于半导体材料层(诸如衬底半导体材料层2)和源极层级之间的水平部分半导体材料层161和横向围绕半导体柱结构12中的相应一个半导体柱结构并且接触源极层级半导体材料层161的相应侧壁的管状部分。

在一个实施方案中，源极层级金属层18的管状部分的环形顶表面接触交替堆叠(32,42)内的最底部绝缘层32的底表面。

在一个实施方案中，竖直半导体沟道60具有第一导电类型的掺杂，源极层级半导体材料层161具有与第一导电类型相反的第二导电类型的掺杂，并且p-n结存在于竖直半导体沟道60和源极层级半导体材料层161之间的交界处。

在一个实施方案中，源极层级半导体材料层160具有与竖直半导体沟道60相同的材料组成。

在一个实施方案中，源极层级半导体材料层160包括：上部平面部分，该上部平面部分邻接竖直半导体沟道60中的每个竖直半导体沟道并覆盖在介电核心材料层162上面；下部平面部分，该下部平面部分与上部平面部分竖直地间隔开一定间隔距离，该间隔距离是介电核心材料层162的厚度；和管状连接部分，该管状连接部分横向围绕半导体柱结构12中的相应一个半导体柱结构，并且连接上部平面部分和下部平面部分。

在一个实施方案中，竖直半导体沟道60中的每个竖直半导体沟道具有介于内侧壁和外侧壁之间的横向厚度；并且横向厚度与源极层级半导体材料层160的上部平面部分的竖直厚度相同，并且与源极层级半导体材料层160的下部的竖直厚度相同。

根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：衬底8，该衬底包括具有第一导电类型的掺杂的第一导电类型半导体层6和具有与第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层4的堆叠，并且在与第一导电类型半导体层6的底表面的交界处提供p-n结；源极层级半导体材料层16，该源极层级半导体材料层接触第一导电类型半导体层6的顶表面并且具有第一导电类型的掺杂；绝缘层32和导电层46的交替堆叠，该交替堆叠覆盖半导体柱结构12；和存储器堆叠结构55，该存储器堆叠结构竖直延伸穿过交替堆叠(32,46)，其中存储器堆叠结构55中的每个存储器堆叠结构包括相应的竖直半导体沟道60和相应的存储器膜50。

在一个实施方案中，竖直半导体沟道60中的每个竖直半导体沟道的外侧壁的下部直接接触源极层级半导体材料层16。

在一个实施方案中，三维存储器器件包括介电层堆叠150，该介电层堆叠接触竖直半导体沟道60中的相应一个竖直半导体沟道的底表面和第一导电类型半导体层6的相应凹陷表面，其中介电层堆叠150中的每个介电层堆叠接触源极层级半导体材料层16并被源极层级半导体材料层16横向包围。

在一个实施方案中，存储器膜50中的每个存储器膜包括电荷存储层54和隧穿介电层56；并且介电层堆叠150中的每个介电层堆叠包括：隧穿介电材料部分156，该隧穿介电材料部分具有与隧穿介电层56相同的组成和相同的厚度；和电荷存储材料部分154，该电荷存储材料部分具有与电荷存储层54相同的组成和相同的厚度。

在一个实施方案中，竖直半导体沟道60中的每个竖直半导体沟道的最底表面直接接触源极层级半导体材料层16。

在一个实施方案中，存储器膜50中的每个存储器膜具有管状构型，横向围绕并接触竖直半导体沟道60中的相应一个竖直半导体沟道，并且包括存储器元件的相应竖直堆叠；并且存储器膜50中的每个存储器膜具有环形底表面，该环形底表面接触源极层级半导体材料层16。

在一个实施方案中，三维存储器器件包括：源极区61，该源极区包括在源极层级半导体材料层16内，具有第二导电类型的掺杂，并且与竖直半导体沟道60横向地间隔开；背侧沟槽79，该背侧沟槽竖直地延伸穿过交替堆叠(32,46)；和背侧接触通孔结构76，该背侧接触通孔结构位于背侧沟槽79内并接触源极区61的顶表面。任选地，源极区61可与第一导电类型半导体层6和交替堆叠(32,46)竖直地间隔开。

各种示例性结构可包括三维存储器器件。在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件。导电层46可包括或者可电连接到单体三维NAND存储器器件的相应字线。衬底8可以包括硅衬底。垂直NAND存储器器件可包括硅衬底上方的单体三维NAND串阵列。单体三维NAND串阵列的第一器件级中的至少一个存储器单元(包括导电层46的级处的电荷存储层54的部分)可位于单体三维NAND串阵列的第二器件级中的另一存储器单元(包括另一导电层46的级处的电荷存储层54的另一部分)上方。硅衬底可以含有集成电路，该集成电路包括用于定位在其上的存储器器件的驱动电路(未明确示出)。导电层46可包括多个控制栅极电极，这些控制栅极电极具有基本上平行于衬底8的顶表面延伸，例如在一对背侧沟槽79之间的条形形状。多个控制栅极电极至少包括定位在第一器件级中的第一控制栅极电极和定位在第二器件级中的第二控制栅极电极。单体三维NAND串的阵列可包括：多个半导体沟道((16,60),60,(60,160)}，其中该多个半导体沟道((16,60),60,(60,160)}中的每一个的至少一个端部(例如，竖直半导体沟道60)基本上垂直于衬底8的顶表面延伸并且包括竖直半导体沟道60中的相应一个竖直半导体沟道；和多个电荷存储元件(包括存储器膜50的部分，即，电荷存储层54的部分)。每个电荷存储元件可以定位成与多个半导体沟道((16,60),60,(60,160)}中的相应一个相邻。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：形成半导体柱结构，该半导体柱结构突出于位于衬底中的衬底半导体材料层的水平顶表面上方；围绕半导体柱结构形成源极层级牺牲层；在源极层级牺牲层和半导体柱结构上方形成绝缘层和间隔物材料层的交替堆叠，其中该间隔物材料层形成为导电层，或者随后被导电层替换；通过交替堆叠形成存储器堆叠结构，该存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；在半导体柱结构向交替堆叠提供机械支撑时，通过移除源极层级牺牲层来形成源极层级腔体；以及在源极层级腔体的体积内形成源极层级半导体材料层，其中该源极层级半导体材料层邻接竖直半导体沟道的底端部分并且横向围绕半导体柱结构。

在一个实施方案中，交替堆叠内的最底部绝缘层直接形成在半导体柱结构的顶表面上并且直接形成在源极层级牺牲层的顶表面上。

在一个实施方案中，在形成竖直半导体沟道之后形成源极层级腔体；并且源极层级半导体材料层通过将掺杂半导体材料沉积在竖直半导体沟道的物理暴露表面上来形成。此类实施方案还可包括形成具有第一导电类型的掺杂的第一导电类型半导体层和具有与第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层，并且通过将电掺杂剂注入半导体材料层中来接触第一导电类型半导体层的底表面，其中半导体柱结构邻接第一导电类型半导体层并且具有与第一导电类型半导体层相同的掺杂类型，其中源极层级半导体材料层通过将具有第一导电类型的掺杂的半导体材料沉积在竖直半导体沟道的底表面、半导体柱结构的侧壁和第一导电类型半导体层的顶表面上来形成。在此类实施方案中，衬底半导体材料层可具有第一导电类型的掺杂；并且可以通过在竖直半导体沟道的底表面上沉积具有第二导电类型的掺杂的半导体材料来形成源极层级半导体材料层，其中第二导电类型与第一导电类型相反。

一个实施方案还包括：穿过交替堆叠形成背侧沟槽，其中源极层级牺牲层的材料物理地暴露于背侧沟槽；并且在半导体柱结构向交替堆叠提供机械支撑时，移除源极层级牺牲层，其中源极层级腔体被形成。在此类实施方案中，存储器膜中的每个存储器膜可包括电荷存储层和隧穿介电层；该方法还可以包括：在移除源极层级牺牲层之后移除存储器膜的物理地暴露于源极层级腔体的圆柱形部分，其中竖直半导体沟道的外侧壁的下部物理地暴露；并且源极层级半导体材料层可以直接形成在竖直半导体沟道的外侧壁的下部上。

一个实施方案还包括：在半导体柱结构上形成介电衬垫层；在介电衬垫层上形成源极层级金属层，其中该源极层级金属层形成在介电衬垫层上，并且在移除源极层级牺牲层时，源极层级金属层的表面物理地暴露；并且在源极层级金属层上形成源极层级半导体材料层，其中该源极层级半导体材料层和源极层级金属层通过介电衬垫层与衬底半导体材料层电隔离。

一个实施方案还包括：穿过交替堆叠形成存储器开口，其中在形成存储器开口之后并且在形成竖直半导体沟道之前形成源极层级腔体。在此类实施方案中，源极层级牺牲层可物理地暴露与存储器开口中的每个存储器开口的底部；并且该方法还可包括：通过存储器开口将各向同性蚀刻剂施加到源极层级牺牲层，其中源极层级腔体在形成时连接到存储器开口中的每个存储器开口。在这样的实施方案中，源极层级半导体材料层和竖直半导体沟道可以通过将掺杂半导体材料同时沉积在存储器开口和源极层级腔体中来形成。在这样的实施方案中，源极层级半导体材料层可以包括沉积在源极层级腔体中的掺杂半导体材料的水平延伸部分；并且竖直半导体沟道可以包括沉积在存储器开口中的掺杂半导体材料的竖直延伸部分。此类实施方案还可包括：沉积保形材料层堆叠，该保形材料层堆叠延伸跨过源极层级腔体和存储器开口中的每个存储器开口，其中：存储器堆叠结构包括沉积在存储器开口中的保形材料层堆叠的部分；并且源极层级半导体材料层包括沉积在源极层级腔体中的保形材料层堆叠的部分。在此类实施方案中，保形材料层堆叠可包括电荷存储层，该电荷存储层包含电荷存储材料；隧穿介电层，该隧穿介电层沉积在电荷存储层上；和竖直半导体沟道，该竖直半导体沟道沉积在隧穿介电层上。

一个实施方案还包括：穿过交替堆叠形成存储器开口，其中在形成存储器开口之后并且在形成竖直半导体沟道之前形成源极层级腔体；通过蚀刻穿过交替堆叠的未掩蔽部分来形成穿过交替堆叠的背侧沟槽；直接在源极层级半导体材料层上在背侧沟槽的底部处形成源极区；以及在背侧沟槽内的源极区上形成背侧接触通孔结构。

根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：形成具有第一导电类型的掺杂的第一导电类型半导体层和具有与第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层的堆叠，并且在衬底的上部中在与第一导电类型半导体层的底表面的交界处提供p-n结；在第一导电类型半导体层上方形成源极层级牺牲层；在源极层级牺牲层和半导体柱结构上方形成绝缘层和间隔物材料层的交替堆叠，其中该间隔物材料层形成为导电层，或者随后被导电层替换；形成存储器堆叠结构，该存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；通过移除源极层级牺牲层来形成源极腔体；以及直接在竖直半导体沟道和第一导电类型半导体层的顶表面上在源极层级腔体的体积内形成源极层级半导体材料层。

一个实施方案还包括使用各向同性蚀刻工艺移除存储器膜的物理地暴露于源极层级腔体的部分，其中：竖直半导体沟道中的每个竖直半导体沟道的外侧壁的下部通过各向同性蚀刻工艺物理地暴露；并且源极层级半导体材料层直接形成在竖直半导体沟道中的每个竖直半导体沟道的外侧壁的下部上。

在一个实施方案中，第二导电类型半导体层形成在具有第一导电类型的掺杂的衬底半导体材料层上方，并且源极层级半导体材料层具有第一导电类型的掺杂，并且通过具有相反极性的一系列两个p-n结与衬底半导体材料层电隔离。

一个实施方案还包括：在第一导电类型半导体层的顶表面上形成介电衬垫层，其中源极层级牺牲层形成在介电衬垫层上；以及使用各向同性蚀刻工艺移除介电衬垫层和交替堆叠下方的存储器膜的部分。

一个实施方案还包括：通过蚀刻穿过交替堆叠的未掩蔽部分来形成穿过交替堆叠的背侧沟槽；施加各向同性蚀刻剂，该各向同性蚀刻剂通过背侧沟槽蚀刻源极层级牺牲层的材料，其中源极层级腔体在通过各向同性蚀刻剂蚀刻源极层级牺牲层时形成；直接在源极层级半导体材料层上在背侧沟槽的底部处形成源极区；以及在背侧沟槽内的源极区上形成背侧接触通孔结构。

本公开的各种实施方案提供了三维存储器器件及其制造方法，该三维存储器器件包括竖直半导体沟道与埋入式源极区之间的电连接，该埋入式源极区具有更大的裕度并且更容易形成，从而实现更高的产率和更低的制造成本。

虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，权利要求可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种三维存储器器件，包括：

半导体柱结构，所述半导体柱结构邻接半导体材料层的顶表面；

绝缘层和导电层的交替堆叠，所述交替堆叠覆盖所述半导体柱结构；

存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应竖直半导体沟道和位于所述导电层的层级处的存储器元件的相应竖直堆叠；和

源极层级半导体材料层，所述源极层级半导体材料层与所述竖直半导体沟道的底端部分接触并且横向围绕所述半导体柱结构。

2.根据权利要求1所述的三维存储器器件，其中：

所述竖直半导体沟道中的每个半导体沟道的最底表面直接接触所述源极层级半导体材料层；并且

所述竖直半导体沟道中的每个半导体沟道的外侧壁的下部直接接触所述源极层级半导体材料层。

3.根据权利要求1所述的三维存储器器件，其中：

所述存储器堆叠结构中的每个堆叠结构包括存储器膜，所述存储器膜具有管状构型，所述存储器膜横向围绕并接触所述竖直半导体沟道中的相应一个竖直半导体沟道，并且包括存储器元件的相应竖直堆叠；并且

所述存储器膜中的每个存储器膜具有环形底表面，所述环形底表面接触源极层级半导体材料层。

4.根据权利要求1所述的三维存储器器件，其中：

所述半导体材料层包括第一导电类型半导体层，所述第一导电类型半导体层具有第一导电类型的掺杂并且接触所述半导体柱结构的底表面，其中所述半导体柱结构和所述源极层级半导体材料层具有所述第一导电类型的掺杂；并且

第二导电类型半导体层位于所述第一导电类型半导体层下面，其中所述第二导电类型半导体层具有与所述第一导电类型相反的第二导电类型的掺杂，并且在与所述第一导电类型半导体层的交界处形成p-n结。

5.根据权利要求1所述的三维存储器器件，还包括：介电衬垫层，所述介电衬垫层横向围绕所述半导体柱结构中的每个半导体柱结构，所述介电衬垫层设置在所述源极层级半导体材料层和所述半导体材料层之间，并且提供所述源极层级半导体材料层与所述半导体材料层以及与所述半导体柱结构的电隔离。

6.根据权利要求5所述的三维存储器器件，还包括：源极层级金属层，所述源极层级金属层包括：水平部分，所述水平部分位于所述半导体材料层和所述源极层级半导体材料层之间；和管状部分，所述管状部分横向围绕所述半导体柱结构中的相应一个半导体柱结构并接触所述源极层级半导体材料层的相应侧壁。

7.根据权利要求1所述的三维存储器器件，其中：

所述竖直半导体沟道具有第一导电类型的掺杂；

所述源极层级半导体材料层具有与所述第一导电类型相反的第二导电类型的掺杂；并且

p-n结存在于所述竖直半导体沟道和所述源极层级半导体材料层之间的交界处。

8.根据权利要求1所述的三维存储器器件，其中：

所述源极层级半导体材料层包括：

上部平面部分，所述上部平面部分邻接所述竖直半导体沟道中的每个竖直半导体沟道；

下部平面部分，所述下部平面部分与所述上部平面部分竖直地间隔开一定间隔间距；和

管状连接部分，所述管状连接部分横向围绕所述半导体柱结构中的相应一个半导体柱结构，并且连接所述上部平面部分和所述下部平面部分；

所述源极层级半导体材料层具有与所述竖直半导体沟道相同的材料组成；

所述竖直半导体沟道中的每个竖直半导体沟道具有介于内侧壁和外侧壁之间的横向厚度；并且

所述横向厚度与所述源极层级半导体材料层的所述上部平面部分的竖直厚度相同，并且与所述源极层级半导体材料层的所述下部的竖直厚度相同。

9.一种形成三维存储器器件的方法，包括：

形成半导体柱结构，所述半导体柱结构突出于位于衬底中的衬底半导体材料层的水平顶表面上方；

围绕所述半导体柱结构形成源极层级牺牲层；

在所述源极层级牺牲层和所述半导体柱结构上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层，或者随后被所述导电层替换；

通过所述交替堆叠形成存储器堆叠结构，所述存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；

在所述半导体柱结构向所述交替堆叠提供机械支撑时，通过移除所述源极层级牺牲层来形成源极层级腔体；以及

在所述源极层级腔体的体积内形成源极层级半导体材料层，其中所述源极层级半导体材料层邻接所述竖直半导体沟道的底端部分并且横向围绕所述半导体柱结构。

10.根据权利要求9所述的方法，其中所述交替堆叠内的最底部绝缘层直接形成在所述半导体柱结构的顶表面上并且直接形成在所述源极层级牺牲层的顶表面上。

11.根据权利要求9所述的方法，其中：

在形成所述竖直半导体沟道之后形成所述源极层级腔体；并且

所述源极层级半导体材料层通过将掺杂半导体材料沉积在所述竖直半导体沟道的物理暴露表面上来形成。

12.根据权利要求11所述的方法，还包括：形成具有第一导电类型的掺杂的第一导电类型半导体层和具有与所述第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层，并且通过将电掺杂剂注入所述半导体材料层中来接触所述第一导电类型半导体层的底表面，其中所述半导体柱结构邻接所述第一导电类型半导体层并且具有与所述第一导电类型半导体层相同的掺杂类型，并且

其中所述源极层级半导体材料层通过将具有所述第一导电类型的掺杂的半导体材料沉积在所述竖直半导体沟道的底表面、所述半导体柱结构的侧壁和所述第一导电类型半导体层的顶表面上来形成。

13.根据权利要求11所述的方法，其中：

所述衬底半导体材料层具有第一导电类型的掺杂；并且

所述源极层级半导体材料层通过在所述竖直半导体沟道的底表面上沉积具有第二导电类型的掺杂的半导体材料来形成，其中所述第二导电类型与所述第一导电类型相反。

14.根据权利要求9所述的方法，还包括：

穿过所述交替堆叠形成背侧沟槽，其中所述源极层级牺牲层的材料物理地暴露于所述背侧沟槽；

在所述半导体柱结构向所述交替堆叠提供机械支撑时，移除所述源极层级牺牲层，其中所述源极层级腔体被形成；以及

在移除所述源极层级牺牲层之后移除所述存储器膜的物理地暴露于所述源极层级腔体的圆柱形部分，其中所述竖直半导体沟道的外侧壁的下部被物理地暴露，所述存储器膜中的每个存储器膜包括电荷存储层和隧穿介电层，并且所述源极层级半导体材料层直接形成在所述竖直半导体沟道的所述外侧壁的所述下部上。

15.根据权利要求9所述的方法，还包括：

在所述半导体柱结构上形成介电衬垫层；

在所述介电衬垫层上形成源极层级金属层，其中所述源极层级金属层形成在所述介电衬垫层上，并且在移除所述源极层级牺牲层时，所述源极层级金属层的表面物理地暴露；以及

在所述源极层级金属层上形成所述源极层级半导体材料层，其中所述源极层级半导体材料层和所述源极层级金属层通过所述介电衬垫层与所述衬底半导体材料层电隔离。

16.根据权利要求9所述的方法，还包括：

穿过所述交替堆叠形成存储器开口，其中在形成所述存储器开口之后并且在形成所述竖直半导体沟道之前形成所述源极层级腔体；

通过蚀刻穿过所述交替堆叠的未掩蔽部分来形成穿过所述交替堆叠的背侧沟槽；

直接在所述源极层级半导体材料层上在所述背侧沟槽的底部处形成源极区；以及

在所述背侧沟槽内的所述源极区上形成背侧接触通孔结构。

17.根据权利要求16所述的方法，其中：

所述源极层级牺牲层物理地暴露在所述存储器开口中的每个存储器开口的底部处；并且

所述方法还包括：通过所述存储器开口将各向同性蚀刻剂施加到所述源极层级牺牲层，其中所述源极层级腔体在形成时连接到所述存储器开口中的每个存储器开口。

18.根据权利要求16所述的方法，其中：

所述源极层级半导体材料层和所述竖直半导体沟道通过将掺杂半导体材料同时沉积在所述存储器开口和所述源极层级腔体中来形成；

所述源极层级半导体材料层包括沉积在所述源极层级腔体中的所述掺杂半导体材料的水平延伸部分；并且

所述竖直半导体沟道包括沉积在所述存储器开口中的所述掺杂半导体材料的竖直延伸部分。

19.根据权利要求18所述的方法，还包括沉积保形材料层堆叠，所述保形材料层堆叠延伸跨过所述源极层级腔体和所述存储器开口中的每个存储器开口，其中：

所述存储器堆叠结构包括沉积在所述存储器开口中的所述保形材料层堆叠的部分；并且

所述源极层级半导体材料层包括沉积在所述源极层级腔体中的所述保形材料层堆叠的部分。

20.根据权利要求19所述的方法，其中所述保形材料层堆叠包括：

电荷存储层，所述电荷存储层包含电荷存储材料；

隧穿介电层，所述隧穿介电层沉积在所述电荷存储层上；和

竖直半导体沟道，所述竖直半导体沟道沉积在所述隧穿介电层上。

21.一种三维存储器器件，包括：

衬底，所述衬底包括具有第一导电类型的掺杂的第一导电类型半导体层和具有与所述第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层的堆叠，并且在与所述第一导电类型半导体层的底表面的交界处提供p-n结；

源极层级半导体材料层，所述源极层级半导体材料层接触所述第一导电类型半导体层的顶表面并且具有所述第一导电类型的掺杂；

绝缘层和导电层的交替堆叠，所述交替堆叠覆盖所述半导体柱结构；和

存储器堆叠结构，所述存储器堆叠结构竖直延伸穿过所述交替堆叠，其中所述存储器堆叠结构中的每个存储器堆叠结构包括相应的竖直半导体沟道和相应的存储器膜。

22.根据权利要求21所述的三维存储器器件，其中所述竖直半导体沟道中的每个竖直半导体沟道的外侧壁的下部直接接触所述源极层级半导体材料层。

23.根据权利要求21所述的三维存储器器件，还包括介电层堆叠，所述介电层堆叠接触所述竖直半导体沟道中的相应一个竖直半导体沟道的底表面和所述第一导电类型半导体层的相应凹陷表面。

24.根据权利要求23所述的三维存储器器件，其中所述介电层堆叠中的每个介电层堆叠接触所述源极层级半导体材料层并被所述源极层级半导体材料层横向地包围。

25.根据权利要求24所述的三维存储器器件，其中所述存储器膜中的每个存储器膜包括电荷存储层和隧穿介电层。

26.根据权利要求25所述的三维存储器器件，其中所述介电层堆叠中的每个介电层堆叠包括：隧穿介电材料部分，所述隧穿介电材料部分具有与所述隧穿介电层相同的组成和相同的厚度，和电荷存储材料部分，所述电荷存储材料部分具有与所述电荷存储层相同的组成和相同的厚度。

27.根据权利要求21所述的三维存储器器件，其中所述竖直半导体沟道中的每个竖直半导体沟道的最底表面直接接触所述源极层级半导体材料层。

28.根据权利要求21所述的三维存储器器件，其中所述存储器膜中的每个存储器膜具有管状构型，横向围绕并接触所述竖直半导体沟道中的相应一个竖直半导体沟道，并且包括存储器元件的相应竖直堆叠。

29.根据权利要求28所述的三维存储器器件，其中所述存储器膜中的每个存储器膜具有接触所述源极层级半导体材料层的环形底表面。

30.根据权利要求21所述的三维存储器器件，还包括：

源极区，所述源极区包括在所述源极层级半导体材料层内，具有所述第二导电类型的掺杂，并且与所述竖直半导体沟道横向地间隔开；

背侧沟槽，所述背侧沟槽竖直延伸穿过所述交替堆叠；和

背侧接触通孔结构，所述背侧接触通孔结构位于所述背侧沟槽内并接触所述源极区的顶表面。

31.一种形成三维存储器器件的方法，包括：

形成具有第一导电类型的掺杂的第一导电类型半导体层和具有与所述第一导电类型相反的第二导电类型的掺杂的第二导电类型半导体层的堆叠，并且在衬底的上部中在与所述第一导电类型半导体层的底表面的交界处提供p-n结；

在所述第一导电类型半导体层上方形成源极层级牺牲层；

在所述源极层级牺牲层和所述半导体柱结构上方形成绝缘层和间隔物材料层的交替堆叠，其中所述间隔物材料层形成为导电层，或者随后被所述导电层替换；

形成存储器堆叠结构，所述存储器堆叠结构包括相应竖直半导体沟道和相应存储器膜；

通过移除所述源极层级牺牲层来形成源极层级腔体；以及

直接在所述竖直半导体沟道和所述第一导电类型半导体层的顶表面上在所述源极层级腔体的体积内形成源极层级半导体材料层。

32.根据权利要求31所述的方法，还包括使用各向同性蚀刻工艺移除所述存储器膜的物理地暴露于所述源极层级腔体的部分。

33.根据权利要求32所述的方法，其中所述竖直半导体沟道中的每个竖直半导体沟道的外侧壁的下部通过所述各向同性蚀刻工艺物理地暴露。

34.根据权利要求33所述的方法，其中所述源极层级半导体材料层直接形成在所述竖直半导体沟道中的每个竖直半导体沟道的所述外侧壁的所述下部上。

35.根据权利要求31所述的方法，其中：

所述第二导电类型半导体层形成在具有所述第一导电类型的掺杂的衬底半导体材料层上方；并且

所述源极层级半导体材料层具有所述第一导电类型的掺杂，并且通过具有相反极性的一系列两个p-n结与所述衬底半导体材料层电隔离。

36.根据权利要求31所述的方法，还包括在所述第一导电类型半导体层的顶表面上形成介电衬垫层，其中所述源极层级牺牲层形成在所述介电衬垫层上。

37.根据权利要求36所述的方法，还包括使用各向同性蚀刻工艺移除所述介电衬垫层和所述交替堆叠下方的所述存储器膜的部分。

38.根据权利要求31所述的方法，还包括通过蚀刻穿过所述交替堆叠的未掩蔽部分来形成穿过所述交替堆叠的背侧沟槽。

39.根据权利要求38所述的方法，还包括施加各向同性蚀刻剂，所述各向同性蚀刻剂通过所述背侧沟槽蚀刻所述源极层级牺牲层的材料，其中所述源极层级腔体在通过所述各向同性蚀刻剂蚀刻所述源极层级牺牲层时形成。

40.根据权利要求39所述的方法，还包括：

直接在所述源极层级半导体材料层上在所述背侧沟槽的底部处形成源极区；以及

在所述背侧沟槽内的所述源极区上形成背侧接触通孔结构。

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