CN111512442A - 包括波状字线的三维平坦nand存储器器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种三维存储器器件，三维存储器器件包括：绝缘条带和导电条带的交替堆叠，绝缘条带和导电条带位于衬底上方、大体沿第一水平方向延伸并由宽度调制的线沟槽沿第二水平方向彼此横向地间隔开；存储器膜，存储器膜位于交替堆叠的相应侧壁上、大体沿第一水平方向延伸并沿第二水平方向横向地起伏；以及多个分立竖直半导体沟道，多个分立竖直半导体沟道位于存储器膜中的相应一者的侧壁上。

Description

包括波状字线的三维平坦NAND存储器器件及其制造方法
相关申请
本申请要求于2018年9月26日提交的美国非临时专利申请序列号16/142,447的优先权的权益，该专利申请的全部内容以引用的方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地讲，涉及包括波状字线的三维平坦NAND存储器器件及其制造方法。
背景技术
三维NAND存储器器件的配置采用其中隧穿电介质具有平坦竖直表面的平坦存储器单元。Hang-Ting Lue等人在标题为“A 128Gb(MLC)/192Gb(TLC)Single-gate VerticalChannel(SGVC)Architecture 3D NAND using only16Layers with Robust ReadDisturb,Long-Retention and Excellent Scaling Capability(仅使用具有稳健读取干扰、长期保持和出色缩放能力的16个层的128Gb(MLC)/192Gb(TLC)单栅极竖直沟道(SGVC)架构3D NAND)”，IEDM Proceedings(《IEDM会刊》)(2017年)第461页的文章中描述了此类平坦存储器器件。
发明内容
根据本公开的一方面，三维存储器器件包括：绝缘条带和导电条带的交替堆叠，该绝缘条带和导电条带位于衬底上方、大体沿第一水平方向延伸并由宽度调制的线沟槽沿第二水平方向彼此横向地间隔开；存储器膜，该存储器膜位于交替堆叠的相应侧壁上、大体沿第一水平方向延伸并沿第二水平方向横向地起伏；以及多个分立竖直半导体沟道，该多个分立竖直半导体沟道位于存储器膜中的相应一者的侧壁上。
根据本公开的另一方面，形成三维存储器器件的方法包括：在衬底上方形成绝缘层和牺牲材料层的竖直交替的序列；穿过竖直交替的序列形成沿第一水平方向横向地延伸且沿第二水平方向横向地间隔开的宽度调制的线沟槽，以形成绝缘条带和牺牲材料条带的交替堆叠；在交替堆叠的相应侧壁上形成存储器膜，其中存储器膜中的每个大体沿第一水平方向延伸并沿第二水平方向横向地起伏；以及在存储器膜中的相应一者上形成分立竖直半导体沟道。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件和半导体材料层之后的示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和间隔物材料层的竖直交替的序列之后的示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式电介质材料部分之后的示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成宽度调制的线沟槽之后的示例性结构的示意性竖直剖面图。
图4B是图4A的示例性结构的俯视图。竖直平面A-A'为图4A的剖面的平面。
图4C是沿图4B的竖直平面C-C'截取的示例性结构的竖直剖面图。
图4D是沿图4C的水平平面D-D'截取的示例性结构的区的水平剖面图。
图5A是根据本公开的实施方案的在形成基座沟道轨道之后的示例性结构的竖直剖面图。
图5B是沿图5A的水平平面B-B'截取的示例性结构的水平剖面图。
图6A是根据本公开的实施方案的在形成连续存储器膜层和第一连续半导体沟道材料层之后的示例性结构的竖直剖面图。
图6B是沿图6A的水平平面B-B'截取的示例性结构的水平剖面图。
图7A是根据本公开的实施方案的在各向异性蚀刻第一连续半导体沟道材料层和连续存储器膜层以及沉积第二连续半导体沟道材料层和保形介电材料层之后的示例性结构的竖直剖面图。
图7B是沿图7A的水平平面B-B'截取的示例性结构的水平剖面图。
图8A是根据本公开的实施方案的在各向同性回蚀保形介电材料层之后的示例性结构的竖直剖面图。
图8B是沿图8A的水平平面B-B'截取的示例性结构的水平剖面图。
图9A是根据本公开的实施方案在各向同性蚀刻第二连续半导体沟道材料层和第一半导体沟道层之后的示例性结构的竖直剖面图。
图9B是沿图9A的水平平面B-B'截取的示例性结构的水平剖面图。
图10A是根据本公开的实施方案的在形成介电柱结构之后的示例性结构的竖直剖面图。
图10B是沿图10A的水平平面B-B'截取的示例性结构的水平剖面图。
图11A是根据本公开的实施方案的在形成漏极区之后的示例性结构的竖直剖面图。
图11B是图11A的示例性结构的俯视图。铰接的竖直平面A-A'是图11A的竖直剖面的平面。
图11C是沿图11B的竖直平面C-C'截取的示例性结构的竖直剖面图。
图11D是沿图11C的水平平面D-D'截取的示例性结构的水平剖面图。
图12A是根据本公开的实施方案的在形成通孔腔体之后的示例性结构的竖直剖面图。
图12B是图12A的示例性结构的俯视图。铰接的竖直平面A-A'是图12A的竖直剖面的平面。
图12C是沿图12B的竖直平面C-C'截取的示例性结构的竖直剖面图。
图13是根据本公开的实施方案的在形成背侧凹陷部、保形介电间隔物和平面介电部分之后的示例性结构的竖直剖面图。
图14是根据本公开的实施方案的在形成导电条带之后的示例性结构的竖直剖面图。
图15是根据本公开的实施方案的在形成源极区、绝缘间隔物和源极接触通孔结构之后的示例性结构的竖直剖面图。
图16A是根据本公开的实施方案的在形成附加接触通孔结构之后的示例性结构的竖直剖面图。
图16B是图16A的示例性结构的俯视图。铰接的竖直平面A-A'是图16A的竖直剖面的平面。
图16C是沿图11B的竖直平面C-C'截取的示例性结构的竖直剖面图。
图16D是沿图16C的水平平面D-D'截取的示例性结构的水平剖面图。
图17是根据本公开的实施方案的在形成导电条带之后的示例性结构的配置的水平剖面图。
具体实施方式
如上文所讨论，本公开涉及包括波状字线的三维平坦NAND存储器及其制造方法，其各个方面在本文中被详细地描述。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以采用本文所述的各种实施方案来制造。
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参见图1，示出了根据本公开的实施方案的示例性结构，其可以用于例如制造含有竖直NAND存储器器件的器件结构。示例性结构包括可为半导体衬底的衬底(9,10)。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每一者均可以包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬里(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层770的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。在一个实施方案中，半导体材料层10可具有第一导电类型的掺杂。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电条带的阶梯式平台的接触区300可提供在存储器阵列区100与外围器件区200之间。
参考图2，第一材料层(诸如绝缘层32L)和第二材料层(诸如间隔物材料层)的竖直交替的序列形成在衬底(9,10)上方。如本文所用，“竖直交替的序列”是指竖直交替的第一元件的多个实例和第二元件的多个实例的交替序列，使得第二元件的实例覆盖在第一元件的每个实例上面和/或潜存在第一元件的每个实例下面，并且第一元件的实例覆盖在第二元件的每个实例上面和/或潜存在第一元件的每个实例下面。竖直交替的序列可包括交替的多个第一材料层(其可为绝缘层32L)和第二材料层(其可为牺牲材料层42L)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。因此，第一元件和第二元件的竖直交替的序列是交替的多个第一元件和第二元件，其中第一元件和第二元件的交替沿竖直方向发生。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32L，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可包括交替的多个绝缘层32L和牺牲材料层42L，并且构成包括绝缘层32L和牺牲材料层42L的交替层的原型堆叠。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
在一个实施方案中，竖直交替的序列(32L,42L)可包括由第一材料构成的绝缘层32L和由第二材料构成的牺牲材料层42L，其中第二材料不同于绝缘层32L的材料。绝缘层32L的第一材料可为至少一种绝缘材料。因此，每个绝缘层32L可为绝缘材料层。可用于绝缘层32L的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐、以及有机绝缘材料。在一个实施方案中，绝缘层32L的第一材料可为氧化硅。
牺牲材料层42L的第二材料为可选择性地对于绝缘层32的第一材料进行移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42L可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42L的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42L可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32L可包括氧化硅，并且牺牲材料层可包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32L的第一材料。例如，如果将氧化硅用于绝缘层32L，则可采用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可形成牺牲材料层42L的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42L可被适当地图案化，使得随后通过替换牺牲材料层42L形成的导电材料部分可用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42L可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32L和牺牲材料层42L的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32L和每个牺牲材料层42L。成对的绝缘层32L和牺牲材料层(例如控制栅极电极或牺牲材料层)42L的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，竖直交替的序列(32L,42L)中的每个牺牲材料层42L可具有在每个相应牺牲材料层42L内基本上不变的均一厚度。
虽然本公开采用其中间隔物材料层是随后用导电条带替换的牺牲材料层42L的实施方案来描述，但是本文明确地设想了其中牺牲材料层形成为导电条带的实施方案。在这种情况下，可省略用导电条带替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在竖直交替的序列(32L,42L)上方。绝缘帽盖层70包括与牺牲材料层42L的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可包括如上所述可用于绝缘层32L的介电材料。绝缘帽盖层70可具有比绝缘层32L中的每个大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，绝缘层32L和间隔物材料层(即，牺牲材料层42L)的竖直交替的序列可被图案化以形成在接触区300中从竖直交替的序列(32L,42L)的最底层持续地延伸到交替序列(32L,42L)的最顶层的阶梯式表面。阶梯式腔体可在定位在存储器阵列区100与外围器件区200之间的接触区300内形成，该外围器件区含有用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度垂直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要垂直地蚀刻的区。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
通过形成阶梯式腔体，在竖直交替的序列(32L,42L)的外围部分处形成阶梯式表面。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯式腔体”是指具有阶梯式表面的腔体。
通过图案化竖直交替的序列(32L,42L)来形成平台区。在竖直交替的序列(32L,42L)内除最顶牺牲材料层42L之外的每个牺牲材料层42L比在竖直交替的序列(32L,42L)内的任何覆盖牺牲材料层42L横向地延伸得远。平台区包括竖直交替的序列(32L,42L)的阶梯式表面，该阶梯式表面从在竖直交替的序列(32L,42L)内的最底层持续地延伸到在竖直交替的序列(32L,42L)内的最顶层。
通过在其中沉积电介质材料，可在阶梯式腔中形成后向阶梯式电介质材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A至图4D，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成宽度调制的开口。如本文所用，“宽度调制的”元件是指其中元件的宽度沿元件的长度方向调制、即沿元件的长度方向反复地增大和减小的元件。宽度调制的开口沿第一水平方向hd1横向地延伸，并且具有沿垂直于第一水平方向hd1的第二水平方向hd2的宽度调制。
光刻材料堆叠中的图案可通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65并穿过竖直交替的序列(32L,42L)转移。蚀刻竖直交替的序列(32L,42L)的在图案化光刻材料堆叠中潜存在宽度调制的开口下面的部分以形成宽度调制的线沟槽149。如本文所用，“线沟槽”是指通常沿水平方向横向地延伸的沟槽。
宽度调制的线沟槽149穿过竖直交替的序列(32L,42L)形成。绝缘层32L的大体沿第一水平方向hd1延伸并具有在侧壁中沿第二水平方向hd2的横向起伏的每个图案化部分构成绝缘条带32。牺牲材料层42L的大体沿第二水平方向hd2延伸并具有在侧壁中沿第一水平方向hd2的横向起伏的每个图案化部分构成牺牲材料条带42。宽度调制的线沟槽149沿第一水平方向hd1横向地延伸并沿第二水平方向hd2横向地间隔开。竖直交替的堆叠(32L,42L)的剩余部分包括绝缘条带32和牺牲材料条带42的交替堆叠，其由竖直交替的序列(32L,42L)的剩余部分形成。
宽度调制的线沟槽149中的每个可形成有一对侧壁，该对侧壁大体沿第一水平方向(例如，字线方向)hd1延伸并具有沿第二水平方向(例如，位线方向)hd2的横向起伏。在一个实施方案中，一对侧壁中的每个可包括横向凹面且竖直平面的侧壁段与横向凸面且竖直平面的侧壁段的横向交替的序列。任选地，每对侧壁还可包括在横向凹面的侧壁段与横向凸面的侧壁段之间的竖直平面的侧壁段。如本文所用，横向凹面的侧壁是指具有凹面水平横截面轮廓的侧壁。如本文所用，横向凸面的侧壁是指具有凸面水平横截面轮廓的侧壁。如本文所用，竖直平面的侧壁是指具有竖直延伸的直线作为竖直横截面轮廓的侧壁。
在图4B和图4D所示的一个实施方案中，宽度调制的线沟槽149中的每个包括颈部区149N和球状区149B的周期性横向交替的序列。颈部区149N是指具有比相邻区小的宽度W1的区，而球状区149B是指具有比相邻区大的宽度W2的区。在一个实施方案中，在宽度调制的线沟槽149的每个相邻对内的第一宽度调制的线沟槽149P的颈部区149N沿第一水平方向hd1从在宽度调制的线沟槽149的每个相邻对内的第二宽度调制的线沟槽149Q的颈部区149N横向地偏移横向偏移距离，该横向偏移距离为第一宽度调制的线沟槽149的颈部区的沿第一水平方向hd1的周期性p的一半。
在图4D所示的一个实施方案中，在第二水平方向上的颈部区149N的最小宽度W1小于球状区的最大宽度，两个相邻宽度调制的线沟槽149中的颈部区149N和球状区149B可被布置为使得绝缘条带32和在其之间的牺牲材料条带42之间的交替堆叠(32,42)具有基本上均匀的宽度W3或小于交替堆叠(32,42)的平均宽度W3的50％、和/或小于25％、和/或小于10％、和/或小于5％的宽度变化。换句话说，即使交替堆叠(32,42)具有沿第一水平方向hd1延伸的蛇形形状，交替堆叠(32,42)的在第二水平方向hd2上的平均宽度W3也会基本上保持在沿第一水平方向hd1的任何位置处。
宽度调制的线沟槽149横向地延伸穿过整个存储器阵列区100，并且可横向地至少部分地延伸到接触区300中。宽度调制的线沟槽149可沿第一水平方向hd1横向地延伸穿过整个接触区300，或者可仅横向地延伸穿过接触区300的宽度的部分而不是沿该接触区的第一水平方向hd1的整个宽度。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个宽度调制的线沟槽149的底部处之后，可任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，则宽度调制的线沟槽149的底表面可与半导体材料层10的最顶表面共面。
宽度调制的线沟槽149中的每个可包括基本上垂直于衬底的最顶表面延伸的一个侧壁(或多个侧壁)。衬底半导体层9和半导体材料层10共同地构成衬底(9,10)，该衬底可为半导体衬底。另选地，可省略半导体材料层10，并且宽度调制的线沟槽149可延伸到衬底半导体层9的顶表面。
在一个实施方案中，绝缘条带32和牺牲材料条带42可通过设在接触区300内的连接部分彼此互连，并且绝缘条带32可为连续绝缘层的跨存储器阵列区100和接触区300延伸的部分。在这种情况下，绝缘条带32和牺牲材料条带42的多个交替堆叠可通过在接触区300内的连接部分彼此互连。另选地，绝缘条带32和牺牲材料条带42可由宽度调制的线沟槽149分成分立材料条带。
参考图5A和图5B，示出了存储器阵列区100中的宽度调制的线沟槽149。宽度调制的线沟槽149延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料条带42可例如通过各向同性蚀刻来部分地横向地凹陷以形成横向凹陷部(未示出)。
可通过选择性半导体材料沉积工艺诸如选择性外延来在每个宽度调制的线沟槽149的底部处形成任选的基座沟道轨道11R。选择性半导体材料沉积工艺采用半导体前体和蚀刻剂的同时或交替的流动。半导体表面提供比绝缘表面高的沉积速率。通过在半导体表面上的半导体材料的沉积速率与绝缘表面上的半导体材料的沉积速率之间选择蚀刻剂的蚀刻速率，在选择性半导体材料沉积工艺期间，半导体材料只能从物理地暴露的表面生长。在一个实施方案中，基座沟道轨道11R可掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，可在包括最底牺牲材料条带42的顶表面的水平平面上方形成每个基座沟道轨道11R的顶表面。在这种情况下，通过用导电条带替换位于包括基座沟道轨道11R的顶表面的水平平面下方的最底牺牲材料条带42，可随后形成至少一个源极选择栅极电极。基座沟道轨道11R可为晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在宽度调制的线沟槽149的上部部分中形成的漏极区之间延伸的部分。在宽度调制的线沟槽149的在基座沟道轨道11R上方的未填充部分中存在宽度调制的线腔体149'。在一个实施方案中，基座沟道轨道11R可包括单晶硅。在一个实施方案中，基座沟道轨道11R可具有第一导电类型的掺杂，该第一导电类型与基座沟道轨道所接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道轨道11R可直接地形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图6A和图6B，连续存储器膜层50L形成在宽度调制的线沟槽149中。连续存储器膜层50L包括包括连续阻挡介电层52L、连续电荷存储层54L和连续隧穿介电层56L的层堆叠。
连续阻挡介电层52L可包括单个介电材料层、或者多个介电材料层的堆叠。在一个实施方案中，连续阻挡介电层可包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，连续阻挡介电层52L可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、其硅酸盐、其氮掺杂化合物、其合金及其堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，连续阻挡介电层52L包括氧化铝。在一个实施方案中，连续阻挡介电层52L可包括具有不同材料组成的多个介电金属氧化物层。
另选地或除此之外，连续阻挡介电层52L可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，连续阻挡介电层52L可包括氧化硅。在这种情况下，连续阻挡介电层52L的介电半导体化合物可通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或它们的组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可省略连续阻挡介电层52L，并且可在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧连续阻挡介电层。
随后，可形成连续电荷存储层54L。在一个实施方案中，连续电荷存储层54L可为包括介电电荷捕获材料(例如，其可为氮化硅)的电荷捕获材料的连续层或图案化分立部分。另选地，连续电荷存储层54L可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料条带42而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，连续电荷存储层54L包括氮化硅层。在一个实施方案中，牺牲材料条带42和绝缘条带32可具有竖直地重合的侧壁，并且连续电荷存储层54L可形成为单个连续层。
在另一个实施方案中，牺牲材料条带42可相对于绝缘条带32的侧壁横向地凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将连续电荷存储层54L形成为竖直地间隔开的多个存储器材料部分。虽然采用其中连续电荷存储层54L是单个连续层的实施方案描述了本公开，但是本文明确地构想其中连续电荷存储层54L用竖直地间隔开的多个存储器材料部分(其可为电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
连续电荷存储层54L可形成为均匀组成的单个连续电荷存储层，或者可包括多个连续电荷存储层的堆叠。多个连续电荷存储层(如果采用的话)可包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或它们的组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，连续电荷存储层54L可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，连续电荷存储层54L可包括导电纳米粒子，诸如金属纳米粒子，其可为例如钌纳米粒子。连续电荷存储层54L可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术形成。连续电荷存储层54L的厚度可在2nm至20nm的范围内，但是也可采用更小和更大的厚度。
连续隧穿介电层56L包括介电材料，可在合适的电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。连续隧穿介电层56L可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，连续隧穿介电层56L可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，连续隧穿介电层56L可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。连续隧穿介电层56L的厚度可在2nm至20nm的范围内，但是也可采用更小和更大的厚度。
可在连续存储器膜层50L上沉积任选的第一连续半导体沟道材料层601L。任选的第一连续半导体沟道材料层601L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第一连续半导体沟道材料层601L包括非晶硅或多晶硅。第一连续半导体沟道材料层601L可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。第一连续半导体沟道材料层601L的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。宽度调制的线腔体149'形成在未填充有沉积材料层(52L,54L,56L,601L)的每个宽度调制的线沟槽149的体积中。
连续存储器膜层50L形成在宽度调制的线沟槽149中的交替堆叠(32,42)的侧壁上。连续存储器膜层50L包括接触交替堆叠(32,42)中的相应一者的连续阻挡介电层52L、接触连续阻挡介电层52L的连续电荷存储层54L、以及接触连续电荷存储层54l和第一连续半导体沟道材料层601L的连续隧穿介电层56L。
参考图7A和图7B，任选的第一连续半导体沟道材料层601L、连续隧穿介电层56L、连续电荷存储层54L和连续阻挡介电层52L的水平部分采用至少一种各向异性蚀刻工艺顺序地进行各向异性蚀刻。至少一种各向异性蚀刻工艺的蚀刻化学物质可顺序地改变以蚀刻各种材料层的水平部分。任选的第一连续半导体沟道材料层601L的每个剩余部分构成第一竖直半导体沟道部分601。连续隧穿介电层56L的每个剩余部分构成隧穿电介质56。连续电荷存储层54L的每个剩余部分构成电荷存储层54。连续阻挡介电层52L的每个剩余部分构成阻挡电介质52。第一竖直半导体沟道部分601、隧穿电介质56、电荷存储层54以及阻挡电介质52中的每个可具有管状配置，并且可为拓扑上同胚于环面的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。隧穿电介质56、电荷存储层54以及阻挡电介质52中的每个连续组合构成存储器膜50。
基座沟道轨道11R的表面(或在不采用基座沟道轨道11R的情况下的半导体材料层10的表面)可在穿过存储器膜50和第一竖直半导体沟道部分601的堆叠的每个开口下方物理地暴露。任选地，在每个宽度调制的线腔体149'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在每个宽度调制的线腔体149'下方的凹陷半导体表面竖直地从基座沟道轨道11R(或在不采用基座沟道轨道11R的情况下的半导体材料层10)的最顶表面偏移凹陷距离。
第二连续导体沟道材料层602L可直接地沉积在基座沟道轨道11R的半导体表面上(或在基座沟道轨道11R被省略的情况下的半导体衬底层10)，并且直接地沉积在第一竖直半导体沟道部分601上。第二连续半导体沟道材料层602L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，第二连续半导体沟道材料层602L包括非晶硅或多晶硅。第二连续半导体沟道材料层602L可通过保形沉积方法诸如低压化学气相沉积(LPCVD)形成。第二连续半导体沟道材料层602L的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。第二连续半导体沟道材料层602L部分地填充每个宽度调制的线沟槽149中的宽度调制的线腔体149'。
第一竖直半导体沟道部分601和第二连续半导体沟道材料层602L的材料共同称为半导体沟道材料。换句话说，半导体沟道材料是第一竖直半导体沟道部分601和第二连续半导体沟道材料层602L中的所有半导体材料的集合。
保形介电材料层62L形成在第二连续半导体沟道材料层602L上。保形介电材料层62L包括可选择性地对于第二连续半导体沟道材料层602L的材料进行各向同性地蚀刻的介电材料。例如，保形介电材料层62L可包括掺杂硅酸盐玻璃、无掺杂硅酸盐玻璃或有机硅玻璃。宽度调制的线沟槽149的颈部区149N被填充有保形介电材料层62L的材料，而宽度调制的线沟槽149的球状区149B没有完全地填充保形介电材料层62L的材料。在球状区149B中存在未填充有保形介电材料层62L的柱腔体49'，而保形介电材料层62L完全地填充颈部区149N。
参考图8A和图8B，执行第一蚀刻工艺，该第一蚀刻工艺回蚀保形介电材料层62L的材料。例如，可使用化学干法蚀刻工艺来使保形介电材料层62L凹陷。选择第一蚀刻工艺的持续时间，使得蚀刻距离在保形介电材料层62L的厚度的100％至140％、诸如100％至120％的范围内。移除球状区149B中的保形介电材料层62L的部分，而不移除颈部区149N中的保形介电材料层62L的部分。从绝缘帽盖层70上方和每个柱腔体49'的底部处移除保形介电材料层62L的水平部分。保形介电材料层62L的在颈部区中的剩余部分在蚀刻工艺之后构成介电核心62。柱腔体49'通过蚀刻工艺横向地扩展，以在球状区149B中物理地暴露第二连续半导体沟道材料层602L的表面部分。
参考图9A和图9B，执行第二蚀刻工艺，该第二蚀刻工艺对于介电核心62的材料选择性地蚀刻第二连续半导体沟道材料层602L和第一竖直半导体沟道部分601的半导体沟道材料。球状区149B中的暴露的半导体沟道材料被移除，而颈部区149N中的由介电62核心保护的半导体沟道材料未被移除。在一个实施方案中，第二蚀刻工艺的化学物质可对于存储器膜50的材料有选择性。例如，第二蚀刻工艺可包括采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺。可选择第二蚀刻工艺的持续时间，使得穿过半导体沟道材料的蚀刻距离至少是第二连续半导体沟道材料层602L的厚度与第一竖直半导体沟道部分601的厚度的和。在一个实施方案中，穿过半导体沟道材料的蚀刻距离在为第二连续半导体沟道材料层602L的厚度与第一竖直半导体沟道部分601的厚度的和的100％至140％的范围内、诸如100％至120％。
通过第二蚀刻工艺移除第二连续半导体沟道材料层602L和第一竖直半导体沟道部分601的在球状区149B中未被介电核心62掩蔽的部分。第二连续半导体沟道材料层602L的每个剩余部分构成第二竖直半导体沟道部分602。第二竖直半导体沟道部分602和第一竖直半导体沟道部分601的每个剩余邻接组构成竖直半导体沟道60。
竖直半导体沟道60中的每个包括直接地形成在存储器膜50中的相应一者的横向凸面且竖直平面的侧壁上的相应横向凹面且竖直平面的外侧壁。竖直半导体沟道60中的每个可位于宽度调制的线沟槽149的颈部区中的一个中。
存储器膜50可保留在交替堆叠(32,42)的在球状区149B和颈部区149N两者中的相应侧壁上。因此，存储器膜50贯穿整个宽度调制的线沟槽149是连续的，而半导体沟道60仅保留在颈部区149N中。存储器膜50中的每个大体沿第一水平方向hd1延伸，并且沿第二水平方向hd2横向地起伏。存储器膜50中的每个包括相应层堆叠(52,54,56)，该相应层堆叠包括接触交替堆叠(32,42)中的相应一者的阻挡电介质52、接触阻挡电介质52的电荷存储层54、以及接触电荷存储层54的隧穿电介质56。一排分立竖直半导体沟道60位于相应宽度调制的线沟槽149的颈部区149N内。
参考图10A和图10B，在柱腔体49'中形成介电柱结构162。具体地，在通过沉积和平面化介电材料形成竖直半导体沟道60之后，可在柱腔体49'中形成介电材料。介电材料可包括例如无掺杂硅酸盐玻璃、掺杂硅酸盐玻璃或有机硅酸盐玻璃。可通过凹陷蚀刻来从包括绝缘帽盖层70的顶表面的水平平面上方移除介电材料的多余部分。
介电柱结构162可形成为介电柱结构162的二维阵列，其位于宽度调制的线沟槽149的球状区内。在一个实施方案中，介电柱结构162中的每个包括接触一对相应存储器膜50的一对第一横向凸面且竖直平面的侧壁。在一个实施方案中，介电柱结构162中的每个包括接触一对相应介电核心62的一对第二横向凸面且竖直平面的侧壁。在一个实施方案中，宽度调制的线沟槽149中的每个包括介电核心62和介电柱结构162的横向交替的序列，并且在介电核心62和介电柱结构162的相邻对之间的每个界面包括表面，介电柱结构162的横向凸面的侧壁在该表面处接触介电核心62的横向凹面的侧壁。因此，介电柱结构162和存储器膜50保留在球状区149B中，而半导体沟道60、存储器膜50以及介电核心保留在颈部区149N中。
参考图11A至图11D，介电核心62可竖直地凹陷而无需至少使每个介电柱结构162的中心区域凹陷。例如，可在示例性结构上方施加光致抗蚀剂层并可将其光刻地图案化，以在介电核心62的区域中以及任选地在介电核心62周围的区域中提供开口。介电核心62可通过各向异性蚀刻工艺来穿过光致抗蚀剂层中的开口竖直地凹陷。可选择凹陷部的深度，使得介电核心62的凹陷表面位于包括绝缘帽盖层70的顶表面的水平平面与包括绝缘帽盖层70的底表面的水平平面之间。随后可以例如通过灰化移除光致抗蚀剂层。
具有第二导电类型的掺杂的掺杂半导体材料形成在成对相邻竖直半导体沟道60之间的凹陷区中。第二导电类型与第一导电类型相反。掺杂半导体材料可包括原子浓度在5.0×1019/cm3至1.0×1021/cm3的范围内的第二导电类型(例如，n型)的电掺杂剂。可在沉积期间原位和/或在沉积半导体材料之后通过离子注入来提供掺杂剂。可通过平面化工艺移除第二导电类型的沉积的掺杂半导体材料的覆盖在包括绝缘帽盖层70的图案化部分的顶表面的水平平面上面的部分，该平面化工艺可为对于绝缘覆盖层70的介电材料选择性地蚀刻半导体材料的凹陷蚀刻、或者化学机械平面化(CMP)工艺。第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。位于宽度调制的线沟槽149的颈部区149N内的结构在本文中被称为存储器开口填充结构58。每个存储器开口填充结构58包括任选的基座沟道轨道11R的一部分、一对存储器膜50、一对竖直半导体沟道60、介电核心62以及漏极区63。
参考图12A-图12C，形成背侧通孔腔体69和/或细长背侧沟槽169中的至少一个。背侧通孔腔体69可形成在与宽度调制的线沟槽149相交的离散位置中，而细长背侧沟槽169穿过线沟槽149的位于接触区300中的部分形成。例如，光致抗蚀剂层可被施加在示例性结构上方，并且可被光刻地图案化以在存储器阵列区100内的介电柱结构162的子集的区域中的至少一个中和/或在与宽度调制的线沟槽149横向地延伸到接触区300中相对应的区域中形成开口。穿过绝缘覆盖层70的层级并穿过牺牲材料条带42的每个层级执行各向异性蚀刻。在一个实施方案中，各向异性蚀刻可形成腔体(69,169)，该腔体延伸穿过交替堆叠(32,42)的整个厚度。背侧通孔腔体69在存储器阵列区100中形成在介电柱结构162的子集的区域中和周围。细长背侧沟槽169在接触区300中形成在与宽度调制的线沟槽149延伸到接触区300中相对应的区域中和周围。细长背侧沟槽169可具有沿第一水平方向hd1横向地延伸的笔直侧壁。
背侧通孔腔体69可具有基本上竖直的侧壁，并且延伸穿过介电柱结构162的子集并穿过存储器膜50的部分。在一个实施方案中，在形成背侧通孔腔体69时，可部分地或完全地移除介电柱结构162的子集。可移除基座沟道轨道11R的位于介电柱结构162的子集下方的部分。可将存储器膜50的在背侧通孔腔体69中暴露的部分移除以使交替堆叠(32,42)的侧壁物理上暴露。一对相邻交替堆叠(32,42)的牺牲材料条带42的侧壁在背侧通孔腔体69中物理地暴露。背侧通孔腔体69的底表面可在包括每个背侧通孔腔体69中的牺牲材料条带42的最底表面的水平平面处或下方。在一个实施方案中，对于线沟槽149中的每个，可沿第一水平方向hd1以规则间隔形成背侧通孔腔体69。
细长背侧沟槽169在接触区300中沿第一水平方向hd1横向地延伸。在其中宽度调制的线沟槽149在图4A和图4B的处理步骤处没有将绝缘层32L和牺牲材料层42L的竖直交替的序列完全地分成绝缘条带32和牺牲材料条带42的分离交替堆叠(32,42)的替代性实施方案中，细长背侧沟槽169可在该处理步骤处将绝缘层32L和牺牲材料层42L的竖直交替的序列分为绝缘条带32和牺牲材料条42的分立交替堆叠(32,42)。一对相邻交替堆叠(32,42)内的牺牲材料条带42的侧壁围绕每个细长背侧沟槽169在牺牲材料条带42的每个层级处物理地暴露。细长背侧沟槽169的底表面可在包括牺牲材料条带42的最底表面的水平平面处或下方。
可通过背侧通孔腔体69和细长背侧沟槽169来修改宽度调制的线沟槽149。背侧通孔腔体69和细长背侧沟槽169的宽度可大于在形成背侧通孔腔体69和细长背侧沟槽169之前宽度调制的线沟槽149的最大宽度，以确保牺牲材料条带42的侧壁在背侧通孔腔体69和细长背侧沟槽169中的每个的两侧上物理地暴露。
参考图13，可例如采用蚀刻工艺将蚀刻剂引入背侧通孔腔体69和细长背侧沟槽169中，该蚀刻剂相对于绝缘条带32的第一材料选择性地蚀刻牺牲材料条带42的第二材料。背侧凹陷部43形成在从中移除牺牲材料条带42的体积中。牺牲材料条带42的第二材料可对于绝缘条带32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层的材料选择性地移除。在一个实施方案中，牺牲材料条带42可包括氮化硅，并且绝缘条带32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
对于第一材料和存储器膜50的最外层选择性地移除第二材料的蚀刻工艺可为使用湿法蚀刻溶液的湿法蚀刻工艺，或者可为将蚀刻剂以汽相引入背侧通孔腔体69和细长背侧沟槽169中的气相(干法)蚀刻工艺。例如，如果牺牲材料条带42包括氮化硅，则蚀刻工艺可为将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺选择性地对于氧化硅、硅和本领域中采用的各种其他材料蚀刻氮化硅。
每个背侧凹陷部43可为横向地起伏的腔体，其具有的横向尺寸大于该腔体的沿第一水平方向hd1的竖直范围。换句话讲，每个背侧凹陷部43的沿第一水平方向hd1的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料条带42的第二材料的体积中形成。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘条带32的顶部表面和覆盖绝缘条带32的底部表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
可通过将半导体材料热转换和/或等离子体转换成介电材料来将任选的基座沟道轨道11R和半导体材料层10的物理地暴露的表面部分转换成介电材料部分。例如，可采用热转换和/或等离子体转换将每个基座沟道轨道11R的表面部分转换成保形介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。保形介电间隔物116包括介电材料，该介电材料包括与基座沟道轨道11R相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得保形介电间隔物116的材料是介电材料。在一个实施方案中，保形介电间隔物116可包括基座沟道轨道11R的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图14，可随后在背侧凹陷部43中形成背侧阻挡介电层44。背侧阻挡介电层44可包括至少一种介电材料，该介电材料随后用来防止电荷存储层54与随后形成在背侧凹陷部43中的导电条带之间的电荷隧穿。例如，背侧阻挡介电层44可包括氧化硅或介电金属氧化物(诸如氧化铝)。可通过保形沉积工艺诸如化学气相沉积或原子层沉积来形成背侧阻挡介电层44。背侧阻挡介电层44的厚度可在1nm至6nm的范围内，诸如2nm至4nm，但是也可采用更小和更大的厚度。
可随后在背侧凹陷部43中以及在背侧通孔腔体69和细长背侧沟槽169的外围部分处沉积至少一种金属材料。例如，金属阻挡层46A可例如通过化学气相沉积来保形地沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
随后，金属填充材料沉积在多个背侧凹陷部43中、在每个背侧通孔腔体69和每个细长背侧沟槽169的侧壁上以及在绝缘帽盖层70的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，金属填充材料层46B可以采用含氟前体气体诸如WF6进行沉积。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。另选地，金属填充材料层46B可包括不同金属材料，诸如钴、钌和/或钼。金属填充材料层46B通过金属阻挡层46A与绝缘条带32和存储器堆叠结构55间隔开，金属阻挡层是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电条带46可形成在多个背侧凹陷部43中，并且连续金属材料层可形成在每个背侧通孔腔体69和每个细长背侧沟槽169的侧壁上以及绝缘帽盖层70上方。每个导电条带46包括位于竖直一对相邻介电材料层诸如一对绝缘条带32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续金属材料层包括位于背侧通孔腔体69和细长背侧沟槽169中或绝缘帽盖层70上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧通孔腔体69和每个细长背侧沟槽169的侧壁并从绝缘帽盖层70上方回蚀连续导电材料层的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电条带46。每个导电条带46可为导电线结构。因此，牺牲材料条带42用导电条带46替换。
每个导电条带46可以用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电条带46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电条带46可以是用作用于多个竖直存储器器件的公共控制栅极电极或选择栅极电极的字线。
参考图15，介电材料沉积在背侧通孔腔体69和细长背侧沟槽169中，以形成介电柱结构76和介电壁结构176。每个介电柱结构76填充相应背侧通孔腔体69。每个介电壁结构176填充相应细长背侧沟槽169。介电壁结构176中的每个可沿第一水平方向hd1横向地延伸。介电柱结构76和介电壁结构176中的每个可竖直地延伸穿过绝缘条带32和导电条带46的交替堆叠的每个层。
参考图16A至图16D，可在绝缘帽盖层70上方沉积介电材料诸如氧化硅或有机硅玻璃以形成接触级介电层90。例如，可采用等离子体增强化学气相沉积(PECVD)或大气压力化学气相沉积(APCVD)来沉积介电材料。接触级介电层90的厚度可在20nm至200nm的范围内，但是也可采用更小和更大的厚度。
可穿过接触级介电层90形成漏极接触通孔结构88和字线接触通孔结构86。漏极接触通孔结构88可形成在漏极区63中的相应一者上。字线接触通孔结构86可形成在阶梯式表面的区域内的导电条带46中的相应一者上。交替堆叠(32,46)中的每个可具有从衬底(9,10)延伸到相应交替堆叠(32,46)内的最顶导电条带46的相应阶梯式表面。可提供接触通孔结构86的二维阵列，该接触通孔结构在接触区300中接触在交替堆叠(32,46)内的导电条带46中的相应一者的顶表面。
可形成附加金属接触结构以在示例性设备的各个节点之间提供电布线。随后，沿第二水平方向hd2延伸的位线(未示出)可形成为与一组相应漏极接触通孔结构88电接触。
参考图17，示出了在用作存储器堆叠结构55的字线的一组导电条带46的层级处的示例性结构的实施方案配置。奇数个导电条带(例如，字线)46A可在第一接触区300A中连接到相应字线接触通孔结构86，并且偶数个导电条带(例如，字线)46B可在第二接触区300B中连接到相应字线接触通孔结构86，该第二接触区位于存储器阵列区(例如，存储器平面)100的与第一接触区300A相对的相对侧上。此配置提供了足够的空间以将相对窄的字线46连接到相应字线接触通孔结构86。为了清楚起见，图17的视图中未示出存储器膜50和竖直半导体沟道60。
参考所有附图并根据本公开的各种实施方案，提供了三维存储器器件，该三维存储器器件包括：绝缘条带32和导电条带46的交替堆叠，该绝缘条带和导电条带位于衬底(9,10)上方、大体沿第一水平方向hd1延伸并由宽度调制的线沟槽149沿第二水平方向hd2彼此横向地间隔开；存储器膜50，该存储器膜位于交替堆叠(32,46)的相应侧壁上、大体沿第一水平方向hd1并沿第二水平方向hd2横向地起伏；以及分立竖直半导体沟道60，该分立竖直半导体沟道位于存储器膜50中的相应一者的侧壁上。
在一个实施方案中，多个分立竖直半导体沟道60中的每个包括接触存储器膜50中的相应一者的横向凸面且竖直平面的侧壁的相应横向凹面且竖直平面的外侧壁。
在一些实施方案中，宽度调制的线沟槽149中的每个具有大体沿第一水平方向hd1延伸的一对侧壁；并且一对侧壁中的每个侧壁包括横向凹面且竖直平面的侧壁段以及横向凸面且竖直平面的侧壁段的横向交替的序列。
在一个实施方案中，宽度调制的线沟槽149中的每个包括颈部区149N和球状区149B的周期性横向交替的序列，该球状区具有比颈部区149N的宽度W1大的宽度W2。竖直半导体沟道60中的每个位于颈部区149N中的一个中。
在一个实施方案中，在宽度调制的线沟槽149的每个相邻对内的第一宽度调制的线沟槽149的颈部区149N沿第一水平方向hd1从在宽度调制的线沟槽149的每个相邻对内的第二宽度调制的线沟槽149的颈部区149N横向地偏移横向偏移距离，该横向偏移距离为第一宽度调制的线沟槽149的颈部区的沿第一水平方向hd1的周期性p的一半。
在一个实施方案中，竖直半导体沟道60中的每个包括接触相应介电核心的相应横向凸面且竖直平面的内侧壁。分立竖直半导体沟道60仅位于颈部区149N中，而存储器膜位于颈部区149N和球状区149B两者中。竖直半导体沟道60整体具有均匀的横向厚度。
在一个实施方案中，介电柱结构162的二维阵列可位于宽度调制的线沟槽149的球状区内。在一个实施方案中，介电柱结构162中的每个包括接触一对相应存储器膜50的一对第一横向凸面且竖直平面的侧壁。在一个实施方案中，介电柱结构162中的每个包括接触一对相应介电核心62的一对第二横向凸面且竖直平面的侧壁。
在一个实施方案中，宽度调制的线沟槽149中的每个包括介电核心62和介电柱结构162的横向交替的序列；并且在一对相邻的介电核心62和介电柱结构162之间的每个界面都包括表面，介电柱结构的横向凸面的侧壁在该表面处接触介电核心62的横向凹面的侧壁。
在一个实施方案中，绝缘条带32和导电条带46具有在第二水平方向hd2上的基本上均匀的宽度W3。
在一个实施方案中，存储器膜50中的每个包括相应层堆叠，该相应层堆叠包括：阻挡电介质52，该阻挡电介质接触交替层堆叠(32,46)中的相应一者；电荷存储层54，该电荷存储层接触阻挡电介质52；以及隧穿电介质56，该隧穿电介质接触电荷存储层54。一排分立竖直半导体沟道60位于相应宽度调制的线沟槽149的颈部区149N内。
在一个实施方案中，三维存储器器件可包括：接触区300，其中交替堆叠(32,46)中的每个具有相应阶梯式表面，该相应阶梯式表面从衬底(9,10)延伸到在相应交替堆叠(32,46)内的最顶导电条带46；以及接触通孔结构86的二维阵列，该接触通孔结构在接触区300中接触在交替堆叠(32,46)内的导电条带46中的相应一者的顶表面。
在实施方案中，与分立存储器开口相比，宽度调制的线沟槽149可提供竖直半导体沟道60的增加的区域密度。此外，在宽度调制的线沟槽149的每个颈部区149N内形成一对竖直半导体沟道60，从而进一步增加区域器件密度。另外，存储器膜50中的曲率增强在编程和擦除期间的电场集中，从而降低三维存储器器件的操作电压。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种三维存储器器件，包括：
绝缘条带和导电条带的交替堆叠，所述绝缘条带和所述导电条带位于衬底上方、大体沿第一水平方向延伸并由宽度调制的线沟槽沿第二水平方向彼此横向地间隔开；
存储器膜，所述存储器膜位于所述交替堆叠的相应侧壁上、大体沿所述第一水平方向延伸并沿所述第二水平方向横向地起伏；和
多个分立竖直半导体沟道，所述多个分立竖直半导体沟道位于所述存储器膜中的相应一者的侧壁上。
2.根据权利要求1所述的三维存储器器件，其中：
所述多个分立竖直半导体沟道中的每个包括接触所述存储器膜中的所述相应一者的横向凸面且竖直平面的侧壁的相应横向凹面且竖直平面的外侧壁；
所述宽度调制的线沟槽中的每个具有大体沿所述第一水平方向延伸的一对侧壁；并且
所述一对侧壁中的每个包括横向凹面且竖直平面的侧壁段和横向凸面且竖直平面的侧壁段的横向交替的序列。
3.根据权利要求1所述的三维存储器器件，其中：
所述宽度调制的线沟槽中的每个包括颈部区和球状区的周期性横向交替的序列，所述球状区具有比所述颈部区的宽度大的宽度；并且
所述分立竖直半导体沟道中的每个位于所述颈部区中的一个中。
4.根据权利要求3所述的三维存储器器件，其中在所述宽度调制的线沟槽的每个相邻对内的第一宽度调制的线沟槽的颈部区沿所述第一水平方向从在所述宽度调制的线沟槽的每个相邻对内的第二宽度调制的线沟槽的颈部区横向地偏移横向偏移距离，所述横向偏移距离为所述第一宽度调制的线沟槽的所述颈部区的沿所述第一水平方向的周期性的一半。
5.根据权利要求3所述的三维存储器器件，其中：
所述竖直半导体沟道中的每个包括接触相应介电核心的相应横向凸面且竖直平面的内侧壁；并且
所述分立竖直半导体沟道仅位于所述颈部区中，而所述存储器膜位于所述颈部区和所述球状区两者中。
6.根据权利要求5所述的三维存储器器件，还包括位于所述宽度调制的线沟槽的所述球状区内的介电柱结构的二维阵列。
7.根据权利要求6所述的三维存储器器件，其中所述介电柱结构中的每个包括接触一对相应存储器膜的一对第一横向凸面且竖直平面的侧壁。
8.根据权利要求7所述的三维存储器器件，其中所述介电柱结构中的每个包括接触一对相应介电核心的一对第二横向凸面且竖直平面的侧壁。
9.根据权利要求6所述的三维存储器器件，其中：
所述宽度调制的线沟槽中的每个包括所述介电核心和所述介电柱结构的横向交替的序列；并且
在一对相邻的介电核心和介电柱结构之间的每个界面包括表面，所述介电柱结构的横向凸面的侧壁在所述表面处接触所述介电核心的横向凹面的侧壁。
10.根据权利要求1所述的三维存储器器件，其中所述绝缘条带和所述导电条带具有在所述第二水平方向上的基本上均匀的宽度。
11.根据权利要求1所述的三维存储器器件，其中所述存储器膜中的每个包括相应层堆叠，所述相应层堆叠包括：
阻挡电介质，所述阻挡电介质接触所述交替堆叠中的相应一者；
电荷存储层，所述电荷存储层接触所述阻挡电介质；和
隧穿电介质，所述隧穿电介质接触所述电荷存储层和位于相应宽度调制的线沟槽内的一排竖直半导体沟道。
12.根据权利要求1所述的三维存储器器件，还包括：
接触区，其中所述交替堆叠中的每个具有相应阶梯式表面，所述相应阶梯式表面从所述衬底延伸到在相应交替堆叠内的最顶导电条带；和
接触通孔结构的二维阵列，所述接触通孔结构在所述接触区中接触在所述交替堆叠内的所述导电条带中的相应一者的顶表面。
13.一种形成三维存储器器件的方法，包括：
在衬底上方形成绝缘层和牺牲材料层的竖直交替的序列；
穿过所述竖直交替的序列形成沿第一水平方向横向地延伸且沿第二水平方向横向地间隔开的宽度调制的线沟槽，以形成绝缘条带和牺牲材料条带的交替堆叠；
在所述交替堆叠的相应侧壁上形成存储器膜，其中所述存储器膜中的每个大体沿所述第一水平方向延伸并沿所述第二水平方向横向地起伏；以及
在所述存储器膜中的相应一者上形成分立竖直半导体沟道。
14.根据权利要求13所述的方法，其中：
所述多个分立竖直半导体沟道中的每个包括接触所述存储器膜中的所述相应一者的横向凸面且竖直平面的侧壁的相应横向凹面且竖直平面的外侧壁；
所述宽度调制的线沟槽中的每个被形成有大体沿所述第一水平方向延伸的一对侧壁；并且
所述一对侧壁中的每个包括横向凹面且竖直平面的侧壁段和横向凸面且竖直平面的侧壁段的横向交替的序列。
15.根据权利要求13所述的方法，其中：
所述宽度调制的线沟槽中的每个包括颈部区和球状区的周期性横向交替的序列，所述球状区具有比所述颈部区的宽度大的宽度；以及
所述竖直半导体沟道中的每个位于所述颈部区中的一个中。
16.根据权利要求15所述的方法，其中在所述宽度调制的线沟槽的每个相邻对内的第一宽度调制的线沟槽的颈部区沿所述第一水平方向从在所述宽度调制的线沟槽的每个相邻对内的第二宽度调制的线沟槽的颈部区横向地偏移横向偏移距离，所述横向偏移距离为所述第一宽度调制的线沟槽的所述颈部区的沿所述第一水平方向的周期性的一半。
17.根据权利要求15所述的方法，还包括：
在所述宽度调制的线沟槽中的所述交替堆叠的所述侧壁上形成连续存储器膜层；
在所述连续存储器膜上形成连续半导体沟道材料层；
在所述连续半导体沟道材料层上形成保形介电材料层，其中在所述球状区中存在未填充有所述保形介电材料层的柱腔体，并且所述保形介电材料层填充所述颈部区；以及
通过蚀刻移除所述保形介电材料层的在所述球状区中的部分，而不移除所述保形介电材料层的在所述颈部区中的部分。
18.根据权利要求17所述的方法，其中：
所述保形介电材料层的在所述颈部区中的剩余部分在所述蚀刻之后构成介电核心；
所述柱腔体通过所述蚀刻横向地扩展，以在所述球状区中物理地暴露所述连续半导体沟道材料层的表面部分；并且
所述方法还包括进一步蚀刻所述连续半导体沟道材料层的位于所述球状区中的未被所述介电核心掩盖的部分，以形成所述分立竖直半导体沟道，所述分立竖直半导体沟道包括所述连续半导体沟道材料层的保留在所述颈部区中的部分。
19.根据权利要求18所述的方法，还包括：
在形成所述竖直半导体沟道之后，通过在柱腔体中沉积介电材料并使其平面化来形成介电柱结构；
使所述介电核心竖直地凹陷以形成覆盖所述介电核心的凹陷区；以及
形成漏极区，从而在所述凹陷区内形成掺杂的半导体材料部分。
20.根据权利要求15所述的方法，其中：
所述存储器膜中的每个包括相应层堆叠，所述相应层堆叠包括：阻挡电介质，所述阻挡电介质接触所述交替堆叠中的相应一者；电荷存储层，所述电荷存储层接触所述阻挡电介质；以及隧穿电介质，所述隧穿电介质接触所述电荷存储层；以及
一排所述分立竖直半导体沟道位于相应宽度调制的线沟槽内的所述颈部区中。
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