KR102618204B1 - 복수의 일함수 워드 라인들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법 - Google Patents

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Abstract

3차원 메모리 디바이스는 기판 위에 위치한 전기 전도성 층들과 절연 층들의 교번하는 스택, 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들, 및 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함한다. 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함한다. 전기 전도성 층들 중 적어도 하나는 수직 계면에서 메모리 필름들 중 각자의 필름과 접촉하는 각자의 내측 측벽을 갖는 제1 전도성 재료 부분; 및 제1 전도성 재료 부분과 상이한 조성을 갖고 제1 전기 전도성 재료 부분과 접촉하는 제2 전도성 재료 부분을 포함한다. 제1 전도성 재료 부분은 제2 전도성 재료 부분보다 낮은 일함수를 갖는다.

Description

복수의 일함수 워드 라인들을 포함하는 3차원 메모리 디바이스 및 그 형성 방법
관련 출원
본 출원은 2019년 12월 11일에 출원된 미국 정규 특허 출원 제16/710,481호 및 2019년 12월 11일에 출원된 제16/710,572호에 대한 우선권의 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 특히 복수의 일함수 워드 라인을 채용한 3차원 메모리 디바이스 및 그 제조 방법들에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 논문 [T. (Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell," IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 3차원 메모리 디바이스는 기판 위에 위치한 전기 전도성 층들과 절연 층들의 교번하는 스택, 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들, 및 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함한다. 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함한다. 전기 전도성 층들 중 적어도 하나는 수직 계면에서 메모리 필름들 중 각자의 필름과 접촉하는 각자의 내측 측벽을 갖는 제1 전도성 재료 부분; 및 제1 전도성 재료 부분과 상이한 조성을 갖고 제1 전기 전도성 재료 부분, 절연 층들 중 제1 절연 층의 하단 표면, 및 절연 층들 중 제2 절연 층의 상단 표면과 접촉하는 제2 전도성 재료 부분을 포함한다. 제1 전도성 재료 부분은 제2 전도성 재료 부분보다 낮은 일함수를 갖는다.
본 개시내용의 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되는데, 이 방법은 기판 위에 희생 재료 층들과 절연 층들의 교번하는 스택을 형성하는 단계; 교번하는 스택을 통해 메모리 개구들을 형성하는 단계; 메모리 개구들 각각의 주위에 희생 재료 층들의 레벨에서 측방향 리세스들을 형성하는 단계; 측방향 리세스들 내에 제1 전도성 재료 부분들을 형성하는 단계; 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성하는 단계로서 메모리 개구 충전 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하는 단계; 절연 층들에 대해 선택적으로 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계, 및 후면 리세스들 내부에 제2 전도성 재료 부분들을 형성하는 단계로서 제1 전도성 재료 부분들은 상기 제2 전도성 재료 부분들보다 낮은 일함수를 갖는 단계를 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스는 기판 위에 위치한 전기 전도성 층들과 절연 층들의 교번하는 스택, 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들, 및 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함한다. 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함한다. 전기 전도성 층들의 적어도 하나는 하부 전도성 라이너, 전도성 재료 층, 및 상부 전도성 라이너를 하단에서 상단으로 포함하는 층 스택을 포함하되, 하부 전도성 라이너, 전도성 재료 층, 및 상부 전도성 라이너 각각은 메모리 필름들과 접촉하고, 전도성 재료 층은 하부 전도성 라이너 및 상부 전도성 라이너보다 낮은 일함수를 갖는다.
본 개시내용의 또 다른 양태에 따르면, 3차원 메모리 디바이스를 형성하는 방법이 제공되는데, 이 방법은 기판 위에 절연 층, 하부 전도성 라이너, 희생 재료 층, 및 상부 전도성 라이너를 포함하는 단위 층 스택의 수직 반복결과물을 형성하는 단계; 교번하는 스택을 통해 메모리 개구들을 형성하는 단계; 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성하는 단계로서 메모리 개구 충전 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하는 단계; 절연 층들, 하부 전도성 라이너들, 및 상부 전도성 라이너들에 대해 선택적으로 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계; 및 후면 리세스들 내부에 전기 전도성 층들을 형성하는 단계를 포함하되, 전기 전도성 층들 각각은 하부 전도성 라이너들 중 각자의 라이너, 상부 전도성 라이너들 중 각자의 라이너, 및 하부 전도성 라이너들 중 각자의 라이너와 상기 상부 전도성 라이너들 중 각자의 라이너 사이에 위치하는 각자의 전도성 재료 층을 포함하고, 전도성 재료 층은 하부 전도성 라이너 및 상부 전도성 라이너보다 낮은 일함수를 갖는다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스 및 반도체 재료 층의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들 및 역단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5a 내지 도 5j는 본 개시내용의 제1 실시예에 따른, 제1 전도성 재료 부분들 및 메모리 개구 충전 구조물의 내부 형성 동안의 제1 예시적 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 6은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조물들 및 지지 필러(pillar) 구조물들의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 7a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 7b는 도 7a의 제1 예시적 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 7a의 개략적인 수직 단면도의 평면이다.
도 7c는 도 7a의 제1 예시적 구조물의 영역의 개략적인 수직 단면도이다.
도 8은 본 개시내용의 제1 실시예에 따른, 소스 영역의 형성 이후의 제1 예시적 구조물의 영역의 개략적인 수직 단면도이다.
도 9a는 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 9b는 도 9a의 제1 예시적 구조물의 영역의 개략적인 수직 단면도이다.
도 10a 내지 도 10c는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 예시적 구조물의 영역의 순차적인 수직 단면도들이다.
도 11a는 본 개시내용의 일 실시예에 따른, 후면 트렌치들 내부로부터의 증착된 전도성 재료의 제거 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 11b는 도 11a의 제1 예시적 구조물의 부분 투시 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 11c는 도 11a의 제1 예시적 구조물의 영역의 개략적인 수직 단면도이다.
도 12는 본 개시내용의 제1 실시예에 따른, 후면 트렌치 충전 구조물들의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 추가 컨택 비아 구조물들의 형성 이후의 제1 예시적 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 제1 예시적 구조물의 평면도이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14a 내지 도 14d는 본 개시내용의 제2 실시예에 따른, 제2 전도성 재료 부분들, 제3 전도성 재료 부분들, 제4 전도성 재료 부분들, 후면 트렌치 충전 구조물들, 및 컨택 비아 구조물들의 형성 동안의 제2 예시적 구조물의 영역의 순차적인 수직 단면도들이다.
도 15a 및 도 15b는 본 개시내용의 제2 실시예에 따른, 제2 전도성 재료 부분들, 제3 전도성 재료 부분들, 후면 트렌치 충전 구조물들, 및 컨택 비아 구조물들의 형성 동안의 제2 예시적 구조물의 대안적 실시예의 영역의 순차적인 수직 단면도들이다.
도 16은 본 개시내용의 제3 실시예에 따른, 기판 위의 절연 층, 하부 전도성 라이너, 희생 재료 층, 및 상부 전도성 라이너를 포함하는 단위 층 스택의 수직 반복결과물의 형성 이후의 제3 예시적 구조물의 수직 단면도이다.
도 17은 본 개시내용의 제3 실시예에 따른, 단차형 표면들 및 역단차형 유전체 재료 부분의 형성 이후의 제3 예시적 구조물의 수직 단면도이다.
도 18a는 본 개시내용의 제3 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제3 예시적 구조물의 수직 단면도이다.
도 18b는 도 18a의 제3 예시적 구조물의 평면도이다.
도 19a 내지 도 19h는 본 개시내용의 제3 실시예에 따른, 메모리 개구 충전 구조물의 내부 형성 동안의 제3 예시적 구조물 내의 메모리 개구의 순차적인 개략적 수직 단면도들이다.
도 20은 본 개시내용의 제3 실시예에 따른, 컨택 레벨 유전체 층 및 후면 트렌치들의 형성 이후의 제3 예시적 구조물의 수직 단면도이다.
도 21a 내지 도 21e는 본 개시내용의 제3 실시예에 따른, 제1 전도성 재료 부분들 및 제3 전도성 재료 부분들의 형성 동안의 제3 예시적 구조물의 영역의 순차적인 수직 단면도들이다.
도 22a는 본 개시내용의 제3 실시예에 따른, 후면 트렌치 충전 구조물들 및 컨택 비아 구조물들의 형성 동안의 제3 예시적 구조물의 수직 단면도이다.
도 22b는 도 22a의 제3 예시적 구조물의 평면도이다.
도 22c는 도 22a 및 도 22b의 제3 예시적 구조물의 영역의 수직 단면도이다.
도 23은 본 개시내용의 제3 실시예에 따른, 제1 전도성 재료 부분들의 형성 동안의 제3 예시적 구조물의 대안적 실시예의 영역의 수직 단면도이다.
도 24는 본 개시내용의 제3 실시예에 따른, 후면 트렌치 충전 구조물들 및 컨택 비아 구조물들의 형성 이후의 제3 예시적 구조물의 대안적 실시예의 영역의 수직 단면도이다.
전하 트래핑 층(즉, 전하 저장 층)이 여러 레벨의 워드 라인들을 통해 연속적으로 연장되는 3차원 NAND 메모리 디바이스에서, 전하 트래핑 층의 레벨 사이의 부분들은 선택된 워드 라인에 인접한 전하 트래핑 층의 부분을 포함하는 메모리 셀의 프로그래밍 동안에 부차적으로 프로그래밍될 수 있다. 그러한 이웃 워드 라인 간섭 효과는 이웃 메모리 셀들에 대한 임계 전압을 변경하고, 프로그래밍 및 감지를 위한 가동 윈도우를 감소시킨다. 본 개시내용의 실시예들은 다층의 복수의 일함수 워드 라인들을 포함하는 3차원 메모리 디바이스 및 그의 제조 방법들을 제공하며, 그 다양한 양태들이 아래에 기술된다. 복수의 일함수 워드 라인들은 이웃 워드 라인 간섭을 감소시켜 3차원 NAND 메모리 디바이스의 성능 및 신뢰성을 향상시킨다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. 제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소들의 가능성을 포함하는 모든 가능성을 지칭한다.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2개 이상의 요소가 서로와 또는 서로 사이에 직접 접촉하지 않으면, 이들 2개의 요소는 서로로부터 또는 서로 사이에 "결합 해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에서 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 구성된 전도성 경로가 존재하면, 제1 요소는 제2 요소에 "전기적으로 접속"된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적 수직 평면이 존재하면, 제1 표면과 제2 표면은 "수직으로 일치"한다. 실질적 수직 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 직선으로 연장되는 평면이다. 수직 평면 또는 실질적 수직 평면은 수직 방향 또는 실질적 수직 방향을 따라 직선형이고, 수직 방향 또는 실질적 수직 방향에 수직인 방향에 따른 곡률을 포함하거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는 개재하는 기판 없이 단일 기판, 예컨대 반도체 웨이퍼 위에 다수의 메모리 레벨들이 형성된 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 증착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 채용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는 예를 들어 플립-칩 본딩(flip-to-chip bonding) 또는 다른 칩-투-칩 본딩(chip-to-chip bonding)에 의해, 서로 접합된 복수의 반도체 칩을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이를 포함할 수 있다. 다이는 독립적으로 외부 명령들을 실행하거나 상태를 보고할 수 있는 최소 단위이다. 전형적으로, 다수의 다이를 가진 패키지 또는 칩은 그 내부의 평면들의 총 개수만큼의 외부 명령들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 규제가 존재할 수도 있다. 다이가 메모리 다이인 경우, 즉 메모리 요소들을 포함하는 다이의 경우, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 일정 개수의 메모리 블록들 (또는 "블록들")을 포함하는데, 이들은 단일 소거 동작에서 소거될 수 있는 최소 단위이다. 각각의 메모리 블록은 일정 개수의 페이지를 포함하는데, 이들은 프로그래밍을 위해 선택될 수 있는 최소 단위이다. 페이지는 또한 판독 동작에 대해 선택될 수 있는 최소 단위이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 채용될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적 구조물이 예시되어 있다. 제1 예시적 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상단 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0×10-5S/m 내지 1.0×105S/m의 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 내부에 전기 도펀트의 부재 시에 1.0×10-5S/m 내지 1.0S/m 범위의 전기 전도도를 갖는 재료를 지칭하고, 전기 도펀트를 이용한 적합한 도핑 시에 1.0S/m 내지 1.0×105S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p형 도펀트 또는 밴드 구조 내의 전도대에 전자를 추가하는 n형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0×105S/m보다 큰 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0×10-5S/m 미만의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는 결정질 재료로서 형성된 바와 같거나 또는 (예컨대, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 변환되면, 전도성 재료가 되기 위해, 즉 1.0×105S/m 초과의 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0×10-5S/m 내지 1.0×105S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트들(즉, p형 도펀트들 및/또는 n형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트들로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 부분들을 에칭하고 그 내부에 유전체 재료를 증착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패터닝되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 증착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터들의 소스 영역들 및 드레인 영역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 규소 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 증착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상단 표면은 유전체 라이너들(761, 762)의 상단 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상단 표면을 물리적으로 노출시키기 위해 구역으로부터 제거될 수 있다. 본 명세서에서 사용되는 바와 같이, 표면이 진공, 또는 기체 상 재료(예컨대 공기)과 물리적으로 접촉하면, 그 표면은 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 단결정 반도체 재료의 증착에 의한, 예를 들어, 선택적 에피택시에 의한 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 그 이후에 기판 반도체 층(9)의 상단 표면 상에 형성될 수 있다. 증착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 증착된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)을 위해 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상단 표면 위에 위치된 증착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상단 표면과 동일 평면 상에 있는 상단 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속적으로 형성하기 위한 계단형(staircase) 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상단 표면 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 서로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 서로 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)을 위해 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에서 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학기상 증착법(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)을 위해 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착법(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패터닝되어, 희생 재료 층들(42)의 대체에 의해 후속으로 형성될 전도성 재료 부분들이 후속으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)을 위해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1024 및 전형적으로 8 내지 256 범위에 있을 수 있지만, 더 많은 반복 수가 또한 채용될 수 있다. 스택 내의 상단 게이트 전극 및 하단 게이트 전극은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은 스페이서 재료 층들이 후속으로 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 채용하여 기술되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술된 바와 같이 절연 층들(32)을 위해 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학기상 증착에 의해 증착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 본 명세서에서 테라스 영역으로 지칭되는, 교번하는 스택(32, 42)의 주변 영역에 단차형 표면들이 형성된다. 본 명세서에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 부분들이 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
단차형 공동은 계단형 영역(300)에 형성될 수 있는데, 이는 주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상단 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 표면들은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번하는 스택(32, 42) 내의 아래 놓인 임의의 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번하는 스택(32, 42) 내의 최하단 층으로부터 교번하는 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면의 각각의 수직 단차부는 절연 층(32)과 희생 재료 층의 하나 이상의 쌍의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32)과 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단형상들의 다수의 "컬럼"은 각 수직 단차부가 전열 층(32)과 희생 재료 층(42)의 복수의 쌍의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단형상의 각각의 컬럼은 희생 재료 층들(42) 각각이 계단형상의 각각의 컬럼 내에서 물리적으로 노출된 상단 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 계단형상들의 2개의 컬럼은 계단형상들의 하나의 컬럼이 (하단으로부터 계수된 바와 같이) 홀수 번째 희생 재료 층들(42)에 대해 물리적으로 노출된 상단 표면들을 제공하고 계단형상들의 다른 하나의 컬럼이 (하단으로부터 계수된 바와 같이) 짝수 번째 희생 재료 층들에 대해 물리적으로 노출된 상단 표면들을 제공하도록 후속 형성될 메모리 스택 구조물들의 블록마다 형성된다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 중에서 수직 오프셋들의 각각의 세트를 갖는 계단형상들의 3개, 4개 또는 그 이상의 컬럼을 채용하는 구성들이 또한 채용될 수 있다. 각각의 희생 재료 층(42)은 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행(overhang)을 갖지 않도록 적어도 하나의 방향을 따라 아래 놓인 임의의 희생 재료 층들(42)보다 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단형상들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단형상들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 계단형 영역(300) 사이의 경계에 수직할 수 있다.
역단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 증착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상단 표면의 위에서부터 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 나머지 부분은 역단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에서 사용되는 바와 같이, "역단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역단차형 유전체 재료 부분(65)을 위해 채용되는 경우, 역단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상단 표면의 위에서부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 개구들의 제1 세트 및 계단형 영역(300) 위에 형성된 개구들의 제2 세트를 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속으로 형성되는 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 필러(pillar) 구조물)이 후속으로 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 역단차형 유전체 재료 부분(65), 및 계단형 영역(300) 내의 단차형 표면들 아래에 놓인 교번하는 스택(32, 42)의 부분을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다 패터닝된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속으로 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상단 표면으로부터 적어도 반도체 재료 층(10)의 최상단 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상단 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 하단에서 물리적으로 노출된 후에, 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상단 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1nm 내지 50nm의 범위일 수 있지만, 더 작은 리세스 깊이 및 더 큰 리세스 깊이도 또한 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 하단 표면들은 반도체 재료 층(10)의 최상단 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상단 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단형 영역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상단 표면까지 연장될 수 있다.
도 5a 내지 도 5j는, 도 4a 및 도 4b의 제1 예시적 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조물적 변화들을 예시한다. 동일한 구조물적 변화가 다른 메모리 개구들(49) 각각에서 그리고 지지 개구들(19) 각각에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상단 표면에 대한 각각의 메모리 개구의 하단 표면의 리세스 깊이는 0nm 내지 30nm의 범위일 수 있지만, 더 큰 리세스 깊이들도 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 선택적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 하단 부분에서 형성될 수 있다. 페데스탈 채널 부분(11)을 형성하는 처리 단계는 선택적이며 생략될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상단 표면은 최하단 희생 재료 층(42)의 상단 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우에, 최하단 희생 재료 층(42)을 전도성 재료 층으로 대체함으로써 소스 선택 게이트 전극이 후속적으로 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 전도성 유형과 동일한 제1 전도성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 전도성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 5c를 참조하면, 측방향 리세스(49A)는 메모리 개구들(49) 및 지지 개구들 각각의 주위에 희생 재료 층들(42)의 레벨에서 형성될 수 있다. 예를 들어, 절연 층(32)의 재료에 대해 선택적으로 희생 재료 층들(42)의 재료를 에칭하는 등방성 에칭 공정은 각각의 메모리 개구(49) 주위에 그리고 각각의 지지 개구 주위에 희생 재료 층들(42)의 물리적으로 노출된 측벽들을 측방향으로 리세스하기 위해 수행될 수 있다. 에칭 화학작용 그리고 등방성 에칭 공정의 지속 시간은 희생 재료 층(42)의 측벽들의 측방향 리세스 거리가 목표 리세스 거리로부터 (예컨대 20% 이내 및/또는 20% 이내로) 제어된 한도 내에 있도록 제어될 수 있다. 각각의 메모리 개구(49)는 등방성 에칭 공정의 측방향 리세스 거리에 의해 희생 재료 층들(42)의 각각의 레벨에서 측방향으로 확장될 수 있다.
예시적인 예에서, 절연 층들(32)이 실리콘 산화물을 포함하는 경우 및 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 실리콘 산화물에 선택적으로 실리콘 질화물을 에칭하기 위해 습식 에칭 공정이 고온의 인산을 사용한다.
희생 재료 층들(42)의 측벽들이 각각의 메모리 개구(49) 주위에서 리세스되는 측방향 리세스 거리는 0.5nm 내지 15nm의 범위일 수 있다. 일 실시예에서, 측방향 리세스 거리는 1nm 내지 10nm의 범위, 및/또는 2nm 내지 6nm의 범위, 및/또는 2.5nm 내지 4nm의 범위일 수 있다.
도 5d를 참조하면, 제1 일함수를 갖는 제1 전도성 재료를 포함하는 제1 전도성 재료 부분(48)이 각각의 측방향 리세스(49A)에 형성된다. 전도성 재료의 일함수는 전도성 재료로부터 무한대의 거리까지 전자를 제거하는 데 필요한 최소 에너지량을 지칭한다. 제1 전도성 재료는 희생 재료 층들(42)을 적어도 제2 전도성 재료를 포함하는 재료 부분들로 대체함으로써 제1 일함수보다 큰 제2 일함수를 갖는 제2 전도성 재료가 메모리 개구들(49) 외측에 후속 형성될 수 있도록 선택된다. 이와 같이, 본 개시내용의 실시예들에서는 상이한 일함수들을 갖는 한 쌍의 전도성 재료가 채용될 수 있다.
제1 예시적인 예에서, 제1 전도성 재료는 n형 도핑 폴리실리콘일 수 있고, 제2 전도성 재료는 티타늄 질화물, 텅스텐 질화물, 또는 탄탈륨 질화물일 수 있다. 제2 예시적인 예에서, 제1 전도성 재료는 n형 도핑 폴리실리콘일 수 있고, 제2 전도성 재료는 실리콘 및/또는 붕소로 도핑될 수 있거나 도핑되지 않을 수 있는 텅스텐일 수 있다. 제3 예시적인 예에서, 제1 전도성 재료는 루테늄일 수 있고, 제2 전도성 재료는 실리콘 및/또는 붕소로 도핑될 수 있거나 도핑되지 않을 수 있는 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 또는 텅스텐일 수 있다.
일 실시예에서, 제1 전도성 재료 부분들(48)은 절연 층들(32)의 물리적으로 노출된 표면들로부터의 제1 전도성 재료의 성장을 억제하면서 희생 재료 층들(42)의 물리적으로 노출된 표면으로부터 제1 전도성 재료를 성장시키는 선택적 성장 공장을 채용하여 형성될 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 희생 재료 층들(42)의 리세스된 측벽들로부터 루테늄이 성장될 수 있다. 원자층 증착법(ALD)은 제1 전도성 재료 부분들(48)을 위해 루테늄을 성장시키기 위해 수행될 수 있다. 증착 공정의 지속기간은 제1 전도성 재료 부분들(48)의 측방향 두께가 측방향 리세스들(49A)의 측방향 리세스 거리와 대략 동일하도록 제어될 수 있다.
다른 실시예에서, 제1 전도성 재료 부분들(48)은 컨포멀 또는 비-컨포멀(non-conformal) 증착 공정에 의한 측방향 리세스 내의 제1 전도성 재료의 증착에 의해, 그리고 반응성 이온 에칭 공정과 같은 이방성 에칭 공정에 의해 측방향 리세스들(49A)의 체적 외부로부터 제1 전도성 재료의 부분들을 제거함으로써 형성될 수 있다. 예시적인 예에서, n형 도핑 비정질 실리콘(후속하여 어닐링 공정 후에 n형 도핑 폴리실리콘으로 변환될 수 있음) 또는 n형 도핑 폴리실리콘이 측방향 리세스들(49A) 내에 증착될 수 있다. 측방향 리세스들(49A)의 체적 외측에 위치하는 증착된 n형 도핑 반도체 재료의 과잉 부분은 반응성 이온 에칭 공정에 의해 제거될 수 있다. 각각의 측방향 리세스(49A)를 충전하는 n형 도핑 반도체 재료의 각각의 나머지 환형 부분은 제1 전도성 재료 부분(48)을 포함한다.
제1 전도성 재료 부분들(48)의 수직 스택이 각각의 메모리 개구(49) 내에 형성될 수 있다. 각각의 제1 전도성 재료 부분(48)은 관형 구성을 가질 수 있다. 각각의 제1 전도성 재료 부분(48)은 내측 원통형 측벽, 외측 원통형 측벽, 내측 원통형 측벽의 상부 주변부에 인접하는 내측 주변부 및 외측 원통형 측벽의 상부 주변부에 인접하는 외측 주변부를 가진 상부 환형 표면, 내측 원통형 측벽의 하부 주변부에 인접한 내측 주변부 및 외측 원통형 측벽의 하부 주변부에 인접한 외측 주변부를 가진 하부 환형 표면을 포함할 수 있다. 각각의 제1 전도성 재료 부분(48)의 두께는 내측 원통형 측벽과 외측 원통형 측벽 사이의 간격이다. 제1 전도성 재료 부분들(48)은 15nm의 측방향 두께를 갖는다. 일 실시예에서, 각각의 제1 전도성 재료 부분(48)의 두께는 1nm 내지 15nm 의 범위, 및/또는 1.5nm 내지 10nm의 범위, 및/또는 2nm 내지 6nm의 범위, 및/또는 2.5nm 내지 4nm 의 범위일 수 있다.
도 5e를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 제1 전도성 재료 부분들(48)의 각각의 수직 스택 위에서 메모리 개구들(49) 내에 순차적으로 증착될 수 있다.
차단 유전체 층(52)은 단일 유전체 재료 층 또는 복수의 유전체 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 차단 유전체 층은 유전체 금속 산화물로 필수적으로 이루어진 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 적어도 산소를 포함하는 유전체 재료를 지칭한다. 유전체 금속 산화물은 적어도 하나의 금속성 원소 및 산소로 필수적으로 이루어질 수 있거나, 적어도 하나의 금속성 원소, 산소, 및 질소와 같은 적어도 하나의 비-금속성 원소로 필수적으로 이루어질 수 있다. 일 실시예에서, 차단 유전체 층(52)은 7.9 초과의 유전 상수를 갖는, 즉 실리콘 질화물의 유전 상수보다 큰 유전 상수를 갖는 유전체 금속 산화물을 포함할 수 있다.
유전체 금속 산화물들의 비제한적인 예들은 알루미늄 산화물(A2O3), 하프늄 산화물(HfO2), 란타늄 산화물(LaO2), 이트륨 산화물(Y2O3), 탄탈륨 산화물(Ta2O5), 이들의 실리케이트, 이들의 질소-도핑된 화합물들, 이들의 합금, 및 이들의 스택을 포함한다. 유전체 금속 산화물 층은 예를 들어, 화학기상 증착법(CVD), 원자층 증착법(ALD), 펄스레이저 증착법(PLD), 액적화학 증착법, 또는 이들의 조합에 의해 증착될 수 있다. 유전체 금속 산화물 층의 두께는 1nm 내지 20nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다. 유전체 금속 산화물 층은 후속적으로, 저장된 전기 전하들이 제어 게이트 전극들로 누설되는 것을 차단하는 유전체 재료 부분으로서 기능할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 알루미늄 산화물을 포함한다. 일 실시예에서, 차단 유전체 층(52)은 상이한 재료 조성을 갖는 다수의 유전체 금속 산화물 층들을 포함할 수 있다.
대안으로 또는 추가로, 차단 유전체 층(52)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 조합과 같은 유전체 반도체 화합물을 포함할 수 있다. 일 실시예에서, 차단 유전체 층(52)은 실리콘 산화물을 포함할 수 있다. 이러한 경우, 차단 유전체 층(52)의 유전체 반도체 화합물은 저압 화학기상 증착법, 원자층 증착법, 또는 이들의 조합과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 유전체 반도체 화합물의 두께는 1nm 내지 20nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
후속으로, 전하 저장 층(54)이 형성될 수 있다. 일 실시예에서, 전하 저장 층(54)은, 예를 들어 실리콘 질화물일 수 있는 유전체 전하 트래핑 재료를 포함하는 전하 트래핑 재료의 연속적인 층 또는 패터닝된 개별 부분들일 수 있다. 대안으로, 전하 저장 층(54)은, 예를 들어 측방향 리세스들 내에서 희생 재료 층들(42) 내로 형성됨으로써, 다수의 전기적으로 격리된 부분들(예컨대, 플로팅 게이트들)로 패터닝되는 금속성 재료 또는 도핑된 폴리실리콘과 같은 전도성 재료의 패터닝된 개별 부분들 또는 연속적인 층을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은 실리콘 질화물 층을 포함한다. 일 실시예에서, 희생 재료 층들(42) 및 절연 층들(32)은 수직으로 일치하는 측벽들을 가질 수 있고, 전하 저장 층(54)은 단일 연속 층으로서 형성될 수 있다.
다른 실시예에서, 희생 재료 층들(42)은 절연 층들(32)의 측벽들에 대해 측방향으로 리세스될 수 있고, 증착 공정과 이방성 에칭 공정의 조합이, 수직으로 이격된 복수의 메모리 재료 부분들로서 전하 저장 층(54)을 형성하기 위해 채용될 수 있다. 본 개시내용은 전하 저장 층(54)이 단일 연속 층인 실시예를 채용하는 것으로 기술되지만, 전하 저장 층(54)이 수직으로 이격된 복수의 메모리 재료 부분들(이는 전하 트래핑 재료 부분들 또는 전기적으로 격리된 전도성 재료 부분들일 수 있음)로 대체되는 실시예들이 본 명세서에서 명백하게 고려된다.
전하 저장 층(54)은 균질한 조성의 단일 전하 저장 층으로서 형성될 수 있거나, 또는 다수의 전하 저장 층들의 스택을 포함할 수 있다. 채용되는 경우, 다수의 전하 저장 층들은, 전도성 재료들(예컨대, 텅스텐, 몰리브덴, 탄탈륨, 티타늄, 백금, 루테늄, 및 이들의 합금과 같은 금속, 또는 텅스텐 규화물, 몰리브덴 규화물, 탄탈륨 규화물, 티타늄 규화물, 니켈 규화물, 코발트 규화물, 또는 이들의 조합과 같은 금속 규화물) 및/또는 반도체 재료들(예를 들어, 적어도 하나의 원소 반도체 요소 또는 적어도 하나의 화합물 반도체 재료를 포함하는 다결정 또는 비정질 반도체 재료)을 포함하는 복수의 이격된 플로팅 게이트 재료 층들을 포함할 수 있다. 대안으로 또는 추가로, 전하 저장 층(54)은 하나 이상의 실리콘 질화물 세그먼트와 같은 절연 전하 트래핑 재료를 포함할 수 있다. 대안으로, 전하 저장 층(54)은 예를 들어, 루테늄 나노입자일 수 있는 금속 나노입자와 같은 전도성 나노입자를 포함할 수 있다. 전하 저장 층(54)은 예를 들어 화학기상 증착법(CVD), 원자층 증착법(ALD), 물리 증착(PVD), 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 증착 기술에 의해 형성될 수 있다. 전하 저장 층(54)의 두께는 2nm 내지 20nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
터널링 유전체 층(56)은, 적합한 전기 바이어스 조건들 하에서 전하 터널링이 수행될 수 있는 유전체 재료를 포함한다. 전하 터널링은 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 동작 모드에 따라, 고온 캐리어 주입을 통해 또는 파울러-노르드하임 터널링 유도 전하 전달에 의해 수행될 수 있다. 터널링 유전체 층(56)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유전체 금속 산화물(예컨대, 알루미늄 산화물 및 하프늄 산화물), 유전체 금속 산질화물, 유전체 금속 실리케이트, 이들의 합금, 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 터널링 유전체 층(56)은 제1 실리콘 산화물 층, 실리콘 산질화물 층, 및 제2 실리콘 산화물 층의 스택을 포함할 수 있으며, 이는 흔히 ONO 스택으로서 알려져 있다. 일 실시예에서, 터널링 유전체 층(56)은 실질적으로 탄소가 없는 실리콘 산화물 층 또는 실질적으로 탄소가 없는 실리콘 산질화물 층을 포함할 수 있다. 터널링 유전체 층(56)의 두께는 2nm 내지 20nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
선택적인 제1 반도체 채널 층(601)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제1 반도체 채널 층(601)은 저압 화학기상 증착법(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제1 반도체 채널 층(601)의 두께는 2nm 내지 10nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다. 증착된 재료 층들(52, 54, 56, 601)로 충전되지 않은 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 5f를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성 에칭된다. 절연 캡 층(70)의 상단 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 하단에서의 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수도 있고 동일하지 않을 수도 있는, 각자의 에칭 화학작용을 채용하는 각자의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하들을 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 하단에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의) 최상단 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)을 포함하는) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다.
도 5g를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 상에, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 증착될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학기상 증착법(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2nm 내지 10nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 반도체 채널 재료로 통칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 5h를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 증착될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학기상 증착법(LPCVD)과 같은 컨포멀 증착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 증착 공정에 의해 증착될 수 있다.
도 5i를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 제2 반도체 채널 층(602)의 상단 표면의 위에서부터 리세스 에칭에 의해 제거될 수 있다. 추가로, 유전체 코어 층(62L)의 재료는 절연 캡 층(70)의 상단 표면을 포함하는 제1 수평 평면과 절연 캡 층(70)의 하단 표면을 포함하는 제2 수평 평면 사이의 깊이까지 각각의 메모리 개구(49) 내부로 제2 반도체 채널 층(602)의 반도체 재료에 대해 선택적으로 수직하게 하향 리세스될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 5j를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어(62) 위에서 각각의 리세스 영역 내부에 증착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p형인 경우, 제2 전도성 유형은 n형이고, 그 반대로도 가능하다. 도핑된 반도체 재료의 도펀트 농도는 5.0×1019/㎤ 내지 2.0×1021/㎤의 범위일 수 있지만, 더 낮은 도펀트 온도 및 더 높은 도펀트 농도도 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
증착된 반도체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상단 표면의 위에서부터 제거될 수 있다. 제2 전도성 유형의 도핑을 갖는 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 절연 캡 층(70)의 상단 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 평탄화 공정에 의해 동시에 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치될 수 있다.
제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간을 갖는 각자의 데이터 비트를 저장할 수 있는 메모리 요소들의 수직 스택을 포함한다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 지지 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각자의 지지 개구들(19)을 충전하고, 지지 필러 구조물(20)을 구성한다.
도 6을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 필러 구조물(20)의 형성 이후의 제1 예시적 구조물이 예시되어 있다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 필러 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다.
각각의 메모리 스택 구조물(55)은 다수의 반도체 채널 층들(601, 602)을 포함할 수 있는 수직 반도체 채널(60), 및 메모리 필름(50)을 포함한다. 메모리 필름(50)은 수직 반도체 채널(60)을 측방향으로 둘러싸는 터널링 유전체 층(56), 터널링 유전체 층(56)을 측방향으로 둘러싸는 전하 저장 영역들의 수직 스택(전하 저장 층(54)을 포함함), 및 선택적인 차단 유전체 층(52)을 포함할 수 있다. 본 개시내용이 메모리 스택 구조물에 대한 예시된 구성을 채용하는 것으로 기술되지만, 본 개시내용의 방법들은 메모리 필름(50)에 대한 그리고/또는 수직 반도체 채널(60)에 대한 상이한 층 스택들 또는 구조물들을 포함하는 대안적인 메모리 스택 구조물들에 적용될 수 있다.
도 7a 내지 도 7c를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 스택 구조물들(55) 및 지지 필러 구조물들(20) 위에, 컨택 레벨 유전체 층(73)이 형성될 수 있다. 컨택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 컨택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 컨택 레벨 유전체 층(73)은 50nm 내지 500nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 컨택 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 스택 구조물들(55)의 클러스터들 사이의 구역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 컨택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 컨택 레벨 유전체 층(73)의 상단 표면으로부터 적어도 기판(9, 10)의 상단 표면까지 수직으로 연장되고, 메모리 어레이 영역(100) 및 계단형 영역(300)을 거쳐 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로 간에 측방향으로 이격될 수 있다. 메모리 스택 구조물들(55)은 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다.
드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조물(72)은 제1 수평 방향(hd1)에 따른 변화에 대해 불변인 균일한 수직 단면 프로파일을 제1 수평 방향(hd1)에 수직인 수직 평면들을 따라 가질 수 있다. 메모리 스택 구조물들(55)의 다수의 행들이 이웃하는 쌍인 후면 트렌치(79)와 드레인 선택 레벨 격리 구조물(72) 사이에 또는 이웃하는 쌍인 드레인 선택 레벨 격리 구조물들(72) 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 컨택 비아 구조물이 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 8을 참조하면, 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들로 제2 전도성 유형의 전기 도펀트들을 주입함으로써 각각의 후면 트렌치(79') 아래의 반도체 재료 층(10)의 표면 부분에 소스 영역(61)이 형성될 수 있다. 각각의 소스 영역(61)은 각각의 후면 트렌치(79) 아래 놓인 기판(9, 10)의 표면 부분에 형성된다. 주입 공정 동안 주입된 도펀트 원자들의 스트래글(straggle) 및 후속 활성화 어닐링 공정 동안 주입된 도펀트 원자의 측방향 확산으로 인해, 각각의 소스 영역(61)은 위에 놓인 후면 트렌치(79)의 제2 수평 방향(hd2)에 따른 측방향 범위보다 큰 제2 수평 방향(hd2)에 따른 측방향 범위를 가질 수 있다.
소스 영역(61)과 인접한 메모리 개구 충전 구조물(58) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터를 위한 수평 반도체 채널(59)을 구성한다. 페데스탈 채널 부분들(11)이 존재하는 경우, 각각의 수평 반도체 채널(59)은 페데스탈 채널 부분들(11)의 각각의 세트를 통해 수직 반도체 채널들(60)에 접속된다. 페데스탈 채널 부분들(11)이 존재하지 않는 경우, 각각의 수평 반도체 채널(59)은 수직 반도체 채널들(60)에 직접 접속된다.
도 9a 및 도 9b를 참조하면, 절연 층들(32)의 제1 재료, 제1 전도성 재료 부분들(48)의 제1 전도성 재료, 역단차형 유전체 재료 부분(65)의 재료, 및 소스 영역들(61)의 도핑된 반도체 재료에 대해 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제(etchant)는 예를 들어, 등방성 에칭 공정을 채용하여 후면 트렌치들(79)로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 메모리 필름들(50)의 최외각 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 필러 구조물(20), 역단차형 유전체 재료 부분(65), 및 메모리 스택 구조물들(55)은 구조물적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 공동의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장된 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 스택 구조물들(55)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면 개구들 또는 전면 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이 경우, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 각각의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직으로 경계 지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다. 제1 전도성 재료 부분들(48)의 외측 측벽들 및 페데스탈 채널 부분들(11)의 외측 측벽들은 후면 리세스들(43)에 물리적으로 노출될 수 있다.
도 10a를 참조하면, 페데스탈 채널 부분들(11)이 메모리 개구 충전 구조물들(58)에 존재하고 제1 전도성 재료 부분들(48)의 제1 전도성 재료가 페데스탈 채널 부분들(11)의 표면 부분으로부터 얇은 산화물을 형성하는 공정 조건에서 유전체 산화물을 형성하지 않는 실시예에서, 산화 공정이 수행될 수 있다. 페데스탈 채널 부분들(11)이 메모리 개구 충전 구조물들(58)에 존재하지 않는 실시예들에서, 산화 공정, 즉 도 10a의 처리 단계들이 생략될 수 있다.
예를 들어, 제1 전도성 재료 부분들(48)은 루테늄을 포함할 수 있고/있거나 루테늄으로 필수적으로 이루어질 수 있고, 페데스탈 채널 부분들(11)은 제1 예시적 구조물에 존재하고, 페데스탈 채널 부분들(11)의 물리적으로 노출된 표면 부분들을 유전체 산화물 부분들로 변환하기 위해 산화 공정이 수행될 수 있다. 소스 영역들(61)의 물리적으로 노출된 표면 부분들은 추가의 유전체 산화물로 부차적으로 변환될 수 있다. 예를 들어, 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 소스 영역들(61)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 열적 변환 및/또는 플라즈마 변환이 채용될 수 있다. 제1 전도성 재료 부분들(48)의 표면 부분들은 산화되지 않을 수 있거나, 또는 전도성 산화물 재료(예컨대, 약 3.6×10- 5Ω-cm의 전기 저항을 갖거나 약 2.8×106S/m의 전기 전도도를 갖는 루테늄 산화물)로 산화될 수 있다.
도 10b를 참조하면, 제2 전도성 재료를 포함하는 전도성 재료 라이너(46A)가 후면 리세스들(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 컨택-레벨 유전체 층(73)의 상단 표면 위에 증착될 수 있다. 제2 전도성 재료는 제1 일함수보다 큰 제2 일함수를 갖는다. 제1 일함수는 제1 전도성 재료 부분들(48)의 제1 전도성 재료의 일함수이고, 4.5eV 초과, 예컨대 4.6eV 내지 4.9eV일 수 있다. 제2 일함수는 4.5eV 미만일 수 있고, 4.1eV 내지 4.45eV일 수 있다. 일 실시예에서, 전도성 재료 라이너(46A)는 TiN, TaN, WN, 또는 이들의 스택과 같은 전도성 있는 금속성 질화물 재료를 포함할 수 있다. 대안으로서, 전도성 재료 라이너(46A)는 각각의 후면 리세스(43)의 물리적으로 노출된 표면 상에 규소 핵 생성 층 또는 붕소 핵 생성 층을 증착시킴으로써, 그리고 규소 원자들 또는 붕소 원자들을 핵 생성 촉매로서 채용하여 텅스텐을 증착시킴으로써 형성될 수 있다. 일 실시예에서, 전도성 재료 라이너(46A)는 화학기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 전도성 재료 라이너(46A)의 두께는 2nm 내지 15nm, 예컨대 3nm 내지 6nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
도 10c를 참조하면, 전도성 충전 재료 층(46B)을 형성하기 위해 전도성 재료 라이너(46A) 위에 제3 전도성 재료가 증착된다. 제3 전도성 재료는 컨포멀 증착 방법에 의해 증착될 수 있는데, 이 방법은 예를 들어 화학기상 증착법(CVD) 또는 원자층 증착법(ALD)일 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 텅스텐으로 필수적으로 이루어질 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 WF6와 같은 불소 함유 전구체 가스를 채용하여 증착될 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자들을 포함하는 텅스텐 층일 수 있다. 전도성 충전 재료 층(46B)은 제1 일함수를 갖는 제1 전도성 재료 부분(48)과 제2 일함수를 갖는 전도성 재료 라이너(46A)의 수직 연장 부분의 조합에 의해 메모리 스택 구조물들(55)로부터 이격된다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 컨택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 각각의 수직 반도체 채널(60)을 측방향으로 둘러싸는 복수의 제1 전도성 재료 부분들(48), 전도성 재료 라이너(46A)의 일부, 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직 인접 쌍 사이에 위치하는 전도성 충전 재료 층(46B)의 일부를 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 컨택 레벨 유전체 층(73) 위에 위치되는 전도성 재료 라이너(46A)의 연속적인 부분 및 전도성 충전 재료 층(46B)의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분에 후면 공동(79')이 존재한다.
일반적으로, 제2 일함수를 갖는 제2 전도성 재료를 포함하는 적어도 제2 전도성 재료 부분이 각각의 후면 리세스(43) 내에 형성될 수 있다. 제2 전도성 재료 부분은 전도성 재료 라이너(46A)의 일부를 포함할 수 있다. 제2 전도성 재료 부분들 각각은 제1 전도성 재료 부분들(48) 중 각자의 부분의 외측 측벽 상에 형성될 수 있다.
일 실시예에서, 제2 전도성 재료 부분(전도성 재료 라이너(46A)의 일부를 포함할 수 있음) 각각은 후면 리세스들(43)의 높이의 1/2 미만의 균일한 두께를 가질 수 있다. 제3 전도성 재료 부분들(전도성 충전 재료 층(46B)의 부분들을 포함할 수 있음)은 제2 전도성 재료 부분들 중 각자의 부분 상에 형성될 수 있다. 전기 전도성 층들(46) 각각은 (전도성 충전 재료 층(46B)의 일부를 포함하는) 제3 전도성 재료 부분들 중 각자의 부분을 포함할 수 있다.
도 11a 내지 도 11c를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 증착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 컨택 레벨 유전체 층(73)의 위에서부터 에칭백(etched back)된다. 에칭 공정 동안 임의의 평면형 유전체 부분(616)이 부차적으로 제거될 수 있다. 후면 리세스들(43) 내의 증착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에 위치된 복수의 제어 게이트 전극들 및 동일한 레벨에 위치된 복수의 제어 게이트 전극들을 전기적으로 상호 접속하는, 즉 전기적으로 단락 시키는 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 스택 구조물들(55)을 포함하는 수직 메모리 디바이스들을 위한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들을 위한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다. 평면형 유전체 부분들(616)은 연속적인 전기 전도성 재료 층(46L)의 제거 동안 제거될 수 있다.
전기 전도성 층들(46)은 절연 층들(32)의 수직 이웃 쌍들 사이에 형성된다. 전기 전도성 층들(46) 각각은 제1 전도성 재료 부분들(48) 중 각자의 부분 및 제2 전도성 재료 부분들(전도성 재료 라이너(46A)를 포함함) 중 각자의 부분을 포함하고, 제3 전도성 재료 부분(전도성 충전 재료 층(46B)을 포함함) 중 각자의 부분을 포함할 수 있다.
도 12를 참조하면, 절연 재료 층이 후면 트렌치들(79) 내에 증착되고 이방성 에칭이 수행되어 컨택 레벨 유전체 층(73)의 위에서부터 그리고 각각의 후면 트렌치(79)의 하단에서 절연 재료 층의 수평 부분들을 제거한다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에는 후면 공동이 존재한다. 각각의 후면 트렌치(79)의 하단에는 소스 영역(61)의 상단 표면이 물리적으로 노출될 수 있다.
후면 컨택 비아 구조물(76)이 각각의 후면 공동 내에 형성될 수 있다. 각각의 컨택 비아 구조물(76)은 각자의 후면 공동을 충전할 수 있다. 컨택 비아 구조물들(76)은 후면 트렌치(79)의 나머지 충전되지 않은 체적(즉, 후면 공동) 내에 적어도 하나의 전도성 재료를 증착시킴으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택과 같은 전도성 있는 금속성 라이너를 포함할 수 있다. 전도성 라이너(76A)의 두께는 3nm 내지 30nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번하는 스택(32, 46) 위에 놓인 컨택 레벨 유전체 층(73)을 정지 층으로서 채용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 채용되는 경우, 컨택 레벨 유전체 층(73)은 CMP 정지 층으로서 채용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 컨택 비아 구조물(76)을 구성한다.
도 13a 및 도 13b를 참조하면, 추가의 컨택 비아 구조물들(88, 86, 8P)이 컨택 레벨 유전체 층(73)를 통해, 그리고 선택적으로 역단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 컨택 비아 구조물들(88)은 각각의 드레인 영역(63) 상의 컨택 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 컨택 비아 구조물들(86)은 컨택 레벨 유전체 층(73)을 통해, 그리고 역단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 주변 디바이스 컨택 비아 구조물들(8P)은 주변 디바이스들의 각각의 노드들 상에 직접 역단차형 유전체 재료 부분(65)을 통해 형성될 수 있다.
도 14a를 참조하면, 제1 전도성 재료 부분들(48)의 물리적으로 노출된 표면들로부터 제2 전도성 재료 부분(47)을 선택적으로 성장시킴으로써, 도 10a에 예시된 제1 예시적 구조물로부터 본 개시내용의 제2 실시예에 따른 제2 예시적 구조물이 도출될 수 있다. 제2 전도성 재료 부분들(47)은 제1 전도성 재료 부분들(48)의 제1 전도성 재료의 일함수인 제1 일함수보다 큰 제2 일함수를 갖는 제2 전도성 재료를 포함한다. 또한, 제2 전도성 재료는 절연 층들(32)의 표면들로부터 제2 전도성 재료의 성장을 유도하지 않는 선택적 성장 공정에서 제1 전도성 재료의 표면들로부터 성장될 수 있는 재료를 포함한다. 따라서, 제2 전도성 재료 부분들(47)은 절연 층들(32)의 표면들로부터 제2 전도성 재료의 성장을 억제하면서 제1 전도성 재료 부분들(48)의 물리적으로 노출된 표면들로부터 제2 전도성 재료를 성장시키는 선택적 전도성 재료 증착에 의해 형성될 수 있다.
예시적인 예에서, 제1 전도성 재료 부분들(48)의 제1 전도성 재료는 n형 도핑 폴리실리콘 또는 루테늄을 포함할 수 있고/있거나, n형 도핑 폴리실리콘 또는 루테늄으로 필수적으로 이루어질 수 있고, 제2 전도성 재료 부분들(47)의 제2 전도성 재료는 코발트를 포함할 수 있고/있거나, 코발트로 필수적으로 이루어질 수 있다. 이 경우, 코발트를 증착하기 위해 선택적 코발트 증착 공정이 사용될 수 있다. 제2 전도성 재료 부분(47)의 외측 측벽과 제2 전도성 재료 부분(47)의 내측 측벽 사이의 측방향 거리로서 정의되는 바와 같이, 각각의 제2 전도성 재료 부분(47)의 측방향 두께는 5nm 내지 60nm, 예컨대 10nm 내지 30nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다. 일 실시예에서, 제2 전도성 재료 부분들(47)은 메모리 개구 충전 구조물들(58) 중 각자의 구조물을 측방향으로 둘러싸는 이산된 관형 부분들로서 형성될 수 있다.
도 14b를 참조하면, 제3 전도성 재료를 포함하는 전도성 재료 라이너(146A)가 제2 전도성 재료 부분들(47)의 측벽들 상에, 절연 층들(32)의 수평 표면들 상에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 컨택 레벨 유전체 층(73)의 상단 표면 위에 증착될 수 있다. 제3 전도성 재료는 TiN, TaN, WN, 또는 그의 스택과 같은 전도성 있는 금속성 질화물 재료 또는 TiC, TaC, WC, 또는 그의 스택과 같은 전도성 있는 금속성 탄화물 재료를 포함할 수 있다. 예를 들어, 제3 전도성 재료는 TiN을 포함할 수 있다. 일 실시예에서, 전도성 재료 라이너(146A)는 화학기상 증착법(CVD) 또는 원자층 증착법(ALD)과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 전도성 재료 라이너(146A)의 두께는 2nm 내지 15nm, 예컨대 3nm 내지 6nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
도 14c를 참조하면, 전도성 충전 재료 층(146B)을 형성하기 위해 전도성 재료 라이너(146A) 위에 제4 전도성 재료가 증착된다. 제4 전도성 재료는 컨포멀 증착 방법에 의해 증착될 수 있는데, 이 방법은 예를 들어 화학기상 증착법(CVD), 원자층 증착법(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있다. 일 실시예에서, 전도성 충전 재료 층(146B)은 적어도 하나의 원소 금속으로 필수적으로 이루어질 수 있다. 전도성 충전 재료 층(146B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 또는 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 전도성 충전 재료 층(146B)은 단일 원소 금속으로 필수적으로 이루어질 수 있다. 일 실시예에서, 전도성 충전 재료 층(146B)은 WF6와 같은 불소 함유 전구체 가스를 채용하여 증착될 수 있다. 일 실시예에서, 전도성 충전 재료 층(146B)은 불순물로서 잔류 레벨의 불소 원자들을 포함하는 텅스텐 층일 수 있다. 전도성 충전 재료 층(146B)은 제1 일함수를 갖는 제1 전도성 재료 부분(48), 제2 전도성 재료 부분(47), 및 전도성 재료 라이너(146A)의 수직 연장 부분의 조합에 의해 메모리 스택 구조물들(55)로부터 이격된다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 컨택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 메모리 개구 충전 구조물들(58) 중 각자의 구조물을 측방향으로 둘러싸는 복수의 제1 전도성 재료 부분들(48), 제1 전도선 재료 부분들(48) 중 각자의 부분을 측방향으로 둘러싸는 복수의 제2 전도성 재료 부분들(47), 전도성 재료 라이너(146A)의 일부, 및 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직 인접 쌍 사이에 위치하는 전도성 충전 재료 층(146B)의 일부를 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 컨택 레벨 유전체 층(73) 위에 위치되는 전도성 재료 라이너(146A)의 연속적인 부분 및 전도성 충전 재료 층(146B)의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분에 후면 공동(79')이 존재한다.
일반적으로, 제2 일함수를 갖는 제2 전도성 재료를 포함하는 적어도 제2 전도성 재료 부분(47)이 각각의 후면 리세스(43) 내에 형성될 수 있다. 제2 전도성 재료 부분(47)은 관형 형상을 가질 수 있고, 메모리 개구 충전 구조물(58)을 측방향으로 둘러쌀 수 있다. 제2 전도성 재료 부분들(47) 각각은 제1 전도성 재료 부분들(48) 중 각자의 부분의 외측 측벽 상에 형성될 수 있다.
일 실시예에서, 전도성 재료 라이너(146A)는 후면 리세스들(43)의 높이의 1/2 미만의 균일한 두께를 가질 수 있다. 제4 전도성 재료 부분들(전도성 충전 재료 층(146B)의 부분들을 포함할 수 있음)은 전도성 재료 라이너(146A) 상에 형성될 수 있다. 전기 전도성 층들(46) 각각은 (전도성 충전 재료 층(146B)의 일부를 포함하는) 제4 전도성 재료 부분들 중 각자의 부분을 포함할 수 있다.
도 14d를 참조하면, 도 11a 내지 도 11c, 도 12, 및 도 13a 및 도 13b의 처리 단계들은 각각의 후면 트렌치(79) 내에 절연 스페이서(74) 및 후면 컨택 비아 구조물(76)을 형성하고, 추가의 컨택 비아 구조물들(88, 86)을 형성하기 위해 수행될 수 있다.
도 15a를 참조하면, 제2 예시적 구조물의 제2 대안적 실시예가 예시되어 있다. 제2 예시적 구조물의 제2 대안적 실시예는 도 14b에 나타낸 전도성 재료 라이너(146A)를 형성함이 없이 도 14c의 처리 단계들을 수행함으로써 도 14a에 예시된 제2 예시적 구조물로부터 도출될 수 있다. 이 경우, 전도성 충전 재료 층(146B)의 전도성 재료는 본 명세서에서 추가의 전도성 재료로서 또는 제3 전도성 재료로서 지칭된다. 전도성 충전 재료 층(146B)은 각각의 후면 리세스(43)의 전체 체적을 충전할 수 있다. 이러한 대안적 실시예에서, 전도성 재료 라이너(146A)는 생략된다.
도 15b를 참조하면, 도 11a 내지 도 11c, 도 12, 및 도 13a 및 도 13b의 처리 단계들은 각각의 후면 트렌치(79) 내에 절연 스페이서(74) 및 후면 컨택 비아 구조물(76)을 형성하고, 추가의 컨택 비아 구조물들(88, 86)을 형성하기 위해 수행될 수 있다.
제1 예시적 구조물 및 제2 예시적 구조물은 기판(9, 10) 위에 위치한 전기 전도성 층들(46)과 절연 층들(32)의 교번하는 스택, 교번하는 스택(32, 46)을 통해 수직으로 연장되는 메모리 개구들(49), 교번하는 스택을 통해 연장되는 메모리 스택 구조물들(55)을 포함하는 3차원 메모리 디바이스를 포함한다. 메모리 스택 구조물들(55) 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함한다. 전기 전도성 층들(46) 중 적어도 하나는 수직 계면에서 메모리 필름들(50) 중 각자의 필름과 접촉하는 각자의 내측 측벽을 갖는 제1 전도성 재료 부분(48)을 포함하고, 제1 전도성 재료 부분과 상이한 조성을 갖고 제1 전기 전도성 재료 부분(48), 절연 층들(32) 중 제1 절연 층의 하단 표면 및 절연 층들(32) 중 제2 절연 층의 상단 표면과 접촉하는 제2 전도성 재료 부분(46A 또는 47)을 포함한다. 제1 전도성 재료 부분(48)은 제2 전도성 재료 부분(46A, 47)보다 낮은 일함수를 갖는다.
일 실시예에서, 제2 전도성 재료 부분(46A, 47)은 제1 전도성 재료 부분(48)을 측방향으로 둘러싼다. 일 실시예에서, 제1 전도성 재료 부분(48)은 절연 층들(32) 중 제1 절연 층의 하단 표면과 접촉하는 각자의 상부 환상 표면 및 절연 층들(32) 중 제2 절연 층의 상단 표면과 접촉하는 각자의 하부 환상 표면을 갖는다.
일 실시예에서, 제1 전도성 재료 부분(48)의 내측 측벽은 메모리 필름(50)과 절연 층(32)사이의 계면과 수직으로 일치한다. 일 실시예에서, 제1 전도성 재료 부분(48)은 제1 전도성 재료 부분(48)의 두께만큼 각자의 내측 측벽으로부터 측방향으로 오프셋된 각자의 외측 원통형 측벽을 갖는다. 제1 전도성 재료 부분(48)의 두께는 0.5nm 내지 15nm의 범위에 있을 수 있다.
일 실시예에서, 제1 전도성 재료 부분(48)은 루테늄을 포함하고, 제2 전도성 재료 부분(46A, 47)은 금속성 질화물, 텅스텐, 또는 코발트, 예컨대 티타늄 질화물을 포함한다. 다른 실시예에서, 제1 전도성 재료 부분(48)은 n형 폴리실리콘을 포함하고, 제2 전도성 재료 부분(46A, 47)은 금속성 질화물, 텅스텐, 또는 코발트, 예컨대 티타늄 질화물을 포함한다.
제1 실시예에서, 제1 전도성 재료 부분(48)은 관형 구성을 가지며, 제1 전도성 재료 부분(48)의 외측 원통형 측벽의 전체가 제2 전도성 재료 부분(46A)의 내측 측벽과 접촉하고 있고, 제2 전도성 재료 부분(46A)은 제1 전도성 재료 부분을 측방향으로 둘러싸는 관형 부분, 관형 부분의 상단부에 접하는 상부 수평 연장 부분, 및 관형 부분의 하단부에 접하는 하부 수평 연장 부분을 포함한다. 관형 부분, 상부 수평 연장 부분, 및 하부 수평 연장 부분 각각은 텅스텐 부분(46B)과 접촉한다.
제2 실시예에서, 제2 전도성 재료 부분(47)은 코발트를 포함한다. 후면 트렌치 충전 구조물(74, 76)은 교번하는 스택의 측벽들과 접촉하는데, 여기서 제2 전도성 재료 부분(47)은 후면 트렌치 충전 구조물과 접촉하지 않고, 제2 전도성 재료 부분과 상이한 조성을 갖는 제3 전도성 재료 부분(146A 및/또는 146B)에 의해 후면 트렌치 충전 구조물로부터 측방향으로 이격된다. 제3 전도성 재료 부분은 텅스텐(146B) 및/또는 전도성 있는 금속성 질화물(146A) 중 적어도 하나를 포함할 수 있다.
도 16을 참조하면, 본 개시내용의 제3 실시예에 따른 제3 예시적 구조물은 기판(9, 10)의 상단 표면 위에 절연 층(32) 및 희생 재료 층(42)을 형성함으로써 그리고 절연 층(32), 하부 전도성 라이너(246L), 희생 재료 층(42), 및 상부 전도성 라이너(246U)를 포함하는 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물을 형성함으로써 도 1의 제1 예시적 구조물로부터 도출될 수 있다. 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)은 전도성 재료 층들(246)로 통칭된다. 후속으로, 단위 층 스택의 수직 반복결과물 위에 절연 캡 층(70)이 형성될 수 있다.
절연 층들(32)은 동일한 재료를 포함할 수 있고, 제1 실시예에서와 동일한 두께를 가질 수 있다. 절연 층들(32)을 위해 채용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트, 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있다. 각각의 절연 층(32)의 두께는 20nm 내지 50nm의 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)을 위해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 일 실시예에서, 각각의 절연 층(32)은 동일한 두께를 가질 수 있다.
하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)은 동일한 전도성 재료를 포함할 수 있다. 본 개시내용의 일 실시예의 일 양태에 따르면, 상이한 일함수를 갖는 적어도 2개의 전도성 재료가 후속하여 형성될 전기 전도성 층들을 위해 채용된다. 2개의 전도성 재료는 제1 일함수를 갖는 제1 전도성 재료 및 제1 일함수보다 높은 제2 일함수를 갖는 제2 전도성 재료를 포함한다. 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)을 위해 채용된 전도성 재료는 제2 일함수, 즉 제1 전도성 재료 및 제2 전도성 재료의 2개의 일함수 중 더 높은 일함수를 갖는 제2 전도성 재료를 포함한다.
하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)은 금속성 재료 또는 고농도로 도핑된 반도체 재료를 포함할 수 있다. 제1 예시적 예에서, 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)은 p형 도핑된 비정질 실리콘(후속하여 p형 도핑된 폴리실리콘으로 어닐링될 수 있음)과 같은 p형 도핑된 반도체 재료, 또는 p형 도핑된 폴리실리콘을 포함할 수 있다. 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U) 각각의 두께는 0.5nm 내지 15nm, 예컨대 1nm 내지 10nm 및/또는 2nm 내지 5nm의 범위일 수 있다.
희생 재료 층(42)은 절연 층들(32), 하부 전도성 라이너들(246L), 및 상부 전도성 라이너들(246U)에 대해 선택적으로 제거될 수 있는 재료를 포함한다. 희생 재료 층들(42)을 위해 채용될 수 있는 희생 재료의 비제한적인 예는 실리콘 질화물을 포함한다. 각각의 희생 재료 층(42)의 두께는 10nm 내지 50nm, 예컨대 15nm 내지 40nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물을 포함할 수 있다. 절연 층들(32)은 예를 들어 화학기상 증착법(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)을 위해 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층들(42)은 예를 들어, CVD 또는 원자층 증착법(ALD)으로 형성될 수 있다. 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)은 CVD 또는 ALD에 의해 형성될 수 있다.
단위 층 스택(32, 246L, 42, 246U)의 반복 횟수는 2 내지 1,024 및 통상 8 내지 256의 범위에 있을 수 있지만, 더 많은 반복 횟수도 또한 채용될 수 있다. 일 실시예에서, 단위 층 스택(32, 246L, 42, 246U) 내의 각 층은 전체적으로 균일한 두께를 가질 수 있다.
도 17을 참조하면, 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물은 계단형 영역(300)에서 패터닝되어 단차형 표면들을 형성할 수 있다. 예를 들어, 도 3의 처리 단계들은 에칭 화학작용에 대한 변형들을 이용하여 수행되어 단차형 공동을 형성할 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상단 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 공정, 및 제1 유형의 후속 에칭 공정에서 수직으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 이로 인해 형성된 단차형 표면들은 예를 들어, 상부 전도성 라이너들(246U)의 상단 표면들의 물리적으로 노출된 부분들 및 절연 층들(32), 하부 전도성 라이너들(246L), 및 희생 재료 층들(42)의 측벽들을 포함할 수 있다. 단위 층 스택(32, 246L, 42, 246L)의 수직 반복결과물의 단차형 표면들 위에 역단차형 유전체 재료 부분(65)이 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 영역(100) 위에 형성된 개구들의 제1 세트 및 계단형 영역(300) 위에 형성된 개구들의 제2 세트를 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역단차형 유전체 재료 부분(65)을 통해 그리고 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물을 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구들 아래에 놓인 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 메모리 개구들(49)은 절연 캡 층(70) 및 메모리 어레이 영역(100) 내의 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물의 전체를 통해 형성된다. 지지 개구들(19)은 역단차형 유전체 재료 부분(65), 및 계단형 영역(300) 내의 단차형 표면들 아래에 놓인 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물의 부분을 통해 형성된다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상단 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단형 영역(300)에 형성될 수 있다. 메모리 개구들(49)의 패턴 및 지지 개구들(19)의 패턴은 제1 예시적 구조물에서와 동일할 수 있다.
도 19a 내지 도 19h는, 도 18a 및 도 18b의 제3 예시적 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조물적 변화들을 예시한다. 동일한 구조물적 변화가 다른 메모리 개구들(49) 각각에서 그리고 지지 개구들(19) 각각에서 동시에 발생한다.
도 19a를 참조하면, 도 18a 및 도 18b의 제3 예시적 디바이스 구조물에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지 개구(19)는 역단차형 유전체 재료 부분(65), 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상단 표면에 대한 각각의 메모리 개구의 하단 표면의 리세스 깊이는 0nm 내지 30nm의 범위일 수 있지만, 더 큰 리세스 깊이들도 또한 채용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 19b를 참조하면, 선택적인 페데스탈 채널 부분(예컨대, 에피택셜 페데스탈)(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 하단 부분에서 형성될 수 있다. 도 5b의 처리 단계들은 페데스탈 채널 부분들(11)을 형성하기 위해 채용될 수 있다. 일부 실시예에서, 페데스탈 채널 부분들(11)은 생략될 수 있다.
도 19c를 참조하면, 차단 유전체 층(52), 전하 저장 층(54), 터널링 유전체 층(56), 및 선택적인 제1 반도체 채널 층(601)을 포함하는 층들의 스택이 제1 전도성 재료 부분들(48)의 각각의 수직 스택 위에서 메모리 개구들(49) 내에 순차적으로 증착될 수 있다. 도 5e의 처리 단계들은 층들의 스택을 형성하기 위해 채용될 수 있다.
도 19d를 참조하면, 선택적인 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 차단 유전체 층(52)은 적어도 하나의 이방성 에칭 공정을 채용하여 순차적으로 이방성 에칭된다. 절연 캡 층(70)의 상단 표면 위에 위치된 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 하단에서의 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 수평 부분들은 제거되어 이들의 나머지 부분들 내에 개구들을 형성할 수 있다. 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52) 각각은, 다양한 재료 층들에 대해 동일할 수도 있고 동일하지 않을 수도 있는, 각자의 에칭 화학작용을 채용하는 각자의 이방성 에칭 공정에 의해 에칭될 수 있다.
제1 반도체 채널 층(601)의 각각의 나머지 부분은 관형 구성을 가질 수 있다. 전하 저장 층(54)은 전하 트래핑 재료 또는 플로팅 게이트 재료를 포함할 수 있다. 일 실시예에서, 각각의 전하 저장 층(54)은 프로그래밍 시에 전기 전하들을 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 전하 저장 층(54)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 전하 저장 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 하단에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의) 최상단 표면으로부터 리세스 거리만큼 수직으로 오프셋되도록, 수직으로 리세스될 수 있다. 터널링 유전체 층(56)이 전하 저장 층(54) 위에 위치된다. 메모리 개구(49) 내의 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 세트가 메모리 필름(50)을 구성하며, 이는 차단 유전체 층(52) 및 터널링 유전체 층(56)에 의해 주변 재료들로부터 절연되는 (전하 저장 층(54)을 포함하는) 복수의 전하 저장 영역들을 포함한다. 일 실시예에서, 제1 반도체 채널 층(601), 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)은 수직으로 일치하는 측벽들을 가질 수 있다. 일반적으로, 메모리 필름들(50) 각각은 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)을 순차적으로 증착시킴으로써 그리고 차단 유전체 층(52), 전하 저장 층(54), 및 터널링 유전체 층(56)의 부분들을 메모리 개구들(49)의 외부로부터 제거함으로써 형성될 수 있다.
도 19e를 참조하면, 제2 반도체 채널 층(602)이 페데스탈 채널 부분(11)의 반도체 표면 상에, 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(10) 상에 직접, 그리고 제1 반도체 채널 층(601) 상에 직접 증착될 수 있다. 제2 반도체 채널 층(602)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 제2 반도체 채널 층(602)은 비정질 실리콘 또는 폴리실리콘을 포함한다. 제2 반도체 채널 층(602)은 저압 화학기상 증착법(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 제2 반도체 채널 층(602)의 두께는 2nm 내지 10nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께도 또한 채용될 수 있다. 제2 반도체 채널 층(602)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나, 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 재료들은 반도체 채널 재료로 통칭된다. 다시 말해서, 반도체 채널 재료는 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602) 내의 모든 반도체 재료의 세트이다.
도 19f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 제2 반도체 채널 층(602)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 증착될 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학기상 증착법(LPCVD)과 같은 컨포멀 증착 방법에 의해, 또는 스핀 코팅과 같은 자기-평탄화 증착 공정에 의해 증착될 수 있다.
도 19g를 참조하면, 유전체 코어 층(62L)의 수평 부분은, 예를 들어 제2 반도체 채널 층(602)의 상단 표면의 위에서부터 리세스 에칭에 의해 제거될 수 있다. 추가로, 유전체 코어 층(62L)의 재료는 절연 캡 층(70)의 상단 표면을 포함하는 제1 수평 평면과 절연 캡 층(70)의 하단 표면을 포함하는 제2 수평 평면 사이의 깊이까지 각각의 메모리 개구(49) 내부로 제2 반도체 채널 층(602)의 반도체 재료에 대해 선택적으로 수직하게 하향 리세스될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 19h를 참조하면, 제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어(62) 위에서 각각의 리세스 영역 내부에 증착될 수 있다. 제2 전도성 유형은 제1 전도성 유형과 반대이다. 예를 들어, 제1 전도성 유형이 p형인 경우, 제2 전도성 유형은 n형이고, 그 반대로도 가능하다. 도핑된 반도체 재료의 도펀트 농도는 5.0×1019/㎤ 내지 2.0×1021/㎤의 범위일 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 또한 채용될 수 있다. 도핑된 반도체 재료는, 예를 들어 도핑된 폴리실리콘일 수 있다.
증착된 반도체 재료의 잉여 부분들은 예를 들어, 화학적 기계적 평탄화(CMP) 또는 리세스 에칭에 의해, 절연 캡 층(70)의 상단 표면의 위에서부터 제거될 수 있다. 제2 전도성 유형의 도핑을 갖는 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 절연 캡 층(70)의 상단 표면 위에 위치된 제2 반도체 채널 층(602)의 수평 부분은 평탄화 공정에 의해 동시에 제거될 수 있다. 제2 반도체 채널 층(602)의 각각의 나머지 부분은 전체적으로 메모리 개구(49) 내에 또는 전체적으로 지지 개구(19) 내에 위치될 수 있다.
제2 전도성 유형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. 제1 반도체 채널 층(601) 및 제2 반도체 채널 층(602)의 각각의 인접한 쌍은 수직 반도체 채널(60)을 포함하는 수직 NAND 디바이스가 턴온되면 전류가 흐를 수 있는 수직 반도체 채널(60)을 집합적으로 형성할 수 있다. 터널링 유전체 층(56)은 전하 저장 층(54)에 의해 둘러싸이고, 수직 반도체 채널(60)의 일부분을 측방향으로 둘러싼다. 터널링 유전체 층(56), 전하 저장 층(54), 및 차단 유전체 층(52)의 각각의 인접한 세트는 메모리 필름(50)을 집합적으로 구성하며, 이는 거시적 유지 시간을 갖는 각자의 데이터 비트를 저장할 수 있는 메모리 요소들의 수직 스택을 포함한다. 본 명세서에서 사용되는 바와 같이, 거시적 유지 시간은 24시간을 초과하는 유지 시간과 같은, 영구 메모리 디바이스로서의 메모리 디바이스의 동작에 적합한 유지 시간을 지칭한다.
메모리 개구(49) 내의 메모리 필름(50)과 수직 반도체 채널(60)의 각각의 조합은 메모리 스택 구조물(55)을 구성한다. 메모리 스택 구조물(55)은 반도체 채널(60), 터널링 유전체 층(56), 전하 저장 층(54)의 부분들을 포함하는 복수의 메모리 요소들, 및 차단 유전체 층(52)의 조합이다. 메모리 개구(49) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 스택 구조물(55), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 본 명세서에서 메모리 개구 충전 구조물(58)로 지칭된다. 각각의 지지 개구(19) 내의 페데스탈 채널 부분(11)(존재하는 경우), 메모리 필름(50), 수직 반도체 채널(60), 유전체 코어(62), 및 드레인 영역(63)의 각각의 조합은 각자의 지지 개구들(19)을 충전하고, 지지 필러 구조물(20)을 구성한다.
도 20을 참조하면, 도 7a 내지 도 7c의 처리 단계들은 컨택 레벨 유전체 층(73) 및 후면 트렌치들(79)을 형성하기 위해 이방성 에칭 공정의 화학작용에 적절한 변형으로 수행될 수 있다. 후면 트렌치들(79)은 단위 층 스택(32, 246L, 42, 246U)의 수직 반복결과물을 통해 형성된다.
도 21a를 참조하면, 도 8의 처리 단계들은 소스 영역들(61)을 형성하기 위해 수행될 수 있다. 절연 층들(32), 하부 전도성 라이너들(246L), 및 상부 전도성 라이너들(246U)에 대해 선택적으로 희생 재료 층(42)을 제거하기 위해 등방성 에칭 공정이 수행될 수 있다. 예를 들어, 절연 층들(32), 하부 전도성 라이너들(246L), 및 상부 전도성 라이너들(246U)에 대해 선택적으로 희생 재료 층(42)을 에칭하는 등방성 에칭제가 희생 재료 층(42)을 등방성 에칭하기 위해 후면 트렌치들로 도입될 수 있다. 등방성 에칭 공정은 차단 유전체 층들(52)과 같은 메모리 개구 충전 구조물들(58)의 최외각 층의 재료에 대해 선택적일 수 있다. 예시적인 예에서, 절연 층들(32)이 실리콘 산화물을 포함하는 경우 및 희생 재료 층들(42)이 실리콘 질화물을 포함하는 경우, 희생 재료 층들(42)을 제거하기 위해 고온의 인산을 채용한 습식 에칭 공정이 수행될 수 있다.
도 21b를 참조하면, 도 10a의 처리 단계들은 관형 유전체 스페이서들(116) 및 평면형 유전체 부분들(616)을 선택적으로 형성하기 위해 선택적으로 수행될 수 있다.
도 21c를 참조하면, 후면 리세스들(43) 각각의 내부에 적어도 전도성 재료 층(346A)이 증착될 수 있다. 본 개시내용의 일 실시예의 일 양태에 따르면, 전도성 재료 층(346A)은 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)의 일함수보다 낮은 일함수를 갖는 전도성 재료를 포함한다. 전도성 재료 층(346A)의 전도성 재료는 본 명세서에서 제1 전도성 재료 조성을 갖는 제1 전도성 재료로 지칭되며, 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)의 전도성 재료는 본 명세서에서 제2 전도성 재료 조성을 갖는 제2 전도성 재료로 지칭된다. 일 실시예에서, 전도성 재료 층(346A)의 제1 전도성 재료는 TiN, TaN, 또는 WN을 포함할 수 있고/있거나, 이로 필수적으로 이루어질 수 있다. 일 실시예에서, 전도성 재료 층(346A)의 제1 전도성 재료는 TiN을 포함할 수 있고/거나, 이로 필수적으로 이루어질 수 있다.
따라서, 전도성 재료 층들(346A)은 제1 전도성 재료 조성을 갖고, 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)은 제1 전도성 재료 조성과 상이한 제2 전도성 재료 조성을 갖는다. 본 개시내용의 일 실시예의 일 양태에 따르면, 제1 전도성 재료 조성은 제2 전도성 재료 조성보다 낮은 일함수를 갖는다. 일 실시예에서, 제1 전도성 재료 조성은 TiN, TaN, 또는 WN를 포함하고, 제2 전도성 재료 조성은 p형 도핑된 반도체 재료를 포함한다. 전도성 재료 층(346A)은 후면 리세스들(43) 중 각자의 리세스 내에 형성된 제1 전도성 재료 부분들을 포함한다.
도 21d를 참조하면, 전도성 충전 재료 층(346B)을 형성하기 위해 전도성 재료 층(346A) 위에 제3 전도성 재료가 증착된다. 제3 전도성 재료는 컨포멀 증착 방법에 의해 증착될 수 있는데, 이 방법은 예를 들어 화학기상 증착법(CVD), 원자층 증착법(ALD), 무전해 도금, 전기 도금, 또는 이들의 조합일 수 있다. 일 실시예에서, 전도성 충전 재료 층(346B)은 적어도 하나의 원소 금속으로 필수적으로 이루어질 수 있다. 전도성 충전 재료 층(346B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄, 또는 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 전도성 충전 재료 층(346B)은 단일 원소 금속으로 필수적으로 이루어질 수 있다. 일 실시예에서, 전도성 충전 재료 층(346B)은 WF6와 같은 불소 함유 전구체 가스를 채용하여 증착될 수 있다. 일 실시예에서, 전도성 충전 재료 층(346B)은 불순물로서 잔류 레벨의 불소 원자들을 포함하는 텅스텐 층일 수 있다. 전도성 충전 재료 층(346B)은 전도성 재료 층(346A)의 관형 부분을 포함하는 제1 전도성 재료 부분에 의해 메모리 스택 구조물들(55)로부터 이격된다. 위에서 논의된 바와 같이, 제1 전도성 재료는 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)의 제2 전도성 재료의 제2 일함수보다 낮은 제1 일함수를 갖는다.
복수의 전기 전도성 층들(46)이 복수의 후면 리세스들(43) 내에 형성될 수 있고, 연속적인 전기 전도성 재료 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 컨택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 각자의 수직 반도체 채널(60)을 측방향으로 둘러싸는 관형 부분들을 포함하는 연속적인 제1 전도성 재료 부분(전도성 재료 층(346A)을 포함함), 메모리 개구 충전 구조물들(58) 각각을 측방향으로 둘러싸는 제2 전도성 재료 부분들(하부 전도성 라이너(246L) 및 상부 전도성 라이너(246U)를 포함함), 및 제1 전도성 재료 부분(전도성 재료 층(346A)을 포함함)에 인베드된 전도성 충전 재료 층(346b)을 포함한다. 연속적인 전기 전도성 재료 층(46L)은 후면 트렌치들(79) 내에 또는 컨택 레벨 유전체 층(73) 위에 위치되는 전도성 재료 층(346A)의 연속적인 부분 및 전도성 충전 재료 층(346B)의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 연속적인 전기 전도성 재료 층(46L)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분에 후면 공동(79')이 존재한다.
도 21e를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 증착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 컨택 레벨 유전체 층(73)의 위에서부터 에칭백된다. 에칭 공정 동안 임의의 평면형 유전체 부분(616)이 부차적으로 제거될 수 있다. 후면 리세스들(43) 내의 증착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다. 전기 전도성 층들(46)은 절연 층들(32)의 수직 이웃 쌍들 사이에 형성된다. 전기 전도성 층들(46) 각각은 하부 전도성 라이너들(246L) 중 각자의 라이너, 전도성 재료 층들(346A) 중 각자의 층, 상부 전도성 라이너들(246U) 중 각자의 라이너, 및 전도성 충전 재료 층들(346B) 중 각자의 층을 포함한다.
도 22a 내지 도 22c를 참조하면, 도 12, 도 13a, 및 도 13b의 처리 단계들은 후면 트렌치 충전 구조물(74, 76) 및 다양한 컨택 비아 구조물들(86, 88)을 형성하기 위해 수행될 수 있다.
도 23을 참조하면, 도 21c에 나타낸 전도성 재료 층들(346)의 형성을 생략함으로써 그리고 전도성 재료 층인 전도성 충전 재료 층(346B)으로서 제1 일함수를 갖는 제1 전도성 재료를 채용함으로써, 제3 예시적 구조물체의 대안적인 실시예가 도 21d의 제3 예시적 구조물체로부터 도출될 수 있다. 전도성 충전 재료 층(346B)은 제1 전도성 재료 조성을 갖는데, 이는 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)의 제2 전도성 재료의 제2 전도성 재료 조성보다 낮은 일함수를 갖는다. 일 실시예에서, 제1 전도성 재료 조성은 TiN, TaN, 또는 WN를 포함하고, 제2 전도성 재료 조성은 p형 도핑된 반도체 재료를 포함한다. 다시 말하면, p형 도핑된 반도체 재료는 하부 전도성 라이너들(246L) 및 상부 전도성 라이너들(246U)을 위해 채용될 수 있고, TiN, TaN, 또는 WN가 전도성 충전 재료 층(346B)을 위해 채용될 수 있다. 연속적인 전기 전도성 재료 층(46L)은 전도성 충전 재료 층(346B)의 부분들로 이루어질 수 있다.
도 24를 참조하면, 연속적인 전기 전도성 재료 층(46L)의 증착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 컨택 레벨 유전체 층(73)의 위에서부터 에칭백된다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다. 전기 전도성 층들(46)은 절연 층들(32)의 수직 이웃 쌍들 사이에 형성된다. 전기 전도성 층들(46) 각각은 하부 전도성 라이너들(246L) 중 각자의 라이너, 상부 전도성 라이너들(246U) 중 각자의 라이너, 및 전도성 충전 재료 층들(346B) 중 각자의 층을 포함하고/하거나 이로 이루어질 수 있다.
제3 예시적 구조물은 3차원 메모리 디바이스를 포함하는데, 이는 기판(9, 10) 위에 위치한 전기 전도성 층들(46)과 절연 층들(32)의 교번하는 스택, 교번하는 스택(32, 46)을 통해 수직으로 연장되는 메모리 개구들(49), 교번하는 스택(32, 46)을 통해 연장되는 메모리 스택 구조물들(55)을 포함할 수 있다. 메모리 스택 구조물들(55) 각각은 메모리 필름(50) 및 수직 반도체 채널(60)을 포함한다. 전기 전도성 층들(46) 중 적어도 하나는 하부 전도성 라이너(246L), 전도성 재료 층(346A 또는 346B), 및 상부 전도성 라이너(246L)를 아래에서 위로 포함하는 층 스택을 포함한다. 하부 전도성 라이너(246L), 전도성 재료 층(346A 또는 346B), 및 상부 전도성 라이너(246U) 각각은 메모리 필름(50)과 접촉한다. 전도성 재료 층은 하부 전도성 라이너 및 상부 전도성 라이너보다 낮은 일함수를 갖는다.
일 실시예에서, 전도성 재료 층(346A 또는 346B)은 제1 전도성 재료 조성을 갖고, 하부 전도성 라이너(246L) 및 상부 전도성 라이너(246U)는 제1 전도성 재료 조성과 상이한 제2 전도성 재료 조성을 갖는다. 일 실시예에서, 제1 전도성 재료 조성은 TiN, TaN, 또는 WN(예컨대, TiN)를 포함하고, 제2 전도성 재료 조성은 p형 도핑된 반도체 재료(예컨대, p형 도핑된 폴리실리콘)를 포함한다.
일 실시예에서, 추가의 차단 유전체가 절연 층들(32)과 전기 전도성 층들(46) 사이의 후면 리세스들(43) 내에 위치하지 않는다.
일 실시예에서, 전도성 재료 층(346A 또는 346B)과 메모리 필름들(50) 사이의 계면들은 메모리 필름들(50)과 절연 층들(32) 사이의 계면들과 수직으로 일치한다. 일 실시예에서, 하부 전도성 라이너(246L) 및 상부 도전성 라이너(246U)는 전도성 재료 층(346A 또는 346B)의 두께의 2% 내지 20% 범위 내에 있는 각자의 두께를 갖는다. 일 실시예에서, 하부 전도성 라이너(246L)는 0.5nm 내지 5nm 범위의 두께를 갖고, 전도성 재료 층(346A 또는 346B)은 15nm 내지 40nm 범위의 두께를 갖고, 상부 전도성 라이너(246U)는 0.5nm 내지 5nm 범위의 두께를 갖는다.
일 실시예에서, 전도성 재료 층(346A)은 메모리 필름들(50) 중 각자의 메모리 필름을 측방향으로 둘러싸는 관형 부분들, 관형 부분들 각각의 상단부에 인접한 상부 수평 연장 부분, 및 관형 부분들 각각의 하단부에 인접한 하부 수평 연장 부분을 포함한다. 일 실시예에서, 층 스택은 전도성 재료 층(346A) 내에 임베드되고 전도성 재료 층(346A)의 관형 부분에 의해 메모리 필름들(50)로부터 측방향으로 이격되는 전도성 충전 재료 층(346B)을 더 포함한다.
일 실시예에서, 메모리 필름들(50) 각각은 차단 유전체 층(52), 전하 저장 층(54), 및 수직 반도체 채널들(60) 중 각자의 채널과 접촉하는 터널링 유전체 층(56)을 외측에서 내측으로 포함하는 스택을 포함한다. 일 실시예에서, 전하 저장 층(54)은 교번하는 스택(32, 46) 내의 다수의 전기 전도성 층(46)을 통해 수직 방향으로 연속적으로 연장된다.
일 실시예에서, 후면 트렌치 충전 구조물(74, 76)은 교번하는 스택(32, 46)의 측벽들과 접촉한다. 전기 전도성 층들(46)의 하부 전도성 라이너들(246L), 전도성 재료 층들(346A 또는 346B), 및 상부 전도성 라이너들(246U) 각각은 후면 트렌치 충전 구조물(74, 76)과 접촉한다.
일 실시예에서, 3차원 메모리 디바이스는 교번하는 스택(32, 46) 내의 전기 전도성 층들(46)이 단차형 표면들을 갖는 계단형 영역(300)을 포함한다. 워드 라인 컨택 비아 구조물들(86)은 전기 전도성 층들(46) 중 각자의 층과 접촉할 수 있다.
제1 전도성 재료 부분들(48, 346A, 346B)과 제2 전도성 재료 부분들(46A, 47, 246L, 246U) 사이의 일함수의 차이는 각자의 전하 저장 층(54)을 포함하는 메모리 필름들(50)을 측방향으로 둘러싸는 전기 전도성 층들(46)의 에지들 주위에 일함수의 조정을 제공한다. 메모리 필름(50)과 접촉하는 각각의 전기 전도성 층(46)의 중심 부분은 제1 일함수를 갖고, 각각의 전기 전도성 층(46)의 에지 부분들 및 측벽들은 제1 일함수보다 큰 제2 일함수를 갖는다. 이는 바람직하지 않은 이웃 워드 라인 간섭 효과를 감소시키고, 절연 층들(32)의 레벨들에(즉, 수직으로 분리된 메모리 셀들 사이에) 위치한 전하 저장 층들(54)의 부분들로의 전기 전하들(예컨대 전자들)의 터널링을 감소시킨다. 따라서, 전하 캐리어는 메모리 셀들 사이 대신에, 메모리 셀들 내에 더 집중되어, 메모리 셀들의 프로그래밍 특징들을 개선시킨다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조물 및/또는 구성을 채용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환 가능한 구조물들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (41)

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  21. 3차원 메모리 디바이스로서,
    기판 위에 위치한 전기 전도성 층들과 절연 층들의 교번하는 스택;
    상기 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들; 및
    상기 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함하되,
    상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하고,
    상기 전기 전도성 층들의 적어도 하나는 하부 전도성 라이너, 전도성 재료 층, 및 상부 전도성 라이너를 아래로부터 위로 포함하는 층 스택을 포함하며, 상기 하부 전도성 라이너, 상기 전도성 재료 층, 및 상기 상부 전도성 라이너 각각은 상기 메모리 필름들과 접촉하고, 상기 전도성 재료 층은 상기 하부 전도성 라이너 및 상기 상부 전도성 라이너보다 낮은 일함수를 가지며,
    상기 전도성 재료 층은 제1 전도성 재료 조성을 갖고, 상기 하부 전도성 라이너 및 상기 상부 전도성 라이너는 상기 제1 전도성 재료 조성과 상이한 제2 전도성 재료 조성을 가지며,
    상기 제1 전도성 재료 조성은 TiN, TaN, 또는 WN를 포함하고,
    상기 제2 전도성 재료 조성은 p형 도핑된 반도체 재료를 포함하는,
    3차원 메모리 디바이스.
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  23. 제21항에 있어서, 차단 유전체가 상기 절연 층들과 상기 전기 전도성 층들 사이에 위치하지 않는, 3차원 메모리 디바이스.
  24. 삭제
  25. 제21항에 있어서, 제1 전도성 재료 조성은 상기 TiN를 포함하는, 3차원 메모리 디바이스.
  26. 제21항에 있어서, 상기 전도성 재료 층과 상기 메모리 필름들 사이의 계면들은 상기 메모리 필름들과 상기 절연 층들 사이의 계면들과 수직으로 일치하는, 3차원 메모리 디바이스.
  27. 제21항에 있어서,
    상기 하부 전도성 라이너 및 상기 상부 전도성 라이너는 상기 전도성 재료 층의 두께의 2% 내지 20%의 범위에 있는 각자의 두께를 갖고;
    상기 하부 전도성 라이너는 0.5nm 내지 5nm의 범위의 두께를 갖고;
    상기 전도성 재료 층은 15nm 내지 40nm의 범위의 두께를 갖고;
    상기 상부 전도성 라이너는 0.5nm 내지 5nm의 범위의 두께를 갖는, 3차원 메모리 디바이스.
  28. 제21항에 있어서, 상기 전도성 재료 층은,
    상기 메모리 필름들 중 각각의 메모리 필름을 측방향으로 둘러싸는 관형 부분들;
    상기 관형 부분들 각각의 상단부에 인접한 상부 수평 연장 부분; 및
    상기 관형 부분들 각각의 하단부에 인접한 하부 수평 연장 부분을 포함하는, 3차원 메모리 디바이스.
  29. 제28항에 있어서, 상기 층 스택은 상기 전도성 재료 층 내에 임베드되고 상기 전도성 재료 층의 관형 부분에 의해 상기 메모리 필름들로부터 측방향으로 이격되는 전도성 충전 재료 층을 더 포함하는, 3차원 메모리 디바이스.
  30. 제21항에 있어서, 상기 메모리 필름들 각각은 차단 유전체 층, 전하 저장 층, 및 수직 반도체 채널들 중 각자의 채널과 접촉하는 터널링 유전체 층을 외측에서 내측으로 포함하는 스택을 포함하는, 3차원 메모리 디바이스.
  31. 제30항에 있어서, 상기 전하 저장 층은 상기 교번하는 스택 내의 다수의 전기 전도성 층을 통해 수직 방향으로 연속적으로 연장되는, 3차원 메모리 디바이스.
  32. 제21항에 있어서, 상기 교번하는 스택의 측벽들과 접촉하는 후면 트렌치 충전 구조물을 더 포함하되, 상기 전기 전도성 층들의 하부 전도성 라이너들, 전도성 재료 층들, 및 상부 전도성 라이너들 각각은 상기 후면 트렌치 충전 구조물과 접촉하는, 3차원 메모리 디바이스.
  33. 제21항에 있어서,
    상기 교번하는 스택 내의 상기 전기 전도성 층들이 단차형 표면들을 갖는 계단형 영역; 및
    상기 전기 전도성 층들 중 각자의 층과 접촉하는 워드 라인 컨택 비아 구조물들을 더 포함하는, 3차원 메모리 디바이스.
  34. 3차원 메모리 디바이스를 형성하는 방법으로서,
    기판 위에 절연 층, 하부 전도성 라이너, 희생 재료 층, 및 상부 전도성 라이너를 포함하는 단위 층 스택의 수직 반복결과물을 형성하는 단계;
    상기 수직 반복결과물을 통해 메모리 개구들을 형성하는 단계;
    상기 메모리 개구들 내에 메모리 개구 충전 구조물들을 형성하는 단계로서, 상기 메모리 개구 충전 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하는, 상기 단계;
    상기 절연 층들, 상기 하부 전도성 라이너들, 및 상기 상부 전도성 라이너들에 대해 선택적으로 상기 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계; 및
    상기 후면 리세스들 내에 전기 전도성 층들을 형성하는 단계를 포함하되, 상기 전기 전도성 층들 각각은 상기 하부 전도성 라이너들 중 각자의 라이너, 상기 상부 전도성 라이너들 중 각자의 라이너, 및 상기 하부 전도성 라이너들 중 각자의 라이너와 상기 상부 전도성 라이너들 중 각자의 라이너 사이에 위치하는 각자의 전도성 재료 층을 포함하고, 상기 전도성 재료 층은 상기 하부 전도성 라이너 및 상기 상부 전도성 라이너보다 낮은 일함수를 가지며,
    상기 전도성 재료 층들은 제1 전도성 재료 조성을 갖고, 상기 하부 전도성 라이너들 및 상기 상부 전도성 라이너들은 상기 제1 전도성 재료 조성과 상이한 제2 전도성 재료 조성을 가지며,
    상기 제1 전도성 재료 조성은 TiN, TaN, 또는 WN를 포함하고,
    상기 제2 전도성 재료 조성은 p형 도핑된 폴리실리콘을 포함하는, 방법.
  35. 삭제
  36. 제34항에 있어서, 상기 후면 리세스들 내에 차단 유전체가 위치하지 않는, 방법.
  37. 삭제
  38. 제34항에 있어서, 상기 메모리 필름들 각각은 차단 유전체 층, 전하 저장 층, 및 터널링 유전체 층을 순차적으로 증착시킴으로써 그리고 상기 차단 유전체 층, 상기 전하 저장 층, 및 상기 터널링 유전체 층의 부분들을 상기 메모리 개구들의 외부로부터 제거함으로써 형성되는, 방법.
  39. 제34항에 있어서, 상기 단위 층 스택의 수직 반복결과물을 통해 후면 트렌치를 형성하는 단계를 더 포함하되, 상기 후면 리세스들은 상기 절연 층들, 상기 하부 전도성 라이너들, 및 상기 상부 전도성 라이너들에 대해 선택적으로 상기 희생 재료 층들을 에칭하는 등방성 에칭제를 상기 후면 트렌치로 도입시킴으로써 형성되는, 방법.
  40. 제34항에 있어서,
    계단형 영역에서 상기 단위 층 스택의 수직 반복결과물을 패터닝함으로써 단차형 표면들을 형성하는 단계; 및
    상기 계단형 영역에서 상기 전기 전도성 층들 중 각자의 층 상에 컨택 비아 구조물들을 형성하는 단계를 더 포함하는, 방법.
  41. 3차원 메모리 디바이스로서,
    기판 위에 위치한 전기 전도성 층들과 절연 층들의 교번하는 스택;
    상기 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들; 및
    상기 교번하는 스택을 통해 연장되는 메모리 스택 구조물들을 포함하되,
    상기 메모리 스택 구조물들 각각은 메모리 필름 및 수직 반도체 채널을 포함하고,
    상기 전기 전도성 층들의 적어도 하나는 하부 전도성 라이너, 전도성 재료 층, 및 상부 전도성 라이너를 아래로부터 위로 포함하는 층 스택을 포함하며, 상기 하부 전도성 라이너, 상기 전도성 재료 층, 및 상기 상부 전도성 라이너 각각은 상기 메모리 필름들과 접촉하고, 상기 전도성 재료 층은 상기 하부 전도성 라이너 및 상기 상부 전도성 라이너보다 낮은 일함수를 가지며,
    상기 하부 전도성 라이너 및 상기 상부 전도성 라이너는 상기 전도성 재료 층의 두께의 2% 내지 20% 범위 내에 있는 각각의 두께를 갖고,
    상기 하부 전도성 라이너는 0.5nm 내지 5nm 범위의 두께를 가지며,
    상기 전도성 재료 층은 15nm 내지 40nm 범위의 두께를 갖고,
    상기 상부 전도성 라이너는 0.5nm 내지 5nm 범위의 두께를 가지며,
    상기 전도성 재료 층은,
    상기 메모리 필름들 중 각각의 메모리 필름을 측방향으로 둘러싸는 관형 부분들;
    상기 관형 부분들 각각의 상단부에 인접한 상부 수평 연장 부분; 및
    상기 관형 부분들 각각의 하단부에 인접한 하부 수평 연장 부분을 포함하고,
    상기 층 스택은 상기 전도성 재료 층 내에 임베드되고 상기 전도성 재료 층의 관형 부분에 의해 상기 메모리 필름들로부터 측방향으로 이격되는 전도성 충전 재료 층을 더 포함하는,
    3차원 메모리 디바이스.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11968826B2 (en) 2021-04-29 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device with metal-barrier-metal word lines and methods of making the same
WO2022260708A1 (en) * 2021-06-11 2022-12-15 Sandisk Technologies Llc Three-dimensional memory device with vertical word line barrier and methods for forming the same
US11877446B2 (en) 2021-06-11 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device with electrically conductive layers containing vertical tubular liners and methods for forming the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170352669A1 (en) * 2015-02-04 2017-12-07 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US20180019134A1 (en) * 2016-07-13 2018-01-18 SK Hynix Inc. Non-volatile memory device and method of fabricating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130070930A (ko) * 2011-12-20 2013-06-28 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20150129364A (ko) * 2014-05-12 2015-11-20 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US20180166460A1 (en) * 2016-12-14 2018-06-14 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10541246B2 (en) * 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10283513B1 (en) * 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170352669A1 (en) * 2015-02-04 2017-12-07 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US20180019134A1 (en) * 2016-07-13 2018-01-18 SK Hynix Inc. Non-volatile memory device and method of fabricating the same

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