KR20240021261A - 공진 터널링 배리어 및 고이동성 채널을 포함하는 3차원 메모리 디바이스 및 이의 제조 방법 - Google Patents

공진 터널링 배리어 및 고이동성 채널을 포함하는 3차원 메모리 디바이스 및 이의 제조 방법 Download PDF

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KR20240021261A
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semiconductor
memory
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barrier
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피터 래브킨
마사아키 히가시타니
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샌디스크 테크놀로지스 엘엘씨
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Abstract

복수의 레벨의 메모리 소자를 포함하는 3차원 메모리 디바이스는, 공진 터널링 배리어 스택, 반도체 배리어 층, 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는 층 스택을 포함하는 메모리 필름; 반도체 채널; 및 제어 게이트 전극을 포함한다.

Description

공진 터널링 배리어 및 고이동성 채널을 포함하는 3차원 메모리 디바이스 및 이의 제조 방법
관련 출원
본 출원은 2021년 11월 24일자로 출원된 미국 정규 특허 출원 제17/534,528호 및 2022년 2월 16일자로 출원된 미국 정규 부분 계속(CIP) 특허 출원 제17/673,137호의 우선권의 이익을 주장하며, 이들의 전체 내용은 모든 목적을 위해 본원에 인용되어 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스 분야에 관련된 것으로, 공진 터널링 배리어 및 고이동성 채널을 포함하는 3차원 메모리 디바이스 및 이의 제조 방법에 관련된 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링은 논문[T. Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell," IEDM Proc. (2001) 33-36]에 개시되어 있다.
본 개시내용의 일 양태에 따르면, 복수의 레벨의 메모리 소자를 포함하는 3차원 메모리 디바이스는, 공진 터널링 배리어 스택, 반도체 배리어 층 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는 층 스택을 포함하는 메모리 필름; 반도체 채널; 및 제어 게이트 전극을 포함한다.
본 개시내용의 다른 양태에 따르면, 메모리 디바이스를 제조하는 방법이 제공되는 바, 이 방법은: 기판 상의 소스-레벨 재료 층, 채널-레벨 재료 층 및 드레인-레벨 재료 층을 포함하는 적어도 하나의 단위 층 스택 인스턴스를 형성하는 단계 - 상기 소스-레벨 재료 층과 상기 드레인-레벨 재료 층은 전기 도전성 소스 층 및 전기 도전성 드레인 층으로 형성되거나 이후에 전기 도전성 소스 층 및 전기 도전성 드레인 층으로 대체되고, 상기 채널-레벨 재료 층은 반도체 채널을 포함하거나 반도체 채널로 대체됨 -; 상기 적어도 하나의 단위 층 스택 인스턴스를 관통해 메모리 개구를 형성하는 단계; 상기 메모리 개구 내에 메모리 필름을 형성하는 단계 - 상기 메모리 필름은 공진 터널링 배리어 스택, 반도체 배리어 층 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는 층 스택을 포함함 -; 및 상기 메모리 필름의 내부 측벽에 제어 게이트 전극을 형성하는 단계를 포함한다.
본 개시내용의 일 양태에 따르면, 메모리 디바이스는 절연 층과 제어 게이트 층의 교번 스택, 상기 교번 스택을 관통해 수직 방향으로 연장되는 메모리 개구 및 메모리 필름과 상기 메모리 개구 내에 위치하는 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체를 포함한다. 상기 메모리 필름은 공진 터널링 배리어 스택, 반도체 배리어 층 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함한다.
본 개시내용의 다른 양태에 따르면, 메모리 디바이스를 제조하는 방법은 기판 위에 절연 층 및 제어 게이트 층의 교번 스택을 형성하는 단계, 상기 교번 스택을 관통해 수직 방향으로 연장되는 메모리 개구를 형성하는 단계 및 상기 메모리 개구 내부에 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체를 형성하는 단계를 포함한다. 상기 메모리 필름은 공진 터널링 배리어 스택, 반도체 배리어 층, 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스, 반도체 재료 층, 및 게이트 유전체 층의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들과 희생 재료 층들의 교번 스택의 형성 이후의 제1 예시적 구조체의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스 및 역단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 메모리 개구 및 지지체 개구의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조체의 평면도이다. 수직 평면 A - A'은 도 4a의 단면의 평면이다.
도 5a 내지 도 5g는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조체가 형성되는 동안의 메모리 개구의 순차적인 개략적 수직 단면도이다.
도 6은 본 개시내용의 일 실시예에 따른, 메모리 개구 충전 구조체의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조체의 대안적인 실시예의 개략적인 수직 단면도이다.
도 8은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조체 및 지지 기둥(pillar) 구조체의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 9a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치의 형성 이후의 제1 예시적 구조체의 개략적인 수직 단면도이다.
도 9b는 도 9a의 제1 예시적인 구조체의 부분 투시 평면도이다. 수직 평면 A - A'은 도 9a의 개략적인 수직 단면도의 평면이다.
도 9c는 도 9a의 제1 예시적인 구조체의 일 영역의 확대된 수직 단면도이다.
도 10은 본 개시내용의 제1 실시예에 따른, 후면 리세스의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 11a 내지 도 11d는 본 개시내용의 제1 실시예에 따른, 전기 도전성 층이 형성되는 동안의 제1 예시적인 구조체의 일 영역의 순차적인 수직 단면도이다.
도 12a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치 내부로부터의 증착된 도전성 재료의 제거 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 12b는 도 12a의 제1 예시적인 구조체의 평면도이다.
도 12c는 도 12a의 제1 예시적인 구조체의 일 영역의 확대도이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 절연 스페이서 및 후면 접촉 구조체의 형성 이후의 제1 예시적인 구조체의 개략적 수직 단면도이다.
도 14a는 본 개시내용의 제1 실시예에 따른, 추가 접촉 비아 구조체의 형성 이후의 제1 예시적인 구조체의 개략적인 수직 단면도이다.
도 14b는 도 14a의 제1 예시적인 구조체의 평면 B - B'을 따른 수평 단면도이다. 수직 평면 A - A'은 도 14a의 개략적인 수직 단면도의 평면이다.
도 14c는 메모리 개구 충전 구조체를 포함하는 도 14a의 제1 예시적인 구조체의 일 영역의 확대도이다.
도 14d는 메모리 개구 충전 구조체의 대안적인 구성을 포함하는 도 14a의 제1 예시적인 구조체의 일 영역의 확대도이다.
도 15a는 본 개시내용의 제1 실시예에 따른 제어 게이트 전극에 전압이 인가되지 않을 때의 예시적인 메모리 필름 및 예시적인 수직 반도체 채널의 밴드 다이어그램이다.
도 15b는 본 개시내용의 제1 실시예에 따른 수직 반도체 채널에 대하여 제어 게이트 전극에 음의 전압이 인가된 상태의 예시적인 메모리 필름 및 예시적인 수직 반도체 채널의 밴드 다이어그램이다.
도 15c는 본 개시내용의 제1 실시예에 따른 수직 반도체 채널에 대하여 제어 게이트 전극에 양의 전압이 인가된 상태의 예시적인 메모리 필름 및 예시적인 수직 반도체 채널의 밴드 다이어그램이다.
도 16은 본 개시내용의 제2 실시예에 따른, 소스-레벨 재료 층, 채널-레벨 재료 층, 드레인-레벨 재료 층 및 절연 층을 포함하는 단위 층 스택의 수직 반복결과물의 형성 이후의 제2 예시적인 구조체의 수직 단면도이다.
도 17은 본 개시내용의 제2 실시예에 따른 단차형 표면 및 단차형 공동의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 18a는 본 개시내용의 제2 실시예에 따른 메모리 개구의 형성 이후의 제2 예시적인 구조체의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적인 구조체의 평면도이다.
도 18c는 도 18a 및 도 18b의 처리 단계에서의 메모리 개구 주변의 제2 예시적인 구조체의 일 영역의 수직 단면도이다.
도 19a는 본 개시내용의 제2 실시예에 따른 각 메모리 개구의 메모리 필름, 제어 게이트 전극 및 유전체 코어의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 19b는 도 19a의 처리 단계에서의 메모리 개구 주변의 제2 예시적인 구조체의 일 영역의 수직 단면도이다.
도 20a는 본 개시내용의 제2 실시예에 따른 각 메모리 개구의 상부에 접촉 패드 구조체의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 20b는 도 20a의 처리 단계에서의 메모리 개구 주변의 제2 예시적인 구조체의 일 영역의 수직 단면도이다.
도 21a는 본 개시내용의 제2 실시예에 따른 후면 트렌치(backside trench)의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 21b는 도 21a의 처리 단계에서의 메모리 개구 주변의 제2 예시적인 구조체의 일 영역의 수직 단면도이다.
도 22는 본 개시내용의 제2 실시예에 따른 소스-레벨 후면 리세스 및 드레인-레벨 후면 리세스의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 23은 본 개시내용의 제2 실시예에 따른 소스 층 및 드레인 층의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 24는 본 개시내용의 제2 실시예에 따른 채널-레벨 후면 리세스의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 25는 본 개시내용의 제2 실시예에 따른 전기 도전성 층의 형성 후의 제2 예시적인 구조체의 수직 단면도이다.
도 26은 본 개시내용의 제2 실시예에 따른 후면 트렌치 충전 구조체 및 접촉-레벨 유전체 층의 형성 이후의 제2 예시적인 구조체의 수직 단면도이다.
도 27a는 본 개시내용의 제2 실시예에 따른 다양한 접촉 비아 구조체의 형성 이후의 제2 예시적인 구조체의 수직 단면도이다.
도 27b는 메모리 개구 충전 구조체 주변의 도 27a의 제2 예시적인 구조체의 일 영역의 수직 단면도이다.
도 28은 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체의 제1 대안적인 구성의 일 영역의 수직 단면도이다.
도 29는 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체의 제2 대안적인 구성의 일 영역의 수직 단면도이다.
도 30은 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체의 제3 대안적인 구성의 일 영역의 수직 단면도이다.
도 31은 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체의 제4 대안적인 구성의 일 영역의 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시내용은 공진 터널링 배리어 및 고이동성 채널을 포함하는 3차원 메모리 디바이스 및 이의 제조 방법에 관한 것이며, 이들의 다양한 양태들이 아래에 설명된다. 본 개시내용의 실시예들은 다중레벨 메모리 구조체를 포함하는 다양한 구조체를 형성하기 위해 채용될 수 있으며, 그의 비제한적인 예는 3차원 메모리 어레이 디바이스와 같은 반도체 디바이스를 포함한다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수는 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 채용될 수 있다. 용어 "적어도 하나의" 요소는 단일 요소의 가능성 및 다수의 요소들의 가능성을 포함하는 모든 가능성을 지칭한다.
동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 2개 이상의 요소가 서로와 또는 서로 사이에 직접 접촉하지 않으면, 이들 2개의 요소는 서로로부터 또는 서로 사이에 "결합 해제"된다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치한 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치한다. 본 명세서에서 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 도전성 재료로 이루어진 도전성 경로가 존재하는 경우, 제1 요소는 제2 요소"에 전기적으로 접속"된다. 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조체 또는 "공정중" 구조체는, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조체를 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평 방향으로, 수직 방향으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
일반적으로, 반도체 다이 또는 반도체 패키지는 메모리 칩을 포함할 수 있다. 각각의 반도체 패키지는 하나 이상의 다이들(예를 들어, 1개, 2개 또는 4개)을 포함한다. 다이는 독립적으로 명령들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 각각의 다이는 하나 이상의 평면(전형적으로 1개 또는 2개)을 포함한다. 동일한 동시 동작이 각각의 평면 상에서 일어날 수 있지만, 일부 제한이 있다. 각각의 평면은 다수의 블록을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 블록은 프로그램될 수 있는 가장 작은 유닛, 즉, 판독 동작이 수행될 수 있는 가장 작은 유닛인, 다수의 페이지를 포함한다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스를 포함하는 디바이스 구조체를 제조하기 위해 채용될 수 있는, 본 개시내용의 실시예에 따른 제1 예시적인 구조체가 예시되어 있다. 제1 예시적 구조체는 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상단 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 정공을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "도전성 재료"는 1.0 x 105 S/cm 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-6 S/cm 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 도전성 재료가 되도록, 즉 1.0 x 105 S/cm 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나 또는 1.0 x 10-6 S/cm 내지 1.0 x 105 S/cm 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 도전성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 도전성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 도전성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부분 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터를 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조체(720)는, 기판 반도체 층(9)의 부분을 에칭(etching)하고 그 내부에 유전체 재료를 증착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속적으로 패턴화되어 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너(dielectric liner)를 증착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조체(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 영역들(730)은, 예를 들어, 적어도 하나의 게이트 구조체(750, 752, 754, 758)를 마스킹 구조체로서 채용하여 전기 도펀트를 도입함으로써, 기판 반도체 층(9)의 상부 부분에 형성될 수 있다. 필요에 따라 추가의 마스크들이 채용될 수 있다. 활성 영역(730)은 전계 효과 트랜지스터의 소스 영역 및 드레인 영역을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 유전체 라이너 및 제2 유전체 라이너(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자에 대해 2개 초과의 또는 2개 미만의 산소 원자를 갖는 비-화학량론적 실리콘 산화물을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 실시예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부를 위한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속적으로 형성될 메모리 디바이스들을 위한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 증착될 수 있고, 후속적으로 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상단 표면은 유전체 라이너(761, 762)의 상단 표면과 동일 평면 상에 있을 수 있다. 후속적으로, 평탄화 유전체 층(770) 및 유전체 라이너(761, 762)는 기판 반도체 층(9)의 상단 표면을 물리적으로 노출시키기 위해 일정 영역으로부터 제거될 수 있다. 본 명세서에 사용되는 바와 같이, 표면은 표면이 진공 또는 기상(gas phase) 물질(예컨대, 공기)과 물리적으로 접촉하는 경우 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재하는 경우, 단결정 반도체 재료의 증착에 의해, 예를 들어 선택적 에피택시에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에 또는 이후에 기판 반도체 층(9)의 상단 표면 상에 형성될 수 있다. 증착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 증착된 반도체 재료는 전술된 바와 같이 기판 반도체 층(9)에 채용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조체와 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(170)의 상단 표면 위에 위치된 증착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우에, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상단 표면과 동일 평면 상에 있는 상단 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 영역(즉, 구역)은 본 명세서에서 주변 디바이스 영역(200)으로 지칭된다. 메모리 어레이가 후속적으로 형성되는 영역은 본 명세서에서 메모리 어레이 영역(100)으로 지칭된다. 전기 도전성 층의 단차형 테라스를 후속적으로 형성하기 위한 접촉 영역(300)이 메모리 어레이 영역(100)과 주변 디바이스 영역(200) 사이에 제공될 수 있다.
하나의 대안적인 실시예에서, 주변 회로부를 위한 적어도 하나의 반도체 디바이스(700)를 포함하는 주변 디바이스 영역(200)은 CMOS 언더 어레이(CMOS under array) 구성으로 메모리 어레이 영역(100) 아래에 위치될 수 있다. 다른 대안적인 실시예에서, 주변 디바이스 영역(200)은 별개의 기판 상에 위치될 수 있고, 이는 후속적으로 메모리 어레이 영역(100)에 접합된다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층(이는 절연 층들(32)일 수 있음) 및 제2 재료 층(이는 희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상단 표면 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수의 제1 요소 및 제2 요소는 제1 요소의 인스턴스 및 제2 요소의 인스턴스가 교번하는 구조체를 지칭한다. 교번하는 복수의 요소 중 단부 요소가 아닌 제1 요소의 각각의 인스턴스는 양 면들 상에서 제2 요소의 2개의 인스턴스에 의해 인접하고, 교번하는 복수의 요소 중 단부 요소가 아닌 제2 요소의 각각의 인스턴스는 양 단부들 상에서 제1 요소의 2개의 인스턴스에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층 및 제2 재료 층은 제1 재료 층의 인스턴스로 또는 제2 재료 층의 인스턴스로 시작할 수 있고, 제1 재료 층의 인스턴스로 또는 제2 재료 층의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소의 인스턴스 및 제2 요소의 인스턴스는 교번하는 복수의 요소 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우에, 스택은 교번하는 복수의 절연 층(32) 및 희생 재료 층(42)을 포함할 수 있고, 절연 층(32) 및 희생 재료 층(42)을 포함하는 교번 층의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번 스택(32, 42)은 제1 재료로 구성된 절연 층(32) 및 절연 층(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층(42)을 포함할 수 있다. 절연 층(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 이와 같이, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층(32)에 채용될 수 있는 절연 재료는 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리(silicate glass) 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온(spin-on) 유전체 재료, 고 유전상수(고-k) 유전체 산화물(예를 들어, 알루미늄 산화물, 하프늄 산화물(hafnium oxide) 등)로 통상적으로 알려진 유전체 금속 산화물 및 그 실리케이트, 유전체 금속 산질화물 및 그 실리케이트 및 유기 절연 재료를 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층(42)의 제2 재료는 절연 층(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에 사용되는 바와 같이, 제거 공정이 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하는 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 공정의 "선택도"로 지칭된다.
희생 재료 층(42)은 절연 재료, 반도체 재료 또는 도전성 재료를 포함할 수 있다. 희생 재료 층(42)의 제2 재료는 후속적으로, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극으로 기능할 수 있는 전기 도전성 전극으로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘) 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층(42)은 실리콘 질화물 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층일 수 있다.
일 실시예에서, 절연 층(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층은 실리콘 질화물 희생 재료 층을 포함할 수 있다. 절연 층(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층(32)에 채용되는 경우, 테트라에틸 오르토실리케이트(TEOS: tetraethyl orthosilicate)가 CVD 공정을 위한 전구체 재료로서 채용될 수 있다. 희생 재료 층(42)의 제2 재료는, 예를 들어, CVD 또는 원자층 증착(ALD: atomic layer deposition)으로 형성될 수 있다.
희생 재료 층(42)은 적합하게 패턴화되어, 희생 재료 층(42)의 대체에 의해 후속적으로 형성될 도전성 재료 부분이 후속적으로 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스의 제어 게이트 전극과 같은 전기 도전성 전극으로 기능할 수 있도록 한다. 희생 재료 층(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층(32) 및 희생 재료 층(42)의 두께는 20 nm 내지 50 nm 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 채용될 수 있다. 절연 층(32) 및 희생 재료 층(42)의 쌍들의 반복 수는 2 내지 1,024 및 전형적으로 8 내지 256의 범위일 수 있지만, 더 많은 반복 수도 채용될 수 있다. 희생 재료 층(42)은 제어 게이트 전극으로 기능하는 전기 도전성 층으로 대체된다. 스택 내의 상단 및 하단 게이트 전극은 선택 게이트 전극으로 기능할 수 있다. 일 실시예에서, 교번 스택(32, 42) 내의 각각의 희생 재료 층(42)은 각자의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층이 후속으로 전기 도전성 층으로 대체되는 희생 재료 층(42)인 실시예를 채용하여 기술되지만, 희생 재료 층이 전기 도전성 층으로서 형성되는 실시예가 본 명세서에서 명백하게 고려된다. 이러한 경우에, 스페이서 재료 층을 전기 도전성 층으로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 전술한 바와 같이 절연 층(32)에 채용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 증착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 교번 스택(32, 42)의 주변 영역에 단차형 표면이 형성되며, 이는 본 명세서에서 테라스 영역으로 지칭된다. 본 명세서에서 사용되는 바와 같이, "단차형 표면"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면 및 적어도 2개의 수직 표면을 포함하는 표면들의 세트를 지칭한다. 교번 스택(32, 42)의 부분이 단차형 표면의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면을 갖는 공동을 지칭한다.
주변 회로부를 위한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 영역(200)과 메모리 어레이 영역(100) 사이에 위치되는 접촉 영역(300) 내에 테라스 영역이 형성된다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상단 표면으로부터의 수직 거리의 함수로 단계적으로 변화하도록, 다양한 단차형 표면을 가질 수 있다. 일 실시예에서, 단차형 공동은 처리 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 처리 단계들의 세트는, 예를 들어, 하나 이상의 레벨만큼 공동의 깊이를 수직 방향으로 증가시키는 제1 유형의 에칭 공정 및 제1 유형의 후속 에칭 공정에서 수직 방향으로 에칭될 구역을 측방향으로 확장시키는 제2 유형의 에칭 공정을 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 교번하는 복수를 포함하는 구조체의 "레벨"은 구조체 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대 위치로서 정의된다.
교번 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 영역에서 교번 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 영역은, 교번 스택(32, 42) 내의 최하단 층으로부터 교번 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번 스택(32, 42)의 단차형 표면을 포함한다.
단차형 표면의 각각의 수직 단차부는 하나 이상의 쌍들의 절연 층(32) 및 희생 재료 층의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 단일 쌍의 절연 층(32) 및 희생 재료 층(42)의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "컬럼(column)들"은, 각각의 수직 단차부가 복수의 쌍들의 절연 층(32) 및 희생 재료 층(42)의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 컬럼들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 컬럼은, 희생 재료 층(42) 각각이 계단들의 각자의 컬럼 내에서 물리적으로 노출된 상단 표면을 갖도록 서로 수직 방향으로 오프셋될 수 있다. 예시적인 실시예에서, 메모리 스택 구조체의 각각의 블록이 이후에 형성되도록 계단들의 2개의 컬럼들이 형성되는데, 계단들의 하나의 컬럼이 (하단으로부터 계수될 때) 홀수 번호의 희생 재료 층들(42)에 대해 물리적으로 노출된 상단 표면들을 제공하고 계단들의 다른 컬럼이 (하단으로부터 계수될 때) 짝수 번호의 희생 재료 층들에 대해 물리적으로 노출된 상단 표면들을 제공하도록 형성될 수 있다. 희생 재료 층(42)의 물리적으로 노출된 표면 중에서 각자의 세트의 수직 오프셋들을 갖는 계단들의 3개, 4개 또는 그 이상의 컬럼들을 채용하는 구성도 채용될 수 있다. 각각의 희생 재료 층(42)은, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 돌출부(overhang)를 갖지 않도록, 적어도 하나의 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 컬럼 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 컬럼들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 영역(100)과 접촉 영역(300) 사이의 경계에 수직일 수 있다.
역단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 증착에 의해 단차형 공동 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 나머지 부분은 역단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역단차형" 요소는, 단차형 표면, 및 해당 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역단차형 유전체 재료 부분(65)에 채용되는 경우, 역단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인-선택-레벨 격리 구조체(72)가, 절연 캡 층(70) 및 드레인-선택-레벨에 위치된 희생 재료 층(42)의 서브세트를 관통해 형성될 수 있다. 드레인-선택-레벨 격리 구조체(72)는, 예를 들어, 드레인-선택-레벨 격리 트렌치를 형성하고 드레인-선택-레벨 격리 트렌치를 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분은 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패턴화되어 내부에 개구를 형성할 수 있다. 개구는 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구 및 접촉 영역(300) 위에 형성된 제2 세트의 개구를 포함한다. 리소그래피 재료 스택 내의 패턴은, 패턴화된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역단차형 유전체 재료 부분(65)을 관통해, 그리고 교번 스택(32, 42)을 관통해 전사될 수 있다. 패턴화된 리소그래피 재료 스택 내의 개구 아래에 놓인 교번 스택(32, 42)의 부분들이 에칭되어 메모리 개구(49) 및 지지체 개구(19)를 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조체와 같은 메모리 요소들이 후속적으로 형성되는 구조체를 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지체 개구"는 다른 요소들을 기계식으로 지지하는 지지 구조체(예컨대, 지지 기둥 구조체)가 후속적으로 형성되는 구조체를 지칭한다. 메모리 개구(49)는 메모리 어레이 영역(100) 내의 절연 캡 층(70) 및 교번 스택(32, 42)의 전체를 관통해 형성된다. 지지체 개구(19)는 접촉 영역(300) 내의 역단차형 유전체 재료 부분(65) 및 단차형 표면 아래에 놓이는 교번 스택(32, 42)의 부분을 관통해 형성된다.
메모리 개구(49)는 교번 스택(32, 42)의 전체를 관통해 연장된다. 지지체 개구(19)는 교번 스택(32, 42) 내의 층들의 서브세트를 관통해 연장된다. 교번 스택(32, 42)의 재료를 관통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학작용은 교번 스택(32, 42) 내의 제1 및 제2 재료의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구(49) 및 지지체 개구(19)의 측벽은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구(49) 및 지지체 개구(19)는, 교번 스택(32, 42)의 상단 표면으로부터 적어도 반도체 재료 층(10)의 최상단 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 반도체 재료 층(10)의 상단 표면이 각각의 메모리 개구(49) 및 각각의 지지체 개구(19)의 하단에서 물리적으로 노출된 후에, 선택적으로 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상단 표면으로부터 리세스 깊이만큼 수직 방향으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위에 있을 수 있지만, 더 작은 깊이 및 더 큰 리세스 깊이도 채용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구(49) 및 지지체 개구(19)의 하단 표면은 반도체 재료 층(10)의 최상단 표면과 동일 평면 상에 있을 수 있다.
메모리 개구(49) 및 지지체 개구(19) 각각은 기판의 최상단 표면에 실질적으로 수직 방향으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구(49)의 2차원 어레이가 메모리 어레이 영역(100)에 형성될 수 있다. 지지체 개구(19)의 2차원 어레이가 접촉 영역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구(49) 및 지지체 개구(19)는 기판 반도체 층(9)의 상단 표면까지 연장될 수 있다. 일반적으로, 기판 위에 절연 층(32) 및 스페이서 재료 층이 교대로 적층된다. 스페이서 재료 층은 전기 도전성 층으로서 형성되거나, 후속적으로 전기 도전성 층으로 대체된다. 스페이서 재료 층이 후속적으로 전기 도전성 층으로 대체되는 경우 스페이서 재료 층은 희생 재료 층(42)을 포함한다.
도 5a 내지 도 5g는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조체가 형성되는 동안의 메모리 개구의 순차적인 개략적 수직 단면도이다. 도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조체에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번 스택(32, 42)을 관통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 처리 단계에서, 각각의 지지체 개구(19)는 역단차형 유전체 재료 부분(65), 교번 스택(32, 42) 내의 층들의 서브세트를 관통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 관통해 연장될 수 있다. 반도체 재료 층(10)의 상단 표면에 대한 각각의 메모리 개구의 하단 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위에 있을 수 있지만, 더 큰 리세스 깊이도 채용될 수 있다. 선택적으로, 희생 재료 층(42)은, 예를 들어 등방성 에칭에 의해, 측방향 리세스(도시되지 않음)를 형성하도록 부분적으로 측방향으로 리세스될 수 있다.
도 5b를 참조하면, 선택적인 페데스탈(pedestal) 채널 부분(예컨대, 에피택셜 페데스탈)(11)이 예를 들어, 선택적 에피택시에 의해 각각의 메모리 개구(49) 및 각각의 지지체 개구(19)의 하단 부분에서 형성될 수 있다. 각각의 페데스탈 채널 부분(11)은 반도체 재료 층(10)의 단결정 반도체 재료와 에피택셜 정렬되어 있는 단결정 반도체 재료를 포함한다. 일 실시예에서, 페데스탈 채널 부분(11)은 반도체 재료 층(10)과 동일한 도전성 유형의 전기 도펀트로 도핑될 수 있다. 일 실시예에서, 각각의 페데스탈 채널 부분(11)의 상단 표면은 희생 재료 층(42)의 상단 표면을 포함하는 수평 평면 위에 형성될 수 있다. 이러한 경우, 적어도 하나의 소스 선택 게이트 전극이, 페데스탈 채널 부분(11)의 상단 표면을 포함하는 수평 평면 아래에 위치된 각각의 희생 재료 층(42)을 각자의 도전성 재료 층으로 대체함으로써, 후속적으로 형성될 수 있다. 페데스탈 채널 부분(11)은, 기판(9, 10) 내에 후속적으로 형성될 소스 영역과, 메모리 개구(49)의 상부 부분 내에 후속적으로 형성될 드레인 영역 사이에서 연장되는 트랜지스터 채널의 일부분일 수 있다. 메모리 공동(49')이 페데스탈 채널 부분(11) 위의 메모리 개구(49)의 비충전된 부분 내에 존재한다. 일 실시예에서, 페데스탈 채널 부분(11)은 단결정 실리콘을 포함할 수 있다. 일 실시예에서, 페데스탈 채널 부분(11)은 페데스탈 채널 부분이 접촉하는 반도체 재료 층(10)의 도전성 유형과 동일한 제1 도전성 유형의 도핑을 가질 수 있다. 반도체 재료 층(10)이 존재하지 않는 경우, 페데스탈 채널 부분(11)은 제1 도전성 유형의 도핑을 가질 수 있는 기판 반도체 층(9) 상에 직접 형성될 수 있다.
도 5c를 참조하면, 메모리 필름(150) 및 선택적인 희생 커버 재료 층(601)을 포함하는 층 스택은 일련의 컨포멀 증착 공정에 의해 형성될 수 있다. 메모리 필름(150)은 공진 터널링 배리어 스택(152), 메모리 재료 층(154) 및 반도체 배리어 층(156)을 포함한다.
공진 터널링 배리어 스택(152)은 적어도 2개의 반도체 양자 우물을 포함한다. 각 반도체 양자 우물은 두 배리어 층(2B) 사이에 위치하는 우물 층(2A)을 포함한다. 우물 층(2A)은 상대적으로 좁은 제1 밴드갭을 갖는 반도체 재료를 포함하고, 배리어 층(2B)은 제1 밴드갭보다 상대적으로 더 넓은 제2 밴드갭을 갖는 반도체 재료를 포함한다. 예를 들어, 반도체 양자 우물의 우물 층(2A)과 배리어 층(2B)은 III-V족 반도체 층과 같은 화합물 반도체 층으로 구성된다. 일 실시예에서, 우물 층(2A)은 1 eV 미만, 예컨대 0.5 eV 미만, 예를 들어 0.3 eV 내지 0.45 eV인 직접 밴드갭을 가질 수 있다. 예를 들어, 우물 층(2A)은 약 0.36 eV의 직접 밴드갭을 갖는 인듐 비소를 포함할 수 있다. 일 실시예에서, 배리어 층(2B)은 1.5 eV 초과, 예컨대 2 eV 초과, 예를 들어 2.1 eV 내지 2.3 eV인 직접 밴드갭을 가질 수 있다. 예를 들어, 배리어 층(2B)은 약 2.22 eV의 직접 밴드갭을 갖는 알루미늄 안티몬화물을 포함할 수 있다. 인듐 비소(InAs) 및/또는 알루미늄 안티몬화물(AlSb)을 대신하여 다른 반도체 층을 사용할 수 있다. 일 실시예에서, 공진 터널링 배리어 스택(152)은 교차되는 3개의 넓은 밴드갭 반도체 배리어 층(2B)과 2개의 좁은 밴드갭 반도체 우물 층(2A)으로 구성된 2개의 반도체 양자 우물을 포함한다. 선택적으로, 선택적인 InAs 인터페이스 층(2C)이 메모리 개구의 측벽 상에 위치할 수 있다(즉, 공진 터널링 배리어 스택(152)의 외부 표면을 포함할 수 있다).
각 배리어 층(2B)은 1 nm 내지 3 nm, 예컨대 1.2 nm 내지 2 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 각 우물 층(2A)은 1 nm 내지 4 nm, 예컨대 2 nm 내지 3 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 비제한적으로 예시된 실시예에서, 공진 터널링 배리어 스택(152)은 외부에서 내부로(증착 순서에 따라), InAs로 구성되고 1 nm 내지 1.5 nm 범위의 두께를 갖는 선택적인 반도체 인터페이스 층(2C), AlSb로 구성되고 약 1.8 nm의 두께를 갖는 제1 반도체 배리어 층(2B), InAs로 구성되고 약 3 nm의 두께를 갖는 제1 반도체 우물 층(2A), AlSb로 구성되고 약 1.2 nm의 두께를 갖는 제2 반도체 배리어 층(2B), InAs로 구성되고 약 2.4 nm의 두께를 갖는 제2 반도체 우물 층(2A) 및 AlSb로 구성되고 약 1.8 nm의 두께를 갖는 제3 반도체 배리어 층(2B)으로 구성될 수 있다.
메모리 재료 층(154)은 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 증착 공정에 의해 연속적인 재료 층으로서 증착될 수 있다. 메모리 재료 층(154)은 메모리 재료, 즉 재료의 상태를 선택하여 데이터를 저장할 수 있는 재료를 포함한다. 예를 들어, 메모리 재료 층(154)은 실리콘 질화물, 폴리실리콘 또는 금속 재료와 같은 전하 저장 재료를 포함할 수 있다. 메모리 재료 층(154)은 균질한 조성의 단일 메모리 재료 층으로서 형성될 수 있거나, 또는 다수의 메모리 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 메모리 재료 층(154)은 하나 이상의 실리콘 질화물 세그먼트와 같은 절연 전하 트래핑 재료를 포함할 수 있다. 메모리 재료 층(154)은 예를 들어 화학 증착(CVD), 원자층 증착(ALD), 물리 증착(PVD) 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 증착 기술에 의해 형성될 수 있다. 메모리 재료 층(154)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일 실시예에서, 메모리 재료 층(154)은 기본적으로 실리콘 질화물로 구성되고 두께가 4 nm 내지 6 nm 범위인 전하 저장 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
반도체 배리어 층(156)은 전자 터널링을 방지하기 위해 상대적으로 넓은 밴드갭과 상대적으로 큰 두께를 가질 수 있다. 따라서, 반도체 배리어 층(156)은 전하 저장 NAND 디바이스의 차단 층으로 기능할 수 있다. 일 실시예에서, 반도체 배리어 층은 2 eV를 초과하는 밴드갭을 갖는 화합물 반도체 재료를 포함한다. 반도체 배리어 층(156)은 약 2.22 eV의 직접 밴드갭을 갖는 알루미늄 안티몬화물을 포함할 수 있다. 균일한 반도체 산화물 층(156)의 두께는 적어도 8 nm, 예컨대 8 nm 내지 20 nm, 예컨대 10 nm 내지 12 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 반도체 배리어 층(156)은 전체적으로 균일한 재료 구성을 갖는 균일한 배리어 층을 포함할 수 있다.
선택적인 희생 커버 재료 층(601)은 균일한 배리어 층(156)의 재료에 대해 선택적으로 추후에 제거될 수 있는 희생 재료를 포함한다. 일 실시예에서, 희생 커버 재료 층(601)은 비정질 실리콘과 같은 반도체 재료를 포함할 수 있거나, 또는 비정질 탄소 또는 다이아몬드 유사 탄소(DLC: diamond-like carbon)와 같은 탄소계 재료를 포함할 수 있다. 희생 커버 재료 층(601)은 저압 화학 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 희생 커버 재료 층(601)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 증착된 재료 층들(152, 154, 156, 601)로 충전되지 않는 각각의 메모리 개구(49)의 체적 내에 메모리 공동(49')이 형성된다.
도 5d를 참조하면, 절연 캡 층(70)을 덮고 있는 선택적인 희생 커버 재료 층(601), 반도체 배리어 층(156), 메모리 재료 층(154) 및 공진 터널링 배리어 스택(152)은 순차적으로 적어도 하나의 이방성 에칭 공정을 채용하여 이방성으로 에칭된다. 절연 캡 층(70)의 상부 표면 위에 위치된 희생 커버 재료 층(601), 반도체 배리어 층(156), 메모리 재료 층(154) 및 공진 터널링 배리어 스택(152)의 부분들은 적어도 하나의 이방성 에칭 공정에 의해 제거될 수 있다. 또한, 각각의 메모리 공동(49')의 저부에서의 희생 커버 재료 층(601), 반도체 배리어 층(156), 메모리 재료 층(154) 및 공진 터널링 배리어 스택(152)의 수평 부분은 제거되어, 이들의 나머지 부분들 내에 개구를 형성할 수 있다. 희생 커버 재료 층(601), 반도체 배리어 층(156), 메모리 재료 층(154) 및 공진 터널링 배리어 스택(152) 각각은, 다양한 재료 층들에 대해 동일할 수 있거나 동일하지 않을 수 있는, 각자의 에칭 화학 작용을 채용하는 각자의 이방성 에칭 공정에 의해 에칭될 수 있다.
희생 커버 재료 층(601)의 각각의 나머지 부분은 관 형태를 가질 수 있다. 일 실시예에서, 각각의 메모리 재료 층(154)은 프로그래밍 시에 전기 전하를 저장하는 전하 저장 영역들의 수직 스택을 포함할 수 있다. 일 실시예에서, 메모리 재료 층(154)은, 희생 재료 층들(42)에 인접한 각각의 부분이 전하 저장 영역을 구성하는, 실리콘 질화물 층일 수 있다.
페데스탈 채널 부분(11)의 표면(또는 페데스탈 채널 부분(11)이 채용되지 않는 경우에 반도체 재료 층(10)의 표면)은 개구 아래에서 희생 커버 재료 층(601), 반도체 배리어 층(156), 메모리 재료 층(154) 및 공진 터널링 배리어 스택(152)을 통해 물리적으로 노출될 수 있다. 선택적으로, 각각의 메모리 공동(49')의 하단에 있는 물리적으로 노출된 반도체 표면은, 메모리 공동(49') 아래의 리세스된 반도체 표면이 페데스탈 채널 부분(11)의(또는 페데스탈 채널 부분들(11)이 채용되지 않는 경우에 반도체 재료 층(10)의) 최상단 표면으로부터 리세스 거리만큼 수직 방향으로 오프셋되도록, 수직 방향으로 리세스될 수 있다. 반도체 배리어 층(156)이 메모리 재료 층(154) 위에 위치된다. 메모리 개구(49) 내의 공진 터널링 배리어 스택(152), 메모리 재료 층(154) 및 반도체 배리어 층(156)의 세트가 메모리 필름(50)을 구성하며, 이는 공진 터널링 배리어 스택(152) 및 반도체 배리어 층(156)에 의해 주변 재료로부터 절연되는(메모리 재료 층(154)으로서 구현되는 바와 같은) 복수의 전하 저장 영역을 포함한다. 일 실시예에서, 희생 커버 재료 층(601), 반도체 배리어 층(156), 메모리 재료 층(154) 및 공진 터널링 배리어 스택(152)은 수직 방향으로 일치하는 측벽을 가질 수 있다. 희생 커버 재료 층(601)은 반도체 배리어 층(156)의 재료에 대해 선택적으로 추후에 제거될 수 있다. 희생 커버 재료 층(601)이 비정질 실리콘을 포함하는 경우, 고온 트라이메틸-2 하이드록시에틸 암모늄 하이드록사이드("고온 TMY") 또는 테트라메틸 암모늄 하이드록사이드(TMAH)를 채용하는 습식 에칭 공정이 희생 커버 재료 층(601)을 제거하기 위해 수행될 수 있다.
도 5e를 참조하면, 반도체 채널 층(60L)이 페데스탈 채널 부분(11)의 반도체 표면 상에 또는 페데스탈 채널 부분(11)이 생략되는 경우에 반도체 재료 층(10) 상에 직접, 그리고 반도체 배리어 층(156) 상에 직접 증착될 수 있다. 반도체 채널 층(60L)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V족 화합물 반도체 재료, 적어도 하나의 II-VI족 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 반도체 채널 층(60L)은 인듐 비소와 같은 고이동성, 좁은 밴드갭 반도체 재료를 포함한다. 반도체 채널 층(60L)에 좁은 밴드갭 반도체 재료를 사용하는 것은 수직 반도체 채널에서 향상된 전하 캐리어 이동성의 이점을 제공한다. 반도체 채널 층(60L)은 반도체 재료 층(10) 및 페데스탈 채널 부분들(11)의 도전성 유형과 동일한 제1 도전성 유형(예: n-형)의 도핑을 가질 수 있다. 반도체 채널 층(60L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 반도체 채널 층(60L)의 두께는 2 nm 내지 10 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 반도체 채널 층(60L)은 각각의 메모리 개구 내의 메모리 공동(49')을 부분적으로 충전할 수 있거나 또는 각각의 메모리 개구 내의 공동을 완전히 충전할 수 있다.
도 5f를 참조하면, 각각의 메모리 개구 내의 메모리 공동(49')이 반도체 채널 층(60L)에 의해 완전히 충전되지 않는 경우, 각각의 메모리 개구 내의 메모리 공동(49')의 임의의 나머지 부분을 충전하기 위해 유전체 코어 층(62L)이 메모리 공동(49') 내에 증착될 수 있다. 선택적으로, 2 nm 내지 4 nm의 범위의 두께를 가지는 계면 유전체 층(621)(예컨대, 알루미늄 산화물 층)이 유전체 코어 층(62L)의 형성 전에 형성될 수 있다. 계면 유전체 층(621)은 반도체 채널 층(60L)에서 전하 캐리어 이동성을 증가시킬 수 있다. 유전체 코어 층(62L)은 실리콘 산화물 또는 유기실리케이트 유리와 같은 유전체 재료를 포함한다. 유전체 코어 층(62L)은 저압 화학 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 또는 스핀 코팅과 같은 자기-평탄화 증착 공정에 의해 증착될 수 있다.
도 5g를 참조하면, 유전체 코어 층(62L)(및 존재하는 경우, 계면 유전체 층(621))의 수평 부분은, 예를 들어, 유전체 코어 층(62L)의 각각의 나머지 부분들이 각자의 메모리 개구(49) 내에 위치되고 절연 캡 층(70)의 상부 표면을 포함하는 수평 평면 아래에 각자의 상부 표면을 갖도록 하는 리세스 에칭 공정에 의해, 제거될 수 있다. 유전체 코어 층(62L)의 각각의 나머지 부분은 유전체 코어(62)를 구성한다.
도 6을 참조하면, 제2 도전성 유형의 도핑을 갖는 도핑된 반도체 재료가 유전체 코어(62) 위에서 각각의 리세스 영역 내부에 증착될 수 있다. 증착된 반도체 재료는 제1 도전성 유형과 반대인 제2 도전성 유형의 도핑을 가질 수 있다. 예를 들어, 제1 도전성 유형이 p-형인 경우, 제2 도전성 유형은 n-형이고, 그 반대로도 가능하다. 증착된 반도체 재료 내의 도펀트 농도는 5.0 x 1018/cm3 내지 2.0 x 1021/cm3의 범위에 있을 수 있지만, 더 낮은 도펀트 농도 및 더 높은 도펀트 농도도 채용될 수 있다.
제2 도전성 유형의 도핑 및 반도체 채널 층(60L)의 수평 부분을 갖는 증착된 반도체 재료의 잉여 부분들은, 예를 들어 화학적 기계적 평탄화(CMP) 또는 리세스 에칭 공정에 의해, 절연 캡 층(70)의 상단 표면을 포함한 수평 평면 위로부터 제거될 수 있다. 제2 도전성 유형의 도핑을 갖는 도핑된 반도체 재료의 각각의 나머지 부분은 드레인 영역(63)을 구성한다. (제1 도전성 유형의 도핑을 갖는) 반도체 채널 층(60L)의 각각의 나머지 부분은 수직 반도체 채널(60)을 구성한다. 수직 반도체 채널(60)은 반도체 배리어 층(156) 위에 직접 형성된다.
도 7을 참조하면, 본 개시내용의 실시예에 따른 메모리 개구 충전 구조체(58)의 대안적인 실시예가 도시되는데, 이는 도 6에 예시된 메모리 개구 충전 구조체(58)로부터 공진 터널링 배리어 스택(152)과 균일한 배리어 층(156)의 위치를 반전시킴으로써 유도될 수 있다. 구체적으로, 균일한 배리어 층(156)이 먼저 증착되고, 메모리 재료 층(154)이 다음에, 그리고 공진 터널링 배리어 스택(152)이 증착된다. 공진 터널링 배리어 스택(152) 내의 층의 공간적 순서 및 순차적 순서는 도 5c에 예시된 제1 예시적인 구조체에서와 같이 동일할 수 있다. 그러나, 인터페이스 층(2C)은 생략될 수 있다.
도 7에 예시된 구성에서, 균일한 배리어 층(156)(예컨대, AlSb 배리어 층)은 전하 저장 층(메모리 재료 층(154)을 포함)과 제어 게이트 즉, 희생 재료 층(42)을 전기적 도전성 층으로 대체함으로써 후속적으로 형성될 게이트 전극 사이에 위치한다. 균일한 배리어 층(156)은 전자의 역터널링을 방지한다. 공진 터널링 배리어 스택(152)은 수직 반도체 채널(60)과 전하 저장 층(메모리 재료 층(154)을 포함) 사이에 위치하고 수직 반도체 채널(60)과 메모리 재료 층(154) 사이의 전자 터널링에 의해 프로그래밍과 소거를 가능하게 한다.
도 6 및 도 7을 참조하면, 메모리 개구 충전 구조체(58)는 각 메모리 개구(49) 내에 형성될 수 있다. 메모리 필름(50)을 포함하는 층 스택은 메모리 개구 충전 구조체(58)의 수직 방향으로 연장되는 컴포넌트일 수 있다. 수직 반도체 채널(60)은 메모리 개구 충전 구조체(58)의 수직 방향으로 연장되는 컴포넌트일 수 있다. 수직 반도체 채널(60)은 메모리 필름(150)의 층 스택의 제1 면 위에 형성될 수 있다. 아래에 설명되는 바와 같이, 희생 재료 층(42)은 층 스택의 제2 면 위에 형성되어 수직 반도체 채널(60)의 길이 방향, 즉 수직 방향을 따라 배열되는 복수의 게이트 전극으로 대체된다.
일 실시예에서, 기판은 반도체 재료 층(10)을 포함하고, 수직 반도체 채널(60)의 하단은, 예를 들어 페데스탈 채널 부분(11)을 통해 반도체 재료 층(10)과 전기적으로 연결될 수 있다. 드레인 영역(63)은 수직 반도체 채널(60)의 상단에 형성될 수 있다.
도 8을 참조하면, 각각 메모리 개구(49) 및 지지체 개구(19) 내의 메모리 개구 충전 구조체(58) 및 지지 기둥 구조체(20)의 형성 이후의 제1 예시적인 구조체가 예시되어 있다. 메모리 개구 충전 구조체(58)의 인스턴스가 도 4a 및 도 4b의 구조체의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조체(20)의 인스턴스가 도 4a 및 도 4b의 구조체의 각각의 지지체 개구(19) 내에 형성될 수 있다. 각각의 메모리 스택 구조체(55)는 수직 반도체 채널(60) 및 메모리 필름(150)을 포함한다.
도 9a 및 도 9b를 참조하면, 접촉-레벨 유전체 층(73)이 절연 층(32) 및 희생 재료 층(42)의 교번 스택(32, 42) 위에, 그리고 메모리 개구 충전 구조체(58) 및 지지 기둥 구조체(20) 위에 형성될 수 있다. 접촉-레벨 유전체 층(73)은 희생 재료 층(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 접촉-레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 접촉-레벨 유전체 층(73)은 150 nm 내지 1500 nm 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
포토레지스트 층(도시되지 않음)이 접촉-레벨 유전체 층(73) 위에 인가될 수 있고, 리소그래피 방식으로 패턴화되어 메모리 개구 충전 구조체(58)의 클러스터 사이의 구역에 개구를 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 채용하여 접촉-레벨 유전체 층(73), 교번 스택(32, 42) 및/또는 역단차형 유전체 재료 부분(65)을 관통해 전사되어 후면 트렌치(79)를 형성할 수 있으며, 이는 접촉-레벨 유전체 층(73)의 상단 표면으로부터 적어도 기판(9, 10)의 상단 표면까지 수직 방향으로 연장되고, 메모리 어레이 영역(100) 및 접촉 영역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치(79)는 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로 간에 측방향으로 이격될 수 있다. 메모리 스택 구조체(55)는 제1 수평 방향(hd1)을 따라서 연장되는 로우(row)로 배열될 수 있다. 드레인-선택-레벨 격리 구조체(72)는 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이 방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인-선택-레벨 격리 구조체(72)는 제1 수평 방향(hd1)을 따르는 병진에 따라 불변인, 제1 수평 방향(hd1)에 수직인 수직 평면을 따르는 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 스택 구조체(55)의 다수의 로우가 후면 트렌치(79)와 드레인-선택-레벨 격리 구조체(72)의 이웃하는 쌍 사이에 또는 드레인-선택-레벨 격리 구조체(72)의 이웃하는 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치(79)는 소스 접촉 비아 구조체가 후속적으로 형성될 수 있는 소스 접촉 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
소스 영역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분 내로의 전기 도펀트의 주입에 의해 각각의 후면 트렌치(79) 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 소스 영역(61)과 복수의 페데스탈 채널 부분(11) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터를 위한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 각자의 페데스탈 채널 부분(11)을 통해 다수의 수직 반도체 채널(60)에 접속된다. 수평 반도체 채널(59)은 소스 영역(61) 및 복수의 페데스탈 채널 부분(11)과 접촉한다.
도 10 및 도 11a를 참조하면, 절연 층(32)의 제1 재료에 대하여 희생 재료 층(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 공정을 채용하여 후면 트렌치(79) 안으로 도입될 수 있다. 도 11a는 도 10의 제1 예시적 구조체의 일 영역을 예시한다. 희생 재료 층(42)이 그로부터 제거된 체적 내에 후면 리세스(43)가 형성된다. 희생 재료 층(42)의 제2 재료의 제거는 절연 층(32)의 제1 재료, 역단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료 및 메모리 필름(150)의 최외부 층의 재료에 선택적일 수 있다. 일 실시예에서, 희생 재료 층(42)은 실리콘 질화물을 포함할 수 있고, 절연 층(32) 및 역단차형 유전체 재료 부분(65)의 재료는 실리콘 산화물 및 유전체 금속 산화물로부터 선택될 수 있다.
제1 재료 및 메모리 필름(150)의 최외측 층에 대해 선택적으로 제2 재료를 제거하는 에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나 또는 에칭제가 증기상으로 후면 트렌치(79) 내로 도입되는 기체상(건식) 에칭 공정일 수 있다. 예를 들어, 희생 재료 층(42)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 제1 예시적인 구조체가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘 및 본 기술 분야에서 채용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조체(20), 역단차형 유전체 재료 부분(65) 및 메모리 개구 충전 구조체(58)는 구조적 지지를 제공하는 한편, 후면 리세스(43)는 이전에 희생 재료 층(42)에 의해 점유된 체적 내에 존재한다.
각각의 후면 리세스(43)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말해서, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층(42)의 제2 재료가 그로부터 제거된 체적 내에 복수의 배면 리세스(43)가 형성될 수 있다. 메모리 스택 구조체(55)가 형성되는 메모리 개구는 본 명세서에서 후면 리세스(43)와는 대조적으로 전면 개구 또는 전면 공동으로 지칭된다. 일 실시예에서, 메모리 어레이 영역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨을 갖는 모놀리식 3차원 NAND 스트링의 어레이를 포함한다. 이러한 경우에, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링의 어레이의 각자의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스(43) 각각은 기판(9, 10)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직 방향으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
선택적인 페데스탈 채널 부분(11) 및 반도체 재료 층(10)의 물리적으로 노출된 표면 부분은 반도체 재료의 열적 변환 및/또는 플라즈마 변환에 의해 유전체 재료 부분으로 변환될 수 있다. 예를 들어, 열적 변환 및/또는 플라즈마 변환은 각각의 페데스탈 채널 부분(11)의 표면 부분을 관형 유전체 스페이서(116)로 변환하고, 반도체 재료 층(10)의 각각의 물리적으로 노출된 표면 부분을 평면형 유전체 부분(616)으로 변환하기 위해 채용될 수 있다. 일 실시예에서, 각각의 관형 유전체 스페이서(116)는 토러스(torus)에 위상적으로 동형일 수 있으며, 즉 대체로 링-형상일 수 있다. 본 명세서에 사용되는 바와 같이, 요소의 형상이 구멍을 파괴하지 않거나 토러스의 형상 내로 새로운 구멍을 형성하지 않고서 연속적으로 신장될 수 있는 경우, 요소는 토러스에 위상적으로 동형이다. 관형 유전체 스페이서(116)는, 페데스탈 채널 부분(11)과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 관형 유전체 스페이서(116)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 관형 유전체 스페이서(116)는 페데스탈 채널 부분(11)의 반도체 재료의 유전체 산화물, 유전체 질화물 또는 유전체 산질화물을 포함할 수 있다. 마찬가지로, 각각의 평면형 유전체 부분(616)은, 반도체 재료 층과 동일한 반도체 요소를 포함하고 산소 및/또는 질소와 같은 적어도 하나의 비-금속성 요소를 추가로 포함하는 유전체 재료를 포함하여, 평면형 유전체 부분(616)의 재료가 유전체 재료이도록 한다. 일 실시예에서, 평면형 유전체 부분(616)은 반도체 재료 층(10)의 반도체 재료의 유전체 산화물, 유전체 질화물 또는 유전체 산질화물을 포함할 수 있다.
도 11b를 참조하면, 후면 차단 유전체 층(44)이 선택적으로 형성될 수 있다. 후면 차단 유전체 층(44)은, 존재하는 경우, 후면 리세스(43) 내에 후속적으로 형성될 제어 게이트를 위한 제어 게이트 유전체로서 기능하는 유전체 재료를 포함한다.
후면 차단 유전체 층(44)은 후면 리세스(43) 내에 그리고 후면 트렌치(79)의 측벽 상에 형성될 수 있다. 후면 차단 유전체 층(44)은 후면 리세스(43) 내에서 절연 층(32)의 수평 표면 및 메모리 스택 구조체(55)의 측벽 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 형성되는 경우, 후면 차단 유전체 층(44)의 형성 이전에 관형 유전체 스페이서(116) 및 평면형 유전체 부분(616)의 형성은 선택적이다. 일 실시예에서, 후면 차단 유전체 층(44)은 원자층 증착(ALD)과 같은 컨포멀 증착 공정에 의해 형성될 수 있다. 후면 차단 유전체 층(44)은 본질적으로 알루미늄 산화물로 이루어질 수 있다. 후면 차단 유전체 층(44)의 두께는 1 nm 내지 15 nm, 예컨대 2 내지 6 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
후면 차단 유전체 층(44)의 유전체 재료는 알루미늄 산화물과 같은 유전체 금속 산화물, 적어도 하나의 전이 금속 원소의 유전체 산화물, 적어도 하나의 란탄족 원소의 유전체 산화물, 알루미늄의 조합의 유전체 산화물, 적어도 하나의 전이 금속 원소 및/또는 적어도 하나의 란탄족 원소일 수 있다. 대안적으로 또는 추가적으로, 후면 차단 유전체 층(44)은 실리콘 산화물 층을 포함할 수 있다. 후면 차단 유전체 층(44)은 화학 증착 또는 원자층 증착과 같은 컨포멀 증착 방법에 의해 증착될 수 있다. 후면 차단 유전체 층(44)은 후면 트렌치(79)의 측벽, 절연 층(32)의 수평 표면 및 측벽, 후면 리세스(43)에 물리적으로 노출되는 메모리 스택 구조체(55)의 측벽 표면의 부분 및 평면형 유전체 부분(616)의 상단 표면 상에 형성된다. 후면 공동(79')이, 후면 차단 유전체 층(44)으로 충전되지 않은 각각의 후면 트렌치(79)의 부분 내에 존재한다.
도 11c를 참조하면, 금속성 배리어 층(46A)이 후면 리세스(43) 내에 증착될 수 있다. 금속성 배리어 층(46A)은 후속적으로 증착될 금속성 충전 재료에 대한 확산 배리어 층 및/또는 접착 촉진 층으로 기능할 수 있는 전기 도전성 금속성 재료를 포함한다. 금속성 배리어 층(46A)은 도전성 금속성 질화물 재료, 예컨대 TiN, TaN, WN 또는 그의 스택을 포함할 수 있거나 또는 TiC, TaC, WC 또는 그의 스택과 같은 도전성 금속성 탄화물 재료를 포함할 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 화학 증착(CVD) 또는 원자층 증착(ALD)과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 금속성 배리어 층(46A)의 두께는 2 nm 내지 8 nm, 예컨대 3 nm 내지 6 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일 실시예에서, 금속성 배리어 층(46A)은 TiN과 같은 도전성 금속 질화물로 본질적으로 이루어질 수 있다.
도 11d를 참조하면, 금속 충전 재료가 복수의 후면 리세스(43) 내에, 적어도 하나의 후면 트렌치(79)의 측벽 상에, 그리고 접촉-레벨 유전체 층(73)의 상부 표면 위에 증착되어, 금속성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 증착(CVD), 원자층 증착(ALD), 무전해 도금, 전기도금 또는 이들의 조합일 수 있는 컨포멀 증착 방법에 의해 증착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 금속성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 코발트, 루테늄, 티타늄 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 채용하여 증착될 수 있다. 일 실시예에서, 금속성 충전 재료 층(46B)은 불순물로서 잔류 레벨의 불소 원자를 포함하는 텅스텐 층일 수 있다. 금속성 충전 재료 층(46B)은 금속성 배리어 층(46A)에 의해 절연 층들(32) 및 메모리 스택 구조체들(55)로부터 이격되며, 금속성 배리어 층(46A)은 그를 통한 불소 원자들의 확산을 차단하는 금속성 배리어 층이다.
복수의 전기 도전성 층(46)이 복수의 후면 리세스(43) 내에 형성될 수 있고, 연속적인 전기 도전성 층(46L)이 각각의 후면 트렌치(79)의 측벽 상에 그리고 접촉-레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 도전성 층(46)은 절연 층들(32)의 쌍과 같은 수직 방향으로 이웃하는 쌍인 유전체 재료 층들 사이에 위치된 금속성 배리어 층(46A)의 일부분 및 금속성 충전 재료 층(46B)의 일부분을 포함한다. 연속적인 전기 도전성 층(46L)은 후면 트렌치(79) 내에 또는 접촉-레벨 유전체 층(73) 위에 위치되는 금속성 배리어 층(46A)의 연속적인 부분 및 금속성 충전 재료 층(46B)의 연속적인 부분을 포함한다.
각각의 희생 재료 층(42)은 전기 도전성 층(46)으로 대체될 수 있다. 후면 차단 유전체 층(44) 및 연속적인 전기 도전성 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분 내에 후면 공동(79')이 존재한다. 관형 유전체 스페이서(116)가 페데스탈 채널 부분(11)을 측방향으로 둘러싼다. 최하단 전기 도전성 층(46)은 전기 도전성 층(46)의 형성 시에 각각의 관형 유전체 스페이서(116)를 측방향으로 둘러싼다.
도 12a 내지 도 12c를 참조하면, 연속적인 전기 도전성 재료 층(46L)의 증착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽으로부터 그리고 접촉-레벨 유전체 층(73)의 위에서부터 에칭백(etched back)된다. 후면 리세스(43) 내의 증착된 금속성 재료의 각각의 나머지 부분은 전기 도전성 층(46)을 구성한다. 각각의 전기 도전성 층(46)은 도전성 라인 구조체일 수 있다. 따라서, 희생 재료 층(42)은 전기 도전성 층(46)으로 대체된다.
각각의 전기 도전성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극을 전기적으로 상호접속시키는, 즉 전기적으로 단락시키는 워드 라인의 조합으로 기능할 수 있다. 각각의 전기 도전성 층(46) 내의 복수의 제어 게이트 전극은 메모리 스택 구조체(55)를 포함하는 수직 메모리 디바이스를 위한 제어 게이트 전극이다. 다시 말하면, 각각의 전기 도전성 층(46)은 복수의 수직 메모리 디바이스를 위한 공통 제어 게이트 전극으로 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 도전성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적일 수 있다. 이러한 경우에, 후면 차단 유전체 층(44)의 수평 부분은 각각의 후면 트렌치(79)의 하단에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 도전성 재료 층(46L)의 제거는 후면 차단 유전체 층(44)의 재료에 대해 선택적이지 않을 수 있거나, 후면 차단 유전체 층(44)은 채용되지 않을 수 있다. 평면형 유전체 부분(616)은 연속적인 전기 도전성 재료 층(46L)의 제거 중에 제거될 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
교번 스택(32, 46) 내의 전기 도전성 층(46)의 형성 시에 제공되는 최하단 전기 도전성 층(46)은 전계 효과 트랜지스터를 위한 선택 게이트 전극을 포함할 수 있다. 각각의 소스 영역(61)은 반도체 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널(59, 11, 60)은 각각의 소스 영역(61)과 드레인 영역(63)의 각자의 세트 사이에서 연장된다. 반도체 채널(59, 11, 60)은 메모리 스택 구조체(55)의 수직 반도체 채널(60)을 포함한다.
일반적으로, 수직 반도체 채널(60)과 같은 반도체 채널은 메모리 필름(150)을 포함하는 층 스택의 제1 면 상에 형성될 수 있고, 복수의 제어 게이트 전극은 층 스택의 제2 면 상에 형성될 수 있다. 일 실시예에서, 복수의 제어 게이트 전극은 메모리 개구 충전 구조체(58)를 측면으로 둘러싸는 전기 도전성 층(46)의 부분을 포함할 수 있다. 복수의 제어 게이트 전극은 수직 방향과 같은 반도체 채널의 길이 방향을 따라 배열될 수 있다.
도 13를 참조하면, 절연 재료 층이 컨포멀 증착 공정에 의해 후면 트렌치(79) 내에 그리고 접촉-레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 증착 공정은 화학 증착 및 원자층 증착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 증착(LPCVD) 또는 원자층 증착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 1.5 nm 내지 60 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
후면 차단 유전체 층(44)이 존재하는 경우, 절연 재료 층은 후면 차단 유전체 층(44)의 표면 상에 직접 그리고 전기 도전성 층(46)의 측벽 상에 직접 형성될 수 있다. 후면 차단 유전체 층(44)이 채용되지 않는 경우, 절연 재료 층은 절연 층(32)의 측벽 상에 직접 그리고 전기 도전성 층(46)의 측벽 상에 직접 형성될 수 있다.
접촉-레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 하단에서 절연 재료 층의 수평 부분을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 각각의 후면 트렌치(79)의 하단에서 소스 영역(61)의 상단 표면이 물리적으로 노출될 수 있다.
후면 접촉 비아 구조체(76)가 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 접촉 비아 구조체(76)는 각자의 공동(79')을 충전할 수 있다. 접촉 비아 구조체(76)는 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79')) 내에 적어도 하나의 도전성 재료를 증착함으로써 형성될 수 있다. 예를 들어, 적어도 하나의 도전성 재료는 도전성 라이너(76A) 및 도전성 충전 재료 부분(76B)을 포함할 수 있다. 도전성 라이너(76A)는 도전성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금 또는 이들의 스택을 포함할 수 있다. 도전성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 도전성 충전 재료 부분(76B)은 금속 또는 금속성 합금을 포함할 수 있다. 예를 들어, 도전성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 도전성 재료는, 교번 스택(32, 46) 위에 놓인 접촉-레벨 유전체 층(73)을 정지 층으로서 채용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 공정이 채용되는 경우, 접촉-레벨 유전체 층(73)은 CMP 정지 층으로서 채용될 수 있다. 후면 트렌치(79) 내의 적어도 하나의 도전성 재료의 각각의 나머지 연속적인 부분은 후면 접촉 비아 구조체(76)를 구성한다.
대안적으로, 앞서 기재된 절연 재료 층은 후면 트렌치(79) 내에 형성되어 후면 트렌치(79)의 전체 체적을 완전히 충전할 수 있고, 적어도 하나의 유전체 재료로 본질적으로 이루어질 수 있다. 이러한 대안적인 실시예에서, 소스 영역(61) 및 후면 트렌치 비아 구조체(76)는 생략될 수 있고, 수평 소스 라인(예를 들어, 직접 스트랩 접촉부)은 반도체 채널(60)의 하부 부분의 측부와 접촉할 수 있다.
도 14a 내지 도 14d를 참조하면, 추가적인 접촉 비아 구조체(88, 86, 8P)가 접촉-레벨 유전체 층(73)을 관통해, 그리고 선택적으로 역단차형 유전체 재료 부분(65)을 관통해 형성될 수 있다. 예를 들어, 드레인 접촉 비아 구조체(88)는 각각의 드레인 영역(63) 상의 접촉-레벨 유전체 층(73)을 관통해 형성될 수 있다. 워드 라인 접촉 비아 구조체(86)는 접촉-레벨 유전체 층(73)을 관통해, 그리고 역단차형 유전체 재료 부분(65)을 관통해 전기 도전성 층(46) 상에 형성될 수 있다. 주변 디바이스 접촉 비아 구조체(8P)는 주변 디바이스의 각자의 노드 상에 직접 역단차형 유전체 재료 부분(65)을 관통해 형성될 수 있다. 비트 라인(98)은 드레인 접촉 비아 구조체(88)와 전기적으로 접촉하여 형성된다.
도 15a 내지 도 15c는 도 14c의 메모리 디바이스의 예시적인 메모리 필름(150) 및 예시적인 수직 반도체 채널(60)의 밴드 다이어그램이다. 도 15a는 본 개시내용의 제1 실시예에 따른 제어 게이트 전극(46)에 전압이 인가되지 않을 때의 밴드 다이어그램이다. 도 15b는 본 개시내용의 제1 실시예에 따른 수직 반도체 채널(60)에 대하여 제어 게이트 전극(46)에 음의 전압이 인가될 때 프로그래밍 동작 중의 밴드 다이어그램이다. 도 15c는 본 개시내용의 제1 실시예에 따른 수직 반도체 채널에 대하여 제어 게이트 전극에 양의 전압이 인가될 때 소거 동작 중의 밴드 다이어그램이다.
도 15a에 도시된 바와 같이, 전하 저장 층(154)에 저장된 전자는 전하 저장 층(154)과 AlSb 반도체 배리어 층(156) 사이의 매우 큰 전도 대역 불연속성에 의해 수직 반도체 채널(60)로부터 격리된다. 따라서, 상대적으로 두꺼운, 넓은 밴드갭 반도체 배리어 층(156)는 실질적으로 수직 반도체 채널(60)과 전하 저장 층(154) 사이의 전자 터널링을 방지한다. 또한, 공진 배리어 스택(152)은 두 양자 우물 층(2AX 및 2AY)의 양자화 및 전자 에너지 레벨의 차이로 인해, 제어 게이트 전극(46)과 전하 저장 층(154) 사이의 누설 전류를 제거하거나 또는 상당히 감소시킨다. 예를 들어, 전하 저장 층(154)에 근접하게 위치하는 내부 우물 층(2AX)은 전하 저장 층(154)에서 더 멀리 떨어져 위치하는 외부 우물 층(2AY)보다 더 얇을 수 있다. 따라서, 내부 우물 층(2AX)의 전자 에너지 레벨(즉, 최저 에너지 양자 우물 상태)은 외부 우물 층(2AY)보다 높다. 전자 에너지 레벨은 두 우물 층(2AX, 2AY)에서 일치하지 않기 때문에, 어떤 전자도 공진 배리어 스택(152)을 관통해 터널링하지 않는다. 따라서, 전압이 제어 게이트 전극(46)에 인가되지 않을 때, 즉 디바이스가 열역학적 평형 상태에 있을 때, 전자가 전하 저장 층(154) 내부에 갇혀 있으며, 삼중 공진-터널링 배리어 스택(152)은 전하 저장 층으로부터의 전자 통과를 차단한다.
도 15b를 참조하면, 프로그래밍 동작 중에, 음의 전압이 제어 게이트 전극(46)에 인가된다. 이로 인해 두 우물 층(2AX, 2AY)의 전자 에너지 레벨이 실질적으로 정렬된다. 이 정렬은 공진 터널링 배리어 스택(152)을 관통하는 전자의 공진 양자 터널링을 허용한다. 따라서, 전자는 제어 게이트 전극(46)으로부터 공진 터널링 배리어 스택(152)을 통해 전하 저장 층(154)으로 흐른다. 음의 전압은 공진 터널링 배리어 스택(152)을 관통하는 전자의 공진 양자 터널링을 허용하기 위해 우물 층들의 에너지 레벨을 정렬하기에 충분한 임의의 적절한 전압을 포함할 수 있다. 예를 들어, 음의 프로그램 전압은 -2.5 V 내지 -3 V의 범위일 수 있다.
도 15c를 참조하면, 소거 동작 중에, 양의 전압이 제어 게이트 전극에 인가된다. 예시된 실시예에서, 양의 소거 전압은 2.5 V 내지 3 V의 범위일 수 있다. 밴드 벤딩 및 전기장은 전자가 전하 저장 층(154)에서 제어 게이트 전극(46)으로 흐르도록 하여 소거 동작을 위해 전하 저장층으로부터 전자를 제거할 수 있게 한다.
판독 동작 중에, 0.5 V 내지 0.7V 범위의 양의 전압이 비트 라인(98)에 인가되고, 소스 영역(61)이 접지되고, 소거 전압보다 낮은 양의 판독 전압이 제어 게이트 전극(46)에 인가된다. 판독 전압은 0.5 V 내지 1 V의 범위일 수 있다.
본 개시내용의 실시예의 메모리 디바이스는 저전압 판독/기입/소거 동작 및 우수한 충전 유지를 제공하는 저전압, 저에너지 비휘발성 메모리 장치를 포함할 수 있다. 전하 저장 층에 저장된 전자는 넓은 밴드갭 반도체 층(예컨대, AlSb)과의 매우 큰 전도 대역 불연속성에 의해 격리된다. 전하 구속 모델은 본 개시내용의 메모리 디바이스의 실시예에 대해 상온에서 열 활성화된 저장 시간이 1,014년이나 될 것이라고 예측한다.
일반적으로, 기존의 3차원-NAND 디바이스에서 기입 및 소거 동작을 수행하려면 제어 게이트 전극에 20 V보다 큰 전압을 인가해야 한다. 이러한 기존의 3차원-NAND 디바이스에서 프로그램/소거 동작은 상대적으로 느리고, 유전체에서 전압 가속 고장 메커니즘을 유발하여 기기의 내구성을 제한한다.
본 개시내용의 실시예의 3차원-NAND 구조체는 극도의 저전력 동작을 요하는 응용 분야에 특히 적합한 비휘발성 메모리 디바이스를 제공한다. 많은 저장 응용 분야에서 낮은 전력 소비가 요구되고, 동시 데이터 파밍/마이닝을 위해 병렬로 운영할 수 있는 드라이브의 숫자가 제한된다.
실시예의 3차원-NAND 디바이스는 DRAM 디바이스 및 플래시 메모리 디바이스에 비해 단위 면적 당 스위칭 에너지를 100배 내지 1,000배 범위로 감소시킬 것으로 예상된다. 일부 실시예에서, 프로그래밍 및 소거 전압은 10 V 이하, 예컨대 불과 3 V 내지 8 V로 낮을 수 있고, 삼중 공진 터널링 배리어 스택의 선택된 구성 및 기하학적 특성에 대한 공진 바이어스 전압으로 선택될 수 있다. 그러면 워드 라인(제어 게이트)의 판독 전압은 1 V 내지 3 V의 범위일 수 있다. 동작 전압은 공진 터널링 배리어 스택의 선택과 그 터널링 특성에 따라 더 높거나 더 낮을 수 있다.
본 개시내용의 일 양태에 따르면, 메모리 디바이스는 절연 층(32)과 제어 게이트 층(46)의 교번 스택, 교번 스택(32, 46)을 관통해 수직 방향으로 연장되는 메모리 개구(49), 및 메모리 필름(150)과 메모리 개구 내(49)에 위치하는 수직 반도체 채널(60)을 포함하는 메모리 개구 충전 구조체(58)를 포함한다. 메모리 필름(150)은 공진 터널링 배리어 스택(152), 반도체 배리어 층(156) 및 공진 터널링 배리어 스택(152)과 반도체 배리어 층(156) 사이에 위치하는 메모리 재료 층(154)을 포함한다.
일 실시예에서, 공진 터널링 배리어 스택(152)은 적어도 2개의 반도체 양자 우물을 포함한다. 적어도 2개의 반도체 양자 우물은 내부 양자 우물 및 내부 양자 우물과 교번 스택 사이에 위치하는 외부 양자 우물을 포함한다. 도 15a에 도시된 바와 같이, 내부 양자 우물은 제1 배리어 층(2B)과 제2 배리어 층(2B) 사이에 위치하는 내부 반도체 우물 층(2AX) 및 제2 배리어 층(2B)과 제3 배리어 층(2B) 사이에 위치하는 외부 반도체 우물 층(2AY)을 포함한다. 일 실시예에서, 내부 반도체 우물 층(2AX)은 외부 반도체 우물 층(2AY)보다 얇다.
일 실시예에서, 내부 반도체 우물 층(2AX) 및 외부 반도체 우물 층(2AY)은 제1 배리어 층, 제2 배리어 층 및 제3 배리어 층(2B)보다 좁은 밴드갭을 갖는다. 일 실시예에서, 내부 반도체 우물 층 및 외부 반도체 우물 층은 인듐 비소를 포함하고, 제1 배리어 층, 제2 배리어 층 및 제3 배리어 층은 알루미늄 안티몬화물을 포함한다
일 실시예에서, 메모리 재료 층(154)은 유전체 전하 저장 재료를 포함하고, 수직 반도체 채널(60)은 제1 화합물 반도체 재료를 포함하고, 반도체 배리어 층(156)은 제1 화합물 반도체 재료보다 넓은 밴드갭을 갖는 제2 화합물 반도체 재료를 포함한다. 일 실시예에서, 메모리 재료 층(154)은 질화 규소 층을 포함하고, 수직 반도체 채널(60)은 인듐 비소 층을 포함한다. 일 실시예에서, 반도체 배리어 층(156)은 공진 터널링 배리어 스택(152)보다 두꺼운 알루미늄 안티몬화물 층을 포함한다.
도 14c에 도시된 일 실시예에서, 반도체 배리어 층(156)은 메모리 재료 층(154)과 수직 반도체 채널(60) 사이에 위치하고, 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)과 교번 스택(32, 46) 사이에 위치한다. 이 실시예에서, 반도체 배리어 층(156)은 수직 반도체 채널(60)을 둘러싸고, 메모리 재료 층(154)은 반도체 배리어 층(156)을 둘러싸고; 및 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)을 둘러싼다.
도 14d에 도시된 대안적인 실시예에서, 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)과 수직 반도체 채널(60) 사이에 위치하고, 반도체 배리어 층(156)은 메모리 재료 층(154)과 교번 스택(32, 46) 사이에 위치한다. 이 실시예에서, 공진 터널링 배리어 스택(152)은 수직 반도체 채널(60)을 둘러싸고, 메모리 재료 층(154)은 공진 터널링 배리어 스택(152)을 둘러싸고, 반도체 배리어 층(156)은 메모리 재료 층(154)을 둘러싼다.
도 15b 및 도 15c에 도시된 일 실시예에서, 메모리 디바이스를 작동하는 방법은 메모리 재료 층(154)을 프로그램 하기 위해 적어도 하나의 제어 게이트 전극(46)에 음의 전압을 인가하는 단계 및 메모리 재료 층(154)을 소거하기 위해 적어도 하나의 제어 게이트 전극(46)에 양의 전압을 인가하는 단계를 포함한다.
도 16을 참조하면, 본 개시내용의 제2 실시예에 따른 제2 예시적인 구조체가 예시되어 있다. 제2 예시적인 구조체는 제1 실시예의 NAND 메모리 디바이스가 아닌 NOR 메모리 디바이스를 형성하는 데 사용된다. 제2 예시적인 구조체는 기판(9) 위에 최하부 절연 층(34)을 형성하고 소스-레벨 재료 층, 채널-레벨 재료 층 및 드레인-레벨 재료 층을 포함하는 적어도 하나의 단위 층 스택 인스턴스를 형성함으로써 형성될 수 있다. 적어도 하나의 단위 층 스택 인스턴스는 단위 층 스택의 단일 인스턴스 또는 단위 층 스택의 다수의 인스턴스일 수 있다. 본 명세서에서 사용되는 바와 같이, "단위 층 스택"은 다수 층들의 층 스택을 지칭한다. 단위 층 스택의 다수의 인스턴스가 형성되는 경우, 단위 층 스택은 단위 층 스택의 다수의 인스턴스가 반복되는 구조체 내에서 반복의 단위로서 기능할 수 있다. 단위 층 스택의 다수의 인스턴스가 최하부 절연 층(34B) 위에 형성되는 경우, 단위 층 스택은 소스-레벨 재료 층, 채널-레벨 재료 층, 드레인-레벨 재료 층 및 인터-트랜지스터-격리 절연 층으로도 지칭되는 절연 층(34)을 포함할 수 있다. 소스-레벨 재료 층 및 드레인-레벨 재료 층은 채널-레벨 재료 층에 의해 서로 수직 방향으로 이격된다. 일 실시예에서 드레인-레벨 재료 층이 각각의 단위 층 스택 내 소스-레벨 재료 층 위에 있는 한편, 대안적인 실시예에서는 소스-레벨 재료 층이 드레인-레벨 재료 층 위에 있다. 즉, 소스-레벨 재료 층 및 드레인-레벨 재료 층의 위치는 각각의 단위 층 스택에서 교체될 수 있다.
일반적으로, 각각의 단위 층 스택 내 소스-레벨 재료 층 및 드레인-레벨 재료 층은 각각 전기 도전성 소스 층 및 드레인 층으로 형성되거나 또는 그에 의해 후속적으로 대체될 수 있다. 각각의 단위 층 스택 내 소스-레벨 재료 층 및 드레인-레벨 재료 층이 후속적으로 각각 전기 도전성 소스 층 및 드레인 층으로 대체되는 경우, 각각의 단위 층 스택 내 소스-레벨 재료 층은 소스-레벨 희생 층(42S)로 형성될 수 있고, 드레인-레벨 재료 층은 드레인-레벨 희생 층(42D)으로 형성될 수 있다. 소스-레벨 희생 층(42S) 및 드레인-레벨 희생 층(42D)은 절연 층(34) 및 채널 레벨 재료 층의 재료에 선택적으로 추후에 제거될 수 있는 제1 희생 재료를 포함한다. 예시된 실시예에서, 각각의 단위 층 스택 내 소스-레벨 희생 층(42S) 및 드레인-레벨 희생 층(42D)의 제1 희생 재료는 실리콘 질화물, 붕규산염 유리, 유기실리케이트 유리, 실리콘-게르마늄 합금, 비정질 탄소 또는 다이아몬드 유사 탄소 또는 고분자 물질을 포함할 수 있다. 소스-레벨 희생 층(42S) 및 드레인-레벨 희생 층(42D)의 각각의 두께는 10 nm 내지 100 nm, 예컨대 15 nm 내지 50 nm 범위 내에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
일 실시예에서 소스-레벨 재료 층 및 드레인-레벨 재료 층은 후속적으로 소스 층 및 드레인 층으로 대체되는 소스-레벨 희생 층(42S) 및 드레인-레벨 희생 층(42D)로 형성되는 한편, 대안적인 실시예에서는 소스-레벨 재료 층 및 드레인-레벨 재료 층은 각각 전기 도전성 소스 층 및 전기 도전성 드레인 층으로 형성된다. 소스 층 및 드레인 층은 적어도 하나의 전기 도전성 재료를 포함하고, 이는 금속성 재료(예컨대, 도전성 금속성 질화물 물질, 금속, 금속 간 합금 및/또는 규화물 같은 금속-반도체 합금) 및/또는 반도체 채널(채널-레벨 재료 층에 존재하거나 채널-함유 층 내에서 채널-레벨 재료 층의 교체 중에 형성될 수 있음)의 도전성 유형과 반대되는 도전성 유형의 도핑을 갖는 고농도로 도핑된 반도체 재료를 포함할 수 있다. 이와 같은 대안적인 실시예에서, 소스-레벨 희생 층(42S) 및 드레인-레벨 희생 층(42D)를 소스 층 및 드레인 층으로 대체하는 후속 프로세스는 생략될 수 있다.
각각의 단위 층 스택 내 채널-레벨 재료 층은 반도체 채널을 포함하거나, 또는 후속적으로 반도체 채널로 대체될 수 있다. 일 실시예에서, 각각의 단위 층 스택 내 채널-레벨 재료 층이 후속적으로 반도체 채널로 대체되는 경우, 채널-레벨 재료 층은 본 명세서에서 제2 희생 재료로 지칭되는 희생 재료를 포함하는 채널-레벨 희생 층(31)으로 형성될 수 있다. 채널-레벨 희생 층(31)의 희생 재료는 실리콘 질화물, 붕규산염 유리, 유기실리케이트 유리, 실리콘-게르마늄 합금, 비정질 탄소 또는 다이아몬드 유사 탄소, 또는 고분자 물질을 포함할 수 있다. 소스-레벨 재료 층 및 드레인-레벨 재료 층이 제1 희생 재료를 함유하는 소스-레벨 희생 층(42S) 및 드레인-레벨 희생 층(42D)을 포함하는 경우, 제2 희생 재료는 제1 희생 재료와 상이할 수 있다. 예시된 실시예에서, 제1 희생 재료는 실리콘 질화물 또는 실리콘-게르마늄 합금을 포함할 수 있고, 제2 희생 재료는 붕규산염 유리 또는 유기실리케이트 유리를 포함할 수 있다. 각각의 채널-레벨 희생 층(31)과 같은 채널-레벨 재료 층의 각각의 두께는 10 nm 내지 100 nm, 예컨대 15 nm 내지 50 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
대안적인 실시예에서, 각각의 단위 층 스택 내 채널-레벨 재료 층은 반도체 채널로 형성될 수 있다. 이 경우, 반도체 채널은 고이동성, 좁은 밴드갭 화합물 반도체 재료, 예를 들어 InAs와 같은, III-V족 반도체 재료를 포함할 수 있다. 반도체 채널은 제1 도전성 유형(예: n-형)의 도핑을 가질 수 있다. 이러한 실시예에서, 채널-레벨 희생 층(31)을 각각의 단위 층 스택의 반도체 채널로 대체하는 후속 처리는 생략될 수 있다.
각각의 절연 층(34)(또한 인터-트랜지스터-격리 절연 층으로도 지칭함)은 도핑되지 않은 규산염 유리(즉, 실리콘 산화물)와 같은 절연 재료를 포함한다. 각각의 절연 층(34)의 두께는 10 nm 내지 100 nm, 예컨대 15 nm 내지 50 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
일 실시예에서, 소스-레벨 희생 층(42S), 채널-레벨 희생 층(31), 드레인-레벨 희생 층(42D) 및 인터-트랜지스터-격리 절연 층(34)을 포함하는 단위 층 스택의 다수의 인스턴스가 최하부 절연 층(34B) 상에 형성될 수 있다. 단위 층 스택(42S, 31, 42D, 34)의 반복의 총 수는 후속하여 형성될 수직 전계 효과 트랜지스터의 레벨의 총 수와 동일할 수 있는데, 이는 후속적으로 형성될 메모리 요소의 레벨의 총 수와 동일할 수 있다. 본 명세서에 사용되는 바와 같이, "레벨"은 디바이스의 요소의 상부 표면을 포함하는 수평 평면과 디바이스의 요소의 하부 표면을 포함하는 수평 평면 사이에 위치한 디바이스의 체적을 지칭한다. 일 실시예에서, 단위 층 스택(42S, 31, 42D, 34)의 총 반복수는 2 내지 512, 예컨대, 4 내지 256의 범위일 수 있지만, 더 적은 반복수 및 더 많은 반복수도 채용될 수 있다. 단위 층 스택의 다수의 인스턴스의 최상부 층은 최상부 절연 층(34T), 즉, 절연 층들(34) 중 최상부 절연 층일 수 있다.
제2 예시적인 구조체는 메모리 개구 및 메모리 개구 충전 구조체가 후속적으로 형성되는 메모리 어레이 영역(100), 제1 접촉 영역(200A) 및 단차형 표면 및 접촉 비아 공동이 후속적으로 형성되는 제2 접촉 영역(200B)을 포함할 수 있다. 제1 접촉 영역(200A) 및 제2 접촉 영역(200B)은 본 명세서에서 집합적으로 접촉 영역(200)으로 지칭된다.
도 17을 참조하면, 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스는 계단형 영역(200A, 200B) 내에 단차형 표면을 형성하도록 패턴화될 수 있다. 예를 들어, 트리밍 가능 마스크 층(도시되지 않음)이 제2 예시적인 구조체 위에 형성될 수 있고, 단차형 표면의 최외측 수직 단들이 후속적으로 형성될 위치에 트리밍 가능 마스크 층의 에지가 형성되도록, 각각의 메모리 어레이 영역(100) 및 계단형 영역(200A, 200B)의 근위 부분을 덮도록 패턴화될 수 있다. 트리밍 가능 마스크 층에 의해 덮이지 않은 영역 내에서 하나의 단위 층 스택(42S, 31, 42D, 34)을 관통해 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 트리밍 가능 마스크 층은, 단차형 표면의 제2 최외측 수직 단들이 후속적으로 형성될 트리밍 가능 마스크 층의 에지가 형성되도록, 등방성으로 트리밍될 수 있다. 트리밍 가능 마스크 층에 의해 덮이지 않은 영역 내에서 하나의 단위 층 스택(42S, 31, 42D, 34)을 관통해 에칭하기 위해 이방성 에칭 공정이 수행될 수 있다. 트리밍 가능 마스크 층 및 이방성 에칭 공정을 위한 등방성 트리밍 프로세스는 계단형 영역(200A, 200B) 각각 내에 단차형 표면을 형성하도록 반복적으로 수행될 수 있다.
일 실시예에서, 메모리 어레이 영역(100)의 각각의 측면 상에 위치한 한 쌍의 계단형 영역(200A, 200B) 내의 단차형 표면은, 하나의 유형의 표면이 계단형 영역(200A, 200B) 중 하나에서 물리적으로 노출되도록 그리고 다른 유형의 표면이 계단형 영역(200A, 200B) 중 다른 하나에서 물리적으로 노출되도록, 수직 방향으로 오프셋될 수 있다. 예를 들어, 소스측 희생 층(42S)의 수평 표면은 메모리 어레이 영역(100)의 일 측면에 인접한 소스측 계단형 영역(200A)에서 물리적으로 노출될 수 있고, 드레인-레벨 희생 재료 층(42D)의 수평 표면은 메모리 어레이 영역(100)의 반대측에 인접한 드레인측 계단형 영역(200B)에서 물리적으로 노출될 수 있다. 동일한 메모리 어레이 영역(100)의 반대편에 위치한 각 계단형 영역(200A, 200B) 쌍의 수평 단차 사이의 수직 오프셋은 단위 층 스택(42S, 31, 42D, 34)의 약 절반이 될 수 있으며, 이는 채널-레벨 희생층(31)의 두께와 드레인-레벨 희생층(42D)의 두께의 합과 같다. 이 경우에, 패턴화된 포토레지스트 층과 같은 에칭 마스크 층(도시되지 않음)이 메모리 어레이 영역(100) 및 계단형 영역 중 하나(예컨대, 200A)를 덮을 수 있고, 단위 층 스택(42S, 31, 42D, 34)의 1/2의 두께만큼 다른 계단형 영역(예컨대, 200B)을 수직 방향으로 리세스시킬 수 있다.
단차형 하부 표면을 갖는 단차형 공동(69)이 계단형 영역(200A, 200B) 내에 형성될 수 있다. 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스 내 각각의 유형의 층의 측방향 범위는 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스 상의 단차형 표면을 패턴화시킬 때 기판(9)으로부터의 수직 거리에 따라 감소할 수 있다. 트리밍 가능 마스크 층은 최상부 수직 단을 형성한 이후에 제거될 수 있다.
도 18a 내지 도 18c를 참조하면, 역단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 증착에 의해 각각의 단차형 공동(69) 내에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동 내에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분은 예를 들어, 화학적 기계적 평탄화(CMP)에 의해, 최상부 절연 층(34)의 상부 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 각각의 나머지 부분은 역단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에 사용되는 바와 같이, "역단차형" 요소는, 단차형 표면 및 해당 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역단차형 유전체 재료 부분(65)에 채용되는 경우, 역단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트로 도핑될 수 있거나, 도핑되지 않을 수 있다.
적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 최상부 절연 층(34T) 및 역단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구를 형성할 수 있다. 개구는 메모리 어레이 영역(100) 위에 형성된 제1 세트의 개구 및 계단형 영역(200A, 200B) 위에 형성된 선택적인 제2 세트의 개구(도시되지 않음)를 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 채용하는 적어도 하나의 이방성 에칭에 의해, 최상부 절연 층(34) 또는 역단차형 유전체 재료 부분(65), 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스 및 최하부 절연 층(34B)을 관통해 전사될 수 있다. 메모리 어레이 영역(100) 내에 위치하고 패터닝된 리소그래피 재료 스택 내의 제1 세트의 개구 아래에 놓인 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스의 부분이 에칭되어 메모리 개구(49)를 형성한다. 메모리 개구들(49)이 메모리 어레이 영역(100) 내의 최상부 절연 층(34) 및 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스의 전체를 관통해 형성된다. 패턴화된 리소그래피 재료 스택 내의 제2 세트의 개구 아래에 놓인 계단형 영역(200A, 200B) 내에 위치한 역단차형 유전체 재료 부분(65) 및 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스의 마스킹되지 않은 영역은 선택적인 지지체 개구(도시되지 않음)를 형성하도록 에칭될 수 있다.
메모리 개구(49)는 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스 전체를 관통해 연장된다. 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스의 재료를 관통해 에칭하기 위해 채용되는 이방성 에칭 공정의 화학은 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스에 대한 각자의 재료의 에칭을 최적화하도록 교번할 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭일 수 있다. 메모리 개구(49)의 측벽은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패턴화된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
메모리 개구(49)는 기판(9)의 최상부 표면을 포함하는 적어도 수평 평면까지 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스의 최상부 표면으로부터 연장될 수 있다. 메모리 개구들(49) 각각은 기판(9)의 최상부 표면에 실질적으로 수직 방향으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스를 관통해 메모리 어레이 영역(100) 내에 형성될 수 있다. 일 실시예에서, 메모리 개구(49)의 2차원 어레이는 육각형 어레이와 같은 주기적인 2차원 어레이의 클러스터로서 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 메모리 필름(150)은 일련의 컨포멀 증착 공정에 의해 메모리 개구(49)의 물리적으로 노출된 표면 및 최상부 절연 층(34) 위에 형성될 수 있다. 메모리 필름(150)은 공진 터널링 배리어 스택(152), 메모리 재료 층(154) 및 제1 실시예와 관련하여 위에서 설명한 반도체 배리어 층(156)을 포함한다. 제2 예시적인 구조체에 형성된 메모리 필름(150)은 제1 예시적인 구조체의 메모리 필름(150)과 동일한 구조를 가질 수 있다. 제2 예시적인 구조체의 메모리 필름(150) 내 층은 제1 예시적인 구조체의 도 5c에서 보여진 메모리 필름(150) 내 층들의 형성 순서에 대하여 반대 순서로 형성될 수 있다. 즉, 반도체 배리어 층(156)이 먼저 형성되고, 메모리 재료 층(154)이 다음으로 형성되고, 공진 터널링 배리어 스택(152)이 마지막으로 형성될 수 있다.
반도체 배리어 층(156)은 전자 터널링을 방지하기 위해 상대적으로 넓은 밴드갭과 상대적으로 큰 두께를 가질 수 있다. 따라서, 반도체 배리어 층(156)은 전하 저장 NAND 디바이스의 차단 층으로 기능할 수 있다. 일 실시예에서, 반도체 배리어 층은 2 eV를 초과하는 밴드갭을 갖는 화합물 반도체 재료를 포함한다. 반도체 배리어 층(156)은 약 2.22 eV의 직접 밴드갭을 갖는 알루미늄 안티몬화물을 포함할 수 있다. 균일한 반도체 산화물 층(156)의 두께는 적어도 8 nm, 예컨대 8 nm 내지 20 nm, 예컨대 10 nm 내지 12 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 반도체 배리어 층(156)은 전체적으로 균일한 재료 구성을 갖는 균일한 배리어 층을 포함할 수 있다. 반도체 배리어 층(156)은 다수의 단위 층 스택(42S, 31, 42D, 34) 인스턴스의 물리적으로 노출된 측벽 위에 직접 형성될 수 있다.
메모리 재료 층(154)은 화학 기상 증착 또는 원자층 증착과 같은 컨포멀 증착 공정에 의해 연속적인 재료 층으로서 증착될 수 있다. 메모리 재료 층(154)은 메모리 재료, 즉 재료의 상태를 선택하여 데이터를 저장할 수 있는 재료를 포함한다. 예를 들어, 메모리 재료 층(154)은 실리콘 질화물, 폴리실리콘 또는 금속 재료와 같은 전하 저장 재료를 포함할 수 있다. 메모리 재료 층(154)은 균질한 조성의 단일 메모리 재료 층으로서 형성될 수 있거나, 또는 다수의 메모리 재료 층들의 스택을 포함할 수 있다. 일 실시예에서, 메모리 재료 층(154)은 하나 이상의 실리콘 질화물 세그먼트와 같은 절연 전하 트래핑 재료를 포함할 수 있다. 메모리 재료 층(154)은 예를 들어 화학 증착(CVD), 원자층 증착(ALD), 물리 증착(PVD) 또는 내부에 전기 전하를 저장하기 위한 임의의 적합한 증착 기술에 의해 형성될 수 있다. 메모리 재료 층(154)의 두께는 2 nm 내지 20 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 일 실시예에서, 메모리 재료 층(154)은 기본적으로 실리콘 질화물로 구성되고 두께가 4 nm 내지 6 nm 범위인 전하 저장 층을 포함할 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다.
공진 터널링 배리어 스택(152)은 적어도 2개의 반도체 양자 우물을 포함한다. 각 반도체 양자 우물은 두 배리어 층(2B) 사이에 위치하는 우물 층(2A)을 포함한다. 우물 층(2A)은 상대적으로 좁은 제1 밴드갭을 갖는 반도체 재료를 포함하고, 배리어 층(2B)은 제1 밴드갭보다 상대적으로 더 넓은 제2 밴드갭을 갖는 반도체 재료를 포함한다. 예를 들어, 반도체 양자 우물의 우물 층(2A)과 배리어 층(2B)은 III-V족 반도체 층과 같은 화합물 반도체 층으로 구성된다. 일 실시예에서, 우물 층(2A)은 1 eV 미만, 예컨대 0.5 eV 미만, 예를 들어 0.3 eV 내지 0.45 eV인 직접 밴드갭을 가질 수 있다. 예를 들어, 우물 층(2A)은 약 0.36 eV의 직접 밴드갭을 갖는 인듐 비소를 포함할 수 있다. 일 실시예에서, 배리어 층(2B)은 1.5 eV 초과, 예컨대 2 eV 초과, 예를 들어 2.1 eV 내지 2.3 eV인 직접 밴드갭을 가질 수 있다. 예를 들어, 배리어 층(2B)은 약 2.22 eV의 직접 밴드갭을 갖는 알루미늄 안티몬화물을 포함할 수 있다. 인듐 비소(InAs) 및/또는 알루미늄 안티몬화물(AlSb)을 대신하여 다른 반도체 층을 사용할 수 있다. 일 실시예에서, 공진 터널링 배리어 스택(152)은 교차되는 3개의 넓은 밴드갭 반도체 배리어 층(2B)과 2개의 좁은 밴드갭 반도체 우물 층(2A)으로 구성된 2개의 반도체 양자 우물을 포함한다. 선택적으로, 선택적인 InAs 인터페이스 층(2C)이 메모리 개구의 측벽 상에 위치할 수 있다(즉, 공진 터널링 배리어 스택(152)의 외부 표면을 포함할 수 있다).
각 배리어 층(2B)은 1 nm 내지 3 nm, 예컨대 1.2 nm 내지 2 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 각 우물 층(2A)은 1 nm 내지 4 nm, 예컨대 2 nm 내지 3 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 비제한적으로 예시된 실시예에서, 공진 터널링 배리어 스택(152)은 외부에서 내부로(증착 순서에 따라), InAs로 구성되고 1 nm 내지 1.5 nm 범위의 두께를 갖는 선택적인 반도체 인터페이스 층(2C), AlSb로 구성되고 약 1.8 nm의 두께를 갖는 제1 반도체 배리어 층(2B1), InAs로 구성되고 약 3 nm의 두께를 갖는 제1 반도체 우물 층(2A1), AlSb로 구성되고 약 1.2 nm의 두께를 갖는 제2 반도체 배리어 층(2B2), InAs로 구성되고 약 2.4 nm의 두께를 갖는 제2 반도체 우물 층(2A2) 및 AlSb로 구성되고 약 1.8 nm의 두께를 갖는 제3 반도체 배리어 층(2B3)으로 구성될 수 있다.
적어도 하나의 도전성 재료는 각각의 메모리 개구(49)의 메모리 필름(150)의 물리적으로 노출된 표면에 컨포멀하게 증착될 수 있다. 적어도 하나의 도전성 재료는 각각의 메모리 개구(40)의 공진 터널링 배리어 스택(152)의 내측 원통형 측벽에 직접 증착될 수 있다. 적어도 하나의 도전성 재료는 적어도 하나의 금속성 재료 및/또는 고농도로 도핑된 반도체 재료를 포함할 수 있다. 예를 들어, 적어도 하나의 도전성 재료는 도전성 금속성 질화물 재료(예컨대, TiN, TaN, WN 또는 MoN), 원소 금속(예컨대, Ti, Ta, W, Mo, Co, Ru 등), 금속 간 합금 또는 금속-반도체 합금 재료(예컨대, 금속 실리사이드 재료)를 포함할 수 있다.
실리콘 산화물과 같은 유전체 충전 재료가 채널 공동(49)의 충전되지 않은 체적 내에 증착될 수 있다. 유전체 충전 재료, 적어도 하나의 도전성 재료 및 최상부 절연 층(34)의 상부 표면을 포함하는 수평 평면 위에 형성된 메모리 필름(150)의 일부는 평탄화 공정을 통해 제거될 수 있으며, 이 과정은 화학적 기계적 연마(CMP) 공정 및/또는 리세스 에칭 공정을 채용할 수 있다. 유전체 충전 재료의 각각의 나머지 부분은 유전체 코어(62)를 구성한다. 적어도 하나의 도전성 재료의 각각의 나머지 부분은 전기 전하를 메모리 재료 층(154)에 주입 및/또는 추출하기 위해 채용되는 제어 게이트 전극(66)을 구성한다. 따라서, 각각의 메모리 개구는 메모리 필름(150), 제어 게이트 전극(66) 및 유전체 코어(62)를 포함하는 메모리 개구 충전 구조체(150, 66, 62)로 충전될 수 있다.
일반적으로, 메모리 필름(150)은 각각의 메모리 개구(49) 내에 형성될 수 있다. 메모리 필름(150)은 공진 터널링 배리어 스택(152), 반도체 배리어 층(156) 및 공진 터널링 배리어 스택(152)과 반도체 배리어 층(156) 사이에 위치하는 메모리 재료 층(154)을 포함하는 층 스택을 포함한다. 반도체 배리어 층(156)은 메모리 개구(49)의 측벽 상에 직접 형성될 수 있고, 제어 게이트 전극(66)은 공진 터널링 배리어 스택(152) 상에 직접 형성될 수 있다.
공진 터널링 배리어 스택은 교차되는 3개의 넓은 밴드갭 반도체 배리어 층(2B)과 2개의 좁은 밴드갭 반도체 우물 층(2A)으로 구성된 적어도 2개의 반도체 양자 우물을 포함한다. 예를 들어, 적어도 2개의 반도체 양자 우물은 제1 양자 우물 및 제1 양자 우물과 제어 게이트 전극(66) 사이에 형성된 제2 양자 우물을 포함할 수 있다. 제1 양자 우물은 제1 배리어 층(2B1)과 제2 배리어 층(2B2) 사이에 형성된 제1 반도체 우물 층(2A1)을 포함할 수 있고, 제2 양자 우물은 제2 배리어 층(2B2)과 제3 배리어 층(2B3) 사이에 형성된 제2 반도체 우물 층(2A2)을 포함한다. 제1 반도체 우물 층(2A1)은 제2 반도체 우물 층(2A2)보다 얇다. 일 실시예에서, 메모리 재료 층(154)은 반도체 배리어 층(156)의 내부 측벽 상에 직접 형성될 수 있고, 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)의 내부 측벽 상에 직접 형성될 수 있다.
도 20a 및 도 20b를 참조하면, 유전체 코어(62)의 상부 부분 및 선택적으로 제어 게이트 전극(66)의 상부 부분은 수직 방향으로 리세스되어 공동 영역을 형성할 수 있다. 금속성 재료와 같은 도전성 재료가 공동 영역 내에 증착될 수 있다. 도전성 재료의 잉여 부분들은 최상부 절연 층(34)의 상부 표면을 포함하는 수평 평면 위로부터 제거될 수 있다. 도전성 재료의 각각의 나머지 부분은 접촉 패드 구조체(68)를 구성한다. 일 실시예에서, 접촉 패드 구조체(68)는 금속성 질화물 라이너(TaN, TiN 또는 WN) 및 도전성 충전 재료, 예컨대 금속 재료(예컨대, W, Ru, Co 또는 Mo), 도핑된 반도체 재료 및/또는 금속 규화물 재료의 층 스택을 포함할 수 있다. 각각의 접촉 패드 구조체(68)는 각자의 제어 게이트 전극(66)의 상단과 접촉한다. 선택적으로, 접촉 패드 구조체(68)는 생략될 수 있다. 메모리 개구(49)를 충전하는 모든 재료 부분의 세트는 메모리 개구 충전 구조체(158)를 구성한다. 일 실시예에서, 각각의 메모리 개구 충전 구조체(158)는 메모리 필름(150), 제어 게이트 전극(66), 선택적인 유전체 코어(62) 및 선택적인 접촉 패드 구조체(68)를 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 포토레지스트 층(도시되지 않음)이 최상부 절연 층(34) 위에 적용될 수 있고, 리소그래피로 패턴화되어 메모리 개구 충전 구조체(158)의 클러스터와 지지 기둥 구조체(존재하는 경우) 사이의 영역에 개구를 형성할 수 있다. 포토레지스트 층 내의 패턴이 이방성 에칭을 채용하여 최상부 절연 층(34) 및 단위 층 스택(42S, 31, 42D, 34)의 다수의 인스턴스를 관통해 전사되어 후면 트렌치(79)를 형성할 수 있고, 이는 최상부 절연 층(34)의 상부 표면으로부터 기판(9)의 상부 표면까지 수직 방향으로 연장될 수 있고, 메모리 어레이 영역(100) 및 계단형 영역(200A, 200B)을 관통해 측방향으로 연장될 수 있다.
일 실시예에서, 후면 트렌치(79)는 제1 수평 방향(hd1)을 따라서 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라서 서로로부터 측방향으로 이격될 수 있다. 메모리 개구 충전 구조체(158)는 제1 수평 방향(hd1)을 따라서 연장되는 행들로 배열될 수 있다. 각각의 후면 트렌치(79)는 길이 방향을 따라서(즉, 제1 수평 방향(hd1)을 따라서) 불변인 균일한 폭을 가질 수 있다. 메모리 개구 충전 구조체(158)의 다수의 행이 후면 트렌치(79)의 이웃하는 쌍 사이에 위치될 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 22를 참조하면, 절연 층(34), 채널-레벨 희생 층(31), 역단차형 유전체 재료 부분(65) 및 반도체 배리어 층(156)의 재료에 대하여 소스-레벨 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층(42D)의 재료들을 선택적으로 에칭하는 에칭제가 후면 트렌치(79) 내로 도입될 수 있다. 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D)는, 각자 소스-레벨 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층(42D)이 제거된 체적에 형성된다. 일 실시예에서, 소스-레벨 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층(42D)은 실리콘 질화물을 포함할 수 있고, 절연 층(34) 및 역단차형 유전체 재료 부분(65)의 재료는 실리콘 산화물을 포함할 수 있다.
에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나 또는 에칭액이 증기 상으로 후면 트렌치(79) 내로 주입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 소스-레벨 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층(42D)이 실리콘 질화물을 포함하는 경우, 에칭 공정은, 예시적인 구조체가 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 공정일 수 있으며, 이는 실리콘 산화물, 실리콘 및 다양한 다른 재료들에 대해 선택적으로 실리콘 진화물을 에칭한다.
각각의 후면 리세스(43S, 43D)는 공동의 수직 범위보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43S, 43D)의 측방향 치수는 후면 리세스(43S, 43D)의 높이보다 클 수 있다. 복수의 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D)는 소스-레벨 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층(42D)의 재료가 제거되는 체적에 형성될 수 있다. 메모리 개구 충전 구조체(158)가 형성되는 메모리 개구(49)는 본 명세서에서 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D)와 대조적으로 전면 개구 또는 전면 공동으로 지칭된다. 복수의 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 일 실시예에서, 각각의 후면 리세스(43S, 43D)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 23을 참조하면, 적어도 하나의 금속성 재료가 후면 트렌치(79)를 통해 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D) 내에 증착될 수 있다. 적어도 하나의 전기 도전성 재료는 금속성 라이너를 형성하는 금속성 질화물 재료(예컨대, TaN, TiN 또는 Wn) 및 금속성 라이너에 의해 충전되지 않은 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D)의 나머지 체적을 충전하는 금속성 충전 재료(예컨대, W, Co, Ru 또는 Mo)를 포함할 수 있다. 대안적으로 또는 추가적으로, 적어도 하나의 전기 도전성 재료는 고농도로 도핑된 반도체 재료를 포함할 수 있다. 고농도로 도핑된 반도체 재료가 채널-레벨 희생 층(31)의 수평 표면 상에 직접 증착되는 경우 또는 채널-레벨 희생 층(31) 대신 제1 도전성 유형의 도핑을 갖는 반도체 채널이 존재하는 경우, 고농도로 도핑된 반도체 재료는 제1 도전성 유형과 반대되는 제2 도전성 유형의 도핑을 갖는다.
적어도 하나의 전기 도전성 재료는 소스-레벨 후면 리세스(43S) 및 드레인-레벨 후면 리세스(43D)의 모든 체적을 충전한다. 후면 트렌치(79)의 주변 부분에 또는 최상부 절연 층(34) 위에 증착된 적어도 하나의 금속성 재료의 부분은 등방성 에칭 공정 및/또는 이방성 에칭 공정을 포함할 수 있는 에칭 공정에 의해 제거될 수 있다. 소스-레벨 후면 리세스(43S)를 충전하는 적어도 하나의 전기 도전성 재료의 나머지 부분은 각각 개별 NOR 트랜지스터 세트의 소스 전극으로 기능하는 소스 층(22)을 구성한다. 드레인-레벨 후면 리세스(43D)를 충전하는 적어도 하나의 전기 도전성 재료의 나머지 부분은 각각 개별 NOR 트랜지스터 세트의 드레인 전극으로 기능하는 드레인 층(28)을 구성한다. 일반적으로, 소스-레벨 희생 재료 층(42S) 및 드레인-레벨 희생 재료 층(42D)은 각자 소스 층(22) 및 드레인 층(28)(즉, 소스 라인 및 비트 라인)으로 대체된다.
도 24를 참조하면, 절연 층(34)의 재료, 역단차형 유전체 재료 부분(65)의 재료, 소스 층(22) 및 드레인 층(28)에 대해 채널-레벨 희생 층(31)의 재료를 선택적으로 에칭하는 에칭제가, 예를 들어 에칭 공정을 채용하여, 후면 트렌치(79) 내로 도입될 수 있다. 채널-레벨 희생 재료 층(31)이 제거된 체적 내에 채널-레벨 후면 리세스(25)가 형성된다. 일 실시예에서, 채널-레벨 희생 층(31)은 붕규산염 유리 또는 유기실리케이트 유리를 포함할 수 있고, 절연 층(34) 및 역단차형 유전체 재료 부분(65)의 재료는 에칭률 1% 미만의 100:1로 희석된 불화수소산 및/또는 에칭률 0.1% 미만의 붕규산염 유리 또는 유기실리케이트 유리를 갖는 도핑되지 않은 실리케이트 유리를 포함할 수 있다.
에칭 공정은 습식 에칭 용액을 채용하는 습식 에칭 공정일 수 있거나 또는 에칭액이 증기 상으로 후면 트렌치(79) 내로 주입되는 기체 상(건식) 에칭 공정일 수 있다. 예를 들어, 채널-레벨 희생 재료 층(31)이 붕규산염 유리 또는 유기실리케이트 유리를 포함하는 경우, 에칭 공정은 100:1로 희석된 불화수소산 또는 1,000:1로 희석된 불화수소산을 채택하는 습식 에칭 공정일 수 있다.
각각의 채널-레벨 후면 리세스(25)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 채널-레벨 후면 리세스(25)의 측방향 치수는 각각의 채널-레벨 후면 리세스(25)의 높이보다 더 클 수 있다. 희생 재료 층(25)의 재료가 제거된 체적 내에서 복수의 채널-레벨 후면 리세스(25)가 형성될 수 있다. 복수의 채널-레벨 후면 리세스(25) 각각은 기판(9)의 상부 표면에 실질적으로 평행하게 연장될 수 있다. 일 실시예에서, 각각의 채널-레벨 후면 리세스(25)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 25를 참조하면, 반도체 채널 재료는 소스 층(22)과 드레인 층(28)의 물리적으로 노출된 표면 상에 직접 증착될 수 있고, 반도체 배리어 층(156)의 물리적으로 노출된 측벽 세그먼트 상에 직접 증착될 수 있다. 일 실시예에서, 반도체 채널 재료는 인듐 비소(InAs)와 같은 고이동성, 좁은 밴드갭 반도체 재료를 포함한다. 반도체 채널 재료에 좁은 밴드갭 반도체 재료를 사용하는 것은 반도체 채널에서 향상된 전하 캐리어 이동성의 이점을 제공한다. 반도체 채널 재료는 p-형 또는 n-형일 수 있는 제1 도전성 유형을 가질 수 있다. 반도체 채널 재료는 저압 화학 증착(LPCVD) 공정 또는 원자층 증착(ALD) 공정과 같은 컨포멀 증착 공정에 의해 증착될 수 있다. 증착된 반도체 채널 재료의 두께는 각 채널-레벨 후면 리세스(25)의 높이의 절반보다 작을 수 있거나, 작지 않을 수 있다. 일 실시예에서, 증착된 반도체 채널 재료의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께도 채용될 수 있다. 일반적으로, 반도체 채널 재료는 부분적으로 또는 완전히 채널-레벨 후면 리세스(25)를 충전할 수 있다.
채널-레벨 후면 리세스(25)가 완전히 반도체 채널 재료로 충전되지 않은 경우, 컨포멀 또는 비 컨포멀 증착 공정에 의해 채널-레벨 후면 리세스(25)의 남은 체적에 유전체 충전 재료가 선택적으로 증착될 수 있다. 예를 들어, 도핑된 실리케이트 유리, 도핑되지 않은 실리케이트 유리 또는 유기실리케이트 유리는 채널-레벨 후면 리세스(25)의 충전되지 않은 체적에 선택적으로 증착되어 유전체 재료 부분을 형성할 수 있다.
채널-레벨 후면 리세스(25) 외부에 증착되는 유전체 충전 재료 및 반도체 채널 재료의 부분은 적어도 하나의 이방성 에칭 공정 및/또는 적어도 하나의 등방성 에칭 공정을 포함할 수 있는 에칭백 공정에 의해 제거될 수 있다. 예를 들어, 후면 트렌치(79) 또는 최상부 절연 층(34) 위에 위치한 유전체 충전 재료 및 반도체 채널 재료의 부분은 에칭백 공정에 의해 제거될 수 있다. 채널-레벨 후면 리세스(25) 내에 위치한 반도체 채널 재료의 각각의 나머지 부분이 반도체 채널(160)을 구성한다. 채널-레벨 후면 리세스(25) 내에 위치한 유전체 충전 재료의 각각의 나머지 부분이 채널-레벨 유전체 영역(26)을 구성한다. 대안적으로, 유전체 충전 재료가 채용되지 않는 경우, 에어 갭을 포함하는 채널-레벨 유전체 영역(26)이 각각의 채널-레벨 후면 리세스(25) 내에 형성될 수 있다.
채널-함유 층(160, 26)은 각각의 채널-레벨 후면 리세스(25) 내에 형성될 수 있다. 각각의 채널-함유 층(160, 26)은 반도체 채널(160) 및 선택적인 채널-레벨 유전체 영역(26)의 각각의 조합으로 구성될 수 있다. 채널-레벨 유전체 영역(26)은 유전체 충전 재료 및/또는 에어 갭을 포함할 수 있다. 이 경우, 각각의 채널-레벨 재료 층은 채널-레벨 희생 층(34)으로 형성되어 반도체 채널(160)을 포함하는 채널-함유 층(160, 26)으로 대체될 수 있다.
대안적인 실시예에서, 소스 층, 드레인 층 및 채널-함유 층의 형성 순서는 반전된다. 도 24 및 도 25의 단계가 먼저 수행된 다음 도 22 및 도 23의 단계를 수행할 수 있다.
도 26을 참조하면, 산화규소와 같은 유전체 재료가 각각의 후면 트렌치(79) 내에서 최상부 절연 층(34T) 위에 증착될 수 있다. 후면 트렌치(79) 내에 증착된 유전체 재료의 부분은 기본적으로 유전체 재료를 구성하는 후면 트렌치 충전 구조체(76)를 형성한다. 최상부 절연 층(34) 위에 증착된 유전체 재료의 부분은 접촉-레벨 유전체 층(80)을 구성할 수 있다. 각각의 후면 트렌치 충전 구조체(76)는 소스 층(22), 채널-함유 층(160, 26), 드레인 층(28) 및 인터-트랜지스터-격리 절연 층(34)을 포함하는 단위 층 스택의 다수의 인스턴스를 관통해 수직 방향으로 연장될 수 있다.
도 27a 및 도 27b를 참조하면, 접촉 비아 구조체(88, 86)가 접촉-레벨 유전체 층(80)을 관통해, 그리고 선택적으로 역단차형 유전체 재료 부분(65)을 관통해 형성될 수 있다. 접촉 비아 구조체(88, 86)는 각각이 접촉 패드 구조체(68)의 각자 하나(존재하는 경우 또는 제어 게이트 전극(66) 중 하나)와 접촉하고 각자의 제어 게이트 전극(66)에 전기적으로 연결되는 워드 라인 접촉 비아 구조체(88)를 포함한다. 워드 라인 상호연결 라인이 접촉-레벨 유전체 층(80) 위에 후속적으로 형성될 수 있다. 워드 라인 상호연결 라인 각각은 각자의 접촉 비아 구조체(88)를 관통해 그리고 선택적으로 각자의 접촉 패드 구조체(68)를 관통해 제어 게이트 전극(66)의 각자 하나와 전기 접촉할 수 있다.
또한, 접촉 비아 구조체(88, 86)는 각자의 계단형 영역(200A, 200B) 내의 소스 층(22) 및 드레인 층(28)의 각자 하나와 접촉하는 층 접촉 비아 구조체(86)를 포함한다. 층 접촉 비아 구조체(86)는 소스 층 접촉 비아 구조체(86S) 및 드레인 층 접촉 비아 구조체(86D)를 포함한다. 각각의 소스 층 접촉 비아 구조체(86S)는 소스 층(22)의 각자 하나와 접촉한다. 각각의 드레인 층 접촉 비아 구조체(86D)는 드레인 층(28)의 각자 하나와 접촉한다. 소스 상호연결 라인(도시되지 않음) 및 드레인 상호연결 라인(도시되지 않음)이 후속적으로 접촉-레벨 유전체 층(80) 위에 형성되어 각각의 층 접촉 비아 구조체(86S, 86D)를 소스 라인 드라이버, 비트 라인 드라이버 및 센싱 회로를 포함하는 드라이버 회로의 각자의 노드에 전기적으로 연결시킬 수 있다.
도 28을 참조하면, 제2 예시적인 구조체의 제1 대안적인 구성은 처리 단계의 서브세트를 수정함으로써 도 27a 및 도 27b의 제2 예시적인 구조체로부터 도출될 수 있다. 구체적으로, 반도체 채널(160)은 도 16의 처리 단계에 해당하는 처리 단계에서 각각의 단위 층 스택 내 채널-레벨 희생 층(31) 대신 형성될 수 있다. 따라서, 초기에 형성된 각각의 단위 층 스택은 소스-레벨 희생 층(42S), 반도체 채널(160), 드레인-레벨 희생 층(42D) 및 절연 층(34)을 포함할 수 있다. 각각의 반도체 채널(160)은 도 27a 및 도 27b의 제2 예시적인 구조체의 반도체 채널(160)과 동일한 재료를 포함할 수 있다. 또한, 도 24 및 도 25의 처리 단계는 생략될 수 있다. 즉, 초기에 형성된 각각의 단위 층 스택은 각각의 반도체 채널(160)을 포함하기 때문에 채널-레벨 희생 층(31)을 대체할 필요가 없다.
도 29를 참조하면, 제2 예시적인 구조체의 제2 대안적인 구성은 처리 단계의 서브세트를 수정함으로써 도 27a 및 도 27b의 제2 예시적인 구조체로부터 도출될 수 있다. 구체적으로, 제1 도전성 재료를 포함하는 소스 층(22)은 각각의 단위 층 스택에서 소스-레벨 희생 층(42S)를 대신하여 형성될 수 있고, 제2 도전성 재료를 포함하는 드레인 층(28)은 각각의 단위 층 스택에서 드레인-레벨 희생 층(42D)를 대신하여 형성될 수 있다. 제2 예시적인 구조체의 제2 대안적인 구성에서 소스 층(22) 및 드레인 층(28)은 도 27a 및 도 27b에 도시된 제2 예시적인 구조체의 소스 층(22) 및 드레인 층(28)에 채용될 수 있는 임의의 도전성 재료를 포함할 수 있다. 소스 층(22) 및 드레인 층(28)은 동일한 도전성 재료를 포함할 수 있거나 또는 상이한 도전성 재료를 포함할 수 있다.
도 30을 참조하면, 제2 예시적인 구조체의 제3 대안적인 구성은 도 16의 처리 단계에 해당하는 처리 단계에서 각각의 단위 층 스택 내 채널-레벨 희생 층(31)을 대신하여 반도체 채널(160)을 형성함으로써 제2 예시적인 구조체의 제2 대안적인 구성으로부터 도출될 수 있다. 따라서, 초기에 형성된 각각의 단위 층 스택은 소스 층(22), 반도체 채널(160), 드레인 층(28) 및 절연 층(34)을 포함할 수 있다. 각각의 반도체 채널(160)은 도 27a 및 도 27b의 제2 예시적인 구조체의 반도체 채널(160)과 동일한 재료를 포함할 수 있다. 또한, 도 24 및 도 25의 처리 단계는 생략될 수 있다.
도 31을 참조하면, 제2 예시적인 구조체의 제4 대안적인 구성은 도 27b에 도시된 제2 예시적인 구조체의 공진 터널링 배리어 스택(152) 및 반도체 배리어 층(156)의 위치를 교환함으로써 도 14d에 도시된 구성과 유사하게 도출될 수 있다. 이 구조에서, 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)과 반도체 채널(160) 사이에 위치하고, 반도체 배리어 층(156)은 메모리 재료 층(154)과 제어 게이트 전극(66) 사이에 위치한다.
본 개시내용의 모든 도면과 제1 실시예 및 제2 실시예를 참조하면, 복수의 레벨의 메모리 소자를 포함하는 3차원 메모리 디바이스는 공진 터널링 배리어 스택(152), 반도체 배리어 층(156) 및 공진 터널링 배리어 스택과 반도체 배리어 층 사이에 위치하는 메모리 재료 층(154)을 포함하는 층 스택을 포함하는 메모리 필름(150), 반도체 채널(60, 16) 및 제어 게이트 전극(46, 66)을 포함한다.
도 16 내지 도 31을 참조하고 본 개시내용의 제2 실시예에 따르면, 3차원 메모리 디바이스는 기판(9) 위에 수직 방향을 따라 적층되는 소스 층(22), 반도체 채널(160)을 포함하는 채널-함유 층{(160, 26) 또는 160} 및 드레인 층(28)을 포함하는 단위 층 스택(22, 160, 26, 28, 34)의 적어도 하나의 인스턴스, 적어도 하나의 단위 층 스택(22, 160, 26, 28, 34) 인스턴스를 관통해 수직 방향으로 연장되는 메모리 개구(49) 및 메모리 개구(49)에 위치하고, 메모리 필름(150) 및 메모리 필름(150)의 내부 측벽과 접촉하는 제어 게이트 전극(66)을 포함하는 메모리 개구 충전 구조체(158)를 포함한다.
일 실시예에서, 공진 터널링 배리어 스택(152)은 적어도 2개의 반도체 양자 우물을 포함한다. 일 실시예에서, 적어도 2개의 반도체 양자 우물은 제1 양자 우물(2B1, 2A1, 2B2) 및 제1 양자 우물(2B1, 2A1, 2B2)과 제어 게이트 전극(66) 사이에 위치하는 제2 양자 우물(2B2, 2A2, 2B3)을 포함한다. 일 실시예에서, 제1 양자 우물(2B1, 2A1, 2B2)은 제1 배리어 층(2B1)과 제2 배리어 층(2B2) 사이에 위치하는 제1 반도체 우물 층(2A1)을 포함하고; 및 제2 양자 우물(2B2, 2A2, 2B3)은 제2 배리어 층(2B2)과 제3 배리어 층(2B3) 사이에 위치하는 제2 반도체 우물 층(2A2)을 포함한다.
일 실시예에서, 제1 반도체 우물 층(2A1)은 제2 반도체 우물 층(2A2)보다 얇다. 일 실시예에서, 제1 반도체 우물 층(2A1) 및 제2 반도체 우물 층(2A2)은 제1 배리어 층, 제2 배리어 층 및 제3 배리어 층(2B1, 2B2, 2B3)보다 좁은 밴드갭을 갖는다. 일 실시예에서, 제1 반도체 우물 층(2A1) 및 제2 반도체 우물 층(2A2)은 비소 인듐을 포함 및/또는 필수적으로 구성하고, 제1 배리어 층, 제2 배리어 층 및 제3 배리어 층(2B1, 2B2, 2B3)은 알루미늄 안티몬화물을 포함 및/또는 필수적으로 구성한다.
일 실시예에서, 메모리 재료 층(154)은 유전체 전하 저장 재료를 포함한다; 반도체 채널(160)은 제1 화합물 반도체 재료를 포함하고; 및 반도체 배리어 층(156)은 제1 화합물 반도체 재료보다 넓은 밴드갭을 갖는 제2 화합물 반도체 재료를 포함한다. 일 실시예에서, 메모리 재료 층(154)은 질화 규소 층을 포함하고, 반도체 채널(160)은 인듐 비소 층을 포함한다. 일 실시예에서, 반도체 배리어 층(156)은 공진 터널링 배리어 스택(152)보다 두꺼운 알루미늄 안티몬화물 층을 포함한다.
도 27b 내지 도 30에 도시된 일부 실시예에서, 반도체 배리어 층(156)은 메모리 재료 층(154)과 반도체 채널(160) 사이에 위치하고; 및 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)과 제어 게이트 전극(66) 사이에 위치한다. 이 실시예에서, 반도체 배리어 층(156)은 반도체 채널(160)에 둘러싸이고; 메모리 재료 층(154)은 반도체 배리어 층(156)에 둘러싸이고; 및 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)에 둘러싸인다.
도 31에 도시된 대안적인 실시예에서, 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)과 반도체 채널(160) 사이에 위치하고, 반도체 배리어 층(156)은 메모리 재료 층(154)과 제어 게이트 전극(66) 사이에 위치한다. 일 실시예에서, 반도체 배리어 층(156)은 제어 게이트 전극(66)을 둘러싸고; 메모리 재료 층(154)은 반도체 배리어 층(156)을 둘러싸고; 및 공진 터널링 배리어 스택(152)은 메모리 재료 층(154)을 둘러싼다.
제2 예시적인 구조체의 다양한 구성이 다수의 2차원 NOR 메모리 디바이스의 수직 스택을 포함하는 3차원 메모리 어레이를 제공하기 위해 채택될 수 있다. 공진 터널링 배리어 스택(152)은 저전력 프로그래밍 및 소거 동작을 허용한다.
전술한 내용은 특정한 바람직한 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예를 고려한다. 특정한 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되는 경우, 본 개시내용은 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 그 전체 내용이 본원에 인용되어 포함된다.

Claims (40)

  1. 메모리 디바이스로서,
    절연 층과 제어 게이트 층의 교번 스택;
    상기 교번 스택을 관통해 수직 방향으로 연장되는 메모리 개구; 및
    메모리 필름과 상기 메모리 개구 내에 위치하는 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체를 포함하고,
    상기 메모리 필름은 공진 터널링 배리어 스택, 반도체 배리어 층, 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는, 메모리 디바이스.
  2. 제1항에 있어서, 상기 공진 터널링 배리어 스택은 적어도 2개의 반도체 양자 우물을 포함하는, 메모리 디바이스.
  3. 제2항에 있어서, 상기 적어도 2개의 반도체 양자 우물은 내부 양자 우물 및 상기 내부 양자 우물과 상기 교번 스택 사이에 위치하는 외부 양자 우물을 포함하는, 메모리 디바이스.
  4. 제3항에 있어서,
    상기 내부 양자 우물은 제1 배리어 층과 제2 배리어 층 사이에 위치하는 내부 반도체 우물 층을 포함하고,
    상기 외부 양자 우물은 상기 제2 배리어 층과 제3 배리어 층 사이에 위치하는 외부 반도체 우물 층을 포함하는, 메모리 디바이스.
  5. 제4항에 있어서, 상기 내부 반도체 우물 층은 상기 외부 반도체 우물 층보다 얇은, 메모리 디바이스.
  6. 제5항에 있어서, 상기 내부 반도체 우물 층 및 상기 외부 반도체 우물 층은 상기 제1 배리어 층, 제2 배리어 층 및 제3 배리어 층보다 좁은 밴드갭을 갖는, 메모리 디바이스.
  7. 제6항에 있어서, 상기 내부 반도체 우물 층 및 상기 외부 반도체 우물 층은 인듐 비소(indium arsenide)를 포함하고, 상기 제1 배리어 층, 제2 배리어 층 및 제3 배리어 층은 알루미늄 안티몬화물(aluminum antimonide)을 포함하는, 메모리 디바이스.
  8. 제7항에 있어서, 상기 메모리 재료 층은 유전체 전하 저장 재료를 포함하고, 상기 수직 반도체 채널은 제1 화합물 반도체 재료를 포함하고, 상기 반도체 배리어 층은 상기 제1 화합물 반도체 재료보다 넓은 밴드갭을 갖는 제2 화합물 반도체 재료를 포함하는, 메모리 디바이스.
  9. 제8항에 있어서, 상기 메모리 재료 층은 질화 규소 층을 포함하고, 상기 수직 반도체 채널은 인듐 비소 층을 포함하는, 메모리 디바이스.
  10. 제9항에 있어서, 상기 반도체 배리어 층은 상기 공진 터널링 배리어 스택보다 두꺼운 알루미늄 안티몬화물 층을 포함하는, 메모리 디바이스.
  11. 제1항에 있어서,
    상기 반도체 배리어 층은 상기 메모리 재료 층과 상기 수직 반도체 채널 사이에 위치하고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층과 상기 교번 스택 사이에 위치하는, 메모리 디바이스.
  12. 제11항에 있어서,
    상기 반도체 배리어 층은 상기 수직 반도체 채널을 둘러싸고,
    상기 메모리 재료 층은 상기 반도체 배리어 층을 둘러싸고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층을 둘러싸는, 메모리 디바이스.
  13. 제1항에 있어서,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층과 상기 수직 반도체 채널 사이에 위치하고,
    상기 반도체 배리어 층은 상기 메모리 재료 층과 상기 교번 스택 사이에 위치하는, 메모리 디바이스.
  14. 제13항에 있어서,
    상기 공진 터널링 배리어 스택은 상기 수직 반도체 채널을 둘러싸고,
    상기 메모리 재료 층은 상기 공진 터널링 배리어 스택을 둘러싸고,
    상기 반도체 배리어 층은 상기 메모리 재료 층을 둘러싸는, 메모리 디바이스.
  15. 제1항의 메모리 디바이스를 동작시키는 방법으로서,
    상기 메모리 재료 층을 프로그래밍하기 위해 제어 게이트 전극 중 적어도 하나에 음의 전압을 인가하는 단계; 및
    상기 메모리 재료 층을 소거하기 위해 상기 제어 게이트 전극 중 적어도 하나에 양의 전압을 인가하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  16. 메모리 디바이스를 제조하는 방법으로서,
    기판 위에 절연 층 및 제어 게이트 층의 교번 스택을 형성하는 단계;
    상기 교번 스택을 관통해 수직 방향으로 연장되는 메모리 개구를 형성하는 단계; 및
    상기 메모리 개구 내부에 메모리 필름 및 수직 반도체 채널을 포함하는 메모리 개구 충전 구조체를 형성하는 단계를 포함하고,
    상기 메모리 필름은 공진 터널링 배리어 스택, 반도체 배리어 층 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는, 메모리 디바이스를 제조하는 방법.
  17. 제16항에 있어서, 상기 공진 터널링 배리어 스택은 적어도 2개의 반도체 양자 우물을 포함하는, 메모리 디바이스를 제조하는 방법.
  18. 제17항에 있어서,
    상기 적어도 2개의 반도체 양자 우물은 내부 양자 우물 및 상기 내부 양자 우물과 상기 교번 스택 사이에 위치하는 외부 양자 우물을 포함하고,
    상기 내부 양자 우물은 제1 배리어 층과 제2 배리어 층 사이에 위치하는 내부 반도체 우물 층을 포함하고,
    상기 외부 양자 우물은 상기 제2 배리어 층과 제3 배리어 층 사이에 위치하는 외부 반도체 우물 층을 포함하고,
    상기 내부 반도체 우물 층은 상기 외부 반도체 우물 층보다 얇은, 메모리 디바이스를 제조하는 방법.
  19. 제17항에 있어서,
    상기 반도체 배리어 층은 상기 수직 반도체 채널을 둘러싸고,
    상기 메모리 재료 층은 상기 반도체 배리어 층을 둘러싸고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층을 둘러싸는, 메모리 디바이스를 제조하는 방법.
  20. 제17항에 있어서,
    상기 공진 터널링 배리어 스택은 상기 수직 반도체 채널을 둘러싸고,
    상기 메모리 재료 층은 상기 공진 터널링 배리어 스택을 둘러싸고,
    상기 반도체 배리어 층은 상기 메모리 재료 층을 둘러싸는, 메모리 디바이스를 제조하는 방법.
  21. 복수의 레벨의 메모리 소자를 포함하는 3차원 메모리 디바이스로서,
    공진 터널링 배리어 스택, 반도체 배리어 층, 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는 층 스택을 포함하는 메모리 필름;
    반도체 채널; 및
    제어 게이트 전극을 포함하는, 3차원 메모리 디바이스.
  22. 제21항에 있어서,
    기판 상의 수직 방향을 따라 적층된 소스 층, 상기 반도체 채널을 포함하는 채널-함유 층 및 드레인 층을 포함하는 적어도 하나의 단위 층 스택 인스턴스;
    상기 적어도 하나의 단위 층 스택 인스턴스를 관통해 수직 방향으로 연장되는 메모리 개구; 및
    메모리 개구 내에 위치하고 상기 메모리 필름 및 상기 메모리 필름의 내부 측벽과 접촉하는 상기 제어 게이트 전극을 포함하는 메모리 개구 충전 구조체를 더 포함하는 3차원 메모리 디바이스.
  23. 제22항에 있어서, 상기 공진 터널링 배리어 스택은 적어도 2개의 반도체 양자 우물을 포함하는, 3차원 메모리 디바이스.
  24. 제22항에 있어서,
    상기 적어도 2개의 반도체 양자 우물은 제1 양자 우물 및 상기 제1 양자 우물과 상기 제어 게이트 전극 사이에 위치하는 제2 양자 우물을 포함하고,
    상기 제1 양자 우물은 제1 배리어 층과 제2 배리어 층 사이에 위치하는 제1 반도체 우물 층을 포함하고,
    상기 제2 양자 우물은 상기 제2 배리어 층과 제3 배리어 층 사이에 위치하는 제2 반도체 우물 층을 포함하는, 3차원 메모리 디바이스.
  25. 제24항에 있어서, 상기 제1 반도체 우물 층은 상기 제2 반도체 우물 층보다 얇은, 3차원 메모리 디바이스.
  26. 제25항에 있어서, 상기 제1 반도체 우물 층 및 상기 제2 반도체 우물 층은 상기 제1 배리어 층, 제2 배리어 층, 및 제3 배리어 층보다 좁은 밴드갭을 갖는, 3차원 메모리 디바이스.
  27. 제26항에 있어서, 상기 제1 반도체 우물 층 및 상기 제2 반도체 우물 층은 인듐 비소를 포함하고, 상기 제1 배리어 층, 제2 배리어 층, 및 제3 배리어 층은 알루미늄 안티몬화물을 포함하는, 3차원 메모리 디바이스.
  28. 제27항에 있어서,
    상기 메모리 재료 층은 유전체 전하 저장 재료를 포함하고,
    상기 반도체 채널은 제1 화합물 반도체 재료를 포함하고,
    상기 반도체 배리어 층은 상기 제1 화합물 반도체 재료보다 넓은 밴드갭을 갖는 제2 화합물 반도체 재료를 포함하는, 3차원 메모리 디바이스.
  29. 제28항에 있어서, 상기 메모리 재료 층은 질화 규소 층을 포함하고, 상기 반도체 채널은 인듐 비소 층을 포함하는, 3차원 메모리 디바이스.
  30. 제29항에 있어서, 상기 반도체 배리어 층은 상기 공진 터널링 배리어 스택보다 두꺼운 알루미늄 안티몬화물 층을 포함하는, 3차원 메모리 디바이스.
  31. 제21항에 있어서,
    상기 반도체 배리어 층은 상기 메모리 재료 층과 상기 반도체 채널 사이에 위치하고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층과 상기 제어 게이트 전극 사이에 위치하는, 3차원 메모리 디바이스.
  32. 제31항에 있어서,
    상기 반도체 배리어 층은 상기 반도체 채널에 둘러싸이고,
    상기 메모리 재료 층은 상기 반도체 배리어 층에 둘러싸이고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층에 둘러싸이는, 3차원 메모리 디바이스.
  33. 제21항에 있어서,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층과 상기 반도체 채널 사이에 위치하고,
    상기 반도체 배리어 층은 상기 메모리 재료 층과 상기 제어 게이트 전극 사이에 위치하는, 3차원 메모리 디바이스.
  34. 제33항에 있어서,
    상기 반도체 배리어 층은 상기 제어 게이트 전극을 둘러싸고,
    상기 메모리 재료 층은 상기 반도체 배리어 층을 둘러싸고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층을 둘러싸는, 3차원 메모리 디바이스.
  35. 제21항의 3차원 메모리 디바이스를 동작시키는 방법으로서,
    상기 메모리 재료 층에 데이터 비트를 프로그래밍하기 위해 상기 제어 게이트 전극에 음의 전압을 인가하는 단계; 및
    상기 메모리 재료 층에 상기 데이터 비트를 소거하기 위해 상기 제어 게이트 전극에 양의 전압을 인가하는 단계를 포함하는, 3차원 메모리 디바이스를 동작시키는 방법.
  36. 메모리 디바이스를 제조하는 방법으로서,
    기판 상의 소스-레벨 재료 층, 채널-레벨 재료 층 및 드레인-레벨 재료 층을 포함하는 적어도 하나의 단위 층 스택 인스턴스를 형성하는 단계 - 상기 소스-레벨 재료 층과 상기 드레인-레벨 재료 층은 전기 도전성 소스 층 및 전기 도전성 드레인 층으로 형성되거나 이후에 전기 도전성 소스 층 및 전기 도전성 드레인 층으로 대체되고, 상기 채널-레벨 재료 층은 반도체 채널을 포함하거나 반도체 채널로 대체됨 -;
    상기 적어도 하나의 단위 층 스택 인스턴스를 관통해 메모리 개구를 형성하는 단계;
    상기 메모리 개구 내에 메모리 필름을 형성하는 단계 - 상기 메모리 필름은 공진 터널링 배리어 스택, 반도체 배리어 층 및 상기 공진 터널링 배리어 스택과 상기 반도체 배리어 층 사이에 위치하는 메모리 재료 층을 포함하는 층 스택을 포함함 -; 및
    상기 메모리 필름의 내부 측벽에 제어 게이트 전극을 형성하는 단계를 포함하는, 메모리 디바이스를 제조하는 방법.
  37. 제36항에 있어서,
    상기 반도체 배리어 층은 상기 메모리 개구의 측벽에 직접 형성되고,
    상기 제어 게이트 전극은 상기 공진 터널링 배리어 스택에 직접 형성되는, 메모리 디바이스를 제조하는 방법.
  38. 제37항에 있어서, 상기 공진 터널링 배리어 스택은 적어도 2개의 반도체 양자 우물을 포함하는, 메모리 디바이스를 제조하는 방법.
  39. 제37항에 있어서,
    상기 적어도 2개의 반도체 양자 우물은 제1 양자 우물 및 상기 제1 양자 우물과 상기 제어 게이트 전극 사이에 형성된 제2 양자 우물을 포함하고,
    상기 제1 양자 우물은 제1 배리어 층과 제2 배리어 층 사이에 형성된 제1 반도체 우물 층을 포함하고,
    상기 제2 양자 우물은 상기 제2 배리어 층과 제3 배리어 층 사이에 형성된 제2 반도체 우물 층을 포함하고,
    상기 제1 반도체 우물 층은 상기 제2 반도체 우물 층보다 얇은, 메모리 디바이스를 제조하는 방법.
  40. 제37항에 있어서,
    상기 메모리 재료 층은 상기 반도체 배리어 층의 내부 측벽에 직접 형성되고,
    상기 공진 터널링 배리어 스택은 상기 메모리 재료 층의 내부 측벽에 직접 형성되는, 메모리 디바이스를 제조하는 방법.
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