KR20150129364A - 수직형 메모리 장치 및 이의 제조 방법 - Google Patents

수직형 메모리 장치 및 이의 제조 방법 Download PDF

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KR20150129364A
KR20150129364A KR1020140056227A KR20140056227A KR20150129364A KR 20150129364 A KR20150129364 A KR 20150129364A KR 1020140056227 A KR1020140056227 A KR 1020140056227A KR 20140056227 A KR20140056227 A KR 20140056227A KR 20150129364 A KR20150129364 A KR 20150129364A
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memory device
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이보영
최종완
이명범
최대헌
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삼성전자주식회사
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

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  • Semiconductor Memories (AREA)
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Abstract

수직형 메모리 장치는 채널들, 게이트 전극들 및 도핑 패턴을 포함할 수 있다. 채널들은 기판 상면에 대해 수직 방향으로 연장한다. 게이트 전극들은 채널들의 외측벽을 감싸며 수직 방향을 따라 서로 이격되도록 적층되고, 금속 실리사이드를 포함한다. 도핑패턴은 채널과 인접한 게이트 전극 부분에 형성되며 불순물을 포함한다. 불순물의 농도 차이에 의해 게이트 전극의 전기적 특성이 향상될 수 있다.

Description

수직형 메모리 장치 및 이의 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 전극들 및 절연막들이 적층될 수 있다.
상기 게이트 전극은 신호 전달을 위한 낮은 저항 및 게이트로서 적절한 전기적 특성을 보유하는 것이 필요하다.
본 발명의 일 과제는 전기적 특성이 향상된 게이트 전극을 포함하는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 전기적 특성이 향상된 게이트 전극을 포함하는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 채널들, 게이트 전극들 및 도핑 패턴을 포함할 수 있다. 상기 채널들은 기판 상면에 대해 수직 방향으로 연장한다. 상기 게이트 전극들은 상기 채널들의 외측벽을 감싸며 상기 수직 방향을 따라 서로 이격되도록 적층되고, 금속 실리사이드를 포함한다. 상기 도핑 패턴은 상기 채널과 인접한 상기 게이트 전극 부분에 형성되며 불순물을 포함한다.
예시적인 실시예들에 있어서, 상기 도핑 패턴은 p형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 니켈 실리사이드 또는 코발트 실리사이드를 포함하며, 상기 도핑 패턴은 p형 불순물이 도핑된 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널과 인접한 상기 기판 상부에 형성되며, p형 불순물이 주입된 제1 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 전극들을 절단하며 연장하는 매립막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극의 상기 불순물의 농도는 상기 채널과 인접부에서 상기 매립막 패턴 쪽으로 갈수록 감소할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 매립막 패턴과 인접한 상기 기판 상부에 형성되며, n형 불순물이 주입된 제2 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제2 불순물 영역 및 상기 매립막 패턴 사이에 형성된 실리사이드 패턴을 더 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 의한 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막 및 예비 게이트 전극막을 교대로 반복적으로 적층한다. 상기 층간 절연막 및 상기 예비 게이트 전극막을 식각하여 채널 홀을 형성한다. 상기 채널 홀에 의해 노출된 상기 예비 게이트 전극막 부분에 불순물을 주입하여 도핑 영역을 형성한다. 상기 채널 홀 내부에 채널을 형성한다. 상기 예비 게이트 전극막을 게이트 전극으로 변환시킨다.
예시적인 실시예들에 있어서, 상기 예비 게이트 전극막은 폴리실리콘 또는 비정질 실리콘을 사용하여 형성되고, 상기 게이트 전극은 금속 실리사이드를 포함할 수 있다. 상기 예비 게이트 전극막을 상기 게이트 전극으로 변환시킴에 있어서, 상기 층간 절연막 및 상기 예비 게이트 전극막을 식각하여 개구부를 형성할 수 있다. 상기 개구부 내벽 상에 금속을 포함하는 반응막을 형성할 수 있다. 상기 반응막 및 상기 예비 게이트 전극막을 반응시킬 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 수직형 메모리 장치에 따르면, 게이트 전극은 전기 저항이 낮은 금속 실리사이드를 포함하므로, 도전성을 갖는 전극 역할을 수행할 수 있다. 또한, 채널과 인접한 상기 게이트 전극 부분은 예를 들면, p형 불순물이 도핑된 금속 실리사이드를 포함할 수 있다. 따라서 상기 채널과의 인접부에서 상기 게이트 전극의 일함수가 증가되어 트랜지스터의 게이트 특성이 향상될 수 있다. 이와 같이, 상기 게이트 전극의 영역에 따라 불순물 농도를 차등화하여 일함수 크기의 차이를 유발시킴으로써 게이트 및 전극의 기능을 차등적으로 상기 게이트 전극에 부여할 수 있다.
도 1a 및 도 1b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 2 내지 도 12는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다.
도 1a 및 도 1b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 구체적으로, 도 1b는 도 1a의 I-I'라인을 따라 절단한 단면도이다.
도 1a 및 도 1b에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
설명의 편의를 위해, 도 1a에서는 상기 수직형 메모리 장치의 모든 구성을 도시되지 않았으며, 일부 구성들만이 선택적으로 도시되었다. 예를 들면, 도 1a는 게이트 전극(160), 도핑(doping) 패턴(122), 제2 매립막 패턴(170), 패드(140) 및 비트 라인(190)을 도시하고 있다.
도 1a 및 도 1b를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상면으로부터 상기 제1 방향으로 연장하는 채널(130), 채널(130)의 외측벽을 감싸며 연장되며, 상기 제1 방향을 따라 서로 이격되어 배치되는 게이트 전극들(160)을 포함한다. 채널(130)의 상기 외측벽 상에는 유전막 구조물(125)이 형성될 수 있으며, 게이트 전극(160)은 유전막 구조물(125)과 접하며 연장될 수 있다.
채널(130) 및 유전막 구조물(125) 상에는 패드(140)가 구비될 수 있다. 상기 수직형 메모리 장치의 상부에는 패드(140)와 접촉하는 비트 라인 콘택(185)이 배치될 수 있다. 또한, 비트 라인 콘택(185)과 전기적으로 연결되는 비트 라인(190)이 배치될 수 있다.
기판(100)은 예를 들어 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 상기 수직형 메모리 장치의 p형 웰(well)로 기능할 수 있다.
채널(130)은 기판(100)의 상기 상면으로부터 수직하게 돌출되며, 실질적으로 내부가 빈 실린더(cylinder) 또는 컵(cup) 형상을 가질 수 있다. 일 실시예에 있어서, 채널(130)은 실질적으로 속이 찬 기둥 또는 필라(pillar) 형상을 가질 수도 있다. 채널(130)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
유전막 구조물(125)은 채널(130)의 외측벽 상에 형성되어 실질적으로 저면 중앙부가 개방된 실린더 형상 혹은 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(125)은 구체적으로 도시하지는 않았으나, 채널(130)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 예를 들어, 상기 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막의 적층 구조는 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
채널(130) 내부에는 제1 매립막 패턴(135)이 형성될 수 있다. 제1 매립막 패턴(135)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 채널(130)이 속이 찬 기둥 또는 필라 형상을 갖는 경우, 제1 매립막 패턴(135)은 생략될 수도 있다.
패드(140)는 유전막 구조물(125), 채널(130) 및 제1 매립막 패턴(135) 상에 형성되어 이들을 캡핑(capping) 하는 형상을 가질 수 있다. 패드(140)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 도 1a에 도시된 바와 같이 패드(140)는 상기 제2 방향을 따라 복수로 형성되어 패드 열(pad column)을 형성할 수 있다. 또한, 상기 제3 방향을 따라 복수의 상기 패드 열들이 배치될 수 있다. 패드(140)의 하부에 형성된 채널들(130)은 상기 패드 열에 대응되어 채널 열을 형성할 수 있다.
일 실시예에 있어서, 채널(130) 저면과 인접한 기판(100) 상부에는 제1 불순물 영역(112)이 형성될 수 있다. 제1 불순물 영역(112)은 붕소(B)와 같은 p형 불순물을 포함할 수 있다. 제1 불순물 영역(112)은 각 채널(130) 마다 대응되어 형성될 수 있으며, 복수의 제1 불순물 영역들(112)이 서로 고립된 섬(island) 형상을 가질 수 있다.
게이트 전극(160)은 금속 실리사이드(silicide)를 포함할 수 있다. 상기 금속 실리사이드는 예를 들면, 폴리실리콘을 니켈(Ni) 또는 코발트(Co)와 같은 금속과 열처리를 통해 반응시켜 형성될 수 있다. 예를 들면, 게이트 전극(160)은 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
도 1b에 도시된 바와 같이, 게이트 전극들(160)이 6개 층으로 형성되는 경우, 예를 들면 최하층의 게이트 전극(160a)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있으며, 상기 GSL 상에 적층되는 4개 층의 게이트 전극들(160b, 160c, 160d, 160e)은 워드 라인(Word Line)으로 제공될 수 있다. 또한 상기 워드 라인 상에 배치되는 최상층의 게이트 전극(160f)은 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. 그러나, 상기 SSL, 워드 라인 및 GSL의 적층 수가 특별히 한정되는 것은 아니다. 예를 들면, 상기 SSL 및 GSL은 각각 2개 층에 형성될 수도 있으며, 상기 워드 라인은 2n(n은 3이상의 정수)개의 층 수로 적층될 수 있다.
예시적인 실시예들에 따르면, 각 게이트 전극(160)의 채널(130)과 인접한 부분에 도핑 패턴(122)이 형성될 수 있다. 도핑 패턴(122)은 붕소와 같은 p형 불순물을 포함할 수 있다. 예를 들면, 도핑 패턴(122)은 p형 불순물이 도핑된 금속 실리사이드, 예를 들면, 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
게이트 전극(160)은 전기 저항이 낮은 금속 실리사이드를 포함하므로, 도전성을 갖는 전극 역할을 수행할 수 있다. 또한, 채널(130)과 인접한 게이트 전극(160) 부분은 예를 들면, p형 불순물이 도핑된 도핑 패턴(122)을 포함하므로, 채널(130)과의 인접부에서 게이트 전극(160)의 일함수가 증가될 수 있다. 따라서, 도핑 패턴(122)은 실질적으로 트랜지스터의 게이트 역할을 수행할 수 있다.
상술한 바와 같이, 게이트 전극(160)의 영역에 따라 불순물 농도를 차등화하여 일함수 크기의 차이를 유발시킴으로써 게이트 및 전극의 기능을 차등적으로 게이트 전극(160)에 부여할 수 있다.
일 실시예에 있어서, 게이트 전극(160)은 불순물의 농도 구배를 포함할 수 있다. 이 경우, 채널(130)과 인접한 게이트 전극(160)의 중심부에서 게이트 전극(160)의 외측부로 갈수록 상기 불순물의 농도가 낮아질 수 있다.
게이트 전극들(160) 및 층간 절연막 패턴들(106)을 상기 제1 방향으로 관통하는 제2 매립막 패턴(170)이 배치될 수 있다. 예시적인 실시예들에 따르면, 제2 매립막 패턴(170)은 상기 제2 방향으로 연장하며 게이트 전극들(160) 및 층간 절연막 패턴들(106)을 절단하는 라인 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제2 매립막 패턴(170)에 의해 게이트 전극들(160)이 소정의 단위로 그룹화되어 게이트 라인 구조체가 정의될 수 있다. 상기 게이트 라인 구조체는 소정의 개수의 상기 채널 열들을 포함할 수 있다.
일 실시예에 있어서, 게이트 전극(160)은 채널(130)과의 상기 인접부에서 제2 매립막 패턴(170) 쪽으로 갈수록 불순물 농도가 낮아질 수 있다.
제2 절연막 패턴(170)과 인접한 기판(100) 상부에는 제2 불순물 영역(114)이 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 불순물 영역(114)은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다.
예시적인 실시예들에 따르면, 제2 불순물 영역(114)은 인(P) 또는 비소(As)와 같은 n형 불순물을 포함할 수 있다.
일 실시예에 있어서, 제2 매립막 패턴(170) 및 제2 불순물 영역(114) 사이에는 실리사이드 패턴(165)이 더 형성될 수 있다. 실리사이드 패턴(165)은 예를 들면, n형 불순물이 도핑된 니켈 실리사이드 또는 코발트 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
최상층의 층간 절연막 패턴(106g), 패드(140) 및 제2 매립막 패턴(170) 상에는 상부 절연막(180)이 형성되며, 비트 라인 콘택(185)은 상부 절연막(180)을 관통하며 패드(140)와 접촉할 수 있다. 비트 라인(190)은 상부 절연막(180) 상에 배치되어 비트 라인 콘택(185)과 접촉할 수 있다.
복수의 비트 라인 콘택들(185)이 형성되어 패드(140)의 배치 형태에 대응되는 어레이가 형성될 수 있다. 비트 라인(190)은 상기 제3 방향으로 연장하며 복수의 패드들(140)과 전기적으로 연결되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상부 절연막(180)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 비트 라인 콘택(185) 및 비트 라인(190)은 금속, 금속 질화물 또는 도핑된 폴리실리콘과 같은 도전 물질을 포함할 수 있다.
도 2 내지 도 12는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 층간 절연막들(102) 및 예비 게이트 전극막들(104)을 교대로 반복 적층하여 몰드 구조물(105)을 형성할 수 있다.
기판(100)은 단결정 실리콘, 단결정 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막(102)은 실리콘 산화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 예비 게이트 전극막(104)은 폴리실리콘 혹은 비정질실리콘을 사용하여 형성될 수 있다.
층간 절연막(102) 및 예비 게이트 전극막(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스퍼터링(sputtering) 공정 또는 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
에비 게이트 전극막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL로 변환될 수 있다. 따라서, 층간 절연막들(102) 및 예비 게이트 전극막들(104)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 예를 들면, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이에 따라, 에비 게이트 전극막들(104)은 모두 6개의 층으로 적층되며 층간 절연막들(102)은 모두 7개의 층으로 적층될 수 있다. 그러나, 층간 절연막들(102) 및 예비 게이트 전극막들(104)이 적층되는 수는 특별히 한정되는 것은 아니며, 상기 수직형 메모리 장치의 회로 설계 디자인 또는 집적도를 고려하여 조절될 수 있다.
도 3을 참조하면, 몰드 구조물(105)을 관통하는 채널 홀(110)을 형성할 수 있다.
예를 들면, 층간 절연막들(102) 및 에비 게이트 전극막들(104)을 건식 식각 공정을 통해 상기 제1 방향을 따라 부분적으로 제거하여 기판(100)의 상면을 노출시키는 채널 홀(110)을 형성할 수 있다. 도 3에서는, 채널 홀(110)은 기판(100)의 상기 상면에 대해 실질적으로 수직한 측벽 프로파일을 갖는 것으로 도시되었으나, 상기 건식 식각 공정의 특성상 기판(100)의 상기 상면에서 멀어질수록 너비가 증가하는 경사진 측벽 형상을 가질 수도 있다.
예시적인 실시예들에 따르면, 상기 제2 방향을 따라 복수의 채널 홀들(110)들이 형성되어 채널 홀 열이 정의될 수 있다. 또한, 상기 제3 방향을 따라, 복수의 상기 채널 홀 열들이 형성될 수 있다.
도 4를 참조하면, 채널 홀(110)을 통해 불순물을 주입하여 각 층의 예비 게이트 전극막(104) 측부에 도핑 영역(120)을 형성할 수 있다.
예를 들면, 이온 주입 공정을 통해 몰드 구조물(105) 상부에서 채널 홀(110) 내부로 불순물을 주입할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 붕소와 같은 p형 불순물을 포함할 수 있다. 이에 따라, 채널 홀(110)에 의해 노출된 예비 게이트 전극막(104)의 측벽을 통해 상기 불순물이 도핑될 수 있다. 따라서, 채널 홀(110)의 상기 측벽과 인접한 예비 게이트 전극막(104)의 측부들이 도핑 영역(120)으로 변환될 수 있다. 도핑 영역(120)은 예를 들면, 상기 p형 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 이온 주입 공정을 통해 채널 홀(110)에 의해 노출된 기판(100) 상부에도 불순물이 주입되어 제1 불순물 영역(112)이 형성될 수 있다. 제1 불순물 영역(112)은 붕소와 같은 p형 불순물을 포함할 수 있다.
도 5를 참조하면, 채널 홀(110)의 상기 측벽 상에 유전막 구조물(125)을 형성할 수 있다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102g) 상면, 채널 홀(110)의 상기 측벽 및 노출된 기판(100)의 상기 상면을 따라 유전막을 형성할 수 있다. 이후, 예를 들면 에치-백(etch-back) 공정을 통해 기판(100)의 상기 상면 상에 형성된 상기 유전막 부분을 부분적으로 제거함으로써, 유전막 구조물(125)을 형성할 수 있다. 상기 에치-백 공정에 의해 최상층의 층간 절연막(102g) 상면 상에 형성된 상기 유전막 부분도 제거될 수 있다. 유전막 구조물(125)은 예를 들면, 저부가 개방된 실린더 형상 혹은 스트로우(straw) 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 유전막은 블로킹 막, 전하 저장막 및 터널 절연막이 순차적으로 적층된 구조로 형성될 수 있다. 예를 들면, 상기 블로킹 막은 실리콘 산화물 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다.
도 6을 참조하면, 유전막 구조물(125), 최상층의 층간 절연막(102g) 및 채널 홀(110)의 저면 상에 채널막(127)을 형성하고, 채널막(127) 상에 채널 홀(110)의 나머지 부분을 채우는 제1 매립막(129)을 형성할 수 있다.
예시적인 실시예들에 따르면, 채널막(127)은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 일 실시예에 있어서, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 제1 매립막(129)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.
상기 유전막, 채널막(127) 및 제1 매립막(129)은 예를 들면, CVD 공정, PECVD 공정, ALD 공정 또는 스퍼터링 공정 중 적어도 하나의 공정을 통해 형성될 수 있다.
도 7을 참조하면, 최상층의 층간 절연막(102g)이 노출될 때까지 제1 매립막(129) 및 채널막(127) 상부를 평탄화하여 채널 홀(110)을 채우는 제1 매립막 패턴(135) 및 채널(130)을 형성할 수 있다. 상기 평탄화 공정은 예를 들면, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 또는 에치-백 공정을 포함할 수 있다.
이에 따라, 채널 홀(110) 내부에는 유전막 구조물(125), 채널(130) 및 제1 매립막 패턴(135)이 적층된 구조물이 형성될 수 있다. 채널(130)은 실질적으로 컵(cup) 형상을 가질 수 있으며, 제1 매립막 패턴(135)은 원 기둥 혹은 필라(pillar) 형상을 가질 수 있다.
일 실시예에 있어서, 채널막(127)은 채널 홀(110)을 완전히 채우도록 형성될 수 있으며, 제1 매립막(129)의 형성은 생략될 수 있다. 이 경우, 채널(130)은 원 기둥 혹은 필라 형상을 가질 수 있다.
도 8을 참조하면, 유전막 구조물(125), 채널(130) 및 제1 매립막 패턴(135) 상에 채널 홀(110) 상부를 캡핑하는 패드(140)를 형성할 수 있다.
예시적인 실시예들에 따르면, 에치-백 공정을 통해 유전막 구조물(125), 채널(130) 및 제1 매립막 패턴(135) 상부를 제거하여 리세스(도시되지 않음)를 형성할 수 있다. 이후, 최상층의 층간 절연막(102g) 상에 상기 리세스를 채우는 패드막을 형성하고, 상기 패드막 상부를 평탄화하여 패드(140)를 형성할 수 있다. 상기 패드막은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
도 9를 참조하면, 층간 절연막들(102) 및 예비 게이트 전극막들(104)을 관통하는 개구부(150)를 형성할 수 있다.
예를 들면, 인접하는 일부의 상기 채널 홀 열들 사이의 최상층의 층간 절연막(102g) 부분을 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 예비 게이트 전극막들(104)을 식각하여 개구부(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 개구부(150)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 개구부(150)가 형성됨에 따라, 층간 절연막들(102) 및 예비 게이트 전극막들(104)은 층간 절연막 패턴들(106) 및 예비 게이트 전극막 패턴들(108)로 변환될 수 있다. 각 층의 층간 절연막 패턴(106) 및 예비 게이트 전극막 패턴(108)은 상기 제2 방향을 따라 연장될 수 있다.
도 10을 참조하면, 개구부(150)를 통해 노출된 기판(100) 상부에 불순물을 주입하여 제2 불순물 영역(114)을 형성할 수 있다. 상기 불순물은 인 또는 비소와 같은 n형 불순물을 포함할 수 있다. 제2 불순물 영역(114)은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 CSL로 제공될 수 있다.
이후, 최상층의 층간 절연막 패턴(106g), 개구부(150)의 측벽 및 저면을 따라 반응막(155)을 형성할 수 있다. 예시적인 실시예들에 따르면, 반응막(155)은 니켈 또는 코발트와 같은 금속 물질을 사용하여 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 11을 참조하면, 반응막(155)과 예비 게이트 전극막 패턴(108)을 반응시켜 게이트 전극(160)을 형성할 수 있다.
예시적인 실시예들에 따르면, 열처리 공정을 통해 반응막(155)과 예비 게이트 전극막 패턴(108)을 반응시킬 수 있다. 이 경우, 실리사이데이션(silicidation) 반응이 진행되어 예비 게이트 전극막 패턴(108)은 금속 실리사이드를 포함하는 게이트 전극(160)으로 변환될 수 있다. 예를 들면, 반응막(155)이 니켈 또는 코발트를 포함하는 경우, 게이트 전극(160)은 각각 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
상기 열처리 공정은 예를 들면, 급속 가열(Rapid Thermal Annealing: RTA) 공정을 포함할 수 있다.
일 실시예에 있어서, 채널(130)과 인접한 예비 게이트 전극막 패턴(108) 부분에 형성된 도핑 영역(120) 역시 상기 열처리 공정에 의해 반응하여 도핑 패턴(122)으로 변환될 수 있다. 예시적인 실시예들에 따르면, 도핑 패턴(122)은 붕소와 같은 p형 불순물을 포함하는 금속 실리사이드를 포함할 수 있다.
상술한 바와 같이, 게이트 전극(160)은 금속 실리사이드를 포함하며, 채널(130)과 인접한 게이트 전극(160) 부분은 p형 불순물이 도핑된 금속 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 도핑 영역(120)에 포함된 불순물은 상기 열처리 공정시 게이트 전극(160)의 외측부로 확산될 수도 있다. 이 경우, 게이트 전극(160)은 불순물의 농도 구배를 포함할 수 있다. 예를 들면, 채널(130)과 인접한 게이트 전극(160)의 중심부에서 게이트 전극(160)의 상기 외측부로 갈수록 상기 불순물의 농도가 낮아질 수 있다.
일 실시예에 있어서, 상기 열처리 공정 시, 제2 불순물 영역(114)과 반응막(155)이 반응하여 실리사이드 패턴(165)이 형성될 수 있다. 실리사이드 패턴(165)은 예를 들면, n형 불순물이 도핑된 금속 실리사이드를 포함할 수 있다.
게이트 전극(160) 형성 후, 미반응된 반응막(155) 부분이 층간 절연막 패턴(106)의 측벽 상에 잔류할 수 있다. 상기 미반응된 반응막(155) 부분은 예를 들면, 과산화수소(H2O2) 또는 수산화암모늄(NH4OH) 용액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
도 12를 참조하면, 개구부(150)를 채우는 제2 매립막 패턴(170)을 형성할 수 있다. 예를 들면, 최상층의 층간 절연막 패턴(106g) 및 패드(140) 상에 개구부(150)를 충분히 채우는 제2 매립막을 형성한 후, 상기 제2 매립막의 상부를 평탄화하여 제2 매립막 패턴(170)을 형성할 수 있다. 상기 제2 매립막은 실리콘 산화물과 같은 절연 물질을 사용하여 CVD 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 제2 매립막 패턴(170)을 관통하여 제2 불순물 영역(114)과 전기적으로 연결되는 CSL 콘택(도시되지 않음)을 더 형성할 수 있다. 이 경우, 실리사이드 패턴(165)에 의해 CSL로 제공되는 제2 불순물 영역(114)과의 접촉 저항이 감소될 수 있다.
이후, 최상층의 층간절연막 패턴(106g), 제2 매립막 패턴(170) 및 패드(140) 상에 상부 절연막(180)을 형성할 수 있다. 상부 절연막(180)은 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
상부 절연막(180)을 관통하여 패드(150)와 접촉하는 비트 라인 콘택(185)을 형성할 수 있다. 이어서, 비트 라인 콘택(185)과 전기적으로 연결되는 비트 라인(190)을 상부 절연막(180) 상에 형성한다. 비트 라인 콘택(185) 및 비트 라인(190)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(185)은 패드(150)와 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(190)은 복수의 비트 라인 콘택들(185)과 전기적으로 연결되며, 상기 제3 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치에서는 불순물 농도를 게이트 전극의 영역에 따라 차등화시킴으로써, 상기 게이트 전극의 전기적 특성을 향상시킬 수 있다. 상기 수직형 메모리 장치는 예를 들면, 3차원 형태로 수직 적층되는 불휘발성 메모리 장치에 적용되어 동작 특성을 향상시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 102: 층간 절연막
104: 예비 게이트 전극막 105: 몰드 구조물
106: 층간 절연막 패턴 108: 예비 게이트 전극막 패턴
110: 채널 홀 112: 제1 불순물 영역
114: 제2 불순물 영역 120: 도핑 영역
122: 도핑 패턴 125: 유전막 구조물
127: 채널막 129: 제1 매립막
130: 채널 135: 제1 매립막 패턴
140: 패드 150: 개구부
160: 게이트 전극 165: 실리사이드 패턴
170: 제2 매립막 패턴 180: 상부 절연막
185: 비트 라인 콘택 190: 비트 라인

Claims (10)

  1. 기판 상면에 대해 수직 방향으로 연장하는 채널들;
    상기 채널들의 외측벽을 감싸며 상기 수직 방향을 따라 서로 이격되도록 적층되고, 금속 실리사이드를 포함하는 게이트 전극들; 및
    상기 채널과 인접한 상기 게이트 전극 부분에 불순물이 주입된 도핑패턴을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 도핑 패턴은 p형 불순물을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 게이트 전극은 니켈 실리사이드 또는 코발트 실리사이드를 포함하며,
    상기 도핑 패턴은 p형 불순물이 도핑된 니켈 실리사이드 또는 코발트 실리사이드를 포함하는 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 채널과 인접한 상기 기판 상부에 형성되며, p형 불순물이 주입된 제1 불순물 영역을 더 포함하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 게이트 전극들을 절단하며 연장하는 매립막 패턴을 더 포함하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 게이트 전극의 상기 불순물의 농도는 상기 채널과의 인접부에서 상기 매립막 패턴 쪽으로 갈수록 감소하는 수직형 메모리 장치.
  7. 제5항에 있어서, 상기 매립막 패턴과 인접한 상기 기판 상부에 형성되며, n형 불순물이 주입된 제2 불순물 영역을 더 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 제2 불순물 영역 및 상기 매립막 패턴 사이에 형성된 실리사이드 패턴을 더 포함하는 수직형 메모리 장치.
  9. 기판 상에 층간 절연막 및 예비 게이트 전극막을 교대로 반복적으로 적층하고;
    상기 층간 절연막 및 상기 예비 게이트 전극막을 식각하여 채널 홀을 형성하고;
    상기 채널 홀에 의해 노출된 상기 예비 게이트 전극막 부분에 불순물을 주입하여 도핑 영역을 형성하고;
    상기 채널 홀 내부에 채널을 형성하고; 그리고
    상기 예비 게이트 전극막을 게이트 전극으로 변환시키는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  10. 제9항에 있어서, 상기 예비 게이트 전극막은 폴리실리콘 또는 비정질 실리콘을 사용하여 형성되고, 상기 게이트 전극은 금속 실리사이드를 포함하며,
    상기 예비 게이트 전극막을 상기 게이트 전극으로 변환시키는 것은,
    상기 층간 절연막 및 상기 예비 게이트 전극막을 식각하여 개구부를 형성하고;
    상기 개구부 내벽 상에 금속을 포함하는 반응막을 형성하고;
    상기 반응막 및 상기 예비 게이트 전극막을 반응시키는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190060251A (ko) * 2017-11-24 2019-06-03 삼성전자주식회사 반도체 메모리 소자
WO2021118627A1 (en) * 2019-12-11 2021-06-17 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11063063B2 (en) 2019-12-11 2021-07-13 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11101288B2 (en) 2019-12-11 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190060251A (ko) * 2017-11-24 2019-06-03 삼성전자주식회사 반도체 메모리 소자
US11844212B2 (en) 2017-11-24 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor memory devices
WO2021118627A1 (en) * 2019-12-11 2021-06-17 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11063063B2 (en) 2019-12-11 2021-07-13 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same
US11101288B2 (en) 2019-12-11 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device containing plural work function word lines and methods of forming the same

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