CN116965167A - 包括低k漏极选择层级隔离结构的三维存储器器件及其形成方法 - Google Patents

包括低k漏极选择层级隔离结构的三维存储器器件及其形成方法 Download PDF

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Abstract

一种三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于衬底上方；存储器开口填充结构的阵列，该存储器开口填充结构的阵列位于竖直延伸穿过该交替堆叠的存储器开口的阵列内；以及漏极选择层级隔离结构，该漏极选择层级隔离结构在两行存储器开口填充结构之间竖直延伸穿过漏极选择层级导电层。该漏极选择层级隔离结构可包括低k介电材料或气隙。

Description

包括低k漏极选择层级隔离结构的三维存储器器件及其形成 方法
相关申请
本申请要求2021年5月11日提交的美国非临时专利申请17/317,479号和2021年5月11日提交的美国非临时专利申请17/317,578号的优先权权益，这些非临时专利申请的全部内容据此以引用方式并入以用于所有目的。
技术领域
本公开整体涉及半导体器件领域，并且具体地，涉及包括低k漏极选择层级隔离结构的三维存储器器件及其制造方法。
背景技术
每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。
发明内容
根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于衬底上方，其中这些导电层包括字线层级导电层和覆盖在这些字线层级导电层上的漏极选择层级导电层；存储器开口填充结构的阵列，该存储器开口填充结构的阵列位于竖直延伸穿过该交替堆叠的存储器开口的阵列内；以及漏极选择层级隔离结构，该漏极选择层级隔离结构竖直延伸穿过这些漏极选择层级导电层并且具有小于3.9的有效介电常数，其中：该存储器开口填充结构的阵列包括沿第一水平方向布置的两行第一存储器开口填充结构；并且这些第一存储器开口填充结构中的每个第一存储器开口填充结构包括与该漏极选择层级隔离结构的一对直侧壁的相应部分接触的相应平面直侧壁。
根据本公开的另一方面，一种形成三维存储器器件的方法包括：形成绝缘层和导电层的交替堆叠和竖直延伸穿过该交替堆叠的存储器开口填充结构的阵列的组合，其中这些存储器开口填充结构中的每个存储器开口填充结构包括相应存储器膜、相应竖直半导体沟道和相应漏极区；穿过这些导电层的子集和这些绝缘层的子集形成漏极选择层级隔离沟槽；通过用填充材料填充该漏极选择层级隔离沟槽来形成具有小于3.9的有效介电常数的漏极选择层级隔离结构；以及在这些漏极区的顶表面上形成漏极接触通孔结构。该存储器开口填充结构的阵列包括沿第一水平方向布置的两行第一存储器开口填充结构；并且这些第一存储器开口填充结构中的每个第一存储器开口填充结构包括与该漏极选择层级隔离结构的一对直侧壁的相应部分接触的相应平面直侧壁。
根据本公开的另一方面，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层和导电层的交替堆叠，该交替堆叠位于衬底上方，其中这些导电层包括字线层级导电层和覆盖在这些字线层级导电层上的漏极选择层级导电层；存储器开口填充结构的阵列，该存储器开口填充结构的阵列位于竖直延伸穿过该交替堆叠的存储器开口的阵列内；以及漏极选择层级隔离结构，该漏极选择层级隔离结构在该存储器开口结构的阵列中的两行存储器开口填充结构之间竖直延伸穿过这些漏极选择层级导电层并且沿第一水平方向横向延伸，并且包括介电衬垫、包含在该介电衬垫内的介电填充材料部分以及气隙。
根据本公开的另一方面，提供一种形成三维存储器器件的方法，该方法包括：形成绝缘层和导电层的交替堆叠和竖直延伸穿过该交替堆叠的存储器开口填充结构的阵列的组合，其中这些存储器开口填充结构中的每个存储器开口填充结构包括相应存储器膜、相应竖直半导体沟道和相应漏极区；穿过这些导电层的子集和这些绝缘层的子集形成漏极选择层级隔离沟槽；通过用介电衬垫和至少一个填充材料填充该漏极选择层级隔离沟槽来形成牺牲漏极选择层级沟槽填充结构；在这些漏极区的顶表面上形成漏极接触通孔结构；以及通过移除该至少一个填充材料并且在该漏极选择层级隔离沟槽的体积内形成气隙的至少一部分来用漏极选择层级隔离结构替换该牺牲漏极选择层级沟槽填充结构。
附图说明
图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层和栅极介电层之后的第一示例性结构的示意性竖直剖面图。
图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直剖面图。
图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的第一示例性结构的示意性竖直剖面图。
图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直剖面图。
图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'为图4A的剖面的平面。
图5A至图5H是根据本公开的实施方案的在于其中形成存储器堆叠结构、任选的介电核心和漏极区期间第一示例性结构内的存储器开口的顺序示意性竖直剖面图。
图6是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直剖面图。
图7A是根据本公开的实施方案的在形成背侧沟槽之后的第一示例性结构的示意性竖直剖面图。
图7B是图7A的第一示例性结构的部分透视俯视图。竖直平面A-A'是图7A的示意性竖直剖面图的平面。
图8是根据本公开的实施方案的在形成背侧凹陷部之后的第一示例性结构的示意性竖直剖面图。
图9A至图9D是根据本公开的实施方案的在形成导电层期间的第一示例性结构的区的顺序竖直剖面图。
图10是图9D的处理步骤处的第一示例性结构的示意性竖直剖面图。
图11是根据本公开的实施方案的在从背侧沟槽内移除沉积的导电材料之后的第一示例性结构的示意性竖直剖面图。
图12A是根据本公开的实施方案的在形成绝缘间隔物和背侧接触结构之后的第一示例性结构的示意性竖直剖面图。
图12B是图12A的第一示例性结构的区的放大视图。
图13A是根据本公开的第一实施方案的在形成漏极选择层级隔离沟槽之后的第一示例性结构的示意性竖直剖面图。
图13B是图13A的第一示例性结构的俯视图。竖直平面A-A'是图13A的示意性竖直剖面图的平面。
图14A是根据本公开的第一实施方案的在形成包括漏极选择层级隔离结构的封盖介电材料层之后的第一示例性结构的示意性竖直剖面图。
图14B是沿图14A的水平平面B-B'的第一示例性结构的水平剖面图。
图15A是根据本公开的第一实施方案的在形成附加接触通孔结构之后的第一示例性结构的示意性竖直剖面图。
图15B是沿图15A的水平平面B-B'的第一示例性结构的水平剖面图。竖直平面A-A'是图15A的示意性竖直剖面图的平面。
图15C是沿图15A的水平平面C-C'的第一示例性结构的水平剖面图。
图16A是根据本公开的第一实施方案的在形成附加接触通孔结构之后的第一示例性结构的另选构型的示意性竖直剖面图。
图16B是沿图16A的水平平面B-B'的第一示例性结构的水平剖面图。竖直平面A-A'是图16A的示意性竖直剖面图的平面。
图16C是沿图16A的水平平面C-C'的第一示例性结构的水平剖面图。
图17是根据本公开的第二实施方案的在形成硬掩模介电层、牺牲介电垫层和漏极选择层级隔离沟槽之后的第二示例性结构的示意性竖直剖面图。
图18是根据本公开的第二实施方案的在形成介电衬垫和牺牲沟槽填充材料层之后的第二示例性结构的示意性竖直剖面图。
图19是根据本公开的第二实施方案的在形成牺牲漏极选择层级沟槽填充结构之后的第二示例性结构的示意性竖直剖面图。
图20是根据本公开的第二实施方案的在形成牺牲基质层之后的第二示例性结构的示意性竖直剖面图。
图21是根据本公开的第二实施方案的在形成接触通孔结构之后的第二示例性结构的示意性竖直剖面图。
图22是根据本公开的第二实施方案的在移除牺牲基质层和牺牲漏极选择层级沟槽填充结构之后的第二示例性结构的示意性竖直剖面图。
图23是根据本公开的第二实施方案的在形成封盖介电材料层之后的第二示例性结构的示意性竖直剖面图。
图24是根据本公开的第二实施方案的在形成线层级介电层和金属线结构之后的第二示例性结构的示意性竖直剖面图。
图25是根据本公开的第三实施方案的在形成硬掩模介电层、牺牲介电垫层和漏极选择层级隔离沟槽之后的第三示例性结构的示意性竖直剖面图。
图26是根据本公开的第三实施方案的在形成牺牲漏极选择层级沟槽填充结构之后的第三示例性结构的示意性竖直剖面图。
图27是根据本公开的第三实施方案的在形成牺牲基质层和图案化膜之后的第三示例性结构的示意性竖直剖面图。
图28是根据本公开的第三实施方案的在形成接触通孔结构之后的第三示例性结构的示意性竖直剖面图。
图29是根据本公开的第三实施方案的在移除牺牲基质层和牺牲漏极选择层级沟槽填充结构之后的第三示例性结构的示意性竖直剖面图。
图30是根据本公开的第三实施方案的在形成介电衬垫之后的第三示例性结构的示意性竖直剖面图。
图31是根据本公开的第三实施方案的在形成封盖介电材料层之后的第三示例性结构的示意性竖直剖面图。
图32是根据本公开的第三实施方案的在形成线层级介电层和金属线结构之后的第三示例性结构的示意性竖直剖面图。
图33是根据本公开的第四实施方案的在形成硬掩模介电层、牺牲介电垫层和漏极选择层级隔离沟槽之后的第四示例性结构的示意性竖直剖面图。
图34是根据本公开的第四实施方案的在形成连续介电衬垫和牺牲漏极选择层级沟槽填充材料层之后的第四示例性结构的示意性竖直剖面图。
图35是根据本公开的第四实施方案的在形成介电衬垫和牺牲漏极选择层级沟槽填充结构之后的第四示例性结构的示意性竖直剖面图。
图36是根据本公开的第四实施方案的在形成牺牲基质层和图案化膜之后的第四示例性结构的示意性竖直剖面图。
图37是根据本公开的第四实施方案的在形成接触通孔腔体之后的第四示例性结构的示意性竖直剖面图。
图38是根据本公开的第四实施方案的在形成接触通孔结构之后的第四示例性结构的示意性竖直剖面图。
图39是根据本公开的第四实施方案的在移除牺牲基质层和牺牲漏极选择层级沟槽填充结构之后的第四示例性结构的示意性竖直剖面图。
图40是根据本公开的第四实施方案的在形成封盖介电材料层之后的第四示例性结构的示意性竖直剖面图。
图41是根据本公开的第四实施方案的在形成线层级介电层和金属线结构之后的第四示例性结构的示意性竖直剖面图。
图42是根据本公开的第五实施方案的在形成硬掩模介电层、牺牲介电垫层和漏极选择层级隔离沟槽之后的第五示例性结构的示意性竖直剖面图。
图43是根据本公开的第五实施方案的在于每个漏级选择层级隔离沟槽中形成介电衬垫之后的第五示例性结构的示意性竖直剖面图。
图44是根据本公开的第五实施方案的在于每个漏级选择层级隔离沟槽中形成牺牲漏极选择层级沟槽填充结构之后的第五示例性结构的示意性竖直剖面图。
图45是根据本公开的第五实施方案的在于每个漏级选择层级隔离沟槽中形成封盖沟槽填充结构之后的第五示例性结构的示意性竖直剖面图。
图46是根据本公开的第五实施方案的在形成硬掩模介电层和封盖介电材料层之后的第五示例性结构的示意性竖直剖面图。
图47是根据本公开的第五实施方案的在形成接触通孔结构之后的第五示例性结构的示意性竖直剖面图。
图48A是根据本公开的第五实施方案的在形成进入腔体、移除牺牲漏极选择层级沟槽填充结构以及沉积介电插塞之后的第五示例性结构的示意性竖直剖面图。
图48B是图48A的第五示例性结构的俯视图。竖直平面A-A'是图48A的示意性竖直剖面图的平面。
图48C是沿图48B的竖直平面C-C'的第五示例性结构的区的竖直剖面图。
图49是根据本公开的第五实施方案的在形成线层级介电层和金属线结构之后的第五示例性结构的示意性竖直剖面图。
具体实施方式
如上文所论述，本公开的实施方案涉及包括低k漏极选择层级隔离结构的三维存储器器件及其制造方法，其各个方面在下文有所描述。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个NAND存储器串的三维存储器阵列设备。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
参考图1，示出了根据本公开的实施方案的第一示例性结构，该第一示例性结构可用于例如制造包含竖直NAND存储器器件的器件结构。第一示例性结构包括衬底(9,10)，该衬底可以是半导体衬底。衬底可包括衬底半导体层9和任选的半导体材料层10。衬底半导体层9可以是半导体晶圆或半导体材料层，并且可以包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。衬底可以具有主表面7，该主表面可以是例如衬底半导体层9的最顶表面。主表面7可以是半导体表面。在一个实施方案中，主表面7可以是单晶半导体表面，诸如单晶半导体表面。
如本文所用，“半导体材料”是指具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/cm至1.0×105S/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-6S/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/cm的电导率)的半导体材料。“掺杂半导体材料”可以是重掺杂半导体材料，或可以是包括呈提供在1.0×10-6S/cm至1.0×105S/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
外围电路的至少一个半导体器件700可形成在衬底半导体层9的一部分上。至少一个半导体器件可以包括例如场效应晶体管。例如，可以通过蚀刻衬底半导体层9的部分并在其中沉积介电材料来形成至少一个浅沟槽隔离结构720。可以在衬底半导体层9上方形成栅极介电层、至少一个栅极导体层和栅极帽盖介电层，并且可以随后将其图案化以形成至少一个栅极结构(750,752,754,758)，这些栅极结构中的每个栅极结构均可包括栅极电介质750、栅极电极(752,754)和栅极帽盖电介质758。栅极电极(752,754)可以包括第一栅极电极部分752和第二栅极电极部分754的堆叠。可以通过沉积和各向异性蚀刻介电衬垫在该至少一个栅极结构(750,752,754,758)周围形成至少一个栅极间隔物756。可以例如通过将该至少一个栅极结构(750,752,754,758)用作掩模结构引入电掺杂剂来在衬底半导体层9的上部部分中形成有源区730。根据需要可以采用附加掩模。有源区730可包括场效应晶体管的源极区和漏极区。可以任选地形成第一介电衬垫761和第二介电衬垫762。第一介电衬垫和第二介电衬垫(761,762)中的每一者均可以包括氧化硅层、氮化硅层和/或介电金属氧化物层。如本文所用，氧化硅包括二氧化硅以及对于每个硅原子具有多于或小于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在例示性示例中，第一介电衬垫761可以是氧化硅层，并且第二介电衬垫762可以是氮化硅层。外围电路的至少一个半导体器件可以包含随后形成的存储器器件的驱动器电路，其可以包括至少一个NAND器件。
介电材料诸如氧化硅可以沉积在该至少一个半导体器件上方，并且可以随后被平面化以形成平面化介电层770。在一个实施方案中，平面化介电层770的平面化顶表面可与介电衬垫(761,762)的顶表面共面。随后，可以从某个区域移除平面化介电层770和介电衬垫(761,762)以物理地暴露衬底半导体层9的顶表面。如本文所用，如果表面与真空或气相材料(诸如空气)物理接触，则表面“物理地暴露”。
任选的半导体材料层10(如果存在)可在形成该至少一个半导体器件700之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)形成在衬底半导体层9的顶表面上。沉积的半导体材料可以与衬底半导体层9的半导体材料相同或不同。沉积的半导体材料可以是可用于衬底半导体层9的任何材料，如上所述。半导体材料层10的单晶半导体材料可以与衬底半导体层9的单晶结构外延对准。可以例如通过化学机械平面化(CMP)移除沉积的半导体材料的定位在平面化介电层170的顶表面上方的部分。在这种情况下，半导体材料层10可以具有与平面化介电层770的顶表面共面的顶表面。
至少一个半导体器件700的区(即区域)在本文中被称为外围器件区200。随后形成存储器阵列的区在本文中称为存储器阵列区100。用于随后形成导电层的阶梯式平台的接触区300可在存储器阵列区100和外围器件区200之间提供。
在一个另选实施方案中，含有用于外围电路的至少一个半导体器件700的外围器件区200可以在阵列构型下的CMOS中位于存储器阵列区100下。在另一个另选的实施方案中，外围器件区200可以被定位在单独的衬底上，该单独的衬底随后粘结到存储器阵列区100。
参考图2，在衬底(9,10)的顶表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直NAND器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(CVD)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(TEOS)作为CVD过程的前体材料。可形成牺牲材料层42的第二材料，例如CVD或原子层沉积(ALD)。
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维NAND串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32,42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
虽然本公开采用间隔物材料层是随后被导电层替换的牺牲材料层42的实施方案来描述，但是在此明确设想了其中牺牲材料层形成为导电层的实施方案。在这种情况下，可以省略用导电层替换间隔物材料层的步骤。
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32,42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
平台区在位于存储器阵列区100和外围器件区200之间的接触区300中形成，该外围器件区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得阶梯式腔体的水平横截面形状根据距衬底(9,10)顶表面的竖直距离而逐步变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
在交替堆叠(32,42)内除最顶牺牲材料层42之外的每个牺牲材料层42比在平台区中的交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得远。平台区包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底层持续地延伸到交替堆叠(32,42)内的最顶层。
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与接触区300之间的边界。
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(CMP)从绝缘帽盖层70的顶表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如B、P和/或F。
参考图4A和图4B，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可以形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可以被光刻图案化以在其中形成开口。开口包括形成在存储器阵列区100上方的第一组开口和形成在接触区300上方的第二组开口。光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49和支撑开口19。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于接触区300中阶梯式表面下方的部分来形成。
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子集。用于蚀刻穿过交替堆叠(32,42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32,42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
存储器开口49和支撑开口19可以从交替堆叠(32,42)的顶表面至少延伸到包括半导体材料层10的最顶表面的水平平面。在一个实施方案中，在半导体材料层10的顶表面物理地暴露在每个存储器开口49和每个支撑开口19的底部处之后，可以任选地执行对半导体材料层10的过蚀刻。过蚀刻可在移除光刻材料堆叠之前或之后执行。换句话讲，半导体材料层10的凹陷表面可从半导体材料层10的未凹陷顶表面竖直地偏移凹陷深度。凹陷深度可以在例如1nm至50nm的范围内，尽管也可以采用更小和更大的凹陷深度。过蚀刻是任选的并且可以省略。如果不执行过蚀刻，存储器开口49和支撑开口19的底表面可以与半导体材料层10的最顶表面共面。
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底的最顶表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可以在接触区300中形成支撑开口19的二维阵列。衬底半导体层9和半导体材料层10共同构成衬底(9，10)，衬底可以是半导体衬底。另选地，可以省略半导体材料层10，并且存储器开口49和支撑开口19可以延伸到衬底半导体层9的顶表面。
图5A至图5H示出了存储器开口49中的结构变化，该存储器开口是图4A和图4B的第一示例性结构中的存储器开口49之一。相同的结构变化同时发生在每个其他存储器开口49和每个支撑开口19中。
参考图5A，示出了图4A和图4B的示例性器件结构中的存储器开口49。存储器开口49延伸穿过绝缘帽盖层70、交替堆叠(32,42)，并且任选地延伸到半导体材料层10的上部部分中。在该处理步骤中，每个支撑开口19可延伸穿过后向阶梯式介电材料部分65、交替堆叠(32,42)中的层的子集，并且任选地穿过半导体材料层10的上部部分。每个存储器开口的底表面相对于半导体材料层10的顶表面的凹陷深度可在0nm至30nm的范围内，但是也可采用更大的凹陷深度。任选地，牺牲材料层42可以例如通过各向同性蚀刻部分地横向凹陷以形成横向凹陷部(未示出)。
参考图5B，任选的基座沟道部分(例如，外延基座)11可例如通过选择性外延形成在每个存储器开口49和每个支撑开口19的底部部分处。每个基座沟道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施方案中，基座沟道部分11可以掺杂有与半导体材料层10相同的导电类型的电掺杂剂。在一个实施方案中，每个基座沟道部分11的顶表面可形成在包括牺牲材料层42的顶表面的水平平面的上方。在这种情况下，通过用相应导电材料层替换位于包括基座沟道部分11的顶表面的水平平面的下方的每个牺牲材料层42，可随后形成至少一个源极选择栅极电极。基座沟道部分11可以是晶体管沟道的随后将在衬底(9,10)中形成的源极区和随后将在存储器开口49的上部部分中形成的漏极区之间延伸的部分。存储器腔体49'存在于基座沟道部分11上方的存储器开口49的未填充部分中。在一个实施方案中，基座沟道部分11可包括单晶硅。在一个实施方案中，基座沟道部分11可具有第一导电类型的掺杂，该第一导电类型与基座沟道部分接触的半导体材料层10的导电类型相同。如果不存在半导体材料层10，则基座沟道部分11可直接形成在衬底半导体层9上，其可具有第一导电类型的掺杂。
参考图5C，包括阻挡介电层52、存储器材料层54、隧穿介电层56和任选的牺牲覆盖材料层601的层堆叠可以顺序地沉积在存储器开口49中。
阻挡介电层52可以包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可以包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
介电金属氧化物的非限制性示例包括氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(LaO2)、氧化钇(Y2O3)、氧化钽(Ta2O5)、它们的硅酸盐、它们的氮掺杂化合物、它们的合金以及它们的堆叠。可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、脉冲激光沉积(PLD)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，阻挡介电层52包括氧化铝。在一个实施方案中，阻挡介电层52可以包括具有不同的材料组成的多个介电金属氧化物层。
另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，阻挡介电层52可以包括氧化硅。在这种情况下，阻挡介电层52的介电半导体化合物可以通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或其组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。另选地，可以省略阻挡介电层52，并且可以在随后要形成的存储器膜的表面上形成背侧凹陷部之后形成背侧阻挡介电层。
随后，可形成存储器材料层54。在一个实施方案中，存储器材料层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，存储器材料层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，存储器材料层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且存储器材料层54可形成为单个连续层。
在另一个实施方案中，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可采用沉积工艺和各向异性蚀刻工艺的组合来将存储器材料层54形成为竖直地间隔开的多个存储器材料部分。虽然采用其中存储器材料层54是单个连续层的实施方案描述了本公开，但是本文中明确地构想其中存储器材料层54被竖直地间隔开的多个存储器材料部分(其可以是电荷捕获材料部分或电隔离的导电材料部分)替换的实施方案。
在一个实施方案中，每个竖直存储器元件堆叠包括在编程时在其中保持电荷的竖直电荷存储材料部分堆叠，或在编程时在其中保持电极化的竖直铁电存储器元件堆叠。在使用竖直铁电存储器元件堆叠的情况下，存储器材料层54可以包括连续铁电材料层或多个分立的竖直分离的铁电材料部分。铁电材料可以包括掺杂有例如硅、铝或锆的正交晶相氧化铪。
存储器材料层54可以形成为均匀组成的单个存储器材料层，或者可以包括多个存储器材料层的堆叠。多个存储器材料层(如果采用的话)可以包括多个间隔开的浮栅材料层，该多个间隔开的浮栅材料层包含导电材料(例如，金属诸如钨、钼、钽、钛、铂、钌及其合金，或金属硅化物诸如硅化钨、硅化钼、硅化钽、硅化钛、硅化镍、硅化钴或其组合)和/或半导体材料(例如，包括至少一种元素半导体元件或至少一种化合物半导体材料的多晶或非晶半导体材料)。另选地或除此之外，存储器材料层54可包括绝缘电荷捕获材料，诸如一个或多个氮化硅链段。另选地，存储器材料层54可包括导电纳米粒子，诸如金属纳米粒子，其可以是例如钌纳米粒子。存储器材料层54可以例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适沉积技术形成。存储器材料层54的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
隧穿介电层56包括介电材料，可以在合适电偏压条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可以包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可以包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可以包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以采用更小和更大的厚度。
任选的牺牲覆盖材料层601包括对于隧穿介电层56的材料具有选择性的可随后被移除的牺牲材料。在一个实施方案中，牺牲覆盖材料层601可以包括半导体材料诸如非晶硅，或者可以包括碳基材料诸如无定形碳或类金刚石碳(DLC)。牺牲覆盖材料层601可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成。牺牲覆盖材料层601的厚度可在2nm至10nm的范围内，但是也可采用更小和更大的厚度。存储器腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,601)的体积中。
参见图5D，采用至少一种各向异性蚀刻工艺顺序地各向异性蚀刻任选的牺牲覆盖材料层601、隧穿介电层56、存储器材料层54、阻挡介电层52。可以通过至少一个各向异性蚀刻工艺移除位于绝缘帽盖层70的顶表面上方的牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52的部分。此外，可移除牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52的在每个存储器腔体49'的底部处的水平部分，以在其剩余部分中形成开口。可以通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52中的每一者，该蚀刻化学物质对于各种材料层可以相同或不同。
牺牲覆盖材料层601的每个剩余部分可以具有管状构型。存储器材料层54可包括电荷捕获材料、浮栅材料或铁电材料。在一个实施方案中，每个存储器材料层54可包括在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施方案中，存储器材料层54可为其中与牺牲材料层42相邻的每个部分构成电荷存储区的存储器材料层。
基座沟道部分11的表面(或在不采用基座沟道部分11的情况下的半导体材料层10的表面)可穿过牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52物理地暴露在开口下面。任选地，在每个存储器腔体49'的底部处的物理地暴露的半导体表面可竖直地凹陷，使得在存储器腔体49'下面的凹陷半导体表面竖直地从基座沟道部分11(或在不采用基座沟道部分11的情况下的半导体材料层10)的最顶表面偏移凹陷距离。隧穿介电层56位于存储器材料层54上方。存储器开口49中的一组阻挡介电层52、存储器材料层54和隧穿介电层56构成存储器膜50，该存储器膜包括通过阻挡介电层52和隧穿介电层56与周围材料绝缘的(包括存储器材料层54的部分的)多个电荷存储区。在一个实施方案中，牺牲覆盖材料层601、隧穿介电层56、存储器材料层54和阻挡介电层52可以具有竖直重合的侧壁。对于隧穿介电层56的材料具有选择性的牺牲覆盖材料层601可随后被移除。在牺牲覆盖材料层601包括半导体材料的情况下，可执行采用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺以移除牺牲覆盖材料层601。另选地，如果牺牲覆盖材料层601包括半导体材料，则其可以被保持在最终器件中。
参考图5E，半导体沟道层60L可直接沉积在基座沟道部分11的半导体表面上或者半导体材料层10上(如果基座沟道部分11被省略的话)，并且直接沉积在隧穿介电层56上。半导体沟道层60L包括半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道层60L包括非晶硅或多晶硅。半导体沟道层60L可具有第一导电类型的掺杂，该第一导电类型与半导体材料层10和基座沟道位置11的导电类型相同。可以通过保形沉积方法诸如低压化学气相沉积(LPCVD)来形成半导体沟道层60L。半导体沟道层60L的厚度可以在2nm至10nm的范围内，但是也可采用更小和更大的厚度。半导体沟道层60L可以部分地填充每个存储器开口中的存储器腔体49'，或者可以完全地填充每个存储器开口中的腔体。
参考图5F，在每个存储器开口中的存储器腔体49'未被半导体沟道层60L完全地填充的情况下，可以将介电核心层62L沉积在存储器腔体49'中以填充每个存储器开口内的存储器腔体49'的任何剩余部分。介电核心层62L包括介电材料诸如氧化硅或有机硅酸盐玻璃。可通过保形沉积方法诸如低压化学气相沉积(LPCVD)或者通过自平面化沉积工艺诸如旋涂来沉积介电核心层62L。
参考图5G，可以例如通过凹陷蚀刻工艺来移除介电核心层62L的水平部分，使得介电核心层62L的每个剩余部分位于相应的存储器开口49内并且具有在包括绝缘帽盖层70的顶表面的水平平面下方的相应顶表面。介电核心层62L的每个剩余部分构成介电核心62。
参考图5H，可在介电核心62上方的每个凹陷区内沉积具有第二导电类型的掺杂的掺杂半导体材料。沉积的半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。沉积的半导体材料的掺杂剂浓度可在5.0×1018/cm3至2.0×1021/cm3的范围内，但也可采用更低和更高的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
可以从包括绝缘帽盖层70的顶表面的水平平面上方移除(例如，通过化学机械平面化(CMP)或凹陷蚀刻工艺)具有第二导电类型的掺杂和半导体沟道层60L的水平部分的沉积的半导体材料的多余部分。具有第二导电类型的掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。具有第一导电类型的掺杂的半导体沟道层60L的每个剩余部分构成竖直半导体沟道60。
隧穿介电层56由存储器材料层54围绕，并且横向围绕竖直半导体沟道60的一部分。每组邻接的阻挡介电层52、存储器材料层54和隧穿介电层56共同构成存储器膜50，存储器膜可以以宏观保留时间存储电荷或铁电极化。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。另外，如果使用铁电存储器材料层54，则可省略隧穿介电层56。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。
存储器开口49内的存储器膜50和竖直半导体沟道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体沟道、隧穿介电层、体现为存储器材料层54的部分的多个存储器元件以及任选的阻挡介电层52的组合。基座沟道部分11(如果存在)、存储器堆叠结构55、介电核心62和存储器开口49内的漏极区63的每个组合在本文中被称为存储器开口填充结构58。每个支撑开口19内的基座沟道部分11(如果存在的话)、存储器膜50、竖直半导体沟道60、介电核心62和漏极区63的每种组合填充相应支撑开口19并且构成支撑柱结构。
参考图6，示出了在存储器开口49和支撑开口19内分别形成存储器开口填充结构58和支撑柱结构20之后的示例性结构。可以在图4A和图4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可以在图4A和图4B的结构的每个支撑开口19内形成支撑柱结构20的实例。
每个存储器堆叠结构55包括竖直半导体沟道60和存储器膜50。存储器膜50可包括：隧穿介电层56，该隧穿介电层横向围绕竖直半导体沟道60；和(例如，包括存储器材料层54的部分的)电荷存储区或铁电区的竖直堆叠，该电荷存储区或铁电区的竖直堆叠横向围绕该隧穿介电层56(如果与电荷存储区结合存在)；以及任选的阻挡介电层52。虽然使用所示出的用于存储器堆叠结构的构型来描述本公开，但是本公开的方法可以应用于包括用于存储器膜50和/或用于竖直半导体沟道60的不同层堆叠或结构的另选存储器堆叠结构。
参考图7A和图7B，接触层级介电层73可以形成在绝缘层32和牺牲材料层42的交替堆叠(32,42)上方和存储器堆叠结构55和支撑柱结构20上方。接触层级介电层73包括与牺牲材料层42的介电材料不同的介电材料。例如，接触层级介电层73可以包括氧化硅。接触层级介电层73可以具有在50nm至500nm的范围内的厚度，但是也可以采用更小和更大的厚度。
光致抗蚀剂层(未示出)可以施加在接触层级介电层73上，并且光刻图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可以采用各向异性蚀刻传递穿过接触层级介电层73、交替堆叠(32,42)和/或后向阶梯式介电材料部分65，以形成背侧沟槽79，该背侧沟槽至少从接触层级介电层73的顶表面竖直延伸至衬底(9,10)的顶表面，并且横向延伸穿过存储器阵列区100和接触区300。
在一个实施方案中，背侧沟槽79可沿着第一水平方向(例如，字线方向)hd1横向延伸，并且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2彼此横向间隔开。存储器堆叠结构55可排列成沿第一水平方向hd1延伸的行。在一个实施方案中，背侧沟槽79可以包括源极接触开口，其中随后可以形成源极接触通孔结构。可以例如通过灰化来移除光致抗蚀剂层。
第二导电类型的掺杂剂可以通过离子注入工艺被注入位于背侧沟槽的底部处的衬底(9,10)的物理暴露表面部分中(其可以是半导体材料层10的表面部分)。源极区61可以在每个背侧沟槽79下方的半导体材料层10的表面部分处形成。每个源极区61形成于衬底(9,10)的表面部分中，该表面部分位于相应背侧沟槽79下方。由于在注入工艺期间的注入的掺杂剂原子的散布和在随后活化退火工艺期间的注入的掺杂剂原子的横向扩散，每个源极区61可以具有大于上覆背侧沟槽79的横向范围的横向范围。
半导体材料层10的在源极区61和该多个基座沟道部分11之间延伸的上部部分构成用于多个场效应晶体管的水平半导体沟道59。水平半导体沟道59通过相应基座沟道部分11连接到多个竖直半导体沟道60。每个水平半导体沟道59接触源极区61和多个基座沟道部分11。
参考图8和图9A，可例如采用蚀刻工艺将蚀刻剂引入到背侧沟槽79中，该蚀刻剂相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料。图9A示出了图8的第一示例性结构的区。在从中移除牺牲材料层42的体积中形成背侧凹陷部43。牺牲材料层42的第二材料的移除可以是对于绝缘层32的第一材料、后向阶梯式介电材料部分65的材料、半导体材料层10的半导体材料和存储器膜50的最外层材料具有选择性的。在一个实施方案中，牺牲材料层42可包括氮化硅，并且绝缘层32和后向阶梯式介电材料部分65的材料可选自氧化硅和介电金属氧化物。
选择性地对于第一材料和存储器膜50的最外层移除第二材料的蚀刻工艺可以是使用湿法蚀刻溶液的湿法蚀刻工艺，或者可以是将蚀刻剂以汽相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将第一示例性结构浸入包括磷酸的湿蚀刻槽内的湿法蚀刻工艺，磷酸以对氧化硅、硅和本领域中采用的各种其他材料具有选择性的方式蚀刻氮化硅。当背侧凹陷部43存在于先前由牺牲材料层42占据的体积内时，支撑柱结构20、后向阶梯式介电材料部分65和存储器堆叠结构55提供结构支撑。
每个背侧凹陷部43可为横向延伸的腔体，该腔体的横向尺寸大于该腔体的竖直范围。换句话讲，每个背侧凹陷部43的横向尺寸可大于背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的第二材料的体积中形成。其中形成存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔体，与背侧凹陷部43形成对比。在一个实施方案中，存储器阵列区100包括单体三维NAND串阵列，其具有设置在衬底(9,10)上方的多个器件层级。在这种情况下，每个背侧凹陷部43可限定用于接收单体三维NAND串阵列的相应字线的空间。
多个背侧凹陷部43中的每一个可基本上平行于衬底(9,10)的顶表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和覆盖绝缘层32的底表面竖直地界定。在一个实施方案中，每个背侧凹陷部43可以始终具有均一高度。
任选的基座沟道部分11和半导体材料层10的物理暴露表面部分可通过半导体材料到介电材料的热转换和/或等离子体转换来转换成介电材料部分。例如，可以采用热转换和/或等离子体转换将每个基座沟道部分11的表面部分转换成管状介电间隔物116，并将半导体材料层10的每个物理地暴露的表面部分转换成平面介电部分616。在一个实施方案中，每个管状介电间隔物116可以拓扑同胚于环面即大致环形的。如本文所用，如果元件的形状可以持续拉伸而不破坏孔或形成新的孔到环面的形状中，则该元件拓扑同胚于环面。管状介电间隔物116包括介电材料，该介电材料包括与基座沟道部分11相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得管状介电间隔物116的材料是介电材料。在一个实施方案中，管状介电间隔物116可包括基座沟道部分11的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。同样，每个平面的介电部分616包括介电材料，该介电材料包括与半导体材料层相同的半导体元件，并且另外地包括至少一种非金属元素诸如氧和/或氮，使得平面的介电部分616的材料是介电材料。在一个实施方案中，平面的介电部分616可以包括半导体材料层10的半导体材料的介电氧化物、介电氮化物或介电氮氧化物。
参考图9B，可任选地形成背侧阻挡介电层44。背侧阻挡介电层44(如果存在)包括用作控制栅极电介质的介电材料，该控制栅极电介质用于随后在背侧凹陷部43中形成的控制栅。在每个存储器开口内存在阻挡介电层52的情况下，背侧阻挡介电层44是任选的。在省略阻挡介电层52的情况下，存在背侧阻挡介电层44。
背侧阻挡介电层44可以形成在背侧凹陷部43中和背侧沟槽79的侧壁上。背侧阻挡介电层44可以直接形成在背侧凹陷部43内的绝缘层32的水平表面和存储器堆叠结构55的侧壁上。如果形成背侧阻挡介电层44，那么在形成背侧阻挡介电层44之前形成管状介电间隔物116和平面的介电部分616是任选的。在一个实施方案中，背侧阻挡介电层44可以通过诸如原子层沉积(ALD)的保形沉积工艺形成。背侧阻挡介电层44可以基本上由氧化铝组成。背侧阻挡介电层44的厚度可以在1nm至15nm的范围内，诸如2nm至6nm，但是也可以采用更小和更大的厚度。
背侧阻挡介电层44的介电材料可以是介电金属氧化物(诸如氧化铝)，至少一种过渡金属元素的介电氧化物，至少一种镧系元素的介电氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的介电氧化物。另选地或另外地，背侧阻挡介电层44可以包括氧化硅层。可以通过诸如化学气相沉积或原子层沉积的保形沉积方法来沉积背侧阻挡介电层44。背侧阻挡介电层44形成在背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、存储器堆叠结构55的侧壁表面的物理地暴露于背侧凹陷部43的部分以及平面介电部分616的顶表面上。背侧腔体79'存在于每个背侧沟槽79的未填充有背侧阻挡介电层44的部分内。
参考图9C，金属阻挡层46A可以沉积在背侧凹陷部43中。金属阻挡层46A包括导电金属材料，其可以用作随后沉积的金属填充材料的扩散阻挡层和/或粘合促进层。金属阻挡层46A可以包括导电金属氮化物材料诸如TiN、TaN、WN或其堆叠，或者可以包括导电金属碳化物材料诸如TiC、TaC、WC或其堆叠。在一个实施方案中，金属阻挡层46A可以通过保形沉积工艺诸如化学气相沉积(CVD)或原子层沉积(ALD)进行沉积。金属阻挡层46A的厚度可以在2nm至8nm的范围内，诸如3nm至6nm，但是也可以采用更小和更大的厚度。在一个实施方案中，金属阻挡层46A可以基本上由导电金属氮化物诸如TiN组成。
参考图9D和图10，金属填充材料沉积在多个背侧凹陷部43中、沉积在该至少一个背侧沟槽79的侧壁上并且沉积在接触层级电介质层73的顶表面上方，以形成金属填充材料层46B。金属填充材料可以通过保形沉积方法沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或其组合。在一个实施方案中，金属填充材料层46B可以基本上由至少一种元素金属构成。金属填充材料层46B的至少一种元素金属可以选自例如钨、钴、钌、钛和钽。在一个实施方案中，金属填充材料层46B可以基本上由单个元素金属构成。在一个实施方案中，可以采用含氟前体气体诸如WF6来沉积金属填充材料层46B。在一个实施方案中，金属填充材料层46B可以是包括残余级氟原子作为杂质的钨层。金属填充材料层46B通过金属阻挡层46A与绝缘层32和存储器堆叠结构55间隔开，金属阻挡层46A是阻止氟原子扩散穿过其中的金属阻挡层。
多个导电层46可形成在多个背侧凹陷部43中，并且连续导电材料层46L可形成在每个背侧沟槽79的侧壁上以及接触层级介电层73上方。每个导电层46包括位于竖直相邻的一对介电材料层诸如一对绝缘层32之间的金属阻挡层46A的一部分和金属填充材料层46B的一部分。连续导电材料层46L包括定位在背侧沟槽79中或接触层级介电层73上方的金属阻挡层46A的连续部分和金属填充材料层46B的连续部分。
每个牺牲材料层42可被导电层46替换。背侧腔体79'存在于每个背侧沟槽79的未填充有背侧阻挡介电层44和连续导电材料层46L的部分中。管状介电间隔物116横向围绕基座沟道部分11。在形成导电层46时，最底部导电层46横向围绕每个管状介电间隔物116。
参考图11，连续导电材料层46L的沉积的金属材料例如通过各向同性湿法蚀刻、各向异性干法蚀刻或它们的组合从每个背侧沟槽79的侧壁并且从接触层级介电层73上方进行回蚀。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。每个导电层46可以是导电线结构。因此，牺牲材料层42被导电层46替换。
每个导电层46可用作位于同一级的多个控制栅极电极和与位于同一级的多个控制栅极电极电互连(即电短路)的字线的组合。在每个导电层46内的多个控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。换句话讲，每个导电层46可以是用作用于多个竖直存储器器件的公共控制栅极电极的字线。
在一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可以是选择性的。在这种情况下，背侧阻挡介电层44的水平部分可以存在于每个背侧沟槽79的底部。在另一个实施方案中，连续导电材料层46L的移除对于背侧阻挡介电层44的材料可能是不具有选择性的，或者可以不采用背侧阻挡介电层44。可以在移除连续的导电材料层46L期间移除平面介电部分616。背侧腔体79'存在于每个背侧沟槽79内。
参考图12A和图12B，绝缘材料层可通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层73上方形成。示例性保形沉积工艺包括但不限于化学气相沉积和原子层沉积。绝缘材料层包括绝缘材料，诸如氧化硅、氮化硅、介电金属氧化物、有机硅酸盐玻璃或其组合。在一个实施方案中，绝缘材料层可包括氧化硅。绝缘材料层可以例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)形成。绝缘材料层的厚度可以在1.5nm至60nm的范围内，但是也可以采用更小和更大的厚度。
如果存在背侧阻挡介电层44，则绝缘材料层可以直接形成在背侧阻挡介电层44的表面上，并且直接形成在导电层46的侧壁上。如果不采用背侧阻挡介电层44，则绝缘材料层可以直接形成在绝缘层32的侧壁上，并且直接形成在导电层46的侧壁上。
执行各向异性蚀刻以从接触层级介电层73上方和每个背侧沟槽79的底部移除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔体79'存在于由每个绝缘间隔物74围绕的体积内。半导体材料层10的顶表面可物理地暴露在每个背侧沟槽79的底部处。
在交替堆叠体(32,46)内形成导电层46时提供的最底部导电层46可以包括场效应晶体管的选择栅极电极。半导体沟道(59,11,60)在每个源极区61和相应一组漏极区63之间延伸。半导体沟道(59,11,60)包括存储器堆叠结构55的竖直半导体沟道60。
背侧接触通孔结构76可形成在每个背侧腔体79'内。每个接触通孔结构76可以填充相应腔体79'。可以通过在背侧沟槽79的剩余未填充体积(即，背侧腔体79')中沉积至少一种导电材料来形成接触通孔结构76。例如，至少一种导电材料可包括导电衬垫76A和导电填充材料部分76B。导电衬垫76A可包括导电金属衬垫，诸如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬垫76A的厚度可以在3nm至30nm的范围内，但是也可以采用更小和更大的厚度。导电填充材料部分76B可以包括金属或金属合金。例如，导电填充材料部分76B可以包括W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。
可以将覆盖交替堆叠(32,46)的接触层级介电层73用作停止层来平面化该至少一种导电材料。如果采用化学机械平面化(CMP)工艺，则接触层级介电层73可以用作CMP停止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧接触通孔结构76。
背侧接触通孔结构76延伸穿过交替堆叠(32,46)，并且接触源极区61的顶表面。如果采用背侧阻挡介电层44，则背侧接触通孔结构76可以接触背侧阻挡介电层44的侧壁。通常，可以在形成绝缘间隔物74之后通过在背侧沟槽79的未填充有绝缘间隔物74的体积中沉积和平面化至少一种导电材料而在所述背侧沟槽79中的每个背侧沟槽内形成背侧接触通孔结构76。
另选地，上述绝缘材料层可以形成于背侧沟槽79中以完全填充背侧沟槽79的整个体积并且可以基本上由至少一种介电材料组成。在该另选实施方案中，可省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带接触)可接触半导体沟道60的下部部分的一侧。
一般来讲，绝缘层32和导电层46的相应交替堆叠和竖直延伸穿过该相应交替堆叠(32,46)的存储器开口填充结构58的相应阵列的组合可在衬底(9,10)上方形成。存储器开口填充结构58中的每个存储器开口填充结构包括相应存储器膜50、相应竖直半导体沟道60和相应漏极区63。绝缘层32和导电层46的相应交替堆叠和存储器开口填充结构58的相应阵列的组合可通过以下方式形成：在衬底(32,42)上方形成绝缘层32和牺牲材料层42的过程中交替堆叠；穿过过程中交替堆叠形成存储器开口填充结构58的阵列；在存储器开口填充结构58的阵列上方形成接触层级介电层73；穿过接触层级介电层73和过程中交替堆叠(32,42)形成背侧沟槽79；通过采用各向同性蚀刻工艺对于绝缘层32选择性地移除牺牲材料层42来形成背侧凹陷部43，在各向同性蚀刻工艺中，将蚀刻牺牲材料层42的各向同性蚀刻剂提供到背侧沟槽43中；并且通过将沉积导电层46的前体气体提供到背侧凹陷部43中来形成导电层46。
导电层包括字线层级导电层(即，字线)46W、覆盖在字线层级导电层46W上的漏极选择层级导电层(即，漏极侧选择栅电极)46D和位于字线层级导电层46W下方的源极选择层级导电层(即，源极侧选择栅电极)46S。存储器开口填充结构58的阵列可位于竖直延伸穿过交替堆叠(32,46)的存储器开口49的阵列内。沿第一水平方向hd1横向延伸的第一背侧沟槽填充结构(74,76)可接触绝缘层32和导电层46的交替堆叠内的每个层的第一侧壁。沿第一水平方向hd1横向延伸的第二背侧沟槽填充结构(74,76)可与第一背侧沟槽填充结构(74,76)横向间隔开并且可接触交替堆叠(32,46)内的每个层的第二侧壁。第一背侧沟槽填充结构(74,76)和第二背侧沟槽填充结构(74,76)的顶表面可位于包括接触层级介电层73的顶表面的水平平面内。
参考图13A和图13B，光致抗蚀剂层(未示出)可施加在接触层级介电层73的顶表面上方，并且可被光刻图案化以在存储器开口填充结构58的沿第一水平方向hd1延伸的行组之间形成伸长开口。例如，位于一对相应相邻的背侧沟槽填充结构(74,76)之间的存储器开口填充结构58的集群(例如，存储器块)可划分成存储器开口填充结构58的沿第二水平方向hd2横向间隔开的多个行组。例如，如果位于一对相应相邻的背侧沟槽填充结构(74,76)之间的存储器开口填充结构58的集群包括M×N行存储器开口填充结构58，其中M为大于1的整数并且N为大于1的整数，则存储器开口填充结构58的集群可划分成存储器开口填充结构58的N个行组，使得存储器开口填充结构58的每个行组包括M行存储器开口填充结构58。在图13A和图13B所示的示例中，M为4并且N为4。本文明确地设想了其中M为大于1的任何其他整数并且N为大于1的任何其他整数的实施方案。
在一个实施方案中，光致抗蚀剂层中的开口可以是矩形开口，这些矩形开口具有平行于第一水平方向hd1的纵向边缘，并且与一些但非所有对相邻行的存储器开口填充结构58内的每个存储器开口填充结构58的外围部分具有区域重叠。光致抗蚀剂层中的每个矩形开口沿第一水平方向hd1的横向延伸可被选择成使得矩形开口具有与漏极选择层级导电层46D沿第一水平方向hd1的横向范围相同或更大的横向范围。
可执行各向异性蚀刻工艺以穿过接触层级介电层73、绝缘帽盖层70和漏极选择层级导电层46D以及位于绝缘帽盖层70和漏极选择层级导电层46D中的最底侧漏极选择层级导电层之间的任何介入绝缘层32来转移光致抗蚀剂层中的图案。介入绝缘层32也称为漏极选择层级绝缘层。通过移除接触层级介电层73、绝缘帽盖层70、漏极选择层级导电层46D和漏极选择层级绝缘层32的材料而形成的空隙的体积构成漏极选择层级隔离沟槽71。一般来讲，漏极选择层级隔离沟槽71可通过执行采用包括线形开口的图案化蚀刻掩模层(诸如，光致抗蚀剂层)的各向异性蚀刻工艺穿过导电层46的子集(即，漏极选择层级导电层46D)和绝缘层的子集(即，漏极选择层级绝缘层)来形成。
根据本公开的一个方面，位于一对相邻的背侧沟槽填充结构(74,76)之间的存储器开口填充结构58的阵列(例如，存储器块)可被布置为二维周期性阵列，并且漏极选择层级隔离沟槽71可切穿一些但非所有相邻的存储器开口填充结构58行对的外围部分。例如，可部分地蚀刻两行存储器开口填充结构58，之后是未蚀刻的两行存储器开口填充结构58。任选地，不蚀刻位于每个背侧沟槽填充结构(74,76)邻近的三行存储器开口填充结构58。可使用其他数量的部分蚀刻的行和未蚀刻的行。在形成漏极选择层级隔离沟槽71期间部分蚀刻的存储器开口填充结构58在本文中称为第一存储器开口填充结构58A。在形成漏极选择层级隔离沟槽71期间不蚀刻的存储器开口填充结构58在本文中称为第二存储器开口填充结构58B。
在通过各向异性蚀刻工艺形成漏极选择层级隔离沟槽71时，第一存储器开口填充结构58A中的每个第一存储器开口填充结构的平面直侧壁物理地暴露。在一个实施方案中，在各向异性蚀刻工艺之后，第一存储器开口填充结构58A中的每个第一存储器开口填充结构具有部分圆形(例如，半圆形)的相应水平横截面形状。部分圆形形状是包括弧形周边的水平横截面形状，该弧形周边与平行于第一水平方向hd1的直周边邻接。直周边是包含在漏极选择层级隔离沟槽71中的一个漏极选择层级隔离沟槽的平面侧壁内的水平线。然而，在各向异性蚀刻工艺之后，第二存储器开口填充结构58B中的每个第二存储器开口填充结构具有完整圆形或椭圆形的相应水平横截面形状。
参考图14A和图14B，介电填充材料可各向异性地沉积到漏极选择层级隔离沟槽71中以及接触层级介电层73上方。例如，可执行等离子体增强化学气相沉积(PECVD)工艺以将介电填充材料沉积到漏极选择层级隔离沟槽71中以及接触层级介电层73上方。在一个实施方案中，介电填充材料可包括介电材料，诸如(具有3.9的介电常数的)未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃(诸如，具有小于3.9的介电常数的氟硅酸盐玻璃)或有机硅酸盐玻璃。各向异性沉积的介电填充材料形成封盖介电材料层80，该封盖介电材料层包括覆盖在接触层级介电层73的顶表面上的水平延伸部分以及在漏极选择层级隔离沟槽71的体积内形成的竖直延伸介电材料部分84。
根据本公开的一个方面，竖直延伸介电材料部分84中的每个竖直延伸介电材料部分可封装相应气隙，该气隙在本文中称为封装腔体81。每个封装腔体81可由封盖介电材料层80的相应竖直延伸介电材料部分84封装，并且其中可不含任何固相材料或任何液相材料。封装腔体81的整体可由竖直延伸介电材料部分84中的相应竖直延伸介电材料部分的一组相连表面来界定。位于每个漏极选择层级隔离沟槽71内的所有结构的组构成漏极选择层级隔离结构82，该漏极选择层级隔离结构可包括竖直延伸介电材料部分84和封装腔体81的组合。在一个实施方案中，每个漏极选择层级隔离结构82可包括封装腔体81，该封装腔体不含任何固体材料并且由封盖介电材料层80的介电材料部分(诸如，竖直延伸介电材料部分84)封装。由于其中存在封装腔体81，漏极选择层级隔离结构82的有效介电常数(即，漏极选择层级隔离结构82内的介电材料和空隙的体积加权平均)可小于3.9。
漏极选择层级隔离结构82可沿第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。多行存储器开口填充结构58可位于一对相邻的背侧沟槽79和漏极选择层级隔离结构82之间，或者一对相邻的漏极选择层级隔离结构82之间。
在一个实施方案中，第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括竖直延伸穿过字线层级导电层46W中的每个字线层级导电层的相应圆柱形外侧壁。在一个实施方案中，第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括将相应平面直侧壁的底边缘连接到相应圆柱形外侧壁的顶边缘的水平表面。
参考图15A至图15C，附加接触通孔结构(88,86,8P)可以穿过接触层级介电层73以及任选地穿过后向阶梯式介电材料部分65形成。例如，漏极接触通孔结构88可穿过每个漏极区63上的接触层级介电层73形成。层接触通孔结构86可穿过接触层级介电层73并且穿过后向阶梯式介电材料部分65形成在导电层46上。外围器件接触通孔结构8P可穿过后向阶梯式介电材料部分65直接形成在至少一个半导体器件700的相应节点上。
接触层级介电层73覆盖在交替堆叠(32,46)和存储器开口填充结构58的阵列上。漏极接触通孔结构88竖直延伸穿过接触层级介电层73，并且接触存储器开口填充结构58中的相应存储器开口填充结构的顶表面。具体地，漏极接触通孔结构88中的每个漏极接触通孔结构可形成在漏极区63中的相应漏极区的顶表面上。漏极选择层级隔离结构82可在形成漏极接触通孔结构88之前通过将介电填充材料沉积在漏极选择层级隔离沟槽71内来形成。漏极接触通孔结构88突出到包括接触层级介电层73的顶表面的水平平面上方。
在一个实施方案中，漏极接触通孔结构88的接触第一存储器开口填充结构58A的子集可包括接触漏极选择层级隔离结构82的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。如本文所用，竖直直侧壁是指在存在于竖直剖面图中的竖直横截面轮廓中为直的侧壁。横向凸侧壁是指在水平剖面图中具有凸轮廓的侧壁。横向凹侧壁是指在水平剖面图中具有凹轮廓的侧壁。
在一个实施方案中，漏极接触通孔结构88和漏极区63之间的对准可具有非零覆盖误差，并且漏极接触通孔结构88中的至少一个漏极接触通孔结构可包括接触漏极区63中的一个漏极区的顶表面的底表面和竖直延伸穿过漏极选择层级隔离结构82的外围部分并且接触漏极区63中的该一个漏极区的平面侧壁的向下突出部分。
封盖介电材料层80的水平延伸部分可覆盖在接触层级介电层73的顶表面上。每个漏极选择层级隔离结构82可包括封盖介电材料层80的竖直延伸部分。漏极接触通孔结构88的顶表面可位于包括封盖介电材料层80的顶表面的水平平面内。
参考图16A至图16C，示出了在形成附加接触通孔结构(88,86,8P)之后的第一实施方案的第一示例性结构的另选构型。第一示例性结构的另选构型可通过修改用于沉积封盖介电材料层80的介电填充材料的各向异性沉积工艺而从第一示例性结构得出。具体地，可采用各向异性较小的沉积工艺或各向同性沉积工艺来沉积封盖介电材料层80。在一个实施方案中，沉积封盖介电材料层80的介电填充材料的沉积工艺可以不形成封装腔体81的方式将介电填充材料沉积在漏极选择层级隔离沟槽71中。在这种情况下，每个漏极选择层级隔离结构82的整个体积可填充有具有小于3.9的介电常数的介电材料，诸如具有约3.5的介电常数的氟硅酸盐玻璃、具有约3.0的介电常数的无孔有机硅酸盐玻璃(例如，碳掺杂玻璃)或具有在2.0至3.0范围内的介电常数的多孔有机硅酸盐玻璃。在这种情况下，每个漏极选择层级隔离结构82可具有小于3.9的有效介电常数。
参考图17，根据本公开的第二实施方案的第二示例性结构可通过形成硬掩模介电层90和任选的牺牲介电垫层191并且通过形成漏极选择层级隔离沟槽71而从图12A和图12B所示的第一示例性结构得出。
硬掩模介电层90包括可在随后平面化工艺(诸如，化学机械抛光工艺或回蚀工艺)或随后蚀刻工艺期间用作硬掩模的介电材料。例如，硬掩模介电层90可包括氮化硅、氮氧化硅、碳化硅、氮化碳化硅或它们的堆叠。硬掩模介电层90的厚度可在10nm至100nm的范围内，但也可采用更小和更大的厚度。
牺牲介电垫层191包括可在随后平面化工艺期间移除的牺牲介电材料。例如，牺牲介电垫层191可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。牺牲介电垫层191的厚度可在10nm至200nm的范围内，但也可采用更小和更大的厚度。
光致抗蚀剂层可施加在牺牲介电垫层191上方，并且可以与图13A和图13B的处理步骤处的用于图案化漏极选择层级隔离沟槽71的光致抗蚀剂层中的开口的图案相同的图案来光刻图案化。随后，可执行各向异性蚀刻工艺以穿过牺牲介电垫层191、硬掩模介电层90、接触层级介电层73、以及第一存储器开口填充结构58、漏极选择层级导电层46D和漏极选择层级绝缘层32的下层部分转移光致抗蚀剂层中的开口的图案。一般来讲，可通过对各向异性蚀刻工艺加以修改来执行图13A和图13B的处理步骤，使得在蚀刻接触层级介电层73的未掩蔽部分之前蚀刻牺牲介电垫层191和硬掩模介电层90的未掩蔽部分。
根据本公开的一个方面，在通过各向异性蚀刻工艺形成漏极选择层级隔离沟槽71时，第一存储器开口填充结构58A中的每个第一存储器开口填充结构的平面直侧壁物理地暴露。在一个实施方案中，第一存储器开口填充结构58A中的每个第一存储器开口填充结构具有相同的相应水平横截面形状，该水平横截面形状具有弧形周边，该弧形周边与平行于第一水平方向hd1的直周边邻接，如同在第一实施方案中。直周边是包含在漏极选择层级隔离沟槽71中的一个漏极选择层级隔离沟槽的平面侧壁内的水平线。
参考图18，介电衬垫层192L可保形地沉积在漏极选择层级隔离沟槽71的侧壁和底表面上以及牺牲介电垫层191上方。介电衬垫层192L包括介电材料，诸如氧化硅或介电金属氧化物(例如，氧化铝)，并且可具有在1nm至20nm(诸如，1.5nm至10nm)范围内的厚度，但也可采用更小和更大的厚度。
包括牺牲填充材料的牺牲沟槽填充材料层193L可沉积在介电衬垫层192L的物理暴露表面上。牺牲沟槽填充材料层193L可沉积在漏极选择层级隔离沟槽71的剩余未填充体积中以及牺牲介电垫层191上方。牺牲填充材料包括可对于介电衬垫层192L的材料选择性地移除的材料。例如，如果介电衬垫层192L包括未掺杂硅酸盐玻璃或介电金属氧化物，则牺牲沟槽填充材料层193L可包括硼硅酸盐玻璃，硼硅酸盐玻璃在HF蒸汽中的蚀刻速率比介电衬垫层192L在HF蒸汽中的蚀刻速率高得多。牺牲沟槽填充材料层193L的如在水平延伸部分中所测量的厚度可在50nm至400nm的范围内，但也可采用更小和更大的厚度。
参考图19，可执行平面化工艺以移除位于包括硬掩模介电层90的顶表面的水平平面上方的牺牲沟槽填充材料层193L部分、介电衬垫层192L部分和牺牲介电垫层191。平面化工艺可采用化学机械抛光和/或凹陷部蚀刻工艺。硬掩模介电层90的顶表面可用作平面化工艺的停止表面。介电衬垫层192L的图案化剩余部分和牺牲沟槽填充材料层193L的图案化剩余部分的组合位于漏极选择层级隔离沟槽71的每个体积内。牺牲沟槽填充材料层193L的每个图案化部分构成牺牲漏极选择层级沟槽填充结构193。介电衬垫层192L的每个图案化剩余部分构成介电衬垫192。
参考图20，牺牲基质层195可沉积在硬掩模介电层90和牺牲漏极选择层级沟槽填充结构193上方。牺牲基质层195包括可对于介电衬垫192和硬掩模介电层90的材料选择性地移除的材料。例如，牺牲基质层195可包括介电材料，诸如硼硅酸盐玻璃或有机硅酸盐玻璃。牺牲基质层195的厚度可在100nm至600nm的范围内，但也可采用更小和更大的厚度。
参考图21，光致抗蚀剂层(未示出)可施加在牺牲基质层195上方，并且可被光刻图案化以在漏极区63的区域、导电层46的阶梯式表面的区域和至少一个半导体器件700的电节点的区域中形成开口。可执行各向异性蚀刻工艺以蚀刻牺牲基质层195、硬掩模介电层90和接触层级介电层73和下层介电材料部分(如果有的话)的未遮掩部分，从而形成各种通孔腔体。漏极区63、导电层46和至少一个半导体器件700的电节点可用作各向异性蚀刻工艺的蚀刻停止结构。在一些实施方案中，延伸到漏极区63的通孔腔体中的至少一个通孔腔体可具有非零覆盖变化，并且可蚀刻到牺牲漏极选择层级沟槽填充结构193的一部分中并且物理地暴露第一存储器开口填充结构58A的侧壁，诸如漏极区63的侧壁。在一个实施方案中，在覆盖在漏极区63上的通孔腔体中的一个通孔腔体向下突出到漏极区63的顶表面下方的情况下，介电衬垫192的一部分可并行地凹陷。随后可以例如通过灰化去除光致抗蚀剂层。
至少一个导电材料可保形地沉积在各种通孔腔体中。例如，至少一个导电材料可包括包含导电金属氮化物(例如，TiN、TaN或WN)或导电金属碳化物(TiC、TaC或WC)的金属阻挡衬垫，以及金属填充材料，诸如W、Ti、Ta、Mo、Ru、Co、Cu等。可通过可包括化学机械抛光工艺和/或凹陷部蚀刻工艺的平面化工艺从包括牺牲基质层195的顶表面的水平平面上方移除至少一个导电材料的多余部分。接触漏极区63中的相应漏极区的至少一个导电材料的每个剩余部分构成漏极区88。接触导电层46中的相应导电层的至少一个导电材料的每个剩余部分构成层接触通孔结构86。外围器件接触通孔结构8P可穿过后向阶梯式介电材料部分65直接形成在至少一个半导体器件700的相应节点上。漏极接触通孔结构88可穿过牺牲基质层195、硬掩模介电层90和接触层级介电层73形成在漏极区63的顶表面上。在一个实施方案中，漏极接触通孔结构88的子集包括接触漏极选择层级隔离结构的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。
在一个实施方案中，漏极接触通孔结构88中的至少一个漏极接触通孔结构可包括接触第一存储器开口填充结构58A中的一个第一存储器开口填充结构的漏极区63中的一个漏极区的顶表面的底表面和接触这些漏极区63中的该一个漏极区的平面侧壁的向下突出部分。在一个实施方案中，向下突出部分从包括漏极区63的顶表面的水平平面向下突出并且接触漏极区63中的一个漏极区的侧壁，并且向下突出部分可接触介电衬垫192的凹陷表面。
参考图22，牺牲基质层195和牺牲漏极选择层级沟槽填充结构193可对于硬掩模介电层90、介电衬垫192和各种接触通孔结构(88,86,8P)选择性地移除。在一个实施方案中，牺牲基质层195和牺牲漏极选择层级沟槽填充结构193可包括硼硅酸盐玻璃和/或有机硅酸盐玻璃。牺牲基质层195可对于硬掩模介电层90选择性地移除，并且牺牲漏极选择层级沟槽填充结构193的牺牲填充材料可对于硬掩模介电层90、介电衬垫192和各种接触通孔结构(88,86,8P)选择性地移除。在牺牲基质层195和牺牲漏极选择层级沟槽填充结构193包括硼硅酸盐玻璃和/或有机硅酸盐玻璃的情况下，可执行采用HF蒸汽的干法蚀刻(例如，针对硼硅酸盐玻璃)或采用稀释氢氟酸的湿法蚀刻工艺来移除牺牲基质层195和牺牲漏极选择层级沟槽填充结构193。
参考图23，可各向异性地沉积介电填充材料以形成封盖介电材料层194。介电填充材料可在漏极选择层级隔离沟槽71的体积内各向异性地沉积在介电衬垫192上以及硬掩模介电层90上方。封盖介电材料层194可包括覆盖在交替堆叠(32,46)和硬掩模介电层90上的水平延伸部分以及沉积在漏极选择层级隔离沟槽71的体积中的介电填充材料部分。在漏极选择层级隔离沟槽71的体积内形成的材料部分构成漏极选择层级隔离结构82。封盖介电材料层194的向下突出到漏极选择层级隔离沟槽71的体积中的每个介电填充材料部分是漏极选择层级隔离结构的一部分，并且可嵌入相应封装腔体197并且可由相应介电衬垫192横向围绕。
在一个实施方案中，介电填充材料可各向异性地沉积在漏极接触通孔结构88上方。漏极接触通孔结构88突出到包括接触层级介电层73的顶表面的水平平面上方。在一个实施方案中，封盖介电材料层194嵌入至少一个封装腔体(即，气隙)197，该封装腔体包括位于相应漏极选择层级隔离结构82内的下部部分和位于包括接触层级介电层73的顶表面的水平平面上方的上部部分。在一个实施方案中，封装腔体197的上部部分可位于包括硬掩模介电层90的顶表面的水平平面上方。
在一个实施方案中，每个漏极选择层级隔离结构82可在存储器开口结构58的阵列的两行第一存储器开口填充结构58A之间竖直延伸穿过漏极选择层级导电层46D，并且可沿第一水平方向hd1横向延伸。每个漏极选择层级隔离结构82可包括介电衬垫192、包含在介电衬垫192内的介电填充材料部分(它是封盖介电材料层194的包含腔体的向下突出部分)和不含任何固相材料的封装腔体197的体积。在一个实施方案中，封装腔体197可包括附加体积，该附加体积嵌入在封盖介电材料层194的水平延伸部分内并且连接到封装腔体197的位于漏极选择层级隔离结构82内的体积。
在一个实施方案中，封盖介电材料层194包括覆盖在接触层级介电层73的顶表面上的水平延伸部分。漏极选择层级隔离结构82的每个介电填充材料部分可包括封盖介电材料层194的竖直延伸部分。在一个实施方案中，漏极接触通孔结构88的顶表面可位于包括封盖介电材料层194的顶表面的水平平面下方。
在一个实施方案中，硬掩模介电层90可位于接触层级介电层73和封盖介电材料层194之间。每个介电衬垫192可接触硬掩模介电层90的相应侧壁。在一个实施方案中，封盖介电材料层194可接触硬掩模介电层90的顶表面。在一个实施方案中，每个介电衬垫192可包括接触封盖介电材料层194的水平延伸部分的底表面的顶表面。在一个实施方案中，每个封装腔体197可由是封盖介电材料层194的一部分的相应介电填充材料部分横向围绕，并且可通过该介电填充材料部分与介电衬垫192间隔开。
参考图24，线层级介电层196可沉积在封盖介电材料层194上方。金属线结构(98,96)可在线层级介电层中形成在接触通孔结构(88,86,8P)中的相应接触通孔结构的顶表面上。金属线结构(98,96)可包括例如接触漏极接触通孔结构88的相应子集并且沿第二水平方向hd2横向延伸的位线98。另外，金属线结构(98,96)可包括形成在层接触通孔结构86和外围器件接触通孔结构8P的相应子集上的互连金属线96。
参考图25，根据本公开的第三实施方案的第三示例性结构可与图17所示的第二示例性结构相同。
参考图26，包括牺牲填充材料的牺牲沟槽填充材料层可沉积在漏极选择层级隔离沟槽71中。牺牲填充材料包括可对于牺牲介电垫层191、接触层级介电层73、漏极区63、导电层46和绝缘层32的材料选择性地移除的材料。例如，牺牲沟槽填充材料可包括可随后在含氧环境中灰化的非晶碳或可以比未掺杂硅酸盐玻璃更快的蚀刻速率蚀刻的有机硅酸盐玻璃或硼硅酸盐玻璃。可通过平面化工艺诸如凹陷部蚀刻工艺或化学机械平面化工艺从漏极选择层级隔离沟槽71的体积外部移除牺牲填充材料。任选地，牺牲填充材料的剩余部分可在包括牺牲介电垫层191的顶表面的水平平面下方竖直地凹陷。牺牲沟槽填充材料层的每个剩余部分构成牺牲漏极选择层级沟槽填充结构293。可通过附加抛光或选择性回蚀来移除牺牲介电垫层191。
参考图27，牺牲基质层195可沉积在硬掩模介电层90和牺牲漏极选择层级沟槽填充结构293上方。牺牲基质层195包括可对于硬掩模介电层90的材料选择性地移除的材料。例如，牺牲基质层195可包括介电材料，诸如硼硅酸盐玻璃或有机硅酸盐玻璃。牺牲基质层195的厚度可在100nm至600nm的范围内，但也可采用更小和更大的厚度。
掩模层297诸如光致抗蚀剂层或堆叠掩模工艺(SMAP)层堆叠(例如，由旋涂玻璃层分开的两个光致抗蚀剂层)可施加在牺牲基质层195上方，并且可被光刻图案化以在漏极区63的区域、导电层46的阶梯式表面的区域和至少一个半导体器件700的电节点的区域中形成开口。可执行各向异性蚀刻工艺以蚀刻牺牲基质层195、硬掩模介电层90和接触层级介电层73和下层介电材料部分(如果有的话)的未遮掩部分，从而形成各种通孔腔体(87,85,7P)。各种通孔腔体(87,85,7P)可包括漏极接触通孔腔体87、层接触通孔腔体85和外围接触通孔腔体7P。漏极区63、导电层46和至少一个半导体器件700的电节点可用作各向异性蚀刻工艺的蚀刻停止结构。在一些实施方案中，漏极接触通孔腔体87中的至少一个漏极接触通孔腔体可具有非零覆盖变化，并且可蚀刻到牺牲漏极选择层级沟槽填充结构293的一部分中并且物理地暴露第一存储器开口填充结构58A的侧壁，诸如漏极区63的侧壁。
参考图28，可通过各向异性工艺诸如CMP或反应离子蚀刻(RIE)来移除掩模层297。至少一个导电材料可保形地沉积在各种通孔腔体(87,85,7P)中。例如，至少一个导电材料可包括包含导电金属氮化物(例如，TiN、TaN或WN)或导电金属碳化物(TiC、TaC或WC)的金属阻挡衬垫，以及金属填充材料，诸如W、Ti、Ta、Mo、Ru、Co、Cu等。可通过可包括化学机械抛光工艺和/或凹陷部蚀刻工艺的平面化工艺从包括牺牲基质层195的顶表面的水平平面上方移除至少一个导电材料的多余部分。接触漏极区63中的相应漏极区的至少一个导电材料的每个剩余部分构成漏极区88。接触导电层46中的相应导电层的至少一个导电材料的每个剩余部分构成层接触通孔结构86。外围器件接触通孔结构8P可穿过后向阶梯式介电材料部分65直接形成在至少一个半导体器件700的相应节点上。漏极接触通孔结构88可穿过牺牲基质层195、硬掩模介电层90和接触层级介电层73形成在漏极区63的顶表面上。在一个实施方案中，漏极接触通孔结构的子集包括接触漏极选择层级隔离结构的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。
在一个实施方案中，漏极接触通孔结构88中的一个漏极接触通孔结构可包括接触第一存储器开口填充结构58A中的一个第一存储器开口填充结构的漏极区63中的一个漏极区的顶表面的底表面和接触这些漏极区63中的该一个漏极区的平面侧壁的向下突出部分。在一个实施方案中，从水平平面向下突出的向下突出部分包括漏极区63的顶表面并且接触漏极区62中的一个漏极区的侧壁。
参考图29，牺牲基质层195和牺牲漏极选择层级沟槽填充结构293可对于硬掩模介电层90、介电衬垫192和各种接触通孔结构(88,86,8P)选择性地移除。在一个实施方案中，牺牲基质层195可包括硼硅酸盐玻璃或有机硅酸盐玻璃，并且可通过执行采用HF蒸汽的干法蚀刻或采用稀释氢氟酸的湿法蚀刻工艺来移除。在一个实施方案中，牺牲漏极选择层级沟槽填充结构293可包括非晶碳，并且可通过灰化来移除。
参考图30，介电衬垫192可保形地沉积在漏极选择层级隔离沟槽71的侧壁和底表面上、各种接触通孔结构(88,86,8P)的物理暴露表面上以及硬掩模介电层90的顶表面上。介电衬垫192包括介电材料，诸如氧化硅或介电金属氧化物(例如，氧化铝)，并且可具有在1nm至20nm(诸如，1.5nm至10nm)范围内的厚度，但也可采用更小和更大的厚度。另选地，介电衬垫192可在图25所示的较早步骤期间保形地沉积在漏极选择层级隔离沟槽71的侧壁和底表面上以及牺牲介电垫层191的顶表面上。
参考图31，可各向异性地沉积介电填充材料以形成封盖介电材料层194。介电填充材料可在漏极选择层级隔离沟槽71的体积内各向异性地沉积在介电衬垫192的物理暴露表面上方。封盖介电材料层194可包括覆盖在交替堆叠(32,46)和硬掩模介电层90上的水平延伸部分以及沉积在漏极选择层级隔离沟槽71的体积中的介电填充材料部分。在漏极选择层级隔离沟槽71的体积内形成的材料部分构成漏极选择层级隔离结构82。封盖介电材料层194的向下突出到漏极选择层级隔离沟槽71的体积中的每个介电填充材料部分是漏极选择层级隔离结构82的一部分，并且可嵌入相应封装腔体(即，气隙)197并且可由介电衬垫192横向围绕。
在一个实施方案中，介电填充材料可各向异性地沉积在漏极接触通孔结构88上方。漏极接触通孔结构88突出到包括接触层级介电层73的顶表面的水平平面上方。在一个实施方案中，封盖介电材料层194嵌入至少一个封装腔体197，该封装腔体包括位于相应漏极选择层级隔离结构82内的下部部分和位于包括接触层级介电层73的顶表面的水平平面上方的上部部分。在一个实施方案中，封装腔体197的上部部分可位于包括硬掩模介电层90的顶表面的水平平面上方。
在一个实施方案中，每个漏极选择层级隔离结构82可在存储器开口结构58的阵列的两行第一存储器开口填充结构58A之间竖直延伸穿过漏极选择层级导电层46D，并且可沿第一水平方向hd1横向延伸。每个漏极选择层级隔离结构82可包括介电衬垫192的一部分、包含在介电衬垫192内的介电填充材料部分(它是封盖介电材料层194的包含腔体的向下突出部分)和不含任何固相材料的封装腔体197的体积。在一个实施方案中，封装腔体197可包括附加体积，该附加体积嵌入在封盖介电材料层194的水平延伸部分内并且连接到封装腔体197的位于漏极选择层级隔离结构82内的体积。
在一个实施方案中，封盖介电材料层194包括覆盖在接触层级介电层73的顶表面上的水平延伸部分。漏极选择层级隔离结构82的每个介电填充材料部分可包括封盖介电材料层194的竖直延伸部分。在一个实施方案中，漏极接触通孔结构88的顶表面可位于包括封盖介电材料层194的顶表面的水平平面下方。
在一个实施方案中，硬掩模介电层90可位于接触层级介电层73和封盖介电材料层194之间。介电衬垫192可接触硬掩模介电层90中的开口的侧壁。在一个实施方案中，封盖介电材料层194可接触硬掩模介电层90的顶表面。介电衬垫192包括接触封盖介电材料层194的水平延伸部分的底表面的顶表面。在一个实施方案中，每个封装腔体197可由是封盖介电材料层194的一部分的相应介电填充材料部分横向围绕，并且可通过该介电填充材料部分与介电衬垫192间隔开。
参考图32，线层级介电层196可沉积在封盖介电材料层194上方。金属线结构(98,96)可在线层级介电层中形成在接触通孔结构(88,86,8P)中的相应接触通孔结构的顶表面上。金属线结构(98,96)可包括例如接触漏极接触通孔结构88的相应子集并且沿第二水平方向hd2横向延伸的位线98。另外，金属线结构(98,96)可包括形成在层接触通孔结构86和外围器件接触通孔结构8P的相应子集上的互连金属线96。
参考图33，示出了根据第四实施方案的第四示例性结构，它可与图17所示的第二示例性结构相同。
参考图34，介电衬垫层192L可保形地沉积在漏极选择层级隔离沟槽71的侧壁和底表面上以及牺牲介电垫层191上方。介电衬垫层192L包括介电材料，诸如氧化硅或介电金属氧化物(例如，氧化铝)，并且可具有在1nm至20nm(诸如，1.5nm至10nm)范围内的厚度，但也可采用更小和更大的厚度。
包括牺牲填充材料的牺牲沟槽填充材料层393L可沉积在介电衬垫层192L的物理暴露表面上。牺牲沟槽填充材料层393L可沉积在漏极选择层级隔离沟槽71的剩余未填充体积中以及牺牲介电垫层191上方。牺牲填充材料包括可对于介电衬垫层192L的材料选择性地移除的材料。例如，如果介电衬垫层192L包括未掺杂硅酸盐玻璃或介电金属氧化物，则牺牲沟槽填充材料层393L可包括半导体材料，诸如非晶硅、多晶硅、锗、硅锗合金或化合物半导体材料。在例示性示例中，牺牲沟槽填充材料层393L包括非晶硅。牺牲沟槽填充材料层393L的如在水平延伸部分中所测量的厚度可在50nm至400nm的范围内，但也可采用更小和更大的厚度。
参考图35，可执行平面化工艺以移除位于包括硬掩模介电层90的顶表面的水平平面上方的牺牲沟槽填充材料层393L部分、介电衬垫层192L部分和牺牲介电垫层191。平面化工艺可采用化学机械抛光和/或凹陷部蚀刻工艺。硬掩模介电层90的顶表面可用作平面化工艺的停止表面。介电衬垫层192L的图案化剩余部分和牺牲沟槽填充材料层393L的图案化剩余部分的组合位于漏极选择层级隔离沟槽71的每个体积内。牺牲沟槽填充材料层393L的每个图案化部分构成牺牲漏极选择层级沟槽填充结构393。介电衬垫层192L的每个图案化剩余部分构成介电衬垫192。
参考图36，牺牲基质层195可沉积在硬掩模介电层90和牺牲漏极选择层级沟槽填充结构393上方。牺牲基质层195包括可对于硬掩模介电层90的材料选择性地移除的材料。例如，牺牲基质层195可包括介电材料，诸如硼硅酸盐玻璃或有机硅酸盐玻璃。牺牲基质层195的厚度可在100nm至600nm的范围内，但也可采用更小和更大的厚度。光致抗蚀剂层297可施加在牺牲基质层195上方。
参考图37，掩模层297可被光刻图案化以在漏极区63的区域、导电层46的阶梯式表面的区域和至少一个半导体器件700的电节点的区域中形成开口。可执行各向异性蚀刻工艺以蚀刻牺牲基质层195、硬掩模介电层90和接触层级介电层73和下层介电材料部分(如果有的话)的未遮掩部分，从而形成各种通孔腔体(87,85,7P)。各种通孔腔体(87,85,7P)可包括漏极接触通孔腔体87、层接触通孔腔体85和外围接触通孔腔体7P。漏极区63、导电层46和至少一个半导体器件700的电节点可用作各向异性蚀刻工艺的蚀刻停止结构。在一些实施方案中，漏极接触通孔腔体87中的至少一个漏极接触通孔腔体可具有非零覆盖变化，并且可蚀刻到牺牲漏极选择层级沟槽填充结构393的一部分中并且物理地暴露第一存储器开口填充结构58A的侧壁，诸如漏极区63的侧壁。在一个实施方案中，在覆盖在漏极区63上的漏极接触通孔腔体87中的一个漏极接触通孔腔体向下突出到漏极区63的顶表面下方的情况下，介电衬垫192的一部分可并行地凹陷。随后可例如通过灰化和/或选择性蚀刻移除掩模层297。
参考图38，至少一个导电材料可保形地沉积在各种通孔腔体(87,85,7P)中。例如，至少一个导电材料可包括包含导电金属氮化物(例如，TiN、TaN或WN)或导电金属碳化物(TiC、TaC或WC)的金属阻挡衬垫，以及金属填充材料，诸如W、Ti、Ta、Mo、Ru、Co、Cu等。可通过可包括化学机械抛光工艺和/或凹陷部蚀刻工艺的平面化工艺从包括牺牲基质层195的顶表面的水平平面上方移除至少一个导电材料的多余部分。接触漏极区63中的相应漏极区的至少一个导电材料的每个剩余部分构成漏极区88。接触导电层46中的相应导电层的至少一个导电材料的每个剩余部分构成层接触通孔结构86。外围器件接触通孔结构8P可穿过后向阶梯式介电材料部分65直接形成在至少一个半导体器件700的相应节点上。漏极接触通孔结构88可穿过牺牲基质层195、硬掩模介电层90和接触层级介电层73形成在漏极区63的顶表面上。在一个实施方案中，漏极接触通孔结构的子集包括接触漏极选择层级隔离结构的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。
在一个实施方案中，漏极接触通孔结构88中的一个漏极接触通孔结构可包括接触第一存储器开口填充结构58A中的一个第一存储器开口填充结构的漏极区63中的一个漏极区的顶表面的底表面和接触这些漏极区63中的该一个漏极区的平面侧壁的向下突出部分。向下突出部分从包括漏极区63的顶表面的水平平面向下突出并且接触漏极区62中的一个漏极区的侧壁，并且向下突出部分可接触介电衬垫192的凹陷表面。
参考图39，牺牲基质层195和牺牲漏极选择层级沟槽填充结构393可对于硬掩模介电层90、介电衬垫192和各种接触通孔结构(88,86,8P)选择性地移除。在一个实施方案中，牺牲基质层195可包括硼硅酸盐玻璃和/或有机硅酸盐玻璃。牺牲基质层195可对于硬掩模介电层90选择性地移除，并且牺牲漏极选择层级沟槽填充结构393的牺牲填充材料可对于硬掩模介电层90、介电衬垫192和各种接触通孔结构(88,86,8P)选择性地移除。在牺牲基质层195包括硼硅酸盐玻璃和/或有机硅酸盐玻璃的情况下，可执行干法HF蒸汽蚀刻工艺或采用稀释氢氟酸的湿法蚀刻工艺来移除牺牲基质层195。在牺牲漏极选择层级沟槽填充结构393包括非晶硅的情况下，可使用利用热三甲基-2-羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺来移除牺牲漏极选择层级沟槽填充结构393。
参考图40，可各向异性地沉积介电填充材料以形成封盖介电材料层194。介电填充材料可在漏极选择层级隔离沟槽71的体积内各向异性地沉积在介电衬垫192上以及硬掩模介电层90上方。封盖介电材料层194可包括覆盖在交替堆叠(32,46)和硬掩模介电层90上的水平延伸部分以及沉积在漏极选择层级隔离沟槽71的体积中的介电填充材料部分。在漏极选择层级隔离沟槽71的体积内形成的材料部分构成漏极选择层级隔离结构82。封盖介电材料层194的向下突出到漏极选择层级隔离沟槽71的体积中的每个介电填充材料部分是漏极选择层级隔离结构的一部分，并且可嵌入相应封装腔体(即，气隙)197并且可由相应介电衬垫192横向围绕。
在一个实施方案中，介电填充材料可各向异性地沉积在漏极接触通孔结构88上方。漏极接触通孔结构88突出到包括接触层级介电层73的顶表面的水平平面上方。在一个实施方案中，封盖介电材料层194嵌入至少一个封装腔体197，该封装腔体包括位于相应漏极选择层级隔离结构82内的下部部分和位于包括接触层级介电层73的顶表面的水平平面上方的上部部分。在一个实施方案中，封装腔体197的上部部分可位于包括硬掩模介电层90的顶表面的水平平面上方。
在一个实施方案中，每个漏极选择层级隔离结构82可在存储器开口结构58的阵列的两行第一存储器开口填充结构58A之间竖直延伸穿过漏极选择层级导电层46D，并且可沿第一水平方向hd1横向延伸。每个漏极选择层级隔离结构82可包括介电衬垫192、包含在介电衬垫192内的介电填充材料部分(它是封盖介电材料层194的包含腔体的向下突出部分)和不含任何固相材料的封装腔体197的体积。在一个实施方案中，封装腔体197可包括附加体积，该附加体积嵌入在封盖介电材料层194的水平延伸部分内并且连接到封装腔体197的位于漏极选择层级隔离结构82内的体积。
在一个实施方案中，封盖介电材料层194包括覆盖在接触层级介电层73的顶表面上的水平延伸部分。漏极选择层级隔离结构82的每个介电填充材料部分可包括封盖介电材料层194的竖直延伸部分。在一个实施方案中，漏极接触通孔结构88的顶表面可位于包括封盖介电材料层194的顶表面的水平平面下方。
在一个实施方案中，硬掩模介电层90可位于接触层级介电层73和封盖介电材料层194之间。每个介电衬垫192可接触硬掩模介电层90的相应侧壁。在一个实施方案中，封盖介电材料层194可接触硬掩模介电层90的顶表面。在一个实施方案中，每个介电衬垫192可包括接触封盖介电材料层194的水平延伸部分的底表面的顶表面。在一个实施方案中，每个封装腔体197可由是封盖介电材料层194的一部分的相应介电填充材料部分横向围绕，并且可通过该介电填充材料部分与介电衬垫192间隔开。
参考图41，线层级介电层196可沉积在封盖介电材料层194上方。金属线结构(98,96)可在线层级介电层中形成在接触通孔结构(88,86,8P)中的相应接触通孔结构的顶表面上。金属线结构(98,96)可包括例如接触漏极接触通孔结构88的相应子集并且沿第二水平方向hd2横向延伸的位线98。另外，金属线结构(98,96)可包括形成在层接触通孔结构86和外围器件接触通孔结构8P的相应子集上的互连金属线96。
参考图42，根据本公开的第五实施方案的第五示例性结构可通过形成第一牺牲垫层490和任选的第二牺牲垫层491并且通过形成漏极选择层级隔离沟槽71而从图12A和图12B所示的第一示例性结构得出。
第一牺牲垫层490包括可在随后平面化工艺(诸如，化学机械抛光工艺或回蚀工艺)或随后蚀刻工艺期间用作硬掩模的介电材料。例如，第一牺牲垫层490可包括氮化硅、氮氧化硅、碳化硅、氮化碳化硅或它们的堆叠。层490的厚度可在10nm至100nm的范围内，但也可采用更小和更大的厚度。
第二牺牲垫层491包括可在随后平面化工艺期间移除的牺牲介电材料。例如，第二牺牲垫层491可包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。第二牺牲垫层491的厚度可在10nm至200nm的范围内，但也可采用更小和更大的厚度。
光致抗蚀剂层可施加在第二牺牲垫层491上方，并且可以与图13A和图13B的处理步骤处的用于图案化漏极选择层级隔离沟槽71的光致抗蚀剂层中的开口的图案相同的图案来光刻图案化。随后，可执行各向异性蚀刻工艺以穿过第二牺牲垫层491、第一牺牲垫层490、接触层级介电层73、以及第一存储器开口填充结构58、漏极选择层级导电层46D和漏极选择层级绝缘层32的下层部分转移光致抗蚀剂层中的开口的图案。一般来讲，可通过对各向异性蚀刻工艺加以修改来执行图13A和图13B的处理步骤，使得在蚀刻接触层级介电层73的未掩蔽部分之前蚀刻第二牺牲垫层491和第一牺牲垫层490的未掩蔽部分。
根据本公开的一个方面，位于一对相邻的背侧沟槽填充结构(74,76)之间的存储器开口填充结构58的阵列可被布置为二维周期性阵列，并且漏极选择层级隔离沟槽71可切穿一些相邻对的第一存储器开口填充结构58A的外围部分。在通过各向异性蚀刻工艺形成漏极选择层级隔离沟槽71时，第一存储器开口填充结构58A中的每个第一存储器开口填充结构的平面直侧壁物理地暴露。在一个实施方案中，第一存储器开口填充结构58A中的每个第一存储器开口填充结构在各向异性蚀刻工艺之后具有相应水平横截面形状，该水平横截面形状具有弧形周边，该弧形周边与平行于第一水平方向hd1的直周边邻接。直周边是包含在漏极选择层级隔离沟槽71中的一个漏极选择层级隔离沟槽的平面侧壁内的水平线。
参考图43，介电衬垫层192L可保形地沉积在漏极选择层级隔离沟槽71的侧壁和底表面上以及第二牺牲垫层491上方。介电衬垫层192L包括介电材料，诸如氧化硅或介电金属氧化物(例如，氧化铝)，并且可具有在1nm至20nm(诸如，1.5nm至10nm)范围内的厚度，但也可采用更小和更大的厚度。
参考图44，包括牺牲填充材料的牺牲沟槽填充材料层493可沉积在介电衬垫层192L的物理暴露表面上。牺牲沟槽填充材料层493可沉积在漏极选择层级隔离沟槽71的剩余未填充体积中。牺牲填充材料包括可对于介电衬垫层192L的材料选择性地移除的材料。例如，如果介电衬垫层192L包括未掺杂硅酸盐玻璃或介电金属氧化物，则牺牲沟槽填充材料层493可包括可被灰化的非晶碳，或者可包括硼硅酸盐玻璃，该硼硅酸盐玻璃在HF蒸汽中的蚀刻速率比介电衬垫层192L在HF蒸汽中的蚀刻速率高。
牺牲沟槽填充材料层493可竖直地凹陷，使得牺牲沟槽填充材料层的每个剩余部分具有位于包括接触层级介电层73的顶表面的水平平面下方的相应顶表面。牺牲沟槽填充材料层的每个剩余部分构成牺牲漏极选择层级沟槽填充结构493。每个牺牲漏极选择层级沟槽填充结构493的顶表面能够位于包括接触层级介电层73的顶表面的水平平面下方，并且可位于包括接触层级介电层73的底表面的水平平面下方。可在使牺牲沟槽填充材料层凹陷期间或之后移除介电衬垫层192L的覆盖在第一牺牲垫层490上的部分。可在使牺牲沟槽填充材料层凹陷期间或之后移除第二牺牲垫层491。介电衬垫层192L的每个图案化剩余部分构成介电衬垫192。
参考图45，介电填充材料494可在漏极选择层级隔离沟槽71的剩余体积内沉积在牺牲漏极选择层级沟槽填充结构493上方。介电填充材料494包括与牺牲漏极选择层级沟槽填充结构493的材料不同的材料，并且可包括氧化硅(例如，未掺杂硅酸盐玻璃)。可执行平面化工艺诸如化学机械抛光(CMP)工艺以从包括第一牺牲垫层490的顶表面的水平平面上方移除介电填充材料的多余部分。任选地，介电填充材料的剩余部分可在包括第一牺牲垫层490的顶表面的水平平面下方竖直地凹陷。介电填充材料的每个剩余部分构成封盖沟槽填充结构494。在一个实施方案中，包括氧化硅的介电衬垫192、包括非晶碳的牺牲漏极选择层级沟槽填充结构493和包括氧化硅的封盖沟槽填充结构494的组合可在每个漏极选择层级隔离沟槽71内形成。随后可对于接触层级介电层73和封盖沟槽填充结构494选择性地移除第一牺牲垫层490。
参考图46，硬掩模介电层90和封盖介电材料层91可沉积在接触层级介电层73上方。硬掩模介电层90包括介电材料，诸如氮化硅、氮氧化硅、碳化硅、氮化碳化硅或它们的堆叠。硬掩模介电层90的厚度可在10nm至100nm的范围内，但也可采用更小和更大的厚度。在另选实施方案中，如果第一牺牲垫层490在图45的处理步骤处未移除，则该第一牺牲垫层可用作硬掩模介电层90。封盖介电材料层91包括介电材料，诸如氧化硅。封盖介电材料层91的厚度可在100nm至600nm的范围内，但也可采用更小和更大的厚度。
参考图47，光致抗蚀剂层(未示出)可施加在封盖介电材料层91上方，并且可被光刻图案化以在漏极区63的区域、导电层46的阶梯式表面的区域和至少一个半导体器件700的电节点的区域中形成开口。可执行各向异性蚀刻工艺以蚀刻封盖介电材料层91、硬掩模介电层90和接触层级介电层73和下层介电材料部分(如果有的话)的未遮掩部分，从而形成各种通孔腔体。漏极区63、导电层46和至少一个半导体器件700的电节点可用作各向异性蚀刻工艺的蚀刻停止结构。在一些实施方案中，延伸到漏极区63的通孔腔体中的至少一个通孔腔体可具有非零覆盖变化，并且可蚀刻到封盖沟槽填充结构494的一部分中并且物理地暴露第一存储器开口填充结构58A的侧壁，诸如漏极区63的侧壁。在一个实施方案中，在覆盖在漏极区63上的通孔腔体中的一个通孔腔体向下突出到漏极区63的顶表面下方的情况下，介电衬垫192的一部分可并行地凹陷。随后可以例如通过灰化去除光致抗蚀剂层。
至少一个导电材料可保形地沉积在各种通孔腔体中。例如，至少一个导电材料可包括包含导电金属氮化物(例如，TiN、TaN或WN)或导电金属碳化物(TiC、TaC或WC)的金属阻挡衬垫，以及金属填充材料，诸如W、Ti、Ta、Mo、Ru、Co、Cu等。可通过可包括化学机械抛光工艺和/或凹陷部蚀刻工艺的平面化工艺从包括封盖介电材料层91的顶表面的水平平面上方移除至少一个导电材料的多余部分。接触漏极区63中的相应漏极区的至少一个导电材料的每个剩余部分构成漏极区88。接触导电层46中的相应导电层的至少一个导电材料的每个剩余部分构成层接触通孔结构86。外围器件接触通孔结构8P可穿过后向阶梯式介电材料部分65直接形成在至少一个半导体器件700的相应节点上。漏极接触通孔结构88可穿过封盖介电材料层91、硬掩模介电层90和接触层级介电层73形成在漏极区63的顶表面上。在一个实施方案中，漏极接触通孔结构的子集包括接触漏极选择层级隔离结构的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。
在一个实施方案中，漏极接触通孔结构88中的一个漏极接触通孔结构可包括接触第一存储器开口填充结构58A中的一个第一存储器开口填充结构的漏极区63中的一个漏极区的顶表面的底表面和接触这些漏极区63中的该一个漏极区的平面侧壁的向下突出部分。向下突出部分从包括漏极区63的顶表面的水平平面向下突出并且接触漏极区62中的一个漏极区的侧壁，并且向下突出部分可接触介电衬垫192的凹陷表面。
参考图48A至图48C，进入通孔腔体471可例如通过以下方式穿过封盖介电材料层91并且穿过封盖沟槽填充结构494的一部分(其包括介电填充材料)来形成：在封盖介电材料层91上方施加光致抗蚀剂层，对光致抗蚀剂层进行光刻图案化以在其中形成开口，以及穿过封盖介电材料层91、硬掩模介电层90和封盖沟槽填充结构494转移光致抗蚀剂层中的开口的图案。牺牲漏极选择层级沟槽填充结构493的表面可物理地暴露在每个进入通孔腔体的底部处。
牺牲漏极选择层级沟槽填充结构493的材料随后可穿过进入通孔腔体471从封盖沟槽填充结构494下面被各向同性地移除。例如，如果牺牲漏极选择层级沟槽填充结构493包括非晶碳，则可执行灰化工艺，其中氧可被提供到进入通孔腔体471中并且可在灰化工艺中使牺牲漏极选择层级沟槽填充结构493的非晶碳氧化并挥发。另选地，如果牺牲漏极选择层级沟槽填充结构493包括硼硅酸盐玻璃或有机硅酸盐玻璃，则可穿过进入通孔腔体471执行采用稀释氢氟酸的湿法蚀刻工艺或采用HF蒸汽的干法蚀刻，以对于封盖介电材料层91、硬掩模介电层90和封盖沟槽填充结构494的材料选择性地蚀刻牺牲漏极选择层级沟槽填充结构493的材料。一般来讲，可执行各向同性蚀刻工艺或灰化工艺，以通过穿过进入通孔腔体471引入蚀刻剂或氧化剂来对于封盖沟槽填充结构494的介电填充材料选择性地移除牺牲漏极选择层级沟槽填充结构493的牺牲填充材料。
介电材料诸如氧化硅可各向异性地沉积在进入通孔腔体中以形成介电插塞95。封装腔体(即，气隙)497可在牺牲漏极选择层级沟槽填充结构493从其移除的每个体积中形成，并且不填充有介电插塞95的介电材料。在一个实施方案中，每个封装腔体497可位于(包括封盖沟槽填充结构494的)介电填充材料部分下方，并且可包括在介电衬垫192的内侧壁内重合的边界，如图48A所示。介电衬垫192、封盖沟槽填充结构494和封装腔体497的相连组合构成具有小于3.9的有效介电常数的漏极选择层级隔离结构82。
参考图49，线层级介电层196可沉积在封盖介电材料层91上方。金属线结构(98,96)可在线层级介电层中形成在接触通孔结构(88,86,8P)中的相应接触通孔结构的顶表面上。金属线结构(98,96)可包括例如接触漏极接触通孔结构88的相应子集并且沿第二水平方向hd2横向延伸的位线98。另外，金属线结构(98,96)可包括形成在层接触通孔结构86和外围器件接触通孔结构8P的相应子集上的互连金属线96。
参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该交替堆叠位于衬底(9,10)上方，其中这些导电层46包括字线层级导电层46W和覆盖在这些字线层级导电层46W上的漏极选择层级导电层46D；存储器开口填充结构58的阵列，该存储器开口填充结构的阵列位于竖直延伸穿过该交替堆叠(32,46)的存储器开口49的阵列内；以及漏极选择层级隔离结构82，该漏极选择层级隔离结构竖直延伸穿过这些漏极选择层级导电层46D并且具有小于3.9的有效介电常数，其中：该存储器开口填充结构58的阵列包括沿第一水平方向hd1布置的两行第一存储器开口填充结构58A；并且这些第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括与该漏极选择层级隔离结构82的一对直侧壁的相应部分接触的相应平面直侧壁。
在一个实施方案中，这些第一存储器开口填充结构58A中的每个第一存储器开口填充结构的相应平面直侧壁与该漏极选择层级隔离结构82的该对直侧壁的相应部分的介电材料直接接触，并且这些第一存储器开口填充结构58A中的每个第一存储器开口填充结构的相应平面直侧壁不接触这些漏极选择层级导电层46D的层级处的导电材料。
在一个实施方案中，第一存储器开口填充结构58A中的每个第一存储器开口填充结构包括竖直延伸穿过字线层级导电层46W中的每个字线层级导电层的相应圆柱形外侧壁。在一个实施方案中，该漏极选择层级隔离结构82并不竖直延伸穿过这些字线层级导电层46W。
在一个实施方案中，该三维存储器器件包括：接触层级介电层73，该接触层级介电层覆盖在该交替堆叠(32,46)和该存储器开口填充结构58的阵列上；以及漏极接触通孔结构88，这些漏极接触通孔结构竖直延伸穿过该接触层级介电层73并且接触这些存储器开口填充结构58中的相应存储器开口填充结构的顶表面。
在一个实施方案中，该三维存储器器件包括：第一背侧沟槽填充结构(74,76)，该第一背侧沟槽填充结构沿该第一水平方向hd1横向延伸并且接触该交替堆叠(32,46)内的每个层的第一侧壁；以及第二背侧沟槽填充结构(74,76)，该第二背侧沟槽填充结构沿该第一水平方向hd1横向延伸并且与该第一背侧沟槽填充结构(74,76)横向间隔开，并且接触该交替堆叠(32,46)内的每个层的第二侧壁，其中该第一背侧沟槽填充结构(74,76)和该第二背侧沟槽填充结构(74,76)的顶表面位于包括该接触层级介电层73的顶表面的水平平面内。
在一个实施方案中，该漏极接触通孔结构88突出到包括该接触层级介电层73的该顶表面的该水平平面上方。在一个实施方案中，该三维存储器器件包括封盖介电材料层(80,194)，该封盖介电材料层包括覆盖在该接触层级介电层73的该顶表面上的水平延伸部分，其中该漏极选择层级隔离结构82包括该封盖介电材料层(80,194)的竖直延伸部分。
在一个实施方案中，这些漏极接触通孔结构88的顶表面位于包括该封盖介电材料层80的顶表面的水平平面内。在一个实施方案中，这些漏极接触通孔结构88的子集包括接触该漏极选择层级隔离结构82的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。在一个实施方案中，这些漏极接触通孔结构88中的一个漏极接触通孔结构包括接触这些漏极区63中的一个漏极区的顶表面的底表面和接触这些漏极区63中的该一个漏极区的平面侧壁的向下突出部分。
在一个实施方案中，该漏极选择层级隔离结构82包括由该封盖介电材料层(80,194)的介电材料部分封装的气隙197。在一个实施方案中，该封盖介电材料层80包括有机硅酸盐玻璃。
在一个实施方案中，这些漏极接触通孔结构88的顶表面位于包括该封盖介电材料层(80,194)的顶表面的水平平面下方以及包括该接触层级介电层73的该顶表面的水平平面上方。在一个实施方案中，该封盖介电材料层(80,194)嵌入气隙，该气隙包括位于该漏极选择层级隔离结构82内的下部部分和位于包括该接触层级介电层73的该顶表面的该水平平面上方的上部部分。在图16A至图16C所示的另一实施方案中，整个漏极选择层级隔离结构82基本上由具有小于3.9的有效介电常数的固体介电材料组成。
根据本公开的实施方案，提供了一种三维存储器器件，该三维存储器器件包括：绝缘层32和导电层46的交替堆叠，该交替堆叠位于衬底(9,10)上方，其中这些导电层46包括字线层级导电层46W和覆盖在这些字线层级导电层46W上的漏极选择层级导电层46D；存储器开口填充结构58的阵列，该存储器开口填充结构的阵列位于竖直延伸穿过该交替堆叠(32,46)的存储器开口49的阵列内；以及漏极选择层级隔离结构82，该漏极选择层级隔离结构在该存储器开口结构58的阵列中的两行存储器开口填充结构58之间竖直延伸穿过这些漏极选择层级导电层46D并且沿第一水平方向hd1横向延伸，并且包括介电衬垫192、包含在该介电衬垫192内的介电填充材料部分(包括封盖介电材料层194的一部分或作为封盖沟槽填充结构494)以及气隙(197,497)。
在一个实施方案中，这些存储器开口填充结构58中的每个存储器开口填充结构包括相应竖直半导体沟道60、相应存储器膜50和接触该相应竖直半导体沟道60的顶端的相应漏极区63。
在一个实施方案中，该三维存储器器件包括：接触层级介电层73，该接触层级介电层覆盖在该交替堆叠(32,46)和该存储器开口填充结构58的阵列上；以及漏极接触通孔结构88，这些漏极接触通孔结构竖直延伸穿过该接触层级介电层73并且接触这些漏极区63中的相应漏极区的顶表面。
在一个实施方案中，该三维存储器阵列包括：第一背侧沟槽填充结构(74,76)，该第一背侧沟槽填充结构沿该第一水平方向hd1横向延伸并且接触该交替堆叠(32,46)内的每个层的第一侧壁；以及第二背侧沟槽填充结构(74,76)，该第二背侧沟槽填充结构沿该第一水平方向hd1横向延伸并且与该第一背侧沟槽填充结构(74,76)横向间隔开，并且接触该交替堆叠(32,46)内的每个层的第二侧壁，其中该第一背侧沟槽填充结构(74,76)和该第二背侧沟槽填充结构(74,76)的顶表面位于包括该接触层级介电层73的顶表面的水平平面内。在一个实施方案中，该漏极接触通孔结构88突出到包括该接触层级介电层73的该顶表面的该水平平面上方。在一个实施方案中，该三维存储器器件包括封盖介电材料层194，该封盖介电材料层包括覆盖在该接触层级介电层73的顶表面上的水平延伸部分，其中该介电填充材料部分包括该封盖介电材料层194的竖直延伸部分。
在一个实施方案中，这些漏极接触通孔结构88的顶表面位于包括该封盖介电材料层194的顶表面的水平平面下方。在一个实施方案中，该气隙197包括附加体积，该附加体积嵌入该封盖介电材料层194的该水平延伸部分内并且连接到该气隙197的位于该漏极选择层级隔离结构82内的体积。
在一个实施方案中，该三维存储器器件包括硬掩模介电层90，该硬掩模介电层位于该接触层级介电层73和该封盖介电材料层(194,91)之间，其中该介电衬垫192接触该硬掩模介电层90的侧壁，该封盖介电材料层接触该硬掩模介电层90的顶表面。
在一个实施方案中，该介电衬垫192包括接触该封盖介电材料层194的该水平延伸部分的底表面的顶表面。在一个实施方案中，这些漏极接触通孔结构88中的一个漏极接触通孔结构包括向下突出部分，该向下突出部分从包括这些漏极区63的这些顶表面的水平平面向下突出并且接触这些漏极区63中的一个漏极区的侧壁；并且该向下突出部分接触该介电衬垫192的凹陷表面。
在一个实施方案中，该气隙197由该介电填充材料部分横向围绕，并且通过该介电填充材料部分与该介电衬垫192间隔开。
在一个实施方案中，该气隙497位于(如体现为该封盖沟槽填充结构494的)该介电填充材料部分下方，并且包括在该介电衬垫192的内侧壁内重合的边界。
在一个实施方案中，该两行存储器开口填充结构58内的这些存储器开口填充结构58包括与该漏极选择层级隔离结构82的一对直侧壁的相应部分接触的相应平面直侧壁。
本公开的各种实施方案提供具有小于3.9的有效介电常数的漏极选择层级隔离结构82。竖直半导体沟道60上的来自邻近漏极选择层级导电层46D的最近相邻干扰可由于这些漏极选择层级隔离结构82的低有效介电常数而最小化。低k隔离结构82还减小邻近接触通孔结构88之间的电容。最后，衬垫192防止或减少开口87在处理期间暴露气隙197，这防止或减少接触通孔结构88将填充气隙197的可能性。
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (40)

1.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述交替堆叠位于衬底上方，其中所述导电层包括字线层级导电层和覆盖在所述字线层级导电层上的漏极选择层级导电层；
存储器开口填充结构的阵列，所述存储器开口填充结构的阵列位于竖直延伸穿过所述交替堆叠的存储器开口的阵列内；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构竖直延伸穿过所述漏极选择层级导电层并且具有小于3.9的有效介电常数，
其中：
所述存储器开口填充结构的阵列包括沿第一水平方向布置的两行第一存储器开口填充结构；并且
所述第一存储器开口填充结构中的每个第一存储器开口填充结构包括与所述漏极选择层级隔离结构的一对直侧壁的相应部分接触的相应平面直侧壁。
2.根据权利要求1所述的三维存储器器件，其中所述第一存储器开口填充结构中的每个第一存储器开口填充结构的所述相应平面直侧壁与所述漏极选择层级隔离结构的所述一对直侧壁的相应部分的介电材料直接接触，并且所述第一存储器开口填充结构中的每个第一存储器开口填充结构的所述相应平面直侧壁不接触所述漏极选择层级导电层的层级处的导电材料。
3.根据权利要求1所述的三维存储器器件，其中：
所述第一存储器开口填充结构中的每个第一存储器开口填充结构包括竖直延伸穿过并且接触所述字线层级导电层中的每个字线层级导电层的相应圆柱形外侧壁；并且
所述漏极选择层级隔离结构并不竖直延伸穿过所述字线层级导电层。
4.根据权利要求1所述的三维存储器器件，所述三维存储器器件还包括：
接触层级介电层，所述接触层级介电层覆盖在所述交替堆叠和所述存储器开口填充结构的阵列上；和
漏极接触通孔结构，所述漏极接触通孔结构竖直延伸穿过所述接触层级介电层并且接触所述存储器开口填充结构中的相应存储器开口填充结构的顶表面。
5.根据权利要求4所述的三维存储器器件，所述三维存储器器件还包括：
第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿所述第一水平方向横向延伸并且接触所述交替堆叠内的每个层的第一侧壁；和
第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿所述第一水平方向横向延伸并且与所述第一背侧沟槽填充结构横向间隔开，并且接触所述交替堆叠内的每个层的第二侧壁，
其中所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构的顶表面位于包括所述接触层级介电层的顶表面的水平平面内。
6.根据权利要求5所述的三维存储器器件，其中所述漏极接触通孔结构突出到包括所述接触层级介电层的所述顶表面的所述水平平面上方。
7.根据权利要求5所述的三维存储器器件，所述三维存储器器件还包括：封盖介电材料层，所述封盖介电材料层包括覆盖在所述接触层级介电层的所述顶表面上的水平延伸部分，其中所述漏极选择层级隔离结构包括所述封盖介电材料层的竖直延伸部分。
8.根据权利要求7所述的三维存储器器件，其中所述漏极接触通孔结构的顶表面位于包括所述封盖介电材料层的顶表面的水平平面内。
9.根据权利要求7所述的三维存储器器件，其中所述漏极接触通孔结构的子集包括接触所述漏极选择层级隔离结构的竖直直且横向凹侧壁段的相应竖直直且横向凸侧壁。
10.根据权利要求7所述的三维存储器器件，其中所述漏极接触通孔结构中的一个漏极接触通孔结构包括接触漏极区中的一个漏极区的顶表面的底表面和接触所述漏极区中的所述一个漏极区的平面侧壁的向下突出部分。
11.根据权利要求7所述的三维存储器器件，其中所述漏极选择层级隔离结构包括由所述封盖介电材料层的介电材料部分封装的气隙。
12.根据权利要求7所述的三维存储器器件，其中所述封盖介电材料层包括有机硅酸盐玻璃。
13.根据权利要求7所述的三维存储器器件，其中：
所述漏极接触通孔结构的顶表面位于包括所述封盖介电材料层的顶表面的水平平面下方以及包括所述接触层级介电层的所述顶表面的水平平面上方；并且
所述封盖介电材料层嵌入气隙，所述气隙包括位于所述漏极选择层级隔离结构内的下部部分和位于包括所述接触层级介电层的所述顶表面的所述水平平面上方的上部部分。
14.根据权利要求1所述的三维存储器器件，其中所述漏极选择层级隔离结构基本上由具有小于3.9的有效介电常数的固体介电材料组成。
15.一种形成三维存储器器件的方法，所述方法包括：
形成绝缘层和导电层的交替堆叠和竖直延伸穿过所述交替堆叠的存储器开口填充结构的阵列的组合，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应存储器膜、相应竖直半导体沟道和相应漏极区；
穿过所述导电层的子集和所述绝缘层的子集形成漏极选择层级隔离沟槽；
通过用填充材料填充所述漏极选择层级隔离沟槽来形成具有小于3.9的有效介电常数的漏极选择层级隔离结构；以及
在所述漏极区的顶表面上形成漏极接触通孔结构，
其中：
所述存储器开口填充结构的阵列包括沿第一水平方向布置的两行第一存储器开口填充结构；并且
所述第一存储器开口填充结构中的每个第一存储器开口填充结构包括与所述漏极选择层级隔离结构的一对直侧壁的相应部分接触的相应平面直侧壁。
16.根据权利要求15所述的方法，其中在形成所述漏极选择层级隔离沟槽时，所述第一存储器开口填充结构中的每个第一存储器开口填充结构的平面直侧壁物理地暴露。
17.根据权利要求16所述的方法，其中所述第一存储器开口填充结构中的每个第一存储器开口填充结构具有相应水平横截面形状，所述水平横截面形状具有弧形周边，所述弧形周边与所述平面直侧壁的平行于所述第一水平方向的直周边邻接。
18.根据权利要求15所述的方法，所述方法还包括：
在形成所述漏极接触通孔结构之前，在所述漏极选择层级隔离沟槽中形成牺牲漏极选择层级沟槽填充结构；以及
在形成所述漏极接触通孔结构之后，用所述漏极选择层级隔离结构替换所述牺牲漏极选择层级沟槽填充结构。
19.根据权利要求15所述的方法，其中所述漏极选择层级隔离结构包括气隙。
20.根据权利要求15所述的方法，其中所述漏极选择层级隔离结构基本上由具有小于3.9的有效介电常数的固体介电材料组成。
21.一种三维存储器器件，所述三维存储器器件包括：
绝缘层和导电层的交替堆叠，所述交替堆叠位于衬底上方，其中所述导电层包括字线层级导电层和覆盖在所述字线层级导电层上的漏极选择层级导电层；
存储器开口填充结构的阵列，所述存储器开口填充结构的阵列位于竖直延伸穿过所述交替堆叠的存储器开口的阵列内；和
漏极选择层级隔离结构，所述漏极选择层级隔离结构在所述存储器开口结构的阵列中的两行存储器开口填充结构之间竖直延伸穿过所述漏极选择层级导电层并且沿第一水平方向横向延伸，并且包括介电衬垫、包含在所述介电衬垫内的介电填充材料部分以及气隙。
22.根据权利要求21所述的三维存储器器件，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应竖直半导体沟道、相应存储器膜和接触所述相应竖直半导体沟道的顶端的相应漏极区。
23.根据权利要求22所述的三维存储器器件，所述三维存储器器件还包括：
接触层级介电层，所述接触层级介电层覆盖在所述交替堆叠和所述存储器开口填充结构的阵列上；和
漏极接触通孔结构，所述漏极接触通孔结构竖直延伸穿过所述接触层级介电层并且接触所述漏极区中的相应漏极区的顶表面。
24.根据权利要求23所述的三维存储器阵列，所述三维存储器器件还包括：
第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿所述第一水平方向横向延伸并且接触所述交替堆叠内的每个层的第一侧壁；和
第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿所述第一水平方向横向延伸并且与所述第一背侧沟槽填充结构横向间隔开，并且接触所述交替堆叠内的每个层的第二侧壁，
其中所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构的顶表面位于包括所述接触层级介电层的顶表面的水平平面内。
25.根据权利要求24所述的三维存储器器件，其中所述漏极接触通孔结构突出到包括所述接触层级介电层的所述顶表面的所述水平平面上方。
26.根据权利要求23所述的三维存储器器件，所述三维存储器器件还包括：封盖介电材料层，所述封盖介电材料层包括覆盖在所述接触层级介电层的所述顶表面上的水平延伸部分，其中所述介电填充材料部分包括所述封盖介电材料层的竖直延伸部分。
27.根据权利要求26所述的三维存储器器件，其中所述漏极接触通孔结构的顶表面位于包括所述封盖介电材料层的顶表面的水平平面下方。
28.根据权利要求26所述的三维存储器器件，其中所述气隙包括附加体积，所述附加体积嵌入所述封盖介电材料层的所述水平延伸部分内并且连接到所述气隙的位于所述漏极选择层级隔离结构内的体积。
29.根据权利要求26所述的三维存储器器件，所述三维存储器器件还包括：硬掩模介电层，所述硬掩模介电层位于所述接触层级介电层和所述封盖介电材料层之间，其中所述介电衬垫接触所述硬掩模介电层的侧壁。
30.根据权利要求29所述的三维存储器器件，其中所述封盖介电材料层接触所述硬掩模介电层的顶表面。
31.根据权利要求26所述的三维存储器器件，其中所述介电衬垫包括接触所述封盖介电材料层的所述水平延伸部分的底表面的顶表面。
32.根据权利要求21所述的三维存储器器件，其中所述气隙由所述介电填充材料部分横向围绕，并且通过所述介电填充材料部分与所述介电衬垫间隔开。
33.根据权利要求21所述的三维存储器器件，其中所述气隙位于所述介电填充材料部分下方，并且包括在所述介电衬垫的内侧壁内重合的边界。
34.根据权利要求21所述的三维存储器器件，其中所述两行存储器开口填充结构内的所述存储器开口填充结构包括与所述漏极选择层级隔离结构的一对直侧壁的相应部分接触的相应平面直侧壁。
35.一种形成三维存储器器件的方法，所述方法包括：
形成绝缘层和导电层的交替堆叠和竖直延伸穿过所述交替堆叠的存储器开口填充结构的阵列的组合，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应存储器膜、相应竖直半导体沟道和相应漏极区；
穿过所述导电层的子集和所述绝缘层的子集形成漏极选择层级隔离沟槽；
通过用介电衬垫和至少一个填充材料填充所述漏极选择层级隔离沟槽来形成牺牲漏极选择层级沟槽填充结构；
在所述漏极区的顶表面上形成漏极接触通孔结构；以及
通过移除所述至少一个填充材料并且在所述漏极选择层级隔离沟槽的体积内形成气隙的至少一部分来用漏极选择层级隔离结构替换所述牺牲漏极选择层级沟槽填充结构。
36.根据权利要求35所述的方法，所述方法还包括：
从所述漏极选择层级隔离沟槽移除所述至少一个填充材料的整体；以及
将介电填充材料各向异性地沉积在所述漏极选择层级隔离沟槽的所述体积内，
其中所沉积的介电填充材料形成封盖介电材料层，所述封盖介电材料层包括：
水平延伸部分，所述水平延伸部分覆盖在所述交替堆叠上；和
介电填充材料部分，所述介电填充材料部分是所述漏极选择层级隔离结构的一部分并且嵌入所述气隙，并且由所述介电衬垫横向围绕。
37.根据权利要求36所述的方法，所述方法还包括：
在所述交替堆叠上方形成牺牲基质层；
穿过所述牺牲基质层在所述漏极区的顶表面上形成漏极接触通孔结构；以及
在移除所述至少一个填充材料中的一个填充材料之前移除所述牺牲基质层，
其中所述介电填充材料沉积在所述漏极接触通孔结构上方。
38.根据权利要求35所述的方法，其中所述绝缘层和导电层的交替堆叠和所述存储器开口填充结构的阵列的所述组合通过以下方式形成：
在所述衬底上方形成绝缘层和牺牲材料层的过程中交替堆叠；
穿过所述过程中交替堆叠形成所述存储器开口填充结构的阵列；
在所述存储器开口填充结构的阵列上方形成接触层级介电层；
穿过所述接触层级介电层和所述过程中交替堆叠形成背侧沟槽；
通过对于所述绝缘层选择性地移除所述牺牲材料层来形成背侧凹陷部；以及
通过将沉积所述导电层的前体气体提供到所述背侧凹陷部中来形成所述导电层。
39.根据权利要求35所述的方法，其中：
所述至少一个填充材料包括竖直堆叠，所述竖直堆叠包括牺牲填充材料和介电填充材料；
所述方法还包括在所述至少一个填充材料上方形成封盖介电材料层；并且
所述气隙在形成所述封盖介电材料层之后通过对于所述介电填充材料选择性地移除所述牺牲填充材料形成。
40.根据权利要求39所述的方法，所述方法还包括：
穿过所述封盖介电材料层并且穿过所述介电填充材料的一部分形成进入通孔腔体，其中所述牺牲填充材料的表面物理地暴露于所述进入通孔腔体；以及
执行各向同性蚀刻工艺或灰化工艺，所述各向同性蚀刻工艺或所述灰化工艺通过穿过所述进入通孔腔体引入蚀刻剂或氧化剂来对于所述介电填充材料选择性地移除所述牺牲填充材料。
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