JP2024510338A - コンタクト構造およびそれを形成する方法 - Google Patents

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Abstract

半導体デバイスは、第１のダイの裏側の第１の領域における第１の層のスタックおよび第１のダイの裏側の第２の領域における第２の層のスタックを含む第１のダイを含む。第１の層のスタックは、第２の層のスタックより少数の異なる層を有する。第１のダイの裏側の第１の領域にコンタクト構造が形成される。コンタクト構造は、第１の層のスタックを通って延び、第１のダイの表側の第１の導電構造を第１のダイの裏側の第２の導電構造と導電的に接続するように構成される。表側は裏側とは反対側である。

Description

本出願は、概して半導体デバイスおよび半導体デバイスのための作製プロセスに関する実施形態を記載する。
メモリデバイスは、通常メモリセルアレイおよび周辺回路を含む。一部の例では、メモリセルアレイは、アレイダイと称される第１のダイに形成でき、周辺回路は、周辺ダイと称される第２のダイに形成される。アレイダイおよび周辺ダイは、周辺回路をメモリセルアレイと接続するために接合できる。
米国特許出願第１７／１１３，６６２号
本開示の態様は、コンタクト構造を有する半導体デバイスおよびそれを形成する方法を提供する。
第１の態様によれば、半導体デバイスが提供される。本半導体デバイスは、第１のダイを含む。第１のダイは、第１のダイの裏側の第１の領域における第１の層のスタックおよび第１のダイの裏側の第２の領域における第２の層のスタックを含む。第１の層のスタックは、第２の層のスタックより少数の異なる層を有する。第１のダイの裏側の第１の領域にコンタクト構造が形成される。コンタクト構造は、第１の層のスタックを通って延び、第１のダイの表側の第１の導電構造を第１のダイの裏側の第２の導電構造と導電的に接続するように構成される。表側は裏側とは反対側である。
一部の実施形態において、第１の層のスタックは、順に、第１の層、置換層および第１の絶縁層を含む。第２の層のスタックは、順に、第１の層、第２の層、導電層、置換層および第１の絶縁層を含む。
一部の実施形態において、第１の層および置換層は、等価なエッチング特性を有する。第２の層および第１の層は、異なるエッチング特性を有する。導電層および第２の層は、異なるエッチング特性を有する。一部の実施形態において、第１の層および置換層は、同じ導電材料を含む。一部の実施形態において、第１の層はドープシリコンを含み、置換層はドープシリコンを含む。
一部の実施形態において、コンタクト構造は、導電部分および側壁部分を含む。導電部分は、第１の導電構造と導電的に接続するように構成される。側壁部分は、導電部分を第１の層のスタックから絶縁するように構成される。
一部の実施形態において、導電部分は、タングステンまたはアルミニウムの少なくとも１つを含む。一部の実施形態において、側壁部分は、酸化ケイ素、窒化ケイ素、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルの少なくとも１つを含む。
一部の実施形態において、本半導体デバイスは、第１のダイの表側のメモリセルと、第１のダイと向かい合わせに接合される第２のダイとを更に含む。第２のダイは、基板およびメモリセルのために基板の表側に形成される周辺回路網を含む。一部の実施形態において、メモリセルは、第１のダイの表側の交互のゲート層および第２の絶縁層の第３のスタックと、第３のスタックを通って延びる複数のチャネル構造とを含む。
一部の実施形態において、本半導体デバイスは、第１のダイと向かい合わせに接合される第２のダイを更に含む。第２のダイは、第２のダイの表側に形成されるメモリセルを含む。メモリセルのために第１のダイの表側に周辺回路網が形成される。
本開示の第２の態様によれば、半導体デバイスを作製する方法が提供される。本方法は、第１の領域において、また第１のダイの裏側から、第１のダイの裏側に形成される層のスタック内の多層を置換層と置き換えるステップを含む。置換層の上で裏側にバッファ層が形成される。バッファ層および置換層をエッチングすることによって第１の領域にコンタクトホールが形成される。コンタクトホールは、第１のダイの表側に形成される第１の導電構造を露出させる。表側は裏側とは反対側である。
一部の実施形態において、第１のダイの裏側に形成される層のスタック内の多層を置換層と置き換えるステップは、第１の領域において、層のスタックに凹部を、第１のエッチストップ層が凹部の底であるように、形成することを更に含む。層のスタックにおける凹部を充填し第１のダイの裏側から層のスタックを覆う置換層が堆積される。
一部の実施形態において、層のスタック内の多層は、層のスタック内の第１のエッチストップ層と等価なエッチング特性を有する置換層と置き換えられる。一部の実施形態において、置換層および第１のエッチストップ層は、同じ材料である。
一部の実施形態において、コンタクトホールの側壁にコンタクト構造の絶縁部分が形成される。コンタクトホールを充填し第１の導電構造と接続するコンタクト構造の導電部分が形成される。
一部の実施形態において、コンタクトホールの側壁にコンタクト構造の絶縁部分を形成するステップは、コンタクトホールの側壁および底に絶縁材料を堆積させることを更に含む。絶縁材料は、コンタクトホールの底から除去される。
一部の実施形態において、コンタクト構造の裏側に第２の導電構造が形成される。第２の導電構造は、コンタクト構造を介して第１の導電構造と電気的に結合される。
一部の実施形態において、第１のダイの表側にメモリセルが形成される。第２のダイの表側にメモリセルのための周辺回路網が形成される。第１のダイおよび第２のダイは、向かい合わせに接合される。
第３の態様によれば、メモリシステムが提供される。本メモリシステムは、半導体デバイスと、半導体デバイスの動作を制御するように構成されるコントローラとを含む。コントローラは、半導体デバイスと接続される。半導体デバイスは、ダイの裏側に設けられるコンタクト構造を含むダイを含む。第１の導電構造がダイの表側に設けられ、ダイの表側からコンタクト構造と接続される。表側は裏側とは反対側である。第２の導電構造がダイの裏側に設けられ、ダイの裏側からコンタクト構造と接続される。コンタクト構造は、第１の導電構造を第２の導電構造と導電的に接続するように構成される。
本開示の態様は、添付の図と共に読まれる以下の詳細な説明から最も良く理解される。業界における標準慣行に従って、様々な特徴が原寸に比例して描かれていないことに留意されたい。事実、様々な特徴の寸法は、考察の明瞭さのために増減され得る。
本開示の例証的な実施形態による、半導体デバイスの横断面図である。 本開示の例証的な実施形態による、製造の中間ステップでの半導体デバイスの横断面図である。 本開示の例証的な実施形態による、製造の中間ステップでの半導体デバイスの横断面図である。 本開示の例証的な実施形態による、製造の中間ステップでの半導体デバイスの横断面図である。 本開示の例証的な実施形態による、製造の中間ステップでの半導体デバイスの横断面図である。 本開示の例証的な実施形態による、製造の中間ステップでの半導体デバイスの横断面図である。 本開示の例証的な実施形態による、製造の中間ステップでの半導体デバイスの横断面図である。 本開示の実施形態による、例証的な半導体デバイスを製造するためのプロセスのフローチャートである。 本開示の一部の例による、メモリシステムデバイスのブロック図を示す。
以下の開示は、提供される対象の種々の特徴を実装するための多くの種々の実施形態または例を提供する。本開示を簡潔にするために部品および配置の具体例が下記される。これらは、もちろん例に過ぎず、限定的であるとは意図されない。例えば、以下の説明において第１の特徴を第２の特徴の上にまたはそれに形成することは、第１および第２の特徴が直接接触してよい実施形態を含み得るが、第１および第２の特徴間に追加の特徴が形成され得る結果、第１および第２の特徴が直接接触しなくてよい実施形態も含み得る。加えて、本開示は、様々な例において参照数字および／または文字を繰り返し得る。この繰返しは、簡潔さおよび明瞭さの目的であり、それ自体は述べられる様々な実施形態および／または構成間の関係を示すわけではない。
更に、図中に例示されるような１つの要素または特徴の別の要素または特徴との関係を記載する説明を容易にするために、「の下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「下の（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「上の（ｕｐｐｅｒ）」等などの空間的相対語が本明細書で使用され得る。空間的相対語は、図中に描かれる向きに加えて使用または動作中のデバイスの種々の向きを包含すると意図される。装置は別の向きにされ（９０度または他の向きに回転され）得、本明細書で使用される空間的相対記述子は、それに応じて同じく解釈され得る。
半導体デバイスは、共に接合される複数ダイを含むことができる。一部の作製技術では、ダイは、パッド構造の形成の前にウエハレベルで接合できる。例えば、複数の第１のダイ（例えば、アレイダイ）を含む第１のウエハおよび複数の第２のダイ（周辺ダイ）を含む第２のウエハを向かい合わせに接合できる。次いで、接合されたウエハは、例えば、ウエハの一方の裏側にパッド構造を形成するために更に加工され、パッド構造は、外部回路網とインタフェースするために使用される。一部の例では、パッド構造の形成の後に、接合されたウエハは、チップへ切断でき、各チップは、共に接合される２つのダイ（例えば、アレイダイおよび周辺ダイ）を含むことができ、パッド構造は、２つのダイの一方の裏側に形成される。
パッド構造が２つのダイの一方の裏側に形成される一方で、パッド構造は、導電構造によって２つのダイの表側に形成される回路網に接続できる。一部の導電構造は、接合の前にダイの表側に作用する加工ステップによって形成され、一部の導電構造は、２つのダイの一方の裏側に作用する加工ステップによって形成される。
本開示の一部の態様によれば、２つのダイの一方の裏側からコンタクト構造を形成でき、コンタクト構造は、ダイの裏において様々な層を通って延びることができ、ダイの表側に設けられる導電構造（例えば、導電構造は、ダイの表側に作用する加工ステップによって形成される）を導電的に接続できる。一部の例では、様々な層内の一層がシリコン層であり、様々な層を通って延びるコンタクト構造は、シリコン貫通コンタクト（ＴＳＣ）構造と称される。以下の説明では、ＴＳＣ構造は、コンタクト構造を形成する技法を例示する一例として使用され、その技法は、シリコン層のない様々な層を通って延びるコンタクト構造を形成するために使用できる。
一般に、メモリセルアレイなどの回路網、周辺回路網等がダイの表側（一部の例では前側とも称される）に設けられ、ダイの反対側が裏側と称されることに留意されたい。表側および裏側は、ダイの反対側である。
説明を容易にするために、ダイの裏のパッド構造と接続されるＴＳＣ構造の端は、ＴＳＣ構造の裏側と称され、ダイの表側の導電構造と接続されるＴＳＣ構造の端は、ＴＳＣ構造の表側と称される。ＴＳＣ構造は、したがって接続構造として機能できる。
ＴＳＣ構造を形成するために、一部の例では、シリコン貫通ホール（ＴＳＨ）が、通常ＴＳＨに導電性金属材料が堆積される前にダイの裏側から層のスタックを通ってエッチングすることによって形成される。層のスタックは、異なるエッチ速度、エッチング方向等などの異なるエッチング特性の異なる材料を含むことができる。ＴＳＨを形成するエッチングプロセス中に、エッチング特性の違いにより、ＴＳＨは、例えば異なるエッチング特性の２つの材料の界面において、非平坦側壁を有し得る。
一部の例では、ＴＳＨは通常高アスペクト比を有し、ＴＳＨにとって比較的平滑な側壁が望ましいことがある。ＴＳＨの非平坦側壁は、更なる加工にとって問題となることがある。一部の例では、他の加工要件により、層のスタックは、全く異なるエッチング特性を有することがある。一例では、層のスタックは、絶縁層（第１の層）、導電層（第２の層）、導電層をエッチングするための第２のエッチストップ層（第３の層）、第２のエッチストップ層をエッチングするための第１のエッチストップ層（第４の層）等を含む。一般に、エッチストップ層は、エッチングされている層とは比較的大きなエッチ特性の違いを有するように選択される。そのため、層のスタックは、比較的大きなエッチング特性の違いの３つの界面を含む。具体的には、第１の層および第２の層は、比較的大きなエッチング特性の違いを有し、第２の層および第３の層は、比較的大きなエッチング特性の違いを有し、第３の層および第４の層は、大きなエッチング特性の違いを有する。４つの異なる材料のエッチング特性の違いにより、ＴＳＨの側壁の３つの界面の周りのエッチングプロファイルが平滑なＴＳＨを形成することは難しくなることがある。
本開示の態様は、ＴＳＣ構造が通って延びることになる層のスタック内の異なる材料の数を削減する技法を提供し、そのためＴＳＣ構造は、比較的平滑な側壁プロファイルで形成できる。一例では、ＴＳＣ構造が通って延びることになる層のスタックは、２層の異なる材料を含み、１つの界面を伴う。結果として、一部の例では、ＴＳＨを形成するためのエッチングプロセスが簡略化され、さらに重要なことに、ＴＳＨの平滑なエッチングプロファイルを得るのが容易になる。
図１は、本開示の例証的な実施形態による、半導体デバイス１００の横断面図である。図示されるように、半導体デバイス１００は、第１のダイ（またはウエハ）Ｄ１を含むことができる。第１のダイＤ１は、裏側および裏側とは反対側である表側を有する。第１のダイＤ１は、第１のダイＤ１の裏側の第１の領域１０８に第１の層のスタック１０１を含むことができる。第１のダイＤ１は、第１のダイＤ１の裏側の第２の領域１０９に第２の層のスタック１０２も含むことができる。一部の例では、第２の層のスタック１０２は、第１の層のスタック１０１に隣接しており、第２の層のスタック１０２は、第１の層のスタック１０１より多層の異なる材料特性を含む。第１のダイＤ１は、第１のダイＤ１の裏側の第１の領域１０８に形成され第１の層のスタック１０１を通って延びる少なくとも１つのシリコン貫通コンタクト（ＴＳＣ）構造１２０を更に含むことができる。少なくとも１つのＴＳＣ構造１２０は、第１のダイＤ１の表側の第１の導電構造１３１を第１のダイＤ１の裏側の第２の導電構造１３３と導電的に接続するように構成される。
一部の実施形態において、第１の層のスタック１０１は、順に、第１の層１１１（１１１ａによって図示され、第１のエッチストップ層とも称される）、置換層１１６（１１６ａによって図示される）および第１の絶縁層１１７（１１７ａによって図示される）を含む。第２の層のスタック１０２は、順に、第１の層１１１（１１１ｂによって図示される）、第２の層１１２（第２のエッチストップ層とも称される）、導電層１１３、置換層１１６（１１６ｂによって図示される）および第１の絶縁層１１７（１１７ｂによって図示される）を含む。一部の実施形態において、第１の層１１１および置換層１１６は、等価な（例えば、同様または同一の）エッチング特性を有する。第２の層１１２および第１の層１１１は、異なるエッチング特性を有する。導電層１１３および第２の層１１２は、異なるエッチング特性を有する。
図１を更に参照すると、ＴＳＣ構造１２０は、導電部分１２１および側壁部分１２３（絶縁部分とも称される）を含むことができる。導電部分１２１は、表側の第１の導電構造１３１および裏側の第２の導電構造１３３と導電的に接続するように構成される。結果として、第２の導電構造１３３は、ＴＳＣ構造１２０を介して第１の導電構造１３１に電気的に結合できる。１つの例では、第２の導電構造１３３は、パッドアウト構造であるように構成され、導電部分１２１は、タングステン、アルミニウム等などの導電性金属材料を含む。一部の例では、第１の導電構造１３１が第１の導電構造１３１と導電部分１２１との間の接触面積を増加させるために導電部分１２１内に延びることができることに留意されたい。
ＴＳＣ構造１２０の側壁部分１２３は、導電部分１２１を第１の層のスタック１０１から隔離するように構成される。一例では、側壁部分１２３は、導電部分１２１と第１の層のスタック１０１との間に設けられる。側壁部分１２３は、したがって導電部分１２１を第１の層のスタック１０１から電気的に分離するように機能できる。それに応じて、側壁部分１２３は、酸化ケイ素、窒化ケイ素、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化タンタル等などの絶縁材料を含むことができる。
図１に例示されるように、ＴＳＣ構造１２０は、第１の絶縁層１１７、置換層１１６および第１の層１１１を含む、第１の層のスタック１０１を通って延びる。１つの実施形態において、置換層１１６および第１の層１１１は、異なる材料を含み、間に界面を有する。そのため、ＴＳＣ構造１２０は、３層の異なる材料および２つの界面を通って延びる。別の実施形態において、置換層１１６および第１の層１１１は、エッチング差のない同じ導電材料を含み、そのためエッチングによって非平坦界面が引き起こされなくてよい。そのため、ＴＳＣ構造１２０は、２層の異なる材料および１つの界面を通って延びる。例えば、同じ導電材料は、シリコン材料（例えばドープポリシリコン、ドープ非結晶シリコンもしくはドープナノシリコン）または導電性金属材料とすることができる。
更に、一部の実施形態において、半導体デバイス１００は、第１のダイＤ１の裏側に形成される遮蔽構造１２５を含むことができる。遮蔽構造１２５は、第１のスタック１０１または第２のスタック１０２の少なくとも１つを通って延びる。図１の例では、遮蔽構造１２５は、第１の領域１０８および第２の領域１０９の境界に配置される。図示されるように、遮蔽構造１２５は、高アスペクト比を有することができる。特に、一例では、ＴＳＣ構造１２０は、Ｘ－Ｙ平面において遮蔽構造１２５より広い。加えて、遮蔽構造１２５は、第２のスタック１０２を電気的に隔離するように絶縁材料を含むことができる。１つの例では、遮蔽構造１２５およびＴＳＣ構造１２０の側壁部分１２３は、同じ絶縁材料を含むことができる。
図１を更に参照すると、半導体デバイス１００は、第１のダイＤ１の表側に形成されるメモリセルを更に含むことができる。一部の実施形態において、メモリセルは、３Ｄ ＮＡＮＤメモリセルを含む。非限定的な例では、第１のダイＤ１の表側に交互のワード線層１４１（ゲート層とも称される）および第２の絶縁層１４３の第３のスタック１０３が設けられる。第３の層のスタック１０３は、少なくとも１つのチャネル構造１５０が形成され第３のスタック１０３を通して延びるアレイ領域を含むことができる。交互のワード線層１４１および第２の絶縁層１４３ならびにチャネル構造１５０は、垂直メモリセルストリングなどの、トランジスタのスタックを形成できる。交互のワード線層１４１および第２の絶縁層１４３ならびにチャネル構造１５０のアレイは、垂直メモリセルストリングのアレイを形成できる。一部の例では、トランジスタのスタックは、メモリセル、および１つまたは複数の下部選択トランジスタ、１つまたは複数の上部選択トランジスタ等などの、選択トランジスタを含むことができる。一部の例では、トランジスタのスタックは、１つまたは複数のダミー選択トランジスタも含むことができる。
第２の絶縁層１４３は、窒化ケイ素、酸化ケイ素等などの、１つまたは複数の絶縁材料を含むことができる。ワード線層１４１は、高誘電率（ｈｉｇｈ－ｋ）ゲート絶縁体層、金属ゲート電極等などの材料のゲートスタックを含むことができる。チャネル構造１５０は、チャネル層１５３（例えばポリシリコン）を含むことができ、チャネル層１５３を囲む酸化物－窒化物－酸化物（ＯＮＯ）構造を共に形成できる、トンネリング層（例えば酸化ケイ素）などの１つまたは複数の第３の絶縁層１５５、電荷トラップ層（例えば窒化ケイ素）およびバリア層（例えば酸化ケイ素）によって囲まれる。チャネル構造１５０は、チャネル層１５３内に空間１５１を更に含むことができる。空間１５１は、ボイドでもまたは絶縁材料で充填されてもよい。
１つの実施形態において、第２の領域１０９における第１の層１１１（１１１ｂによって図示される）は、共通ソース線としての役目をするまたはチャネル層１５３を半導体デバイス１００のソース領域に電気的に接続するソース接続層であるように構成される。それに応じて、第１の層１１１がチャネル層１５３と直接接触しているように１つまたは複数の第３の絶縁層１５５の一部分が除去される。例えば、これは、２０２０年１２月７日に出願された、「ＴＷＯ－ＳＴＥＰ Ｌ－ＳＨＡＰＥＤ ＳＥＬＥＣＴＩＶＥ ＥＰＩＴＡＸＩＡＬ ＧＲＯＷＴＨ」という名称の、本出願人の同時係属中の米国特許出願第１７／１１３，６６２号に開示されるようなＳＷＳ技術によって達成でき、その内容全体が参照によりここに組み込まれる。
更に、第３のスタック１０３は、複数のゲートコンタクト構造１４５が形成される階段領域を有することができる。ゲートコンタクト構造１４５は、ワード線層１４１に接続される。
図１を更に参照すると、半導体デバイス１００は、接合界面１８０を介して向かい合わせに（回路網側が表であり、基板側が裏である）第１のダイＤ１に接合される第２のダイ（またはウエハ）Ｄ２を含むことができる。それに応じて、第２のダイＤ２も、表側および表側の反対の裏側を有する。第２のダイＤ２は、基板１８８、およびメモリセルのために基板１８８の表側に形成される周辺回路網（例えばアドレスデコーダ、駆動回路、センスアンプ等）を含む。第１のダイＤ１が最初に基板を含み、その上にメモリセルが形成されることに留意されたい。第１のダイＤ１の基板は、一部の例ではＴＳＣ構造１２０の形成の前に除去される。
第１のダイＤ１における構造は、第１のダイＤ１におけるコンタクト構造、第１のダイＤ１における金属層（例えば１７１および１７２、１７１ａ、１７１ｎ、１７２ａ、１７２ｎ等として図示される）、接合界面１８０における接合構造１８１（１８１ａ、１８１ｎ等として図示される）、第２のダイＤ２における金属層（例えば１９１、１９１ａ、１９１ｎ等として図示される）ならびに第２のダイＤ２におけるコンタクト構造（図示せず）を介して第２のダイＤ２における構造と電気的に結合できる。例えば、チャネル構造１５０は、金属層１７１ｎおよび１７２ｎ、接合構造１８１ｎならびに金属層１９１ｎを介して第２のＤ２における周辺回路網の構造に電気的に接続できる。同様に、第１の導電構造１３１は、金属層１７１ａおよび１７２ａ、接合構造１８１ａならびに金属層１９１ａを介して第２のＤ２における周辺回路網の別の構造（例えば入出力回路）に電気的に接続できる。その結果、一部の例では、第２の導電構造１３３は、ＴＳＣ構造１２０および第１の導電構造１３１を介して入出力回路に電気的に接続できる。
図１の例では、第１のダイＤ１はメモリセルを含み、第２のダイＤ２は周辺回路網を含む。一般に、第２のダイＤ２の周辺回路網は、メモリセルを外部回路網とインタフェースできる。例えば、周辺回路網は、第２の導電構造１３３を介して外部回路網から命令を受け、メモリセルに制御信号を提供し、メモリセルからデータを受け、第２の導電構造１３３を介して外部回路網にデータを出力する。
一部の実施形態において、半導体デバイス１００は、複数アレイダイ（例えば第１のダイＤ１）およびＣＭＯＳダイ（例えば第２のダイＤ２）を含むことができる。複数アレイダイおよびＣＭＯＳダイは、積み重ねて共に接合できる。各アレイダイはＣＭＯＳダイに結合され、ＣＭＯＳダイは、同様に個別にまたは一斉にアレイダイを駆動できる。更に、一部の実施形態において、半導体デバイス１００は、向かい合わせに接合される少なくとも第１のウエハおよび第２のウエハを含む。第１のダイＤ１は、第１のウエハにＤ１のような他のアレイダイと共に設けられ、第２のダイＤ２は、第２のウエハにＤ２のような他のＣＭＯＳダイと共に設けられる。第１のウエハおよび第２のウエハは、第１のウエハ上のアレイダイが第２のウエハ上の対応するＣＭＯＳダイと接合されるように共に接合される。
代替の実施形態において、第２のダイＤ２は、メモリセルを含むことができ、第１のダイＤ１は、メモリセルのための周辺回路網（図示せず）を含むことができる。同様に、周辺回路網は、第１のダイにおけるコンタクト構造、第１のダイと第２のダイとの間の接合界面、および第２のダイにおけるコンタクト構造を介してメモリセルと結合される。特に、第２の導電構造１３３は、やはり第１のダイＤ１の裏側に設けられて第１の導電構造１３１を介して周辺回路網の入出力回路と結合できる。
図２Ａ、図２Ｂ、図２Ｃ、図２Ｄ、図２Ｅおよび図２Ｆは、本開示の例証的な実施形態による、製造の様々な中間ステップでの半導体デバイス１００’の横断面図である。一部の実施形態において、半導体デバイス１００’は、最終的に半導体デバイス１００になることができる。
図示されるように、図２Ａにおける半導体デバイス１００’の実施形態は、図１における半導体デバイス１００の実施形態と同様である。記述は上で提供されており、ここでの説明は、違いを強調して与えられることになる。例えば、半導体デバイス１００’は、第１のダイＤ１の裏側に形成される層の第４のスタック１０４を含むことができる。第４の層のスタック１０４は、第１のエッチストップ層１１１、第２のエッチストップ層１１２および導電層１１３を含む。第１の導電構造１３１は、侵入深さだけ第４のスタック１０４内に延びてよい。具体的には、第１の導電構造１３１は、図２Ａの例では、第１のエッチストップ層１１１および第２のエッチストップ層１１２を通って延びて導電層１１３内に延びる。第１の導電構造１３１の侵入深さが将来のＴＳＣ構造（例えば図１におけるＴＳＣ構造１２０）との接触面積に関連しており、そのため他の例では異なってよいことに留意されたい。
一部の実施形態において、第４のスタック１０４の裏側にハードマスク層１１４を形成できる。ハードマスク層１１４の裏側にフォトレジスト層１１５を形成できる。フォトレジスト層１１５は、第１の領域１０８にハードマスク層１１４の一部分が露出されるようにパターニングされる。１つの例では、ハードマスク層１１４は、酸化ケイ素、窒化ケイ素または炭素の少なくとも１つを含む。
図２Ｂは、フォトレジスト層１１５からハードマスク層１１４にパターンが転写された後の半導体デバイス１００’を図示する。このパターン転写は、フォトレジスト層１１５をエッチングマスクとして使用して第１の領域１０８に露出されるハードマスク層１１４の一部分をエッチングすることによって達成できる。フォトレジスト層１１５は、次いで除去される。結果として、第１の領域１０８に導電層１１３の一部分が露出される。
図２Ｃは、第１の領域１０８に露出される導電層１１３の一部分が除去された後の半導体デバイス１００’を図示する。これは、ハードマスク層１１４をエッチングマスクとして使用しエッチングの終点を決定するために第２のエッチストップ層１１２を使用して導電層１１３の一部分をエッチングすることによって達成できる。結果として、第１の領域１０８に第２のエッチストップ層１１２の一部分が露出され、第４のスタック１０４内に凹部１０７が形成される。図２Ｃの例では、第１の導電構造１３１は、裏側からも露出される。図２Ａにおいて述べたように、第１の導電構造１３１の侵入深さは、他の例では異なることができる。そのため、第１の導電構造１３１は、他の例では露出されてもされなくてもよい。
図２Ｄにおいて、第１の領域１０８に露出される第２のエッチストップ層１１２の一部分は、ハードマスク層１１４をエッチングマスクとして使用してエッチングされて除かれ、ハードマスク層１１４も除去される。第２のエッチストップ層１１２の一部分がエッチングされる間またはされた後にハードマスク層１１４をエッチングできることに留意されたい。例えば、第２のエッチストップ層１１２は、酸化ケイ素、窒化ケイ素等を含むことができる。ハードマスク層１１４は、酸化ケイ素、窒化ケイ素または炭素の少なくとも１つを含むことができる。１つの実施形態において、ハードマスク層１１４および第２のエッチストップ層１１２は、ハードマスク層１１４および第２のエッチストップ層１１２の一部分が同じエッチングプロセスにおいてエッチングできるように両方とも酸化ケイ素から作られる。別の実施形態において、ハードマスク層１１４が酸化ケイ素を含む一方で第２のエッチストップ層１１２は窒化ケイ素を含む。一例では、ハードマスク層１１４がエッチングされる前に第２のエッチストップ層１１２の一部分がエッチングされる。
図２Ａ～図２Ｄが第１の領域１０８において第４のスタック１０４に凹部１０７を形成する一例を図示することに留意されたい。第１の領域１０８に凹部１０７を形成するために他のパターニングおよび／またはエッチングプロセスを設計および実行できることが理解されるべきである。
図２Ｅにおいて、第１のダイＤ１の裏側から置換層１１６が形成される。置換層１１６は、凹部１０７を充填し第１のダイＤ１の裏側から第４のスタック１０４を覆う。一例では、置換層１１６は、第１のダイＤ１の裏側から化学機械研磨（ＣＭＰ）によって平坦化できる。一部の実施形態において、置換層１１６は、導電材料を含む。例えば、導電材料は、置換層１１６および第１のエッチストップ層１１１が等価な（例えば、同様または同一の）エッチング特性を有するように選択できる。将来のエッチングプロセス中に、置換層１１６と第１のエッチストップ層１１１との間の界面の周りで平滑なエッチングプロファイルを得ることができる。一部の実施形態において、置換層１１６および第１のエッチストップ層１１１は、同じ導電材料を含み、間に界面なしで形成される。例えば、置換層１１６および第１のエッチストップ層１１１は、シリコン材料（例えばドープポリシリコン、ドープ非結晶シリコンもしくはドープナノシリコン）または導電性金属材料を含むことができる。
図２Ｅを更に参照すると、置換層１１６の裏側に第１の絶縁層１１７（バッファ層とも称される）が形成される。第１の絶縁層１１７は、酸化ケイ素などの絶縁材料を含むことができる。第１の絶縁層１１７は、将来のエッチングプロセス中にバッファ層として機能してエッチング条件を安定させるために使用できる。
図２Ｆにおいて、第１の領域１０８に少なくとも１つのシリコン貫通ホール（ＴＳＨ）１２６（コンタクトホールとしても知られている）が形成される。少なくとも１つのＴＳＨ１２６は、第１の絶縁層１１７、置換層１１６および第４の層のスタック１０４の第１のエッチストップ層１１１を通って延びる。ＴＳＨ１２６は、第１のダイＤ１の裏側から第１の導電構造１３１を露出させる。一部の実施形態において、第１の領域１０８に開口部１２７も形成されてよい。ＴＳＨ１２６および開口部１２７は深さＨを有する。ＴＳＨ１２６は幅Ｄ１を有し、開口部１２７は幅Ｄ２を有する。一部の例では、Ｄ１はＤ２より大きくなることができる。ＴＳＨ１２６および開口部１２７は、フォトレジスト層１１８をマスクとして使用して同じパターニングプロセスにおいて形成できる。更に、開口部１２７は、ｘｚ平面において横断面で高アスペクト比を有することができる。開口部１２７は、ｙ方向に延びるトレンチでよい。
図示されないが、一部の実施形態において、図１におけるＴＳＣ構造１２０などのシリコン貫通コンタクト（ＴＳＣ）構造がＴＳＨ１２６に形成されて第１の導電構造１３１と接触できる。一部の実施形態において、ＴＳＨ１２６の側壁１２６’にＴＳＣ構造１２０の側壁部分１２３が形成され、ＴＳＨ１２６を充填するようにＴＳＣ構造１２０の導電部分１２１が形成される。例えば、ＴＳＨ１２６の側壁１２６’および底１２６’’に絶縁材料を堆積できる。次いで、絶縁材料は、ＴＳＨ１２６の側壁１２６’の絶縁材料がＴＳＣ構造１２０の側壁部分１２３を形成するようにＴＳＨ１２６の底１２６’’からは除去される。絶縁材料が第１の導電構造１３１の一部分を覆い、次いで除去されてもよいことに留意されたい。その後、ＴＳＨ１２６を充填しＴＳＣ構造１２０の導電部分１２１を形成するように導電材料が堆積される。導電材料はＴＳＨ１２６を過充填してよく、導電材料の過充填部分を除去するためにＣＭＰプロセスを使用できる。
更に、一部の実施形態において、図１における遮蔽構造１２５などの遮蔽構造を開口部１２７に形成できる。１つの実施形態において、遮蔽構造１２５およびＴＳＣ構造１２０の側壁部分１２３は、同じ絶縁材料を含み、同じ堆積プロセスにおいて形成される（Ｄ１がＤ２より大きくなることができることに留意されたい）。別の実施形態において、遮蔽構造１２５およびＴＳＣ構造１２０の側壁部分１２３は、別々のプロセスにおいて形成され、同じ材料を含んでも含まなくてもよい。
図２Ｆの例では、開口部１２７が第１の領域１０８に、またはより正確に、第１の領域１０８および第２の領域１０９の境界に形成されることに留意されたい。別の例では、開口部１２７は、境界であることなく第１の領域１０８に形成できる。別の例では、開口部１２７は、境界であろうがなかろうが第２の領域１０９に形成できる。それに応じて、ＴＳＨ１２６および開口部１２７は、別々のエッチングプロセスにおいて形成できる。
図３は、本開示の実施形態による、図１における半導体デバイス１００などの例証的な半導体デバイスを製造するためのプロセス３００のフローチャートである。
プロセス３００は、ステップＳ３１０から始まり、第１の領域において、また第１のダイの裏側から、第１のダイの裏側に形成される層のスタック内の多層が置換層と置き換えられる。一部の実施形態において、多層を置換層と置き換えるために、層のスタックに第１の領域において凹部が形成される（例えば図２Ａ～図２Ｄ）。層のスタックの第１のエッチストップ層が凹部の底とすることができる。次いで、層のスタックにおける凹部を充填し第１のダイの裏側から層のスタックを覆うように置換層が堆積される（例えば図２Ｅ）。
一部の実施形態において、層のスタックは、第１のエッチストップ層、第２のエッチストップ層および導電層を含む。一部の実施形態において、凹部を形成することは、マスクに基づいて第１のダイの裏側から、第１のエッチストップ層が露出されるように導電層の一部分および第２のエッチストップ層の一部分をエッチングすることを含む。一部の実施形態において、置換層の裏側は、例えばＣＭＰによって平坦化できる。一部の実施形態において、層のスタック内の多層は、層のスタック内の第１の層と等価な（例えば同様または同一の）エッチング特性を有する置換層と置き換えられる。一例では、置換層および第１のエッチストップ層は、同じ材料（例えばドープシリコン）である。
プロセス３００は、次いで置換層の上で裏側にバッファ層を形成することによってステップＳ３２０に進む（例えば図２Ｅ）。バッファ層は、絶縁材料を含むことができる。バッファ層は、将来のエッチングプロセス中にバッファ層として機能してエッチング条件を安定させるために使用できる。
ステップＳ３３０で、バッファ層および置換層をエッチングすることによって第１の領域にコンタクトホールが形成される。コンタクトホールは、第１のダイの表側に形成される第１の導電構造を露出させる。表側は裏側とは反対側である。例えば、第１の領域にＴＳＨを形成できる（例えば図２Ｆ）。
一部の実施形態において、コンタクトホールにコンタクト構造（例えばＴＳＣ構造）が形成される。具体的には、ＴＳＨの側壁にコンタクト構造の絶縁部分（側壁部分とも称される）が形成され、ＴＳＨを充填し第１の導電構造に接触するコンタクト構造の導電部分が形成される。
一部の実施形態において、ＴＳＨの側壁および底に絶縁材料が堆積される。絶縁材料は、次いでＴＳＨの側壁の絶縁材料がＴＳＣ構造の側壁部分を形成するようにＴＳＨの底からは除去される。その後、ＴＳＨを充填しＴＳＣ構造の導電部分を形成するように導電材料が堆積される。
一部の実施形態において、ＴＳＣ構造の裏側に第２の導電構造が形成される。第２の導電構造は、ＴＳＣ構造を介して第１の導電構造と電気的に結合される。第２の導電構造は、例えばパッドアウト構造を含むように構成できる。
一部の実施形態において、バッファ層、置換層および第１のエッチストップ層を通って延びる遮蔽構造が形成される。遮蔽構造は、絶縁材料を含むことができる。
一部の実施形態において、第１のダイの表側にメモリセルが形成される。第２のダイの表側にメモリセルのための周辺回路網が形成される。一例では、第１のダイおよび第２のダイは、第１のダイにおける第１の導電構造と接続される第１の接合構造が第２のダイにおける周辺回路網の入出力回路と接続される第２の接合構造に接合されるように向かい合わせに接合される。
半導体デバイス１００がメモリシステムに適切に使用できることに留意されたい。
図４は、本開示の一部の例に係るメモリシステムデバイス４００のブロック図を示す。メモリシステムデバイス４００は、それぞれ半導体デバイス１００と同様に構成される、半導体メモリデバイス４１１、４１２、４１３および４１４によって図示されるなどの、１つまたは複数の半導体メモリデバイスを含む。一部の例では、メモリシステムデバイス４００は、ソリッドステートドライブ（ＳＳＤ）である。
メモリシステムデバイス４００は、他の適切な部品を含むことができる。例えば、メモリシステムデバイス４００は、図４に図示されるように共に結合されるインタフェース４０１およびマスタコントローラ４０２を含む。メモリシステムデバイス４００は、マスタコントローラ４０２を半導体メモリデバイス４１１～４１４と結合するバス４２０を含むことができる。加えて、マスタコントローラ４０２は、それぞれの制御線４２１、４２２、４２３および４２４によって図示されるなど、それぞれ半導体メモリデバイス４１１～４１４と接続される。
インタフェース４０１は、メモリシステムデバイス４００とホストデバイスとの間を接続するように機械的および電気的に適切に構成され、メモリシステムデバイス４００とホストデバイスとの間でデータを転送するために使用できる。
マスタコントローラ４０２は、データ転送のためにそれぞれの半導体メモリデバイス４１１～４１４をインタフェース４０１に接続するように構成される。例えば、マスタコントローラ４０２は、データ転送のために１つまたは複数の半導体メモリデバイス４１１～４１４を作動させるために半導体メモリデバイス４１１～４１４にそれぞれイネーブル／ディスエーブル信号を提供するように構成される。
マスタコントローラ４０２は、メモリシステムデバイス４００内の様々な命令の完了を担う。例えば、マスタコントローラ４０２は、不良ブロック管理、誤り検査および訂正、ガーベジコレクション等を行うことができる。
一部の実施形態において、マスタコントローラ４０２は、プロセッサチップを使用して実装される。一部の例では、マスタコントローラ４０２は、複数マイクロコントローラユニット（ＭＣＵ）を使用して実装される。
本明細書で使用される「デバイス」または「半導体デバイス」は、一般的に任意の適切なデバイス、例えば、メモリ回路、メモリ回路が半導体チップ（またはダイ）に形成される半導体チップ、複数半導体ダイが半導体ウエハに形成される半導体ウエハ、半導体チップのスタック、パッケージ基板に組み立てられる１つまたは複数の半導体チップを含む半導体パッケージ等を指す。
本明細書で使用される「基板」は、一般的に本発明に従って加工されている物体を指す。基板は、デバイス、特に半導体または他のエレクトロニクスデバイスの任意の材料部分または構造を含んでよく、例えば、半導体ウエハ、レチクルなどの基礎基板構造、または薄膜など、基礎基板構造の上のもしくは上位の層でよい。そのため、基板は、いかなる特定の、パターニング済みまたは未パターニングの、基礎構造、下位層または上位層にも限定されず、むしろ、いかなるそのような層または基礎構造も、ならびに層および／または基礎構造のいかなる組合せも含むと企図される。説明では特定の種類の基板を参照することもあるが、これは単に例示目的である。
基板は、シリコン（Ｓｉ）基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板および／またはシリコンオンインシュレータ（ＳＯＩ）基板などの任意の適切な基板とすることができる。基板は、半導体材料、例えばＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体またはＩＩ－ＶＩ族酸化物半導体を含んでよい。ＩＶ族半導体は、Ｓｉ、ＧｅまたはＳｉＧｅを含んでよい。基板は、バルクウエハまたはエピタキシャル層でよい。
上記は、当業者が本開示の態様をより良好に理解できるように幾つかの実施形態の特徴を概説する。当業者は、本明細書に導入される実施形態の同じ目的を実施する、および／または同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として、自身が本開示を直ちに使用し得ることを認識するべきである。当業者は、そのような均等な構造が本開示の趣旨および範囲から逸脱しないこと、ならびに自身が、本開示の趣旨および範囲から逸脱することなく本明細書における様々な変化、置換および変更を行い得ることも認めるべきである。
１００ 半導体デバイス
１００’ 半導体デバイス
１０１ 第１のスタック
１０２ 第２のスタック
１０３ 第３のスタック
１０４ 第４のスタック
１０７ 凹部
１０８ 第１の領域
１０９ 第２の領域
１１１、１１１ａ、１１１ｂ 第１のエッチストップ層
１１２ 第２のエッチストップ層
１１３ 導電層
１１４ ハードマスク層
１１５ フォトレジスト層
１１６、１１６ａ、１１６ｂ 置換層
１１７、１１７ａ、１１７ｂ 第１の絶縁層
１１８ フォトレジスト層
１２０ シリコン貫通コンタクト（ＴＳＣ）構造
１２１ 導電部分
１２３ 側壁部分
１２５ 遮蔽構造
１２６ シリコン貫通ホール（ＴＳＨ）
１２６’ 側壁
１２６’’ 底
１２７ 開口部
１３１ 第１の導電構造
１３３ 第２の導電構造
１４１ ワード線層
１４３ 第２の絶縁層
１４５ ゲートコンタクト構造
１５０ チャネル構造
１５１ 空間
１５３ チャネル層
１５５ 第３の絶縁層
１７１、１７１ａ、１７１ｎ、１７２、１７２ａ、１７２ｎ 金属層
１８０ 接合界面
１８１、１８１ａ、１８１ｎ 接合構造
１８８ 基板
１９１、１９１ａ、１９１ｎ 金属層
４００ メモリシステムデバイス
４０１ インタフェース
４０２ マスタコントローラ
４１１、４１２、４１３、４１４ 半導体メモリデバイス
４２０ バス
４２１、４２２、４２３、４２４ 制御線
Ｄ１ 第１のダイ
Ｄ２ 第２のダイ

Claims (20)

  1. 第１のダイを備える半導体デバイスであって、前記第１のダイが、
    前記第１のダイの裏側の第１の領域における第１の層のスタックおよび前記第１のダイの前記裏側の第２の領域における第２の層のスタックであって、前記第１の層のスタックが前記第２の層のスタックより少数の異なる層を有する、第１の層のスタックおよび第２の層のスタックと、
    前記第１のダイの前記裏側の前記第１の領域に形成されるコンタクト構造であって、前記コンタクト構造が、前記第１の層のスタックを通って延び、前記第１のダイの表側の第１の導電構造を前記第１のダイの前記裏側の第２の導電構造と導電的に接続するように構成され、前記表側が前記裏側とは反対側である、コンタクト構造と
    を備える、半導体デバイス。
  2. 前記第１の層のスタックが、順に、第１の層、置換層および第１の絶縁層を含み、
    前記第２の層のスタックが、順に、前記第１の層、第２の層、導電層、前記置換層および前記第１の絶縁層を含む、
    請求項１に記載の半導体デバイス。
  3. 前記第１の層および前記置換層が等価なエッチング特性を有し、
    前記第２の層および前記第１の層が異なるエッチング特性を有し、
    前記導電層および前記第２の層が異なるエッチング特性を有する、
    請求項２に記載の半導体デバイス。
  4. 前記第１の層および前記置換層が同じ導電材料を含む、
    請求項２に記載の半導体デバイス。
  5. 前記第１の層がドープシリコンを含み、
    前記置換層がドープシリコンを含む、
    請求項２に記載の半導体デバイス。
  6. 前記コンタクト構造が導電部分および側壁部分を備え、
    前記導電部分が、前記第１の導電構造と導電的に接続するように構成され、
    前記側壁部分が、前記導電部分を前記第１の層のスタックから絶縁するように構成される、
    請求項１に記載の半導体デバイス。
  7. 前記導電部分が、タングステンまたはアルミニウムの少なくとも１つを含む、
    請求項６に記載の半導体デバイス。
  8. 前記側壁部分が、酸化ケイ素、窒化ケイ素、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルの少なくとも１つを含む、
    請求項６に記載の半導体デバイス。
  9. 前記第１のダイの前記表側のメモリセルと、
    前記第１のダイと向かい合わせに接合される第２のダイであって、基板および前記メモリセルのために前記基板の表側に形成される周辺回路網を含む、第２のダイと
    を更に備える、請求項１に記載の半導体デバイス。
  10. 前記メモリセルが、
    前記第１のダイの前記表側の交互のゲート層および第２の絶縁層の第３のスタックと、
    前記第３のスタックを通って延びる複数のチャネル構造と
    を備える、請求項９に記載の半導体デバイス。
  11. 前記第１のダイと向かい合わせに接合される第２のダイであって、前記第２のダイの表側に形成されるメモリセルを含む、第２のダイと、
    前記メモリセルのための、前記第１のダイの前記表側に形成される、周辺回路網と
    を更に備える、請求項１に記載の半導体デバイス。
  12. 半導体デバイスを作製する方法であって、
    第１の領域において、また第１のダイの裏側から、前記第１のダイの前記裏側に形成される層のスタック内の多層を置換層と置き換えるステップと、
    前記置換層の上で前記裏側にバッファ層を形成するステップと、
    前記第１の領域において、前記バッファ層および前記置換層をエッチングすることによってコンタクトホールを形成するステップであって、前記コンタクトホールが、前記第１のダイの表側に形成される第１の導電構造を露出させ、前記表側が前記裏側とは反対側である、ステップと
    を含む、方法。
  13. 前記第１のダイの前記裏側に形成される前記層のスタック内の前記多層を前記置換層と置き換える前記ステップが、
    前記第１の領域において、前記層のスタックに凹部を、第１のエッチストップ層が前記凹部の底であるように、形成することと、
    前記層のスタックにおける前記凹部を充填し前記第１のダイの前記裏側から前記層のスタックを覆う前記置換層を堆積させることと
    を更に含む、請求項１２に記載の方法。
  14. 前記層のスタック内の前記多層を、前記層のスタック内の前記第１のエッチストップ層と等価なエッチング特性を有する前記置換層と置き換えるステップ
    を更に含む、請求項１３に記載の方法。
  15. 前記置換層および前記第１のエッチストップ層が同じ材料である、
    請求項１４に記載の方法。
  16. 前記コンタクトホールの側壁にコンタクト構造の絶縁部分を形成するステップと、
    前記コンタクトホールを充填し前記第１の導電構造と接続する前記コンタクト構造の導電部分を形成するステップと
    を更に含む、請求項１２に記載の方法。
  17. 前記コンタクトホールの前記側壁に前記コンタクト構造の前記絶縁部分を形成する前記ステップが、
    前記コンタクトホールの前記側壁および底に絶縁材料を堆積させることと、
    前記コンタクトホールの前記底から前記絶縁材料を除去することと
    を更に含む、請求項１６に記載の方法。
  18. 前記コンタクト構造の前記裏側に第２の導電構造を形成するステップであって、前記第２の導電構造が前記コンタクト構造を介して前記第１の導電構造と電気的に結合される、ステップ
    を更に含む、請求項１６に記載の方法。
  19. 前記第１のダイの前記表側にメモリセルを形成するステップと、
    第２のダイの表側に前記メモリセルのための周辺回路網を形成するステップと、
    向かい合わせに、前記第１のダイおよび前記第２のダイを接合するステップと
    を更に含む、請求項１２に記載の方法。
  20. ダイの裏側に設けられるコンタクト構造を含むダイ、
    前記ダイの表側に設けられ、前記ダイの前記表側から前記コンタクト構造と接続される第１の導電構造であって、前記表側が前記裏側とは反対側である、第１の導電構造、および
    前記ダイの前記裏側に設けられ、前記ダイの前記裏側から前記コンタクト構造と接続される第２の導電構造であって、前記コンタクト構造が、前記第１の導電構造を前記第２の導電構造と導電的に接続するように構成される、第２の導電構造
    を備える、半導体デバイスと、
    前記半導体デバイスの動作を制御するように構成され、前記半導体デバイスと接続される、コントローラと
    を備える、メモリシステム。
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