KR20230136222A - 접촉 구조 및 이를 형성하는 방법 - Google Patents

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이환 왕
리나 먀오
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

반도체 디바이스는 제1 다이의 후면 상의 제1 영역에 제1 층 스택 및 제1 다이의 후면 상의 제2 영역에 제2 층 스택을 포함하는 제1 다이를 포함한다. 제1 층 스택은 제2 층 스택보다 더 적은 수의 상이한 층을 갖는다. 접촉 구조가 제1 다이의 후면 상의 제1 영역에 형성된다. 접촉 구조는 제1 층 스택을 통해 연장되고 제1 다이의 전면 상의 제1 도전성 구조를 제1 다이의 후면 상의 제2 도전성 구조와 도전적으로 연결하도록 구성된다. 전면은 후면에 반대된다.

Description

접촉 구조 및 이를 형성하는 방법
본 출원은 일반적으로 반도체 디바이스 및 반도체 디바이스를 위한 제조 공정에 관련된 실시예를 설명한다.
메모리 디바이스는 보통 메모리 셀 어레이(memory cell array)와 주변 회로를 포함한다. 일부 예에서, 메모리 셀 어레이는 어레이 다이(array die)로 지칭되는 제1 다이 상에 형성될 수 있고, 주변 회로는 주변 다이로 지칭되는 제2 다이 상에 형성된다. 어레이 다이와 주변 다이는 주변 회로를 메모리 셀 어레이와 연결하기 위해 접합될 수 있다.
본 개시의 양태는 접촉 구조를 갖는 반도체 디바이스 및 이를 형성하는 방법을 제공한다.
제1 양태에 따르면, 반도체 디바이스가 제공된다. 반도체 디바이스는 제1 다이를 포함한다. 제1 다이는 제1 다이의 후면(backside) 상의 제1 영역에 제1 층 스택(first stack of layers) 및 제1 다이의 후면 상의 제2 영역에 제2 층 스택(second stack of layers)을 포함한다. 제1 층 스택은 제2 층 스택보다 더 적은 수의 상이한 층을 갖는다. 접촉 구조가 제1 다이의 후면 상의 제1 영역에 형성된다. 접촉 구조는 제1 층 스택을 통해 연장되고 제1 다이의 전면(face side) 상의 제1 도전성 구조를 제1 다이의 후면 상의 제2 도전성 구조와 도전적으로(conductively) 연결하도록 구성된다. 전면은 후면에 반대측이다(opposite).
일부 실시예에서, 제1 층 스택은, 순서대로, 제1 층, 교체 층 및 제1 절연 층을 포함한다. 제2 층 스택은, 순서대로, 제1 층, 제2 층, 도전성 층, 교체 층 및 제1 절연 층을 포함한다.
일부 실시예에서, 제1 층 및 교체 층은 동등한 에칭 특성을 갖는다. 제2 층과 제1 층은 상이한 에칭 특성을 갖는다. 도전성 층과 제2 층은 상이한 에칭 특성을 갖는다. 일부 실시예에서, 제1 층과 교체 층은 동일한 도전성 재료를 포함한다. 일부 실시예에서, 제1 층은 도핑된 실리콘(doped silicon)을 포함하고, 교체 층은 도핑된 실리콘을 포함한다.
일부 실시예에서, 접촉 구조는 도전성 부분 및 측벽 부분을 포함한다. 도전성 부분은 제1 도전성 구조와 도전적으로 연결하도록 구성된다. 측벽 부분은 제1 층 스택으로부터 도전성 부분을 절연하도록 구성된다.
일부 실시예에서, 도전성 부분은 텅스텐 또는 알루미늄 중 적어도 하나를 포함한다. 일부 실시예에서, 측벽 부분은 실리콘 산화물, 실리콘 질화물, 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 또는 탄탈륨 산화물 중 적어도 하나를 포함한다.
일부 실시예에서, 반도체 디바이스는 제1 다이의 전면 상에 메모리 셀 및 제1 다이와 면-대-면으로(face-to-face) 접합된 제2 다이를 추가로 포함한다. 제2 다이는 기판(substrate) 및 메모리 셀을 위해 기판의 전면 상에 형성된 주변 회로를 포함한다. 일부 실시예에서, 메모리 셀은 제1 다이의 전면 상에 교번하는(alternating) 게이트 층 및 제2 절연 층의 제3 층 스택, 및 제3 층 스택을 통해 연장되는 복수의 채널 구조를 포함한다.
일부 실시예에서, 반도체 디바이스는 제1 다이와 면-대-면으로 접합된 제2 다이를 추가로 포함한다. 제2 다이는 제2 다이의 전면 상에 형성된 메모리 셀을 포함한다. 메모리 셀을 위해 제1 다이의 전면 상에 주변 회로가 형성된다.
본 개시의 제2 양태에 따르면, 반도체 디바이스를 제조하는 방법이 제공된다. 방법은, 제1 영역에서 그리고 제1 다이의 후면으로부터, 제1 다이의 후면 상에 형성된 층 스택(stack of layers)의 다수의 층을 교체 층으로 교체하는 단계를 포함한다. 교체 층 위로 후면 상에 버퍼 층이 형성된다. 제1 영역에서 버퍼 층과 교체 층을 에칭함으로써 접촉 구멍이 형성된다. 접촉 구멍은 제1 다이의 전면 상에 형성된 제1 도전성 구조를 노출시킨다. 전면은 후면에 반대된다.
일부 실시예에서, 제1 다이의 후면 상에 형성된 층 스택에서 다수의 층을 교체 층으로 교체하는 단계는 제1 영역에서 리세스의 바닥인 제1 에칭 정지 층을 사용하여 층 스택에 리세스를 형성하는 단계를 추가로 포함한다. 층 스택의 리세스를 채우고 제1 다이의 후면으로부터 층 스택을 덮는 교체 층이 증착된다.
일부 실시예에서, 층 스택의 다수의 층은 층 스택의 제1 에칭 정지 층과 동등한 에칭 특성을 갖는 교체 층으로 교체된다. 일부 실시예에서, 교체 층과 제1 에칭 정지 층은 동일한 재료로 만들어진다.
일부 실시예에서, 접촉 구멍의 측벽 상에 접촉 구조의 절연 부분이 형성된다. 접촉 구멍을 채우고 제1 도전성 구조와 연결되는 접촉 구조의 도전성 부분이 형성된다.
일부 실시예에서, 접촉 구멍의 측벽 상에 접촉 구조의 절연 부분을 형성하는 단계는 접촉 구멍의 측벽 및 바닥 상에 절연 재료를 증착하는 단계를 추가로 포함한다. 절연 재료는 접촉 구멍의 바닥으로부터 제거된다.
일부 실시예에서, 제2 도전성 구조는 접촉 구조의 후면 상에 형성된다. 제2 도전성 구조는 접촉 구조를 거쳐 제1 도전성 구조와 전기적으로 결합된다.
일부 실시예에서, 메모리 셀이 제1 다이의 전면 상에 형성된다. 메모리 셀을 위한 주변 회로가 제2 다이의 전면 상에 형성된다. 제1 다이 및 제2 다이는 면-대-면으로 접합된다.
제3 양태에 따르면, 메모리 시스템이 제공된다. 메모리 시스템은 반도체 디바이스 및 반도체 디바이스의 작동을 제어하도록 구성된 컨트롤러를 포함한다. 컨트롤러는 반도체 디바이스와 연결된다. 반도체 디바이스는 다이의 후면 상에 배치된 접촉 구조를 포함하는 다이를 포함한다. 제1 도전성 구조가 다이의 전면 상에 배치되고 다이의 전면으로부터 접촉 구조와 연결된다. 전면은 후면에 반대된다. 제2 도전성 구조가 다이의 후면 상에 배치되고 다이의 후면으로부터 접촉 구조와 연결된다. 접촉 구조는 제1 도전성 구조를 제2 도전성 구조와 도전적으로 연결하도록 구성된다.
본 개시의 양태는 첨부된 도면과 함께 읽을 때 후속하는 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 특징부가 축척에 맞게 그려지지 않는다는 점이 잘 알려져 있다. 사실, 논의의 명료성을 위해 다양한 특징부의 치수가 증가되거나 감소될 수 있다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 디바이스의 단면도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 본 개시의 예시적인 실시예에 따른, 제조의 다양한 중간 단계에서의 반도체 디바이스의 단면도이다.
도 3은 본 개시의 실시예에 따른 예시적인 반도체 디바이스를 제조하기 위한 공정의 흐름도이다.
도 4는 본 개시의 일부 예에 따른 메모리 시스템 디바이스(memory system device)의 블록도를 도시한다.
후속하는 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 구성요소 및 배열의 특정 예가 본 개시를 단순화하기 위해 아래에서 설명된다. 이들은, 물론, 단지 예일 뿐이며 제한하려는 의도가 아니다. 예를 들어, 후속하는 설명에서 제2 특징부 위에 또는 상에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉해 있을 수 있는 실시예를 포함할 수 있고, 또한 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어, 제1 특징부와 제2 특징부가 직접 접촉해 있지 않을 수 있는 실시예를 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것이며 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하지는 않는다.
또한, "밑에", "아래에", "하부의", "위에", "상부의" 등과 같은 공간적으로 상대적인 용어는 도면에서 예시되는 것과 같이 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 추가하여 사용 또는 작동 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로) 본 명세서에서 사용되는 공간적으로 상대적인 기술어는 마찬가지로 그에 따라 해석될 수 있다.
반도체 디바이스는 함께 접합된 다수의 다이를 포함할 수 있다. 일부 제조 기술에서, 패드 구조의 형성 전에 웨이퍼 레벨에서 다이가 접합될 수 있다. 예를 들어, 다수의 제1 다이를 포함하는 제1 웨이퍼(예를 들어, 어레이 다이) 및 다수의 제2 다이(주변 다이)를 포함하는 제2 웨이퍼가 면-대-면으로 접합될 수 있다. 그 다음, 접합된 웨이퍼는 예를 들어 웨이퍼 중 하나의 후면 상에 패드 구조를 형성하기 위해 추가로 처리되며, 패드 구조는 외부 회로와의 인터페이싱(interfacing)을 위해 사용된다. 일부 예에서, 패드 구조의 형성 후에, 접합된 웨이퍼는 칩으로 절단될 수 있고, 각각의 칩은 함께 접합된 2개의 다이(예컨대, 어레이 다이 및 주변 다이)를 포함할 수 있고, 패드 구조는 2개의 다이 중 하나의 후면 상에 형성된다.
패드 구조가 2개의 다이 중 하나의 후면 상에 형성되는 동안, 패드 구조는 도전성 구조에 의해 2개의 다이의 전면 상에 형성된 회로에 연결될 수 있다. 일부 도전성 구조는 접합 전에 다이의 전면 상에서 작동하는 공정 단계에 의해 형성되고, 일부 도전성 구조는 2개의 다이 중 하나의 후면 상에서 작동하는 공정 단계에 의해 형성된다.
본 개시의 일부 양태에 따르면, 접촉 구조는 2개의 다이 중 하나의 후면으로부터 형성될 수 있고, 접촉 구조는 다이의 후면에서 다양한 층을 통해 연장될 수 있고, 다이의 전면 상에 배치된 도전성 구조를 도전적으로 연결할 수 있다(예컨대, 도전성 구조는 다이의 전면 상에서 작동하는 공정 단계에 의해 형성된다). 일부 예에서, 다양한 층의 층은 실리콘 층이고, 다양한 층을 통해 연장되는 접촉 구조는 관통-실리콘 접촉(through-silicon contact)(TSC) 구조로 지칭된다. 후속하는 설명에서, TSC 구조가 접촉 구조를 형성하는 기술을 예시하기 위한 예로 사용되며, 기술은 실리콘 층이 없는 다양한 층을 통해 연장되는 접촉 구조를 형성하는 데 사용될 수 있다.
일반적으로, 메모리 셀 어레이, 주변 회로 등과 같은 회로는 다이의 전면(또한 일부 예에서는 전방 면으로 지칭됨) 상에 배치되고, 반대되는 다이의 면은 후면으로서 지칭된다는 점이 잘 알려져 있다. 전면과 후면은 다이의 서로 반대되는 면이다.
설명의 편의를 위해, 다이의 후면 상의 패드 구조와 연결된 TSC 구조의 단부는 TSC 구조의 후면으로 지칭되고, 다이의 전면 상에서 도전성 구조와 연결된 TSC 구조의 단부는 TSC 구조의 전면으로 지칭된다. 따라서 TSC 구조는 연결 구조로 기능할 수 있다.
TSC 구조를 형성하기 위해, 일부 예에서, 보통 도전성 금속 재료가 TSH에 증착되기 전에 다이의 후면으로부터 층 스택을 통해 에칭함으로써 관통-실리콘 구멍(TSH)이 형성된다. 층 스택은 상이한 에칭 속도, 에칭 배향 등과 같은 상이한 에칭 특성의 상이한 재료를 포함할 수 있다. TSH를 형성하기 위한 에칭 공정에서, 에칭 특성의 차이로 인해, TSH는 상이한 에칭 특성의 2개의 재료의 경계면(interface)에서 고르지 않은 측벽을 가질 수 있다.
일부 예에서, TSH는 보통 높은 종횡비(aspect ratio)를 가지며, 상대적으로 매끄러운 측벽이 TSH에 대해 바람직할 수 있다. TSH의 고르지 않은 측벽은 추가의 처리에 문제가 될 수 있다. 일부 예에서, 다른 처리 요구 사항으로 인해, 층 스택은 상당히 상이한 에칭 특성을 가질 수 있다. 일 예에서, 층 스택은 절연 층(제1 층), 도전성 층(제2 층), 도전성 층을 에칭하기 위한 제2 에칭 정지 층(제3 층), 제2 에칭 정지 층을 에칭하기 위한 제1 에칭 정지 층(제4 층) 등을 포함한다. 일반적으로, 에칭 정지 층은 에칭되고 있는 층과 에칭 특성의 상대적으로 큰 차이를 갖도록 선택된다. 따라서, 층 스택은 에칭 특성의 상대적으로 높은 차이의 3개의 경계면을 포함한다. 구체적으로, 제1 층과 제2 층은 에칭 특성에서 상대적으로 큰 차이를 갖고, 제2 층과 제3 층은 에칭 특성에서 상대적으로 큰 차이를 갖고, 제3 층과 제4 층은 에칭 특성에서 큰 차이를 갖는다. 4개의 상이한 재료의 에칭 특성의 차이로 인해, TSH의 측벽 상에 3개의 경계면 주위에 매끄러운 에칭 프로파일을 갖는 TSH를 형성하는 것이 어려울 수 있다.
본 개시의 양태는 TSC 구조에 의해 연장될 층 스택에서 상이한 재료의 수를 감소시키는 기술을 제공하고, 그에 의해 TSC 구조는 상대적으로 매끄러운 측벽 프로파일로 형성될 수 있다. 예에서, TSC 구조에 의해 연장될 층 스택은 상이한 재료의 2개의 층을 포함하고 하나의 경계면이 포함된다. 그 결과, 일부 예에서, TSH를 형성하기 위한 에칭 공정이 단순화되고, 더 중요하게는, TSH의 매끄러운 에칭 프로파일이 더 쉽게 얻어진다.
도 1은 본 개시의 예시적인 실시예에 따른 반도체 디바이스(100)의 단면도이다. 도시된 바와 같이, 반도체 디바이스(100)는 제1 다이(또는 웨이퍼)(D1)를 포함할 수 있다. 제1 다이(D1)는 후면 및 후면에 반대되는 전면을 갖는다. 제1 다이(D1)는 제1 다이(D1)의 후면 상의 제1 영역(108)에 제1 층 스택(101)을 포함할 수 있다. 제1 다이(D1)는 또한 제1 다이(D1)의 후면 상의 제2 영역(109)에 제2 층 스택(102)을 포함할 수 있다. 일부 예에서, 제2 층 스택(102)은 제1 층 스택(101)에 인접하고 제2 층 스택(102)은 제1 층 스택(101)보다 상이한 재료 특성의 더 많은 층을 포함한다. 제1 다이(D1)는 제1 다이(D1)의 후면 상의 제1 영역(108)에 형성되고 제1 층 스택(101)을 통해 연장되는 적어도 하나의 관통-실리콘 접촉(TSC) 구조(120)를 추가로 포함할 수 있다. 적어도 하나의 TSC 구조(120)는 제1 다이(D1)의 전면 상의 제1 도전성 구조(131)를 제1 다이(D1)의 후면 상의 제2 도전성 구조(133)와 도전적으로 연결하도록 구성된다.
일부 실시예에서, 제1 층 스택(101)은, 순서대로, 제1 층(111)(111a로 도시됨, 또한 제1 에칭 정지 층으로 지칭됨), 교체 층(116)(116a로 도시됨) 및 제1 절연 층(117)(117a로 도시됨)을 포함한다. 제2 층 스택(102)은, 순서대로, 제1 층(111)(111b로 도시됨), 제2 층(112)(또한 제2 에칭 정지 층으로 지칭됨), 도전성 층(113), 교체 층(116)(116b로 도시됨) 및 제1 절연 층(117)(117b로 도시됨)을 포함한다. 일부 실시예에서, 제1 층(111) 및 교체 층(116)은 동등한(예컨대, 유사하거나 동일한) 에칭 특성을 갖는다. 제2 층(112)과 제1 층(111)은 상이한 에칭 특성을 갖는다. 도전성 층(113)과 제2 층(112)은 상이한 에칭 특성을 갖는다.
계속해서 도 1을 참조하면, TSC 구조(120)는 도전성 부분(121) 및 측벽 부분(123)(또한 절연 부분으로 지칭됨)을 포함할 수 있다. 도전성 부분(121)은 전면 상의 제1 도전성 구조(131) 및 후면 상의 제2 도전성 구조(133)를 도전적으로 연결하도록 구성된다. 그 결과, 제2 도전성 구조(133)는 TSC 구조(120)를 거쳐 제1 도전성 구조(131)에 전기적으로 결합될 수 있다. 일 예에서, 제2 도전성 구조(133)는 패드-아웃 구조(pad-out structure)로 구성되고, 도전성 부분(121)은 텅스텐, 알루미늄 등의 도전성 금속 재료를 포함한다. 일부 예에서, 제1 도전성 구조(131)는 제1 도전성 구조(131)와 도전성 부분(121) 사이의 접촉의 면적을 증가시키기 위해 도전성 부분(121) 내로 연장될 수 있음에 유의한다.
TSC 구조(120)의 측벽 부분(123)은 도전성 부분(121)을 제1 층 스택(101)으로부터 격리시키도록 구성된다. 일 예에서, 측벽 부분(123)은 도전성 부분(121)과 제1 층 스택(101) 사이에 배치된다. 따라서 측벽 부분(123)은 도전성 부분(121)을 제1 층 스택(101)으로부터 전기적으로 분리하는 기능을 할 수 있다. 따라서, 측벽 부분(123)은 실리콘 산화물, 실리콘 질화물, 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 등과 같은 절연 재료를 포함할 수 있다.
도 1에 예시된 바와 같이, TSC 구조(120)는 제1 절연 층(117), 교체 층(116) 및 제1 층(111)을 포함하는 제1 층 스택(101)을 통해 연장된다. 일 실시예에서, 교체 층(116)과 제1 층(111)은 상이한 재료를 포함하고 그 사이에 경계면을 갖는다. 따라서, TSC 구조(120)는 상이한 재료의 3개의 층 및 2개의 경계면을 통해 연장된다. 다른 실시예에서, 교체 층(116)과 제1 층(111)은 에칭 차이 없이 동일한 도전성 재료를 포함하고, 따라서 불균일한 경계면이 에칭에 의해 유발되지 않을 수 있다. 따라서, TSC 구조(120)는 상이한 재료의 2개의 층과 하나의 경계면을 통해 연장된다. 예를 들어, 동일한 도전성 재료는 실리콘 재료(예컨대, 도핑된 폴리실리콘, 도핑된 비결정성 실리콘 또는 도핑된 나노-실리콘) 또는 도전성 금속 재료일 수 있다.
또한, 일부 실시예에서, 반도체 디바이스(100)는 제1 다이(D1)의 후면 상에 형성된 차폐 구조(125)를 포함할 수 있다. 차폐 구조(125)는 제1 층 스택(101) 또는 제2 층 스택(102) 중 적어도 하나를 통해 연장된다. 도 1의 예에서, 차폐 구조(125)는 제1 영역(108)과 제2 영역(109)의 경계부(boundary)에 배열된다. 도시된 바와 같이, 차폐 구조(125)는 높은 종횡비를 가질 수 있다. 특히, 일 예에서, TSC 구조(120)는 X-Y 평면에서 차폐 구조(125)보다 더 넓다. 추가적으로, 차폐 구조(125)는 제2 스택(102)을 전기적으로 격리시키기 위해 절연 재료를 포함할 수 있다. 일 예에서, 차폐 구조(125) 및 TSC 구조(120)의 측벽 부분(123)은 동일한 절연 재료를 포함할 수 있다.
계속해서 도 1을 참조하면, 반도체 디바이스(100)는 제1 다이(D1)의 전면 상에 형성된 메모리 셀을 추가로 포함할 수 있다. 일부 실시예에서, 메모리 셀은 3D NAND 메모리 셀을 포함한다. 비제한적인 예에서, 교번하는 워드 라인 층(word line layer)(141)(또한 게이트 층으로서 지칭됨) 및 제2 절연 층(143)의 제3 층 스택(103)이 제1 다이(D1)의 전면 상에 배치된다. 제3 층 스택(103)은 적어도 하나의 채널 구조(150)가 형성되고 제3 층 스택(103)을 통해 연장되는 어레이 영역을 포함할 수 있다. 교번하는 워드 라인 층(141) 및 제2 절연 층(143) 및 채널 구조(150)는 수직 메모리 셀 스트링(vertical memory cell string)과 같은 트랜지스터의 스택을 형성할 수 있다. 교번하는 워드 라인 층(141) 및 제2 절연 층(143) 및 채널 구조(150)의 어레이는 수직 메모리 셀 스트링의 어레이를 형성할 수 있다. 일부 예에서, 트랜지스터의 스택은 메모리 셀 및 하나 이상의 바닥 선택 트랜지스터, 하나 이상의 상단 선택 트랜지스터 등과 같은 선택 트랜지스터(select transistor)를 포함할 수 있다. 일부 예에서, 트랜지스터의 스택은 또한 하나 이상의 더미(dummy) 선택 트랜지스터를 포함할 수 있다.
제2 절연 층(143)은 실리콘 질화물, 실리콘 산화물 등과 같은 하나 이상의 절연 재료를 포함할 수 있다. 워드 라인 층(141)은 높은 유전 상수(high-k) 게이트 절연체 층, 금속 게이트 전극 등과 같은 재료의 게이트 스택을 포함할 수 있다. 채널 구조(150)는, 채널 층(153)을 둘러싸는 산화물-질화물-산화물(oxide-nitride-oxide)(ONO) 구조를 함께 형성할 수 있는 터널링 층(tunneling layer)(예컨대, 실리콘 산화물), 전하 트래핑 층(charge trapping layer)(예컨대, 실리콘 질화물) 및 배리어 층(barrier layer)(예컨대, 실리콘 산화물)과 같은 하나 이상의 제3 절연 층(155)에 의해 둘러싸여 있는 채널 층(153)(예컨대, 폴리실리콘)을 포함할 수 있다. 채널 구조(150)는 채널 층(153) 내부에 공간(151)을 추가로 포함할 수 있다. 공간(151)은 비어 있거나 절연 재료로 채워질 수 있다.
일 실시예에서, 제2 영역(109)의 제1 층(111)(111b로 도시됨)은 공통 소스 라인(common source line)으로서 역할을 하거나 채널 층(153)을 반도체 디바이스(100)의 소스 영역에 전기적으로 연결하는 소스 연결 층이도록 구성된다. 이에 따라, 하나 이상의 제3 절연 층(155)의 일부가 제거되어 제1 층(111)이 채널 층(153)과 직접 접촉하게 된다. 예를 들어, 이는 발명의 명칭이 "2단계 L형 선택적 에피택셜 성장(TWO-STEP L-SHAPED SELECTIVE EPITAXIAL GROWTH)"이고 2020년 12월 7일에 출원된, 출원인의 동시 계류 중인 특허 출원 제17/113,662호에 개시된 SWS 기술에 의해 달성될 수 있으며, 그 전체 내용은 참조로 본 명세서에 포함된다.
또한, 제3 층 스택(103)은 복수의 게이트 접촉 구조(145)가 형성된 계단 영역을 가질 수 있다. 게이트 접촉 구조(145)는 워드 라인 층(141)에 연결된다.
계속해서 도 1을 참조하면, 반도체 디바이스(100)는 면-대-면 방식으로 접합 경계면(180)을 거쳐 제1 다이(D1)에 접합된 제2 다이(또는 웨이퍼)(D2)를 포함할 수 있다(회로 측면이 전면이고 기판 측면이 후면이다). 그에 따라, 제2 다이(D2)는 또한 전면과 전면에 반대로 향하는 후면을 갖는다. 제2 다이(D2)는 기판(188) 및 메모리 셀을 위해 기판(188)의 전면 상에 형성된 주변 회로[예컨대, 어드레스 디코더(address decoder), 구동 회로, 감지 증폭기(sense amplifier) 등]를 포함한다. 제1 다이(D1)는 초기에 메모리 셀이 그 위로 형성되는 기판을 포함한다는 것에 유의하라. 일부 예에서 TSC 구조(120)의 형성 전에 제1 다이(D1)의 기판이 제거된다.
제1 다이(D1)의 구조는 제1 다이(D1)의 접촉 구조, 제1 다이(D1)의 금속 층(예컨대, 171a, 171n, 172a, 172n 등으로 도시된 171 및 172), 접합 경계면(180)에서의 접합 구조(181)(181a, 181n 등으로 도시됨), 제2 다이(D2)에서의 금속 층(예컨대, 191a, 191n 등으로 도시된 191) 및 제2 다이(D2)에서의 접촉 구조(도시되지 않음)를 통해 제2 다이(D2)의 구조와 전기적으로 결합될 수 있다. 예를 들어, 채널 구조(150)는 금속 층(171n, 172n), 접합 구조(181n) 및 금속 층(191n)을 거쳐 제2 다이(D2)의 주변 회로의 구조에 전기적으로 연결될 수 있다. 유사하게, 제1 도전성 구조(131)는 금속 층(171a, 172a), 접합 구조(181a) 및 금속 층(191a)을 거쳐 제2 다이(D2)의 주변 회로의 다른 구조(예컨대, 입력/출력 회로)에 전기적으로 연결될 수 있다. 그 결과, 일부 예에서, 제2 도전성 구조(133)는 TSC 구조(120) 및 제1 도전성 구조(131)를 거쳐 입력/출력 회로에 전기적으로 연결될 수 있다.
도 1의 예에서, 제1 다이(D1)는 메모리 셀을 포함하고, 제2 다이(D2)는 주변 회로를 포함한다. 일반적으로, 제2 다이(D2)의 주변 회로는 메모리 셀을 외부 회로와 인터페이스(interface)할 수 있다. 예를 들어, 주변 회로는 제2 도전성 구조(133)을 거쳐 외부 회로로부터 명령을 수신하고, 메모리 셀에 제어 신호를 제공하고, 메모리 셀로부터 데이터를 수신하고, 제2 도전성 구조(133)를 거쳐 데이터를 외부 회로로 출력한다.
일부 실시예에서, 반도체 디바이스(100)는 다수의 어레이 다이[예컨대, 제1 다이 (D1)] 및 CMOS 다이[예컨대, 제2 다이(D2)]를 포함할 수 있다. 다수의 어레이 다이와 CMOS 다이는 함께 쌓이고 접합될 수 있다. 각각의 어레이 다이는 CMOS 다이에 결합되고, CMOS 다이는 어레이 다이를 개별적으로 또는 유사한 방식으로 함께 구동할 수 있다. 또한, 일부 실시예에서, 반도체 디바이스(100)는 적어도 면-대-면으로 접합된 제1 웨이퍼 및 제2 웨이퍼를 포함한다. 제1 다이(D1)는 제1 웨이퍼 상의 D1과 같은 다른 어레이 다이와 함께 배치되고, 제2 다이(D2)는 제2 웨이퍼 상의 D2와 같은 다른 CMOS 다이와 함께 배치된다. 제1 웨이퍼 상의 어레이 다이가 제2 웨이퍼 상의 대응하는 CMOS 다이와 접합되도록 제1 웨이퍼 및 제2 웨이퍼는 함께 접합된다.
대안적인 실시예에서, 제2 다이(D2)는 메모리 셀을 포함할 수 있고, 제1 다이(D1)는 메모리 셀(도시되지 않음)을 위한 주변 회로를 포함할 수 있다. 유사하게, 주변 회로는 제1 다이의 접촉 구조, 제1 다이와 제2 다이 사이의 접합 경계면 및 제2 다이의 접촉 구조를 거쳐 메모리 셀과 결합된다. 특히, 제2 도전성 구조(133)는 여전히 제1 다이(D1)의 후면 상에 배치될 수 있고 제1 도전성 구조(131)를 거쳐 주변 회로의 입력/출력 회로와 결합될 수 있다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e 및 도 2f는 본 개시의 예시적인 실시예에 따른 제조의 다양한 중간 단계에서의 반도체 디바이스(100')의 단면도이다. 일부 실시예에서, 반도체 디바이스(100')는 결국 반도체 디바이스(100)가 될 수 있다.
도시된 바와 같이, 도 2a의 반도체 디바이스(100')의 실시예는 도 1의 반도체 디바이스(100)의 실시예와 유사하다. 설명이 위에서 제공되어 있고, 여기서의 설명은 차이점을 강조하여 주어질 것이다. 예를 들어, 반도체 디바이스(100')는 제1 다이(D1)의 후면 상에 형성된 층의 제4 스택(104)을 포함할 수 있다. 층의 제4 스택(104)은 제1 에칭 정지 층(111), 제2 에칭 정지 층(112) 및 도전성 층(113)을 포함한다. 제1 도전성 구조(131)는 침투 깊이만큼 제4 스택(104) 내로 연장될 수 있다. 구체적으로, 제1 도전성 구조(131)는 제1 에칭 정지 층(111) 및 제2 에칭 정지 층(112)을 통해 연장되고, 도 2a의 예에서 도전성 층(113) 내로 연장된다. 제1 도전성 구조(131)의 침투 깊이는 미래의 TSC 구조[예컨대, 도 1의 TSC 구조(120)]와의 접촉의 면적과 관련되고 따라서 다른 예에서 달라질 수 있음에 유의한다.
일부 실시예에서, 하드 마스크 층(hard mask layer)(114)은 제4 스택(104)의 후면 상에 형성될 수 있다. 포토레지스트 층(115)은 하드 마스크 층(114)의 후면 상에 형성될 수 있다. 포토레지스트 층(115)은 하드 마스크 층(114)의 일부가 제1 영역(108)에서 노출되도록 패터닝된다. 일 예에서, 하드 마스크 층(114)은 실리콘 산화물, 실리콘 질화물 또는 탄소 중 적어도 하나를 포함한다.
도 2b는 패턴이 포토레지스트 층(115)으로부터 하드 마스크 층(114)으로 전사된 후의 반도체 디바이스(100')를 도시한다. 이러한 패턴 전사는 포토레지스트 층(115)를 에칭 마스크로서 사용하여 제1 영역(108)에서 노출된 하드 마스크 층(114)의 일부를 에칭함으로써 달성될 수 있다. 그 다음 포토레지스트 층(115)이 제거된다. 그 결과, 도전성 층(113)의 일부가 제1 영역(108)에서 노출된다.
도 2c는 제1 영역(108)에서 노출된 도전성 층(113)의 일부가 제거된 후의 반도체 디바이스(100')를 도시한다. 이는 하드 마스크 층(114)을 에칭 마스크로 사용하고 제2 에칭 정지 층(112)을 에칭의 종점을 결정하도록 사용하여 도전성 층(113)의 일부를 에칭하여 달성될 수 있다. 그 결과, 제1 영역(108)에서 제2 에칭 정지 층(112)의 일부가 노출되고, 리세스(107)가 제4 스택(104) 내에 형성된다. 도 2c의 예에서, 제1 도전성 구조(131)는 또한 후면으로부터 노출된다. 도 2a에서 논의된 바와 같이, 제1 도전성 구조(131)의 침투 깊이는 다른 예에서 달라질 수 있다. 따라서, 제1 도전성 구조(131)는 다른 예에서 노출되거나 노출되지 않을 수 있다.
도 2d에서, 제1 영역(108)에서 노출된 제2 에칭 정지 층(112)의 부분은 하드 마스크 층(114)을 에칭 마스크로 사용하여 에칭 제거되고, 하드 마스크 층(114)도 또한 제거된다. 하드 마스크 층(114)은 제2 에칭 정지 층(112)의 부분이 에칭되는 동안 또는 에칭된 후에 에칭될 수 있음에 유의한다. 예를 들어, 제2 에칭 정지 층(112)은 실리콘 산화물, 실리콘 질화물 및/또는 동등한 것을 포함할 수 있다. 하드 마스크 층(114)은 실리콘 산화물, 실리콘 질화물 또는 탄소 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 하드 마스크 층(114) 및 제2 에칭 정지 층(112)은 모두 실리콘 산화물로 만들어져서 하드 마스크 층(114) 및 제2 에칭 정지 층(112)의 부분이 동일한 에칭 공정에서 에칭될 수 있다. 다른 실시예에서, 하드 마스크 층(114)은 실리콘 산화물을 포함하는 반면, 제2 에칭 정지 층(112)은 실리콘 질화물을 포함한다. 예에서, 제2 에칭 정지 층(112)의 부분은 하드 마스크 층(114)이 에칭되기 전에 에칭된다.
도 2a 내지 도 2d는 제1 영역(108)의 제4 스택(104)에 리세스(107)를 형성하는 예를 도시한다는 것에 유의하라. 제1 영역(108)에 리세스(107)를 형성하기 위해 다른 패터닝 및/또는 에칭 공정이 설계 및 실행될 수 있음이 이해되어야 한다.
도 2e에서, 교체 층(116)은 제1 다이(D1)의 후면으로부터 형성된다. 교체 층(116)은 리세스(107)를 채우고 제1 다이(D1)의 후면으로부터 제4 스택(104)을 덮는다. 예에서, 교체 층(116)은 제1 다이(D1)의 후면으로부터 화학적-기계적 연마(CMP)에 의해 평탄화될 수 있다. 일부 실시예에서, 교체 층(116)은 도전성 재료를 포함한다. 예를 들어, 도전성 재료는 교체 층(116) 및 제1 에칭 정지 층(111)이 동등한(예컨대, 유사하거나 동일한) 에칭 특성을 갖도록 선택될 수 있다. 매래의 에칭 공정 동안, 교체 층(116)과 제1 에칭 정지 층(111) 사이의 경계면 주위에서 매끄러운 에칭 프로파일이 얻어질 수 있다. 일부 실시예에서, 교체 층(116)과 제1 에칭 정지 층(111)은 동일한 도전성 재료를 포함하고 그 사이에 경계면 없이 형성된다. 예를 들어, 교체 층(116) 및 제1 에칭 정지 층(111)은 실리콘 재료(예컨대, 도핑된 폴리실리콘, 도핑된 비결정성 실리콘 또는 도핑된 나노-실리콘) 또는 도전성 금속 재료를 포함할 수 있다.
계속해서 도 2e를 참조하면, 교체 층(116)의 후면 상에 제1 절연 층(117)(또한 버퍼 층으로 지칭됨)이 형성된다. 제1 절연 층(117)은 실리콘 산화물과 같은 절연 재료를 포함할 수 있다. 제1 절연 층(117)은 버퍼 층으로 기능하여 미래의 에칭 공정 동안 에칭 조건을 안정화하기 위해 사용될 수 있다.
도 2f에서, 적어도 하나의 관통-실리콘 구멍(TSH)(126)(또한 접촉 구멍으로 알려져 있음)이 제1 영역(108)에 형성된다. 적어도 하나의 TSH(126)는 제1 절연 층(117), 교체 층(116) 및 층의 제4 스택(104)의 제1 에칭 정지 층(111)을 통해 연장된다. TSH(126)는 제1 다이(D1)의 후면으로부터 제1 도전성 구조(131)를 노출시킨다. 일부 실시예에서, 개구부(127)가 또한 제1 영역(108)에 형성될 수 있다. TSH(126) 및 개구부(127)는 깊이(H)를 갖는다. TSH(126)는 폭(D1)을 갖고, 개구부(127)는 폭(D2)을 갖는다. 일부 예에서, D1은 D2보다 클 수 있다. TSH(126)와 개구부(127)는 포토레지스트 층(118)을 마스크로 사용하여 동일한 패터닝 공정으로 형성될 수 있다. 또한, 개구부(127)는 xz 평면의 단면에서 높은 종횡비를 가질 수 있다. 개구부(127)는 y 방향으로 연장된 트렌치(trench)일 수 있다.
도시되어 있지는 않지만, 일부 실시예에서, 도 1의 TSC 구조(120)와 같은 관통-실리콘 접촉(TSC) 구조가 TSH(126)에 형성되어 제1 도전성 구조(131)와 접촉할 수 있다. 일부 실시예에서, TSC 구조(120)의 측벽 부분(123)이 TSH(126)의 측벽(126') 상에 형성되고, TSC 구조(120)의 도전성 부분(121)이 TSH(126)를 채우도록 형성된다. 예를 들어, 절연 재료가 TSH(126)의 측벽(126')과 바닥(126") 상에 증착될 수 있다. 그 다음, TSH(126)의 측벽(126') 상의 절연 재료가 TSC 구조(120)의 측벽 부분(123)을 형성하도록 TSH(126)의 바닥(126")으로부터 절연 재료가 제거된다. 절연 재료는 또한 제1 도전성 구조(131)의 일부를 덮은 후 제거될 수도 있음에 유의한다. 이어서, 도전성 재료가 증착되어 TSH(126)를 채우고 TSC 구조(120)의 도전성 부분(121)을 형성한다. 도전성 재료는 TSH(126)를 과도하게 채울 수 있고, 도전성 재료의 과도하게 채워진 부분을 제거하기 위해 CMP 공정이 사용될 수 있다.
또한, 일부 실시예에서, 도 1의 차폐 구조(125)와 같은 차폐 구조가 개구부(127)에 형성될 수 있다. 일 실시예에서, TSC 구조(120)의 차폐 구조(125) 및 측벽 부분(123)은 동일한 절연 재료를 포함하고 동일한 증착 공정으로 형성된다(D1이 D2보다 클 수 있음에 유의하라). 다른 실시예에서, TSC 구조(120)의 차폐 구조(125) 및 측벽 부분(123)은 별도의 공정으로 형성되고 동일한 재료를 포함하거나 포함하지 않을 수도 있다.
도 2f의 예에서, 개구부(127)는 제1 영역(108), 또는 더 정확하게는 제1 영역(108)과 제2 영역(109)의 경계부 상에 형성된다는 점에 유의한다. 다른 예에서, 개구부(127)는 경계부 상에 있지 않고 제1 영역(108)에 형성될 수 있다. 다른 예에서, 개구부(127)는 경계부 상에 있거나 있지 않고 제2 영역(109)에 형성될 수 있다. 따라서, TSH(126)와 개구부(127)는 별도의 에칭 공정으로 형성될 수 있다.
도 3은 본 개시의 실시예에 따라 도 1의 반도체 디바이스(100)와 같은 예시적인 반도체 디바이스를 제조하기 위한 공정(300)의 흐름도이다.
공정(300)은 단계 S310에서 시작하는데, 여기서 제1 영역에서 그리고 제1 다이의 후면으로부터, 제1 다이의 후면 상에 형성된 층 스택의 다수의 층이 교체 층으로 교체된다. 일부 실시예에서, 다수의 층을 교체 층으로 교체하기 위해, 층 스택의 제1 영역에 리세스가 형성된다(예컨대, 도 2a 내지 도 2d). 층 스택의 제1 에칭 정지 층이 리세스의 바닥일 수 있다. 그 다음, 교체 층이 증착되어 층 스택의 리세스를 채우고 제1 다이의 후면으로부터 층 스택을 덮는다(예컨대, 도 2e).
일부 실시예에서, 층 스택은 제1 에칭 정지 층, 제2 에칭 정지 층 및 도전성 층을 포함한다. 일부 실시예에서, 리세스를 형성하는 단계는 제1 에칭 정지 층이 노출되도록, 마스크에 기초하여 제1 다이의 후면으로부터, 도전성 층의 일부 및 제2 에칭 정지 층의 일부를 에칭하는 것을 포함한다. 일부 실시예에서, 교체 층의 후면은 예를 들어 CMP에 의해 평탄화될 수 있다. 일부 실시예에서, 층 스택의 다수의 층은 층 스택의 제1 층과 동등한(예컨대, 유사하거나 동일한) 에칭 특성을 갖는 교체 층으로 교체된다. 예에서, 교체 층과 제1 에칭 정지 층은 동일한 재료(예컨대, 도핑된 실리콘)로 구성된다.
공정(300)은 그 다음 교체 층 위로 후면 상에 버퍼 층을 형성함으로써 단계 S320으로 진행한다(예컨대, 도 2e). 버퍼 층은 절연 재료를 포함할 수 있다. 버퍼 층은 버퍼 층으로 기능하여 미래의 에칭 공정 동안 에칭 조건을 안정화하기 위해 사용될 수 있다.
단계 S330에서, 버퍼 층과 교체 층을 에칭함으로써 제1 영역에 접촉 구멍이 형성된다. 접촉 구멍은 제1 다이의 전면 상에 형성된 제1 도전성 구조를 노출시킨다. 전면은 후면에 반대된다. 예를 들어, TSH가 제1 영역에 형성될 수 있다(예컨대, 도 2f).
일부 실시예에서, 접촉 구조(예컨대, TSC 구조)는 접촉 구멍에 형성된다. 구체적으로, TSH의 측벽 상에는 접촉 구조의 절연 부분(또한 측벽 부분으로 지칭됨)이 형성되고, 접촉 구조의 도전성 부분이 TSH를 채우며 제1 도전성 구조와 접촉하도록 형성된다.
일부 실시예에서, TSH의 측벽 및 바닥 상에 절연 재료가 증착된다. 그 다음 TSH의 측벽 상의 절연 재료가 TSC 구조의 측벽 부분을 형성하도록 TSH의 바닥으로부터 절연 재료가 제거된다. 이어서, 도전성 재료가 증착되어 TSH를 채우고 TSC 구조의 도전성 부분을 형성한다.
일부 실시예에서, TSC 구조의 후면 상에 제2 도전성 구조가 형성된다. 제2 도전성 구조는 TSC 구조를 거쳐 제1 도전성 구조와 전기적으로 결합된다. 제2 도전성 구조는 예를 들어 패드-아웃 구조를 포함하도록 구성될 수 있다.
일부 실시예에서, 버퍼 층, 교체 층 및 제1 에칭 정지 층을 통해 연장되는 차폐 구조가 형성된다. 차폐 구조는 절연 재료를 포함할 수 있다.
일부 실시예에서, 메모리 셀은 제1 다이의 전면 상에 형성된다. 메모리 셀을 위한 주변 회로가 제2 다이의 전면 상에 형성된다. 일 예에서, 제1 다이의 제1 도전성 구조와 연결된 제1 접합 구조가 제2 다이의 주변 회로의 입력/출력 회로와 연결된 제2 접합 구조에 접합되도록 제1 다이와 제2 다이는 면-대-면으로 접합된다.
반도체 디바이스(100)는 메모리 시스템에 적합하게 사용될 수 있음이 잘 알려져 있다.
도 4는 본 개시의 일부 예에 따른 메모리 시스템 디바이스(400)의 블록도를 도시한다. 메모리 시스템 디바이스(400)는 각각 반도체 디바이스(100)와 유사하게 구성된 반도체 메모리 디바이스(411, 412, 413 및 414)에 의해 도시된 바와 같은 하나 이상의 반도체 메모리 디바이스를 포함한다. 일부 예에서, 메모리 시스템 디바이스(400)는 솔리드 스테이트 드라이브(solid state drive)(SSD)이다.
메모리 시스템 디바이스(400)는 다른 적절한 구성요소를 포함할 수 있다. 예를 들어, 메모리 시스템 디바이스(400)는 도 4에 도시된 바와 같이 함께 결합된 인터페이스(interface)(401) 및 마스터 컨트롤러(master controller)(402)를 포함한다. 메모리 시스템 디바이스(400)는 마스터 컨트롤러(402)를 반도체 메모리 디바이스(411 내지 414)와 결합시키는 버스(bus)(420)를 포함할 수 있다. 또한, 마스터 컨트롤러(402)는 개개의 제어 라인(421, 422, 423 및 424)에 의해 도시된 바와 같이 반도체 메모리 디바이스(411 내지 414)와 각각 연결된다.
인터페이스(401)는 메모리 시스템 디바이스(400)와 호스트 디바이스(host device) 사이를 연결하기 위해 기계적으로 및 전기적으로 적절하게 구성되고, 메모리 시스템 디바이스(400)와 호스트 디바이스 사이에서 데이터를 전송하는데 사용될 수 있다.
마스터 컨트롤러(402)는 데이터 전송을 위해 개개의 반도체 메모리 디바이스(411 내지 414)를 인터페이스(401)에 연결하도록 구성된다. 예를 들어, 마스터 컨트롤러(402)는 데이터 전송을 위해 하나 이상의 반도체 메모리 디바이스(411 내지 414)를 활성화하기 위해 반도체 메모리 디바이스(411 내지 414)에 각각 인에이블/디스에이블(enable/disable) 신호를 제공하도록 구성된다.
마스터 컨트롤러(402)는 메모리 시스템 디바이스(400) 내부의 다양한 명령의 완료(completion)를 담당한다. 예를 들어, 마스터 컨트롤러(402)는 불량 블록 관리(bad block management), 오류 검사 및 수정(error checking and correction), 가비지 수집(garbage collection) 등을 수행할 수 있다.
일부 실시예에서, 마스터 컨트롤러(402)는 프로세서 칩을 사용하여 구현된다. 일부 예에서, 마스터 컨트롤러(402)는 다중 마이크로컨트롤러 유닛(MCU)을 사용하여 구현된다.
본 명세서에서 사용되는 "디바이스" 또는 "반도체 디바이스"는 총칭적으로 임의의 적합한 디바이스, 예를 들어 메모리 회로, 반도체 칩 상에 형성된 메모리 회로를 갖는 반도체 칩(또는 다이), 반도체 웨이퍼 상에 형성된 다수의 반도체 다이를 갖는 반도체 웨이퍼, 반도체 칩의 스택, 패키지 기판 상에 조립된 하나 이상의 반도체 칩을 포함하는 반도체 패키지 등을 지칭한다.
본 명세서에서 사용되는 "기판(substrate)"은 총칭적으로 본 발명에 따라 처리되는 물체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 재료 부분 또는 구조를 포함할 수 있고, 예를 들어 반도체 웨이퍼, 레티클(reticle)과 같은 기본(base) 기판 구조, 또는 얇은 필름과 같은 기본 기판 구조 상에 또는 위에 놓이는 층일 수 있다. 따라서, 기판은 임의의 특정 기본 구조, 아래에 놓이는 층 또는 위에 놓이는 층, 패턴화된 또는 패턴화되지 않은 것으로 제한되지 않고, 오히려 임의의 그러한 층 또는 기본 구조, 및 층 및/또는 기본 구조의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만, 이는 예시 목적만을 위해서이다.
기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판 및/또는 실리콘-온-절연체(silicon-on-insulator)(SOI) 기판과 같은 임의의 적합한 기판일 수 있다. 기판은 반도체 재료, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. IV족 반도체는 Si, Ge 또는 SiGe를 포함할 수 있다. 기판은 벌크 웨이퍼 또는 에피택셜 층일 수 있다.
전술한 내용은 기술 분야의 숙련자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 기술 분야의 숙련자는 동일한 목적을 수행하고 및/또는 본 명세서에 소개된 실시예의 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 기술 분야의 숙련자는 이러한 등가 구성이 본 개시의 기술 사상 및 범위를 벗어나지 않으며, 본 개시의 기술 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 개조를 할 수 있음을 인지해야 한다.

Claims (20)

  1. 반도체 디바이스로서,
    상기 반도체 디바이스는 제1 다이를 포함하고, 상기 제1 다이는:
    상기 제1 다이의 후면 상의 제1 영역에 제1 층 스택 및 상기 제1 다이의 후면 상의 제2 영역에 제2 층 스택 － 상기 제1 층 스택은 상기 제2 층 스택보다 적은 수의 상이한 층들을 가짐 －; 및
    상기 제1 다이의 후면 상의 제1 영역에 형성된 접촉 구조 － 상기 접촉 구조는 상기 제1 층 스택을 통해 연장되고 상기 제1 다이의 전면 상의 제1 도전성 구조를 상기 제1 다이의 후면 상의 제2 도전성 구조와 도전적으로 연결하도록 구성되고, 상기 전면은 상기 후면에 반대됨 －;
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 층 스택은, 순서대로, 제1 층, 교체 층 및 제1 절연 층을 포함하고,
    상기 제2 층 스택은, 순서대로, 제1 층, 제2 층, 도전성 층, 교체 층 및 제1 절연 층을 포함하는, 반도체 디바이스.
  3. 제2항에 있어서,
    상기 제1 층과 상기 교체 층은 동등한 에칭 특성을 갖고,
    상기 제2 층과 상기 제1 층은 상이한 에칭 특성을 갖고,
    상기 도전성 층과 상기 제2 층은 상이한 에칭 특성을 갖는, 반도체 디바이스.
  4. 제2항에 있어서,
    상기 제1 층과 상기 교체 층은 동일한 도전성 재료를 포함하는, 반도체 디바이스.
  5. 제2항에 있어서,
    상기 제1 층가 도핑된 실리콘을 포함하고,
    상기 교체 층도 도핑된 실리콘을 포함하는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 접촉 구조는 도전성 부분 및 측벽 부분을 포함하고,
    상기 도전성 부분은 상기 제1 도전성 구조와 도전적으로 연결하도록 구성되고,
    상기 측벽 부분은 상기 제1 층 스택으로부터 상기 도전성 부분을 절연하도록 구성되는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 도전성 부분은 텅스텐 또는 알루미늄 중 적어도 하나를 포함하는, 반도체 디바이스.
  8. 제6항에 있어서,
    상기 측벽 부분은 실리콘 산화물, 실리콘 질화물, 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 또는 탄탈륨 산화물 중 적어도 하나를 포함하는, 반도체 디바이스.
  9. 제1항에 있어서,
    상기 제1 다이의 전면 상에 있는 메모리 셀; 및
    상기 제1 다이와 면-대-면으로 접합된 제2 다이 - 상기 제2 다이는 기판 및 상기 메모리 셀을 위해 상기 기판의 전면 상에 형성된 주변 회로를 포함함 -;
    을 추가로 포함하는 반도체 디바이스.
  10. 제9항에 있어서,
    상기 메모리 셀은:
    상기 제1 다이의 전면 상에, 교번하는 게이트 층 및 제2 절연 층의 제3 층 스택; 및
    상기 제3 층 스택을 통해 연장되는 복수의 채널 구조
    를 포함하는, 반도체 디바이스.
  11. 제1항에 있어서,
    상기 제1 다이와 면-대-면으로 접합된 제2 다이 － 상기 제2 다이는 상기 제2 다이의 전면 상에 형성된 메모리 셀을 포함함 －; 및
    상기 메모리 셀을 위해, 상기 제1 다이의 전면 상에 형성된 주변 회로
    를 추가로 포함하는 반도체 디바이스.
  12. 반도체 디바이스를 제조하는 방법으로서,
    제1 영역에서 그리고 제1 다이의 후면으로부터, 상기 제1 다이의 후면 상에 형성된 층 스택의 다수의 층을 교체 층으로 교체하는 단계;
    상기 교체 층 위로 후면 상에 버퍼 층을 형성하는 단계; 및
    상기 제1 영역에서 상기 버퍼 층과 상기 교체 층을 에칭함으로써 접촉 구멍을 형성하는 단계 － 상기 접촉 구멍은 상기 제1 다이의 전면 상에 형성된 제1 도전성 구조를 노출시키고 상기 전면은 상기 후면과 반대됨 －;
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 제1 다이의 후면 상에 형성된 층 스택에서 다수의 층을 교체 층으로 교체하는 단계가,
    상기 제1 영역에서, 상기 리세스의 바닥인 제1 에칭 정지 층을 사용하여 층 스택에 리세스를 형성하는 단계; 및
    층 스택의 리세스를 채우고 상기 제1 다이의 후면으로부터 층 스택을 덮는 교체 층을 증착하는 단계
    를 더 포함하는, 방법.
  14. 제13항에 있어서,
    상기 층 스택의 다수의 층을 상기 층 스택의 제1 에칭 정지 층과 동등한 에칭 특성을 갖는 교체 층으로 교체하는 단계를 추가로 포함하는 방법.
  15. 제14항에 있어서,
    상기 교체 층과 상기 제1 에칭 정지 층은 동일한 재료로 만들어지는, 방법.
  16. 제12항에 있어서,
    상기 접촉 구멍의 측벽 상에 접촉 구조의 절연 부분을 형성하는 단계; 및
    상기 접촉 구멍을 채우고 상기 제1 도전성 구조와 연결되는 상기 접촉 구조의 도전성 부분을 형성하는 단계
    를 추가로 포함하는 방법.
  17. 제16항에 있어서,
    상기 접촉 구멍의 측벽 상에 상기 접촉 구조의 절연 부분을 형성하는 단계ㄱ가,
    상기 접촉 구멍의 측벽 및 바닥 상에 절연 재료를 증착하는 단계; 및
    상기 접촉 구멍의 바닥에서 절연 재료를 제거하는 단계
    를 추가로 포함하는, 방법.
  18. 제16항에 있어서,
    상기 접촉 구조의 후면 상에 제2 도전성 구조를 형성하는 단계를 추가로 포함하고, 상기 제2 도전성 구조는 상기 접촉 구조를 거쳐 상기 제1 도전성 구조와 전기적으로 결합되는, 방법.
  19. 제12항에 있어서,
    상기 제1 다이의 전면 상에 메모리 셀을 형성하는 단계;
    제2 다이의 전면 상에 메모리 셀을 위한 주변 회로를 형성하는 단계; 및
    상기 제1 다이 및 제2 다이를 면-대-면으로 접합하는 단계
    를 추가로 포함하는 방법.
  20. 메모리 시스템으로서,
    반도체 디바이스; 및
    상기 반도체 디바이스의 동작을 제어하고 상기 반도체 디바이스와 연결되는 컨트롤러
    를 포함하고,
    상기 반도체 디바이스는,
    다이의 후면에 배치된 접촉 구조를 포함하는 다이;
    상기 다이의 전면 상에 배치되고 상기 다이의 전면으로부터 상기 접촉 구조와 연결되는 제1 도전성 구조 － 상기 전면은 상기 후면에 반대됨 －; 및
    상기 다이의 후면 상에 배치되고 상기 다이의 후면으로부터 상기 접촉 구조와 연결되는 제2 도전성 구조 － 상기 접촉 구조는 상기 제1 도전성 구조와 상기 제2 도전성 구조를 도전적으로 연결하도록 구성됨 －;
    를 포함하는, 메모리 시스템.
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