KR20230143182A - 반도체 장치용 패드 구조 - Google Patents

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이후안 왕
밍캉 장
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시의 양태는 반도체 장치 및 반도체 장치를 제조하는 방법을 제공한다. 반도체 장치는 제1 다이의 전면 상에 형성된 제1 접촉 구조를 포함하는 제1 다이를 포함한다. 반도체 장치는 제1 다이의 후면 상에 배치되는 제1 반도체 구조 및 제1 패드 구조를 포함한다. 제1 반도체 구조는 제1 다이의 후면에서 제1 접촉 구조와 전도성 접속되고, 제1 패드 구조는 제1 반도체 구조와 전도성 결합된다. 제1 접촉 구조의 단부는 제1 패드 구조와 접속되지 않으면서 제1 반도체 구조 내로 돌출된다. 제1 다이와 제2 다이는 대면 본딩될 수 있다.

Description

반도체 장치용 패드 구조
본 출원은 일반적으로 반도체 장치에 관련된 실시예를 설명한다.
일반적으로, 반도체 장치(예컨대, 반도체 칩)는 시그널링 패드 구조, 전력/접지(power/ground: P/G) 패드 구조 등과 같은 다양한 입출력(I/O) 패드 구조를 통해 외부 세계와 통신한다. 일부 예에서, 반도체 칩은 기판 위의 회로 상단에 형성된 다수의 금속 층을 포함할 수 있다. 하나 이상의 금속 층은 기판 위의 회로와 전도성 결합되는 패드 구조를 형성하는 데 사용된다. 패드 구조는, 전원, 접지, 다른 반도체 칩, 인쇄 회로 기판(PCB)의 금속 라인 등과 같은 외부 구성요소와 패드 구조를 전도성 결합할 수 있는 본딩 와이어의 부착을 용이하게 하도록 형성될 수 있다.
본 개시의 양태는 반도체 장치를 제공한다. 반도체 장치는 제1 다이의 전면 상에 형성된 제1 접촉 구조를 포함하는 제1 다이를 포함한다. 반도체 장치는, 제1 다이의 후면 상에 배치되고 제1 다이의 후면에서 제1 접촉 구조와 전도성 접속되는 제1 반도체 구조를 포함한다. 반도체 장치는, 제1 다이의 후면 상에 배치되고 제1 반도체 구조와 전도성 결합되는 제1 패드 구조를 더 포함한다.
일 실시예에서, 제1 접촉 구조의 단부는 제1 패드 구조에 접속되지 않으면서 제1 반도체 구조 내로 돌출된다.
일 실시예에서, 반도체 장치는 제1 다이의 후면 상에 배치된 제2 반도체 구조를 포함한다. 제2 반도체 구조는 제1 다이의 후면으로부터 제2 접촉 구조와 전도성 접속된다. 반도체 장치의 제2 패드 구조가 제1 다이의 후면 상에 배치되고 제2 반도체 구조와 전도성 결합된다. 반도체 장치는, 제1 패드 구조와 상기 제2 패드 구조 사이에 배치되어 제1 패드 구조를 제2 패드 구조로부터 전기적으로 격리시키는 제1 격리 구조를 더 포함한다.
일 예에서, 반도체 장치는, 제1 반도체 구조와 제2 반도체 구조 사이에 배치되고 제1 반도체 구조를 제2 반도체 구조로부터 전기적으로 격리시키는 제2 격리 구조를 더 포함한다.
일 실시예에서, 제1 반도체 구조는 도핑된 반도체 재료를 포함하고, 제1 패드 구조는 금속 재료를 포함한다. 일 예에서, 도핑된 반도체 재료는 폴리실리콘이다.
일 실시예에서, 제1 다이는, 수직 메모리 셀 스트링을 포함하는 코어 영역과, 수직 메모리 셀 스트링의 메모리 셀의 게이트에 접속하기 위한 계단 영역과, 제1 접촉 구조를 포함하는 접촉 영역을 포함한다. 코어 영역, 계단 영역, 및 접촉 영역은 제1 다이의 후면 상에 배치된 절연층의 각각의 격리 구조에 의해 전기적으로 격리된다.
일 예에서, 제1 다이의 후면 상에는 패드 구조가 배치되고, 패드 구조는 패드 구조와 수직 메모리 셀 스트링 사이에 배치된 반도체 구조를 통해 코어 영역의 수직 메모리 셀 스트링과 전도성 접속된다.
일 예에서, 반도체 장치는 제2 다이의 전면 상에 수직 메모리 셀 스트링에 대한 주변 회로를 포함하는 제2 다이를 더 포함한다. 제1 다이와 제2 다이는 대면(face-to-face) 본딩된다.
일 예에서, 제1 다이 상의 제1 접촉 구조는 본딩 구조를 통해 제2 다이 상의 입출력 회로에 전기적으로 결합된다.
본 개시의 양태는 반도체 장치를 제조하기 위한 방법을 제공한다. 이 방법은, 제1 다이의 후면 상에, 제1 다이의 후면에서 제1 접촉 구조와 전도성 접속되는 제1 반도체 구조를 형성하는 단계와, 제1 다이의 후면 상에 제1 반도체 구조와 전도성 접속된 제1 패드 구조를 형성하는 단계를 포함한다. 제1 다이는 제1 기판과, 제1 다이의 전면 상에 형성된 제1 접촉 구조를 포함한다.
일 실시예에서, 방법은 제1 다이와 제2 다이를 대면 본딩하는 단계를 더 포함한다. 방법은 제1 다이의 후면으로부터 제1 기판을 제거하는 단계를 포함하는데, 여기서는 제1 다이의 후면 상의 제1 접촉 구조의 단부가 노출된다. 제1 접촉 구조의 단부는 제1 패드 구조와 접속되지 않으면서 제1 반도체 구조 내로 돌출된다.
일 실시예에서, 제1 반도체 구조를 형성하는 단계는, 제1 다이의 후면 위에서 제1 접촉 구조의 단부 위에 반도체 층을 형성하는 단계와, 반도체 층의 제1 부분을 제거함으로써 반도체 구조를 형성하는 단계를 포함한다. 제1 반도체 구조 및 제2 반도체 구조를 포함하는 반도체 구조를 분리하기 위해 제1 홀이 형성된다. 제1 반도체 구조를 형성하는 단계는 반도체 구조 위에서 그리고 제1 홀 내에 절연층을 증착하는 단계를 더 포함한다. 제1 홀 내의 절연층의 부분은 제2 격리 구조를 형성한다. 제2 격리 구조 중 하나는 제1 반도체 구조와 제2 반도체 구조 사이에 배치되어 이들을 전기적으로 격리시킨다. 제1 다이는, 수직 메모리 셀 스트링을 포함하는 코어 영역과, 수직 메모리 셀 스트링 내의 메모리 셀의 게이트와 접속되는 계단 영역과, 제1 접촉 구조를 포함하는 접촉 영역으로 분리된다. 코어 영역, 계단 영역 및 접촉 영역은 제2 격리 구조 중 2개에 의해 전기적으로 격리된다.
제1 패드 구조를 형성하는 단계는, 절연층의 제2 부분을 제거하여 각각의 반도체 구조 위에 제2 홀을 형성하는 단계와, 각각의 반도체 구조 위의 제2 홀 내에 패드 구조를 형성하는 단계를 포함한다. 제1 패드 구조를 포함하는 패드 구조는 절연층의 제1 격리 구조에 의해 전기적으로 격리된다.
일 예에서, 반도체 층을 형성하는 단계는 전도성인 도핑된 반도체 재료를 증착하여 반도체 층을 형성하는 단계를 포함하는데, 제1 반도체 구조는 도핑된 반도체 재료를 포함한다. 일 예에서, 도핑된 반도체 재료는 폴리실리콘이다.
일 예에서, 패드 구조들 중 하나는 코어 영역 내에 있고, 패드 구조들 중 하나와 수직 메모리 셀 스트링 사이에 배치된 반도체 구조를 통해 코어 영역 내의 수직 메모리 셀 스트링과 전도성 접속된다.
일 예에서, 제2 다이는 수직 메모리 셀 스트링에 대한 주변 회로를 포함한다.
일 실시예에서, 제1 다이와 제2 다이를 대면 본딩하는 단계는 제1 다이 상의 제1 본딩 구조를 제2 다이 상의 제2 본딩 구조와 본딩하는 단계를 더 포함한다. 제1 본딩 구조는 제1 다이 상의 제1 접촉 구조와 전도성 결합되고, 제2 본딩 구조는 제2 다이 상의 입출력 회로와 전도성 결합된다.
본 개시의 양태는 반도체 장치 및 제어기를 포함하는 메모리 시스템을 제공한다. 반도체 장치는 제1 다이, 제1 반도체 구조, 및 제1 패드 구조를 포함한다. 제1 다이는 제1 다이의 전면 상에 형성된 제1 접촉 구조를 포함할 수 있다. 제1 반도체 구조는 제1 다이의 후면 상에 배치될 수 있고, 제1 다이의 후면에서 제1 접촉 구조와 전도성 접속된다. 제1 패드 구조는 제1 다이의 후면 상에 배치되고 제1 반도체 구조와 전도성 결합될 수 있다. 제어기는 반도체 장치의 동작을 제어하도록 구성될 수 있는데, 제어기는 반도체 장치와 접속된다.
본 개시의 양태들은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 특징은 축척대로 그려진 것이 아니다. 실제로, 논의의 명확성을 위해 다양한 특징의 크기는 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 반도체 장치의 단면도를 도시한다.
도 2는 반도체 장치를 형성하는 공정의 개요를 설명하는 흐름도를 도시한다.
도 3 내지 도 10은 일부 실시예에 따른 제조 공정 중의 반도체 장치의 단면도를 도시한다.
도 11은 본 개시의 일부 예에 따른 메모리 시스템 장치의 블록도를 도시한다.
이하의 개시는 제공된 청구대상의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 이하에서는 구성요소 및 배열의 특정 예가 설명된다. 물론, 이는 단지 예시일 뿐 제한하려는 의도는 아니다. 예를 들어, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 특징부와 제2 특징 사이에 추가 특징부가 형성되어 제1 특징부와 제2 특징부가 직접 접촉되지 않을 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, "하", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의상 도면에 도시된 하나의 요소 또는 특징부의 다른 요소 또는 특징부에 대한 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에도 사용 또는 작동 중인 장치의 다양한 배향을 포괄하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향일 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 마찬가지로 그에 따라 해석될 수 있다.
본 개시의 양태는 대면 본딩된 2개의 다이(예컨대, 제1 다이 및 제2 다이)를 갖는 반도체 장치용 패드 구조를 형성하기 위한 기술을 제공한다. 일부 실시예에서, 회로 구성요소는 2개의 다이의 전면(face side) 상에 형성된다. 패드 구조는 2개의 다이 중 하나(예컨대, 제1 다이)의 후면 상에 형성된다. 일 예에서, 패드 구조를 형성하는 기술은 제1 다이의 후면으로부터 관통 실리콘 접촉(through silicon contacts: TSC)을 형성할 필요가 없으며, 패드 구조를 형성하는 공정을 단순화한다.
제1 패드 구조는 제1 다이의 후면 상에 배치되고, 제1 다이의 전면 상에 형성된 제1 접촉 구조와 전도성 접속되는데, 제1 접촉 구조는 입출력(I/O) 회로에 접속된다. 본 개시의 양태에 따르면, 제1 패드 구조는 제1 패드 구조와 제1 접촉 구조 사이에 배치된 제1 반도체 구조를 통해 상기 제1 접촉 구조와 전도성 결합된다. 구체적으로, 제1 반도체 구조는 제1 다이의 후면 상에 배치되고, 제1 다이의 후면에서 제1 접촉 구조와 전도성 접속된다. 또한, 제1 다이의 후면 상에 배치된 제1 패드 구조는 제1 반도체 구조와 전도성 결합된다. 일 예에서, 제1 접촉 구조의 단부는 제1 패드 구조에 접속되지 않으면서 제1 반도체 구조 내로 돌출된다. 일 예에서, 제1 반도체 구조는 상대적으로 높은 전도성을 갖는 고도핑된 폴리실리콘과 같은 고도핑된 반도체 재료를 포함한다. 따라서, 고도핑된 반도체 구조의 전도성에 의해 제1 패드 구조와 제1 접촉 구조 사이의 전기적 결합이 용이해진다. 일 예에서, 반도체 구조를 사용하면 반도체 장치 내의 스트레스가 감소된다.
일 실시예에서, 제1 다이의 후면 상에 제2 패드 구조가 배치되고, 제2 패드 구조는 제2 패드 구조와 제2 접촉 구조 사이에 배치된 제2 반도체 구조를 통해 제2 접촉 구조와 전도성 결합된다. 본 개시의 양태에 따르면, 제1 패드 구조와 제2 패드 구조 사이에 제1 격리 구조가 배치되어 제1 패드 구조를 제2 패드 구조로부터 전기적으로 격리시킨다.
일부 예에서, 제1 다이는 수직 메모리 셀 스트링을 갖는 코어 영역을 포함한다. 일부 실시예에서, 코어 영역 내의 패드 구조는 하나 이상의 수직 메모리 셀 스트링에 대한 어레이 공통 소스의 접속부로서 구성될 수 있다.
본 개시의 일부 양태에 따르면, 반도체 장치는 반도체 메모리 장치일 수 있는데, 여기서 2개의 다이 중 하나는 전면 상에 형성된 메모리 셀 어레이(예컨대, 3차원(3D) NAND 장치의 경우 수직 메모리 셀 스트링)를 포함하여 어레이 다이로 지칭되고, 2개의 다이 중 다른 하나는 전면 상에 형성된 주변 회로를 포함하여 주변 다이로 지칭된다. 일부 예에서, 주변 회로는 CMOS(complementary metal-oxide-semiconductor) 기술을 사용하여 형성되며, 주변 다이는 CMOS 다이로도 지칭된다. 패드 구조는 어레이 다이의 후방에 형성될 수 있거나 주변 다이의 후방에 형성될 수 있다.
본 개시의 일부 양태에 따르면, 2개의 다이(예컨대, 어레이 다이 및 주변 다이)는 2개의 웨이퍼 상에 개별적으로 형성된다. 일부 실시예에서는, 어레이 다이를 포함하는 제1 웨이퍼와 주변 다이를 포함하는 제2 웨이퍼가 개별적으로 형성된다. 예를 들어, 제1 웨이퍼는 주변 회로로 인한 제조 제한에 타협하지 않으면서 수직 메모리 셀 스트링의 밀도 및 성능을 최적화하도록 제조될 수 있고, 제2 웨이퍼는 수직 메모리 셀 스트링으로 인한 제조 제한에 타협하지 않으면서 주변 회로의 성능을 최적화하도록 제조될 수 있다. 일부 실시예에서, 제1 웨이퍼와 제2 웨이퍼는 웨이퍼 대 웨이퍼 본딩 기술을 사용하여 대면 본딩될 수 있으며, 따라서 제1 웨이퍼 상의 어레이 다이는 제2 웨이퍼 상의 주변 다이와 각각 본딩된다. 그런 다음, 본 개시에서 제공된 기술은 2개의 웨이퍼 중 한 웨이퍼의 후면 상에서 패드 구조를 제조하는 데 사용될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 반도체 장치(100)와 같은 반도체 장치의 단면도를 도시한다. 반도체 장치(100)는 대면(face to face) 본딩된 2개의 다이를 포함한다. 본 개시에서 제공된 기술을 사용하여 2개의 다이 중 한 다이의 후면 상에 패드 구조가 형성된다. 일부 예에서, 반도체 장치(100)는 대면 본딩된 2개의 웨이퍼를 포함한다. 본 개시에서 제공된 기술을 사용하여 2개의 웨이퍼 중 한 웨이퍼의 후면 상에 패드 구조가 형성된다.
구체적으로, 도 1의 예에서, 반도체 장치(100)는 대면 본딩된 어레이 다이(102)와 CMOS 다이(101)를 포함한다. 일부 실시예에서, 반도체 장치는 다수의 어레이 다이 및 CMOS 다이를 포함할 수 있다. 다수의 어레이 다이 및 CMOS 다이는 적층되고 함께 본딩될 수 있다. CMOS 다이는 다수의 어레이 다이에 각각 결합되고, 각각의 어레이 다이를 유사한 방식으로 구동할 수 있다.
반도체 장치(100)는 임의의 적절한 장치일 수 있다. 일부 예에서, 반도체 장치(100)는 대면 본딩된 적어도 제1 웨이퍼 및 제2 웨이퍼를 포함한다. 어레이 다이(102)는 제1 웨이퍼 상에서 다른 어레이 다이들과 함께 배치되고, CMOS 다이(101)는 제2 웨이퍼 상에서 다른 CMOS 다이들과 함께 배치된다. 제1 웨이퍼와 제2 웨이퍼는 함께 본딩되고, 따라서 제1 웨이퍼 상의 어레이 다이는 제2 웨이퍼 상의 대응하는 CMOS 다이와 본딩된다. 일부 예에서, 반도체 장치(100)는 적어도 어레이 다이(102)와 CMOS 다이(101)가 함께 본딩되어 있는 반도체 칩이다. 일 예에서, 반도체 칩은 함께 본딩되는 웨이퍼로부터 다이싱된다(diced). 다른 예에서, 반도체 장치(100)는 패키지 기판 상에서 조립된 하나 이상의 반도체 칩을 포함하는 반도체 패키지이다.
어레이 다이(102)는, 절연층(129)의 제2 격리 구조(129a)에 의해 분리되고 전기적으로 격리되는 영역(107-109)을 포함한다. 절연층(129)은 어레이 다이(102)의 후면 상에 배치된다. 영역(107) 내에는 메모리 셀 어레이가 형성될 수 있다. 영역(107)은 코어 영역(107)으로 지칭될 수 있다. 영역(108)은 계단 영역(108)으로 지칭될 수 있고, 예를 들어, 메모리 셀 어레이 내의 메모리 셀의 게이트, 선택 트랜지스터의 게이트 등에 대한 접속을 용이하게 하는 데 사용될 수 있다. 메모리 셀 어레이 내의 메모리 셀의 게이트는 NAND 메모리 아키텍처에 대한 워드 라인에 대응한다. 영역(109)은 접촉 구조(170)를 위한 공간을 제공할 수 있다. CMOS 다이(101)는 기판(104)과, 기판(104) 상에 형성된 주변 회로를 포함한다. 단순화를 위해, (다이 또는 웨이퍼의) 주 표면은 X-Y 평면으로 지칭되고, 주 표면에 수직인 방향은 Z 방향으로 지칭된다.
또한, 도 1의 예에서, 2개의 다이 중 한 다이(예컨대, 어레이 다이(102))의 후면 상에 패드 구조(121-123)가 층 스택 내에 형성된다.
도 1의 예에서, 어레이 다이(102)의 후면 상의 층 스택은, 어레이 다이(102)의 후면 위에 적층된 제1 에칭 정지층(111), 반도체층(116), 절연층(601), 및 절연층(129)을 포함한다. 또한, 절연층(129)은 제1 에칭 정지층(111), 반도체층(116) 및 절연층(601)을 제1 에칭 정지층(111)의 부분들, 반도체층(116)의 반도체 구조(116a-116d), 및 절연층(601)의 부분들(예컨대, 도 7의 601a-601d)로 분리한다. 도 1을 참조하면, 절연층(129)의 제2 격리 구조(129a)는 제1 에칭 정지층(111), 반도체층(116), 및 절연층(601)을 분리한다. 일 예에서, 절연층(601)은 생략된다.
본 개시의 일부 양태에 따르면, 패드 구조(예컨대, 121-123)는 반도체 층(116)을 사용하여 형성된 반도체 구조(예컨대, 반도체 구조(116a, 116c, 116d)에 의해 도시됨) 위에 각각 형성된다. 패드 구조는 절연층(129)에 의해 분리되고 전기적으로 격리될 수 있다. 도 1을 참조하면, 절연층(129)은 제2 격리 구조(129a) 및 제1 절연 구조(911-914)를 포함한다. 제1 절연 구조(911-914)의 세트는 패드 구조를 분리한다. 예를 들어, 패드 구조(121, 123)는 제1 절연 구조(912)에 의해 분리되고, 패드 구조(122, 123)는 제1 절연 구조(913)에 의해 분리된다.
반도체 구조(116a-116d)는 제1 에칭 정지층(111)의 각각의 부분 위에 있다. 특정 패드 구조(예컨대, 122-123)는 접촉 구조(170) 중 하나 이상과 전도성 접속될 수 있고, 특정 패드 구조(들)(예컨대, 121)는 코어 영역(107)에서 수직 메모리 셀 스트링(180)에 대한 어레이 공통 소스의 접속부로서 구성될 수 있다.
본 개시의 양태에 따르면, 패드 구조(예컨대, 패드 구조(122-123) 중 하나)는 제1 다이의 후면 상에 배치될 수 있고, 패드 구조와 접촉 구조(들) 사이에 배치되는 반도체 구조를 통해 접촉 구조(들)(170)와 전도성 결합될 수 있다. 반도체 구조는 제1 다이의 후면 상에서 접촉 구조(들)와 전도성 접속될 수 있다. 또한, 패드 구조는 반도체 구조와 전도성 결합된다.
도 1을 참조하면, 반도체 구조(116d)는 패드 구조(122)과 접촉 구조(170) 사이에 배치된다. 반도체 구조(116d)는 패드 구조(122)와 접촉 구조(170)를 전도성 결합한다. 일부 예에서, 접촉 구조(170)의 단부(170a)는 패드 구조(122)에 접속되지 않으면서 반도체 구조(116d) 내로 돌출된다. 따라서, 패드 구조(122)는 접촉 구조(170)에 직접 접속되지 않는다. 패드 구조(122)와 접촉 구조(170) 사이의 전기적 접속 또는 결합은 반도체 구조(116d)를 사용하여 형성된다.
다른 패드 구조(예컨대, 121, 123)는 패드 구조(122)에 대해 설명된 것과 유사하거나 동일한 구조 및 재료(들)를 가질 수 있으며, 따라서 간결함을 위해 상세한 설명은 생략된다.
패드 구조(예컨대, 121-123)는 금속 재료(들)(예컨대, 알루미늄(Al), 구리(Cu), 텅스텐(W) 등)와 같은 임의의 적절한 전도성 재료를 포함할 수 있다. 일 예에서, 패드 구조(예컨대, 121-123)에 사용된 금속 재료(들)는 본딩 와이어의 부착을 용이하게 한다. 패드 구조는 물리적 기상 증착(PVD), 도금(또는 전기도금) 등과 같은 임의의 적절한 방법을 사용하여 형성될 수 있다. 일 예에서, 도금(또는 전기도금)은 Cu를 형성하는 데 사용된다. 일 예에서, 패드 구조(121-123)는 동일한 공정을 사용하여 형성되고 동일한 재료(들)를 포함한다.
반도체 구조(예컨대, 116a-116d)는 임의의 적절한 반도체 재료 또는 반도체 재료들의 조합을 포함할 수 있다. 일 예에서, 반도체 구조(예컨대, 116a-116d)는 도핑된 반도체 재료를 포함한다. 예를 들어, 도핑된 반도체 재료는 폴리실리콘과 같은 실리콘(Si)이다. 일 예에서, 도핑된 반도체 재료의 도핑 레벨은 상대적으로 높고, 반도체 구조(예컨대, 116a-116d)는 상대적으로 양호한 전도성을 갖는다. 일 예에서, 반도체 구조(예컨대, 116a-116d)의 시트 저항은 1000Ω/sq 미만이다. 일 예에서, 반도체 구조(예컨대, 116a-116d)는 화학적 기상 증착(CVD)을 사용하여 고도로 도핑된 Si를 증착함으로써 형성된다. 일 예에서, 반도체 구조(예컨대, 116a-116d)는 용광로 CVD를 사용하여 형성된다. 일부 예에서, 증착 공정 후에는 고도핑된 Si가 재결정화되는 어닐링 공정이 이어져서 재결정화된 입자의 성장을 촉진한다. 따라서, 반도체 구조(예컨대, 116a-116d)의 전도성은 증가되고, 반도체 구조(예컨대, 116a-116d)는 양호한 전도성을 갖는다.
일반적으로, 2개의 패드 구조(예컨대, 122-123)는 절연층(129) 내의 제1 절연 구조(예컨대, 제1 절연 구조(913))에 의해 물리적으로 분리되고 전기적으로 격리될 수 있다. 제1 절연 구조(예컨대, 913)는 2개의 패드 구조(예컨대, 122-123) 사이에 배치될 수 있다. 2개의 각각의 패드 구조(예컨대, 122-123) 아래의 반도체 구조(예컨대, 116c 및 116d)는 제2 격리 구조(예컨대, 129a)에 의해 물리적으로 분리되고 전기적으로 격리된다. 제2 격리 구조(예컨대, 129a)은 반도체 구조들(예컨대, 116c 및 116d) 사이에 배치된다.
도 1의 예에서, 패드 구조(121)는 반도체 구조(116a) 위에 있다. 따라서, 패드 구조(121)는 반도체 구조(116a)를 통해 영역(107) 내의 수직 메모리 셀 스트링(180)의 소스 단자와 전도성 접속되거나 결합된다. 반도체 구조(116a)는 패드 구조(121)와 수직 메모리 셀 스트링(180) 사이에 배치된다.
일부 예에서, 반도체 구조(116a)는 다수의 수직 메모리 셀 스트링(180)의 소스 단자에 결합되고, 다수의 수직 메모리 셀 스트링(180)에 대한 어레이 공통 소스(array common source: ACS)일 수 있다. 일부 예에서, 패드 구조(121)는 상대적으로 낮은 저항률을 갖는 하나 이상의 금속층으로 형성되며, 패드 구조(121)가 반도체 구조(116a)의 상대적으로 큰 부분을 덮을 때, 패드 구조(121)는 메모리 셀 어레이의 블록의 ACS를 매우 작은 기생 저항에 접속시킬 수 있다. 패드 구조(121)는 외부 소스로부터 ACS 신호를 수신하기 위한 ACS용 패드 구조로서 구성되는 부분을 포함할 수 있다. 패드 구조(121)는 임의의 적절한 금속 재료(들)를 가질 수 있다. 일 예에서, 패드 구조(121)은 동일한 공정에서 패드 구조(122-123)와 함께 형성되며, 패드 구조(122-123)에 사용된 것과 동일한 재료(들)(예컨대, Al, Cu, W 등)를 갖는다.
패시베이션 구조 등과 같은 반도체 장치(100)의 일부 구성요소는 간결함을 위해 도시되지 않는다.
어레이 다이(102)는 초기에 기판을 포함한다. 기판은 반도체 구조(116a-116d) 및 패드 구조(121-123)의 형성 전에 제거된다.
도 2는 본 개시의 일부 실시예에 따른 반도체 장치(100)와 같은 반도체 장치를 형성하기 위한 공정(200)의 개요를 설명하는 흐름도를 도시하고, 도 3 내지 도 10은 일부 실시예에 따른 공정 동안의 반도체 장치(100)의 단면도를 도시한다. 공정(200)은 S201에서 시작하여 S210으로 진행된다.
S210에서는, 제1 다이와 제2 다이가 대면 본딩된다. 제1 다이는 제1 기판을 포함한다. 일 실시예에서, 제1 다이는 다수의 영역(예컨대, 코어 영역, 계단 영역, 접촉 영역 등)을 포함한다. 제1 다이는 또한 제1 다이의 전면으로부터 작동하는 처리 단계에 의해 코어 영역에 형성된 제1 트랜지스터(예컨대, 메모리 셀 스트링(180) 내의 트랜지스터)를 포함한다. 또한, 제1 다이는, 예를 들어 코어 영역 및 계단 영역의 외부에 있는 접촉 영역에 배치된 접촉 구조(예컨대, 접촉 구조(170))를 포함한다. 접촉 구조는 제1 다이의 전면으로부터 작동하는 처리 단계에 의해 형성될 수 있다. 제2 다이는 제2 다이의 전면 상에 형성된 제2 트랜지스터를 갖는 제2 기판을 포함한다.
일부 실시예에서, 제1 다이는 어레이 다이(102)와 같은 어레이 다이이고, 제2 다이는 CMOS 다이(101)와 같은 CMOS 다이이다. 일부 예에서, 제1 다이는 CMOS 다이일 수 있고, 제2 다이는 어레이 다이일 수 있다.
도 3은 2개의 다이의 본딩 공정 후의 반도체 장치(100)의 단면도를 도시한다. 반도체 장치(100)는 대면 본딩된 어레이 다이(102)와 CMOS 다이(101)를 포함한다.
일부 실시예에서, 어레이 다이(102)는 제1 웨이퍼 상에서 다른 어레이 다이와 함께 제조되고, CMOS 다이(101)는 제2 웨이퍼 상에서 다른 CMOS 다이와 함께 제조된다. 일부 예에서, 제1 웨이퍼와 제2 웨이퍼는 개별적으로 제조된다. 예를 들어, 메모리 셀 어레이 및 I/O 접촉 구조는 제1 웨이퍼의 전면 상에서 작동하는 공정을 사용하여 제1 웨이퍼 상에 형성된다. 또한, 제1 웨이퍼의 전면 상에는 제1 본딩 구조가 형성된다. 유사하게, 제2 웨이퍼의 전면 상에서 작동하는 공정을 사용하여 제2 웨이퍼 상에 주변 회로가 형성되고, 제2 웨이퍼의 전면 상에 제2 본딩 구조가 형성된다.
일부 실시예에서, 제1 웨이퍼와 제2 웨이퍼는 웨이퍼 대 웨이퍼 본딩 기술을 사용하여 대면 본딩될 수 있다. 제1 웨이퍼 상의 제1 본딩 구조는 제2 웨이퍼 상의 대응하는 제2 본딩 구조와 결합되고, 따라서 제1 웨이퍼 상의 어레이 다이는 제2 웨이퍼 상의 CMOS 다이와 각각 본딩된다.
도 3을 참조하면, 어레이 다이(102)는 기판(103)을 포함한다. 기판(103) 상에 영역(107-109)이 형성된다. 코어 영역(107)에는 메모리 셀 어레이가 형성될 수 있고 접촉 영역(109)에는 접촉 구조가 형성될 수 있다. 계단 영역(108)은 예를 들어 수직 메모리 셀 스트링의 메모리 셀의 게이트, 선택 트랜지스터의 게이트 등에 대한 접속을 용이하게 하는 데 사용된다. CMOS 다이(101)는 기판(104)을 포함하고, 기판(104) 상에 형성된 주변 회로를 포함한다.
기판(103) 및 기판(104)은 각각 Si 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 및/또는 SOI(silicon-on-insulator) 기판과 같은 임의의 적절한 기판일 수 있다. 기판(103) 및 기판(104)은 각각 반도체 재료, 예를 들어 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. IV족 반도체는 Si, Ge, 또는 SiGe를 포함할 수 있다. 기판(103) 및 기판(104)은 각각 벌크 웨이퍼 또는 에피택셜 층일 수 있다. 일부 예에서, 기판은 다수의 층으로 형성된다. 예를 들어, 기판(103)은 도 3에 도시된 바와 같이 벌크 부분(118) 및 절연층(114)(예컨대, 실리콘 산화물 층)과 같은 다수의 층을 포함한다.
도 3의 예에서, 메모리 셀 어레이는 어레이 다이(102)의 기판(103) 상에 형성되고, 주변 회로는 CMOS 다이(101)의 기판(104) 상에 형성된다. 어레이 다이(102)와 CMOS 다이(101)는 대면(face to face) 배치되고(회로가 배치된 표면은 전방으로 지칭되고 하고, 반대쪽 표면은 후방으로 지칭됨), 함께 본딩된다.
일부 예에서, 어레이 다이(102)의 전면 상에서 작동하는 공정 단계는 기판(103) 위에 하나 이상의 층을 형성할 수 있다. 일 예에서, 하나 이상의 층은 기판(103) 위에 순차적으로 형성되는 전도층(113), 제2 에칭 정지층(112), 및 제1 에칭 정지층(111)을 포함할 수 있다. 기판(103) 위에는 3D NAND 메모리 셀 스트링(예컨대, 메모리 셀 스트링(180))의 블록이 형성될 수 있다. 도 3에 도시된 예에서, 3D NAND 메모리 셀 스트링은 전도층(113) 내로 침투한다. 일부 예에서, 메모리 셀 어레이는 수직 메모리 셀 스트링의 어레이로서 코어 영역(107) 내에 형성된다.
계단 영역(108)은, 예를 들어, 수직 메모리 셀 스트링 내의 메모리 셀의 게이트, 선택 트랜지스터의 게이트 등에 대한 접속을 용이하게 하는 데 사용된다. 수직 메모리 셀 스트링 내의 메모리 셀의 게이트는 NAND 메모리 아키텍처에 대한 워드 라인에 대응한다. 접촉 구조(170)는 접촉 영역(109) 내에 형성된다.
도 3의 예에서는, 수직 메모리 셀 스트링(180) 중 하나가 코어 영역(107)에 형성된 수직 메모리 셀 스트링의 어레이의 표현으로서 도시된다. 수직 메모리 셀 스트링(180)은 층 스택(190) 내에 형성된다. 층 스택(190)은 교대로 적층된 게이트층(195)과 절연층(194)을 포함한다. 게이트층(195)과 절연층(194)은 수직으로 적층된 트랜지스터를 형성하도록 구성된다. 일부 예에서, 트랜지스터의 스택은 메모리 셀 및 선택 트랜지스터(예컨대, 하나 이상의 하단 선택 트랜지스터, 하나 이상의 상단 선택 트랜지스터 등)를 포함한다. 일부 예에서, 트랜지스터 스택은 하나 이상의 더미 선택 트랜지스터를 포함할 수 있다. 게이트층(195)은 트랜지스터의 게이트에 대응한다. 게이트층(195)은 고유전율(high-k) 게이트 절연층, 금속 게이트(MG) 전극 등과 같은 게이트 스택 재료로 이루어진다. 절연층(194)은 실리콘 질화물, 실리콘 이산화물 등과 같은 절연 재료(들)로 이루어진다.
일 실시예에서, 수직 메모리 셀 스트링(180)은 층 스택(190) 내로 수직으로(Z 방향을 따라) 연장되는 각각의 채널 구조(181)(도 3에는 채널 구조(181) 중 하나가 도시됨)로 형성된다. 채널 구조(181)는 X-Y 평면에서 서로 분리되어 배치될 수 있다. 일부 실시예에서, 채널 구조(181)는 게이트 라인 컷 구조들(미도시) 사이에 어레이 형태로 배치된다. 게이트 라인 컷 구조는 게이트-라스트 공정(gate-last process)에서 희생층을 게이트층(195)으로 쉽게 교체하기 위해 사용된다. 채널 구조(181)의 어레이는, X 방향 및 Y 방향을 따른 매트릭스 어레이 형상, X 또는 Y 방향을 따른 지그재그 어레이 형상, 벌집(예컨대, 육각형) 어레이 형상 등과 같은 임의의 적절한 어레이 형상을 가질 수 있다. 일부 실시예에서, 각각의 채널 구조(181)는 X-Y 평면에서는 원형 형상을 갖고, X-Z 평면 및 Y-Z 평면에서는 기둥 형상을 갖는다. 일부 실시예에서, 게이트 라인 컷 구조들 사이의 채널 구조의 수량 및 배열은 제한되지 않는다.
일부 실시예에서, 채널 구조(181)는 기판(103)의 주 표면 방향에 수직한 Z 방향으로 연장되는 기둥 형상을 갖는다. 일 실시예에서, 채널 구조(181)는 X-Y 평면에서 원형 형상의 재료로 형성될 수 있고 Z 방향으로 연장된다. 예를 들어, 채널 구조(181)는 하나 이상의 절연층(189)으로 둘러싸인 반도체층(채널층이라고도 함)(185)(예컨대, 폴리실리콘)을 포함한다. 일 예에서, 하나 이상의 절연층(189)은, 채널층(185)을 둘러싸는 ONO(Oxide-Nitride-Oxide) 구조를 형성하는 차단 절연층(예컨대, 실리콘 산화물), 전하 저장층(예컨대, 실리콘 질화물), 터널링 절연층(예컨대, 실리콘 산화물)을 포함한다. 채널 구조(181)는 채널층(185) 내부에 스페이스(186)를 더 포함할 수 있다. 스페이스(186)는 빈공간이거나 절연 재료로 채워질 수 있으며, 절연층(186)으로 지칭될 수 있다. 채널 구조(181)는 X-Y 평면에서 원형 형상을 가질 수 있고 Z 방향으로 연장될 수 있다. 일 예에서, 차단 절연층(예컨대, 실리콘 산화물)은 채널 구조(181)를 위한 홀의 측벽 상에(층 스택(190) 내에) 형성되고, 그런 다음, 전하 저장층(예컨대, 실리콘 질화물), 터널링 절연층, 반도체층(185) 및 절연층(186)이 측벽으로부터 순차적으로 적층된다. 반도체층(185)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적절한 반도체 재료일 수 있고, 반도체 재료는 도핑되지 않을 수 있거나, p형 또는 n형 도펀트를 포함할 수 있다. 일부 예에서, 반도체 재료는 도핑되지 않은 고유 실리콘 재료이다. 그러나, 결함으로 인해, 일부 예에서 고유 실리콘 재료는 1010cm-3 정도의 캐리어 밀도를 가질 수 있다. 절연층(186)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연재료로 형성되고/되거나, 에어갭으로 형성될 수 있다.
일 실시예에서, 채널 구조(181) 및 층 스택(190)은 함께 메모리 셀 스트링(180)을 형성한다. 예를 들어, 반도체 층(185)은 메모리 셀 스트링(180) 내의 트랜지스터에 대한 채널 부분에 대응하고, 게이트 층(195)은 메모리 셀 스트링(180) 내의 트랜지스터의 게이트에 대응한다. 일반적으로, 트랜지스터는 채널을 제어하는 게이트를 갖고, 채널의 각 측면에 드레인 및 소스를 갖는다. 단순화를 위해, 도 3의 예에서 도 3의 트랜지스터에 대한 채널의 하단 측면은 드레인으로 지칭되고, 도 3의 트랜지스터에 대한 채널의 상부 측면은 소스로 지칭된다. 특정 구동 구성에서 드레인과 소스는 스위칭될 수 있다. 도 3의 예에서, 반도체층(185)은 트랜지스터의 접속된 채널에 대응한다. 특정 트랜지스터의 경우, 도 3에서 특정 트랜지스터의 드레인은 특정 트랜지스터 아래의 하위 트랜지스터의 소스와 접속되고, 특정 트랜지스터의 소스는 특정 트랜지스터 위의 상위 트랜지스터의 드레인과 접속된다. 따라서, 메모리 셀 스트링(180) 내의 트랜지스터들은 직렬로 접속된다. "상부" 및 "하부"는 어레이 다이(102)가 거꾸로 배치되어 있는 도 3에 특정적으로 사용된다.
메모리 셀 스트링(180)은 메모리 셀 트랜지스터(또는 메모리 셀로 지칭됨)를 포함한다. 메모리 셀 트랜지스터는 메모리 셀 트랜지스터의 플로팅 게이트에 대응하는 전하 저장층의 부분에서의 캐리어 트랩핑에 기초하여 서로 다른 임계 전압을 가질 수 있다. 예를 들어, 메모리 셀 트랜지스터의 플로팅 게이트에 상당한 양의 정공이 트랩(저장)되는 경우, 메모리 셀 트랜지스터의 임계 전압은 미리 정의된 값보다 낮으며, 그러면 메모리 셀 트랜지스터는 로직 "1"에 대응하는 프로그램되지 않은 상태(소거된 상태로도 지칭됨)에 있다. 플로팅 게이트로부터 정공이 배출될 때, 메모리 셀 트랜지스터의 임계 전압은 미리 정의된 값보다 높으며, 따라서 메모리 셀 트랜지스터는 일부 예에서 로직 "0"에 대응하는 프로그램된 상태에 있다.
일 예에서, 메모리 셀 스트링(180)은 메모리 셀 스트링(180) 내의 메모리 셀들을 비트 라인에 결합/결합해제하도록 구성된 하나 이상의 상단 선택 트랜지스터를 포함하고, 메모리 셀 스트링(180) 내의 메모리 셀들을 ACS에 결합/결합해제하도록 구성된 하나 이상의 하단 선택 트랜지스터를 포함한다.
상단 선택 트랜지스터는 상단 선택 게이트(top select gates: TSG)에 의해 제어된다. 예를 들어, TSG 전압(TSG에 인가되는 전압)이 상단 선택 트랜지스터의 임계 전압보다 큰 경우, 메모리 셀 스트링(180) 내의 상단 선택 트랜지스터가 턴온되어 메모리 셀 스트링(180) 내의 메모리 셀이 비트 라인에 결합되고(예컨대, 메모리 셀 스트링의 드레인이 비트 라인에 결합됨), TSG 전압(TSG에 인가되는 전압)이 상단 선택 트랜지스터의 임계 전압보다 작은 경우, 상단 선택 트랜지스터가 턴오프되어 메모리 셀 스트링(180)의 메모리 셀이 비트 라인으로부터 결합해제된다(예컨대, 메모리 셀 스트링의 드레인이 비트 라인으로부터 결합해제됨).
유사하게, 하단 선택 트랜지스터는 하단 선택 게이트(BSG)에 의해 제어된다. 예를 들어, BSG 전압(BSG에 인가되는 전압)이 메모리 셀 스트링(180) 내의 하단 선택 트랜지스터의 임계 전압보다 큰 경우, 하단 선택 트랜지스터가 턴온되어 메모리 셀 스트링(180) 내의 메모리 셀이 ACS에 결합되고(예컨대, 메모리 셀 스트링(180) 내의 메모리 셀 스트링의 소스가 ACS에 결합됨), BSG 전압(BSG에 인가되는 전압)이 하단 선택 트랜지스터의 임계 전압보다 작은 경우, 하단 선택 트랜지스터가 턴오프되어 메모리 셀이 ACS로부터 결합해제된다(예컨대, 메모리 셀 스트링(180) 내의 메모리 셀 스트링의 소스가 ACS로부터 결합해제됨).
도 3의 예에서, 반도체층(185)의 하단 부분을 비트 라인(BL)에 전기적으로 결합시키기 위해 비아(162), 금속 와이어(163), 본딩 구조(164) 등과 같은 상호접속 구조가 형성될 수 있다. 상호접속 구조는 추가 구조(들)를 포함하고/하거나, 비아(162), 금속 와이어(163) 및 본딩 구조(164) 중 하나를 수정하고/하거나, 비아(162), 금속 와이어(163) 및 본딩 구조(164) 중 하나를 생략하도록 적절하게 구성될 수 있다.
또한, 도 3의 예에서, 계단 영역(108)은 트랜지스터(예컨대, 메모리 셀, 상단 선택 트랜지스터(들), 하단 선택 트랜지스터(들) 등)의 게이트에 대한 워드 라인(WL) 접속을 용이하게 하도록 형성된 계단을 포함한다. 예를 들어, 접속 구조(워드 라인 접속 구조로도 지칭됨)(150)는 서로 전도성 결합된 접촉 플러그(워드 라인 접촉 플러그로도 지칭됨)(151), 비아 구조(152) 및 금속 배선(153)을 포함한다. 워드 라인 접속 구조(150)는 WL을 메모리 셀 스트링(180) 내의 트랜지스터의 게이트 단자에 전기적으로 결합시킬 수 있다. 접속 구조(150)는 추가 구조(들)을 포함하고/하거나, 접촉 플러그(151), 비아 구조(152) 및 금속 와이어(153) 중 하나를 수정하고/하거나, 접촉 플러그(151), 비아 구조(152) 및 금속 와이어(153) 중 하나를 생략하도록 적절하게 구성될 수 있다.
도 3의 예에서, 접촉 구조(170)는 접촉 영역(109)에 형성된다. 일부 실시예에서, 접촉 구조(170)는 어레이 다이(102)의 전면 상에서의 처리에 의해 워드 라인 접속 구조(150)와 동시에 형성될 수 있다. 따라서, 일부 예에서, 접촉 구조(170)는 워드 라인 접속 구조(150)와 유사한 구조 및/또는 재료를 갖는다. 구체적으로, 접촉 구조(170)는 함께 전도성 결합되는 접촉 플러그(171), 비아 구조(172) 및 금속 와이어(173)를 포함할 수 있다. 접촉 구조(170)는 추가 구조(들)를 포함하고/하거나, 접촉 플러그(171), 비아 구조(172) 및 금속 와이어(173) 중 하나를 수정하고/하거나 접촉 플러그(171), 비아 구조(172) 및 금속 와이어(173) 중 하나를 생략하도록 적절하게 구성될 수 있다.
일부 예에서, 접촉 플러그(171) 및 워드라인 접촉 플러그(151)에 대한 패턴을 포함하는 마스크가 사용될 수 있다. 마스크는 접촉 플러그(171) 및 워드라인 접촉 플러그(151)에 대한 접촉 홀을 형성하는데 사용된다. 접촉 홀을 형성하기 위해 에칭 공정이 사용될 수 있다. 일 예에서, 워드라인 접촉 플러그(151)에 대한 접촉 홀의 에칭은 게이트층(195) 상에서 중단될 수 있고, 접촉 플러그(171)에 대한 접촉 홀의 에칭은 전도층(113) 내에서 중단될 수 있다. 또한, 접촉 홀은 적절한 라이너 층(예컨대, 티타늄/질화 티타늄) 및 금속 층(예컨대, 텅스텐)으로 채워져서 접촉 플러그(171) 및 워드 라인 접촉 플러그(151)와 같은 접촉 플러그를 형성할 수 있다. 접촉 구조(170)는 침투 깊이만큼 전도층(113) 내로 연장될 수 있다. 구체적으로, 접촉 플러그(171)는 도 3의 예에서 제1 에칭 정지층(111) 및 제2 에칭 정지층(112)을 통해 연장되고 전도층(113) 내로 연장된다. 또한 BEOL(back end of line) 공정은 비아 구조, 금속 와이어, 본딩 구조 등과 같은 다양한 접속 구조를 형성하는 데 사용될 수 있다.
또한, 도 3의 예에서는 어레이 다이(102) 및 CMOS 다이(101)의 전면 상에 각각 본딩 구조가 형성된다. 예를 들어, 워드 라인 접속 구조(150), 메모리 셀 스트링(180) 및 접촉 구조(170)에 대한 본딩 구조(154, 164 및 174)가 어레이 다이(102)의 전면 상에 각각 형성되고, 본딩 구조(164, 154 및 174)에 각각 대응하는 본딩 구조(131, 132 및 134)가 CMOS 다이의 전면 상에 형성된다. COMS 다이(101) 내에는 금속층(191-193)이 형성되어 대응하는 본딩 구조(131, 132 및 134)에 각각 접속될 수 있다.
도 3의 예에서, 어레이 다이(102)와 CMOS 다이(101)는 대면 배치되고(회로측은 전방이고, 기판측은 후방임) 함께 본딩된다. 어레이 다이(102) 및 CMOS 다이(101) 상의 대응하는 본딩 구조는 정렬되고 함께 본딩되며, 2개의 다이 상의 적절한 구성요소를 전도성 결합하는 본딩 인터페이스를 형성한다. 예를 들어, 본딩 구조(164)와 본딩 구조(131)는 메모리 셀 스트링(180)의 드레인측을 비트라인(BL)과 결합하기 위해 함께 본딩된다. 다른 예에서, 본딩 구조(174) 및 본딩 구조(134)는 어레이 다이(102) 상의 접촉 구조(170)를 CMOS 다이(101) 상의 I/O 회로와 결합하기 위해 함께 본딩된다.
도 2를 다시 참조하면, S212에서, 제1 다이의 제1 기판이 제1 다이의 후면으로부터 제거된다. 제1 기판의 제거는 제1 다이의 후면 상에서 메모리 셀 스트링(180) 및 접촉 구조(170)을 노출시킨다. 예를 들어, 제1 기판의 제거는 접촉 구조(170)의 단부(170a)를 노출시킨다.
도 4는 어레이 다이(102)로부터 제1 기판(103)을 제거한 후의 반도체 장치(100)의 단면도를 도시한다. 도 4의 예에서는, 벌크 부분(118) 및 절연층(114)이 어레이 다이(102)의 후면으로부터 제거된다. 또한, 전도층(113) 및 제2 에칭 정지층(112)이 어레이 다이(102)의 후면으로부터 제거된다.
일부 예에서, 웨이퍼 대 웨이퍼 본딩 공정 후에, 어레이 다이를 갖는 제1 웨이퍼는 CMOS 다이를 갖는 제2 웨이퍼와 본딩된다. 그런 다음, 제1 웨이퍼의 후면으로부터 제1 기판이 박막화된다. 일 예에서는, 제1 웨이퍼의 벌크 부분(118)의 대부분을 제거하기 위해 화학 기계적 연마(CMP) 공정 또는 연삭 공정이 사용된다. 또한, 제1 웨이퍼의 후면으로부터 나머지 벌크 부분(118), 절연층(114), 전도층(113) 및 제2 에칭 정지층(112)을 제거하기 위해 적절한 에칭 공정이 사용될 수 있다. 벌크 부분(118), 절연층(114), 전도층(113) 및 제2 에칭 정지층(112)을 제거하면 접촉 영역(109)에서 돌출된 접촉 구조(170)의 단부(170a)가 드러날 수 있다. 벌크 부분(118), 절연층(114), 전도층(113) 및 제2 에칭 정지층(112)을 제거하면 또한 코어 영역(107)에서 메모리 셀 스트링(180)의 단부가 드러날 수 있다.
도 2를 다시 참조하면, 단계 S214, S216, S218 및 S220은 제1 다이(예컨대, 어레이 다이(102))의 후면 상에 반도체 구조(예컨대, 116a-116d) 및 패드 구조(예컨대, 121-123)를 형성하는 데 사용될 수 있고, 도 5 내지 도 10를 참조하여 설명된다.
도 2, 도 5 내지 도 7을 참조하면, 단계 S214 및 S216은 반도체 구조(예컨대, 116a-116d)를 형성하는 데 사용될 수 있다. S214에서, 반도체 구조를 형성하는 데 사용되는 반도체 층(예컨대, 도 5의 116)이 제1 다이의 후면 위에 형성된다. CVD, 용광로 CVD 등과 같은 임의의 적절한 공정이 반도체 층을 형성하는데 사용될 수 있다. 본 개시의 양태에 따르면, 반도체 층은 고도핑된 반도체 재료(들)를 포함하고, 반도체 재료(들)의 전도성을 더욱 증가시키기 위해 어닐링될 수 있다. 어닐링 공정은 반도체 재료(들)의 재결정화 및 입자의 추가 성장을 촉진하여 양호한 전도성을 갖는 반도체 층을 생성할 수 있다. 도 5를 참조하면, 일 예에서, 반도체 층(116)은 어레이 다이(102)의 후면 상에 증착되고, 제1 에칭 정지층(111) 위에 있다. 반도체 층(116)은 또한 노출된 메모리 셀 스트링(180) 및 접촉 구조(170) 위에 있다. 일 예에서, 반도체 층(116)은 접촉 구조(170)의 단부(170a) 위에 배치된다. 반도체 층(116)은 고도핑된 Si(예컨대, 폴리실리콘)를 포함한다. 반도체층(116) 내의 고도핑된 Si(예컨대, 폴리실리콘)는 어닐링되고 그에 따라 재결정화되어 양호한 전도성을 갖게 된다.
도 2, 도 6 및 도 7을 참조하면, S216에서, 반도체 구조(예컨대, 116a-116d)는 제1 다이의 후면 상의 반도체 층(예컨대, 116)으로부터 형성될 수 있다. 도 6을 참조하면, 제1 다이(예컨대, 어레이 다이(102))의 후면에서 반도체 층(116) 위에 절연층(601)(하드 마스크 층으로도 지칭됨) 및 포토레지스트층(602)이 형성된다. 하드 마스크 층(601)은 실리콘 산화물, 실리콘 질화물 등과 같은 하나 이상의 절연 재료를 포함할 수 있다. 하드 마스크 층(601)은 하나 이상의 하위 층을 포함할 수 있다. 일 예에서, 하드 마스크 층(601)은 실리콘 산화물을 포함한다.
도 7을 참조하면, 제1 다이(예컨대, 어레이 다이(102))의 후면에서, 포토리소그래피 공정이 사용되어, 마스크에 따라 포토레지스트층(602)으로의 절연층(129)의 제2 격리 구조(129a)에 대한 패턴을 정의한다. 하드 마스크층(601), 반도체층(116) 및 제1 에칭 정지층(111)의 일부를 제거함으로써 제1 홀(701-704)을 형성하기 위해 에칭 공정이 사용된다. 반도체층(116)으로부터 제거된 부분은 반도체층(116)의 제1 부분으로 지칭된다. 반도체 구조(116a-116d)는 반도체 층(116)의 제1 부분을 제거함으로써 형성되고, 제1 홀(701-704)은 반도체 구조(116a-116d)를 분리시킨다.
일 예에서, 에칭 공정은 건식 에칭 공정을 포함한다. 일 예에서, 에칭 공정은 게이트 층(195) 및 절연 층(194)을 포함하는 층 스택(190)까지 제1 다이의 후면을 에칭한다. 일 예에서, 층 스택(190)은 손상되지 않거나 최소한으로 영향을 받는다. 이어서, 포토레지스트층(602)이 제거된다. 예를 들어, 도 7에 도시된 바와 같이, 하드 마스크층(601)은 제거되지 않는다. 대안적으로, 하드 마스크층(601)의 일부 또는 전체가 제거될 수 있다.
도 2 및 도 8을 참조하면, S218에서, 제1 다이(예컨대, 어레이 다이(102))의 후면에서 하드 마스크 층(601) 위에 절연층(예컨대, 절연층(129))이 형성된다. 또한, 절연층(129)은 제1 홀(701-704) 내에 증착되어 제1 홀(701-704)을 채우고, 제2 격리 구조(129a)가 제1 홀(701-704) 내에 형성된다. 따라서, 반도체층(116) 위에는 절연층(129) 및 하드 마스크층(601)을 포함하는 복합 절연층(801)이 형성된다. 일 예에서, 절연층(129)을 형성하기 전에 하드 마스크층(601)이 제거되고, 그에 따라 절연층(129)은 반도체층(116) 위 및 제1 홀(701-704) 내에 형성된다.
도 8을 참조하면, 어레이 다이(102)는 2개의 제2 격리 구조(129a)에 의해 영역(107-109)으로 분리된다. 구체적으로, 제1 홀(701) 내의 제2 격리 구조(129a)에 의해 영역(107-108)이 분리되고, 제1 홀(702) 내의 제2 격리 구조(129a)에 의해 영역(108-109)이 분리된다. 반도체층(116)은 제2 격리 구조(129a)에 의해 반도체 구조(116a-116d)로 분리된다. 2개의 반도체 구조(예컨대, 116c 및 116d)는 제2 격리 구조(예컨대, 129a)에 의해 분리되고 전기적으로 격리될 수 있다. 하드 마스크층(601)은 제2 격리 구조(129a)에 의해 부분(601a-601d)으로 분리된다.
도 1, 도 2, 도 9 및 도 10을 참조하면, S220에서, 제1 다이(예컨대 어레이 다이(102))의 후면에 패드 구조(예컨대 반도체 장치(100)의 121-123)가 형성된다.
도 9를 참조하면, 절연 층(129) 위에 포토레지스트층(902)이 형성된다. 이어서, 포토리소그래피 공정이 사용되어, 마스크에 따라 포토레지스트층(902)으로의 패드 구조(예컨대, 121-123)에 대한 패턴을 정의한다. 절연층(129)의 제2 부분 및 하드 마스크층(601)의 대응하는 부분을 제거함으로써 각각의 반도체 구조 위에 있는 제2 홀(901-903)을 형성하기 위해 에칭 공정이 사용된다. 일 예에서, 에칭 공정은 반도체 층(116)으로 추가로 에칭되어, 반도체 구조(116a-116d)의 각각의 상단 부분을 제거한다. 일 예에서, 에칭 공정은 건식 에칭 공정을 포함한다.
도 1 및 도 10을 참조하면, 제1 다이(예컨대, 어레이 다이(102))의 후면에 패드 구조가 형성된다. 일 예에서는, 포토레지스트층(902)이 제거된다. 이어서, 예를 들어 PVD와 같은 임의의 적절한 방법을 사용하여 어레이 다이(102)의 후면 상에 금속 재료(들)를 증착함으로써 금속층(1001)이 형성된다. 일 예에서, 금속층(예컨대, Cu 층)(1001)은 제1 다이의 후면 상에 전기도금된다. 금속층(1001)은 제2 홀(901-903)을 채운다.
도 1을 참조하면, 절연층(129) 위에 있는 금속층(1001)의 부분은, 예를 들어, 에칭 공정, CMP 등에 의해 제거될 수 있다. 제2 홀(901-903) 내의 금속층(1001)의 부분은 패드 구조(예컨대, 121-123)를 형성한다. 패드 구조(예컨대, 121-123)는 절연층(129)의 제1 절연 구조(911-914)에 의해 분리되고 전기적으로 격리된다.
금속층(1001)은 금속 재료(들)인 Al, Cu, W 등과 같은 하나 이상의 재료를 포함할 수 있다. 금속층(1001)은 하나 이상의 층을 포함할 수 있다. 일부 실시예에서는, 금속 재료(들)(예컨대, Al)와 반도체 층(116) 사이에 인터페이싱 층(들)이 형성될 수 있다. 일부 예에서는, 인터페이싱 층(들)으로서 금속 실리사이드 박막이 사용될 수 있다. 일 예에서는, Al과 반도체층(116) 사이의 오믹 접촉을 가능하게 하기 위해 금속 실리사이드 박막이 사용될 수 있다. 다른 예에서는, 반도체층(116)으로의 알루미늄 확산을 방지하기 위한 확산 장벽으로서 금속 실리사이드 박막이 사용된다.
금속층(1001)이 반도체층(116) 위에 형성됨에 따라, 패드 구조(예컨대, 121-123)는 각각의 반도체 구조(예컨대, 116a, 116c 및 116d) 위에 형성된다. 따라서, 일부 예에서, 금속층(1001)의 형성으로부터 채널 구조(181)에 대한 오염이 감소되거나 제거된다. 일 예에서, 패드 구조와 각각의 접촉 구조 사이의 접속을 용이하게 하기 위해 반도체 구조(예컨대, 116a, 116c 및 116d) 내에 폴리실리콘과 같은 반도체 재료를 사용하면 반도체 장치의 스트레스가 감소된다.
본 개시에서는, 하나의 패드 구조(예컨대, 121)가 코어 영역(107)에 도시되어 있다. 일반적으로, 본 개시에 설명된 공정을 사용하여 하나 이상의 패드 구조가 코어 영역(107)에 형성될 수 있다.
반도체 장치는 함께 본딩된 제1 웨이퍼 및 제2 웨이퍼를 포함할 수 있다. 예에서, 제1 웨이퍼는 제1 다이(예컨대, 어레이 다이(102))를 포함하고, 제2 웨이퍼는 제2 다이(예컨대, CMOS 다이(101))를 포함한다. 도 1 내지 도 10에 도시된 공정(200)은 함께 본딩된 제1 웨이퍼 및 제2 웨이퍼를 포함하는 반도체 장치에 맞게 적절히 조정될 수 있다. 예를 들어, 제1 웨이퍼와 제2 웨이퍼 중 하나(예컨대, 제1 웨이퍼)의 기판은 도 2 내지 도 4를 참조하여 설명한 것과 유사하게 제거된다. 도 2, 도 5 내지 도 8을 참조하여 설명된 바와 같이, 반도체 구조가 제1 웨이퍼의 후면 상에 형성된다. 이어서, 도 2, 도9 및 도 10을 참조하여 설명된 바와 같이, 패드 구조가 제1 웨이퍼의 후면 상에 형성된다.
일 예에서, 제1 웨이퍼 상에 패드 구조를 형성한 후, 본딩된 제1 웨이퍼 및 제2 웨이퍼를 다이싱함으로써 다이가 형성될 수 있다. 다이 중 하나는 제1 다이 및 제2 다이를 포함할 수 있다.
웨이퍼 제조 공정은, 패시베이션, 테스팅, 다이싱 등과 같은 추가 공정을 계속 수행할 수 있다.
도 11은 본 개시의 일부 예에 따른 메모리 시스템 장치(또는 메모리 시스템)(1100)의 블록도를 도시한다. 메모리 시스템 장치(1100)는, 반도체 장치(100)와 유사하게 각각 구성되는 하나 이상의 반도체 장치(예컨대, 반도체 장치(1111-1114)에 의해 도시됨)를 포함한다. 일부 예에서, 반도체 장치(100) 및 반도체 장치(1111-1114)는 반도체 메모리 장치이다. 일부 예에서, 메모리 시스템 장치(1100)는 SSD(Solid State Drive)이다.
메모리 시스템 장치(1100)는 다른 적절한 구성요소를 포함한다. 일 예에서, 메모리 시스템 장치(1100)는 제어기 또는 마스터 제어기(1102)를 포함한다. 예를 들어, 메모리 시스템 장치(1100)는 도 11에 도시된 바와 같이 함께 결합된 인터페이스(1101) 및 제어기를 포함한다. 메모리 시스템 장치(1100)는 마스터 제어기(1102)를 반도체 장치(1111-1114)와 결합시키는 버스(1120)를 포함할 수 있다. 또한, 마스터 제어기(1102)는 각각의 제어 라인(1121-1124)에 의해 도시된 바와 같이 반도체 장치(1111 내지 1114)와 각각 접속된다.
인터페이스(1101)는 메모리 시스템 장치(1100)와 호스트 장치 사이에서 기계적으로 및 전기적으로 접속되도록 적절하게 구성되며, 메모리 시스템 장치(1100)와 호스트 장치 사이에서 데이터를 전송하는데 사용될 수 있다.
마스터 제어기(1102)는 데이터 전송을 위해 각각의 반도체 장치(1111-1114)를 인터페이스(1101)에 접속하도록 구성된다. 예를 들어, 마스터 제어기(1102)는 반도체 장치(1111-1114)에 인에이블/디스에이블 신호를 각각 제공하여, 데이터 전송을 위해 하나 이상의 반도체 장치(1111-1114)를 활성화하도록 구성된다.
마스터 제어기(1102)는 메모리 시스템 장치(1100) 내의 다양한 명령의 완료를 담당한다. 예를 들어, 마스터 제어기(1102)는 불량 블록 관리, 오류 검사 및 정정, 가비지 수집 등을 수행할 수 있다.
일부 실시예에서, 마스터 제어기(1102)는 프로세서 칩을 사용하여 구현된다. 일부 예에서, 마스터 제어기(1102)는 다수의 마이크로제어기 유닛(MCU)을 사용하여 구현된다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개괄적으로 설명한다. 당업자는 본 명세서에 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시가 쉽게 사용될 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 정신 및 범위를 벗어나지 않는다는 것과, 여기서의 다양한 변경, 대체 및 변형이 본 개시의 정신 및 범위를 벗어나지 않으면서 이루어질 수 있다는 것을 인식해야 한다.

Claims (20)

  1. 반도체 장치로서,
    제1 접촉 구조를 포함하는 제1 다이 ― 상기 제1 접촉 구조는 상기 제1 다이의 전면(face side) 상에 형성됨 ― 와,
    상기 제1 다이의 후면 상에 배치되고, 상기 제1 다이의 후면에서 상기 제1 접촉 구조와 전도성 접속되는 제1 반도체 구조와,
    상기 제1 다이의 후면 상에 배치되고, 상기 제1 반도체 구조와 전도성 결합된 제1 패드 구조를 포함하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 제1 접촉 구조의 단부는 상기 제1 패드 구조와 접속되지 않으면서 상기 제1 반도체 구조 내로 돌출되는,
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 다이의 후면 상에 배치되고, 상기 제1 다이의 후면에서 제2 접촉 구조와 전도성 접속되는 제2 반도체 구조와,
    상기 제1 다이의 후면 상에 배치되고, 상기 제2 반도체 구조와 전도성 결합되는 제2 패드 구조와,
    상기 제1 패드 구조와 상기 제2 패드 구조 사이에 배치되고, 상기 제1 패드 구조를 상기 제2 패드 구조로부터 전기적으로 격리시키는 제1 격리 구조를 더 포함하는,
    반도체 장치.
  4. 제3항에 있어서,
    상기 제1 반도체 구조와 상기 제2 반도체 구조 사이에 배치되고, 상기 제1 반도체 구조를 상기 제2 반도체 구조로부터 전기적으로 격리시키는 제2 격리 구조를 더 포함하는,
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 반도체 구조는 도핑된 반도체 재료를 포함하고, 상기 제1 패드 구조는 금속 재료를 포함하는,
    반도체 장치.
  6. 제5항에 있어서,
    상기 도핑된 반도체 재료는 폴리실리콘인,
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1 다이는 수직 메모리 셀 스트링을 포함하는 코어 영역, 상기 수직 메모리 셀 스트링 내의 메모리 셀의 게이트에 접속되는 계단 영역, 및 상기 제1 접촉 구조를 포함하는 접촉 영역을 포함하고, 상기 코어 영역, 상기 계단 영역 및 상기 접촉 영역은 상기 제1 다이의 후면 상에 배치된 절연층의 각각의 격리 구조에 의해 전기적으로 격리되는,
    반도체 장치.
  8. 제7항에 있어서,
    상기 제1 다이의 후면 상에 배치된 패드 구조를 더 포함하되, 상기 패드 구조는, 상기 패드 구조와 상기 수직 메모리 셀 스트링 사이에 배치된 반도체 구조를 통해, 상기 코어 영역 내의 상기 수직 메모리 셀 스트링과 전도성 접속되는,
    반도체 장치.
  9. 제7항에 있어서,
    제2 다이를 더 포함하되, 상기 제2 다이는 상기 제2 다이의 전면 상에 상기 수직 메모리 셀 스트링에 대한 주변 회로를 포함하고, 상기 제1 다이와 상기 제2 다이는 대면 본딩되는,
    반도체 장치.
  10. 제9항에 있어서,
    상기 제1 다이 상의 제1 접촉 구조는 본딩 구조를 통해 상기 제2 다이 상의 입출력 회로에 전기적으로 결합되는,
    반도체 장치.
  11. 반도체 장치를 제조하기 위한 방법으로서,
    제1 다이의 후면 상에, 상기 제1 다이의 후면에서 제1 접촉 구조와 전도성 접속되는 제1 반도체 구조를 형성하는 단계 ― 상기 제1 다이는 제1 기판과, 상기 제1 다이의 전면 상에 형성된 제1 접촉 구조를 포함함 ― 와,
    상기 제1 다이의 후면 상에, 상기 제1 반도체 구조와 전도성 접속된 제1 패드 구조를 형성하는 단계를 포함하는,
    방법.
  12. 제11항에 있어서,
    상기 제1 다이와 제2 다이를 대면(face-to-face) 본딩하는 단계와,
    상기 제1 다이의 후면으로부터 상기 제1 기판을 제거하는 단계 ― 상기 제1 다이의 후면 상의 상기 제1 접촉 구조의 단부가 노출되고, 상기 제1 패드 구조에 접속되지 않으면서 상기 제1 반도체 구조 내로 돌출됨 ― 를 더 포함하는,
    방법.
  13. 제12항에 있어서,
    상기 제1 반도체 구조를 형성하는 단계는,
    상기 제1 다이의 후면 위에서, 상기 제1 접촉 구조의 단부 위에 반도체 층을 형성하는 단계와,
    상기 반도체 층의 제1 부분을 제거함으로써 반도체 구조를 형성하는 단계 ― 상기 제1 반도체 구조와 제2 반도체 구조를 포함하는 상기 반도체 구조를 분리하기 위해 제1 홀이 형성됨 ― 와,
    상기 반도체 구조 위에 그리고 상기 제1 홀 내에 절연층을 증착하는 단계 ― 상기 제1 홀 내의 상기 절연층의 부분은 제2 격리 구조를 형성하고, 상기 제2 격리 구조 중 하나는 상기 제1 반도체 구조와 상기 제2 반도체 구조 사이에 배치되어 상기 제1 반도체 구조와 상기 제2 반도체 구조를 전기적으로 격리시킴 ― 를 더 포함하되,
    상기 제1 다이는 수직 메모리 셀 스트링을 포함하는 코어 영역, 상기 수직 메모리 셀 스트링 내의 메모리 셀의 게이트와 접속되는 계단 영역, 및 상기 제1 접촉 구조를 포함하는 접촉 영역으로 분리되고, 상기 코어 영역, 상기 계단 영역 및 상기 접촉 영역은 상기 제2 격리 구조 중 2개에 의해 전기적으로 격리되는,
    방법.
  14. 제13항에 있어서,
    상기 제1 패드 구조를 형성하는 단계는,
    상기 절연층의 제2 부분을 제거하여 상기 반도체 구조의 각각 위에 제2 홀을 형성하는 단계와,
    상기 반도체 구조의 각각 위의 상기 제2 홀 내에 패드 구조를 형성하는 단계 ― 상기 패드 구조는 상기 절연층의 제1 격리 구조에 의해 전기적으로 격리되고, 상기 패드 구조는 상기 제1 패드 구조를 포함함 ― 를 더 포함하는,
    방법.
  15. 제13항에 있어서,
    상기 반도체 층을 형성하는 단계는 전도성인 도핑된 반도체 재료를 증착하여 상기 반도체 층을 형성하는 단계를 포함하고, 상기 제1 반도체 구조는 상기 도핑된 반도체 재료를 포함하는,
    방법.
  16. 제15항에 있어서,
    도핑된 반도체 재료는 폴리실리콘인,
    방법.
  17. 제14항에 있어서,
    상기 패드 구조 중 하나는 상기 코어 영역에 위치하고, 상기 패드 구조 중 상기 하나와 상기 수직 메모리 셀 스트링 사이에 배치된 반도체 구조를 통해 상기 코어 영역 내의 상기 수직 메모리 셀 스트링과 전도성 접속되는,
    방법.
  18. 제13항에 있어서,
    상기 제2 다이는 상기 수직 메모리 셀 스트링에 대한 주변 회로를 포함하는,
    방법.
  19. 제12항에 있어서,
    상기 제1 다이와 상기 제2 다이를 대면 본딩하는 단계는, 상기 제1 다이 상의 제1 본딩 구조를 상기 제2 다이 상의 제2 본딩 구조와 본딩하는 단계를 더 포함하고,
    상기 제1 본딩 구조는 상기 제1 다이 상의 상기 제1 접촉 구조와 전도성 결합되고, 상기 제2 본딩 구조는 상기 제2 다이 상의 입출력 회로와 전도성 결합되는,
    방법.
  20. 메모리 시스템으로서,
    반도체 장치 및 제어기를 포함하되,
    상기 반도체 장치는,
    제1 접촉 구조를 포함하는 제1 다이 ― 상기 제1 접촉 구조는 상기 제1 다이의 전면 상에 형성됨 ― 와,
    상기 제1 다이의 후면 상에 배치되고, 상기 제1 다이의 후면에서 상기 제1 접촉 구조와 전도성 접속되는 제1 반도체 구조와,
    상기 제1 다이의 후면 상에 배치되고, 상기 제1 반도체 구조와 전도성 결합된 제1 패드 구조를 포함하고,
    상기 제어기는 상기 반도체 장치의 동작을 제어하도록 구성되고, 상기 제어기는 상기 반도체 장치와 접속되는,
    메모리 시스템.
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