CN113906560A - 半导体设备的焊盘结构 - Google Patents

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王溢欢
张明康
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Yangtze Memory Technologies Co Ltd
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Abstract

本公开内容的各方面提供了一种半导体器件和制造该半导体器件的方法。半导体设备包括第一管芯，该第一管芯包括形成在第一管芯的正面上的第一接触结构。半导体设备包括第一半导体结构和设置在第一管芯的背面上的第一焊盘结构。第一半导体结构从第一管芯的背面与第一接触结构导电连接，并且第一焊盘结构与第一半导体结构导电耦接。第一接触结构的端部突出到第一半导体结构中而不连接到第一焊盘结构。第一管芯与第二管芯可以面对面地键合。

Description

半导体设备的焊盘结构
技术领域
本申请描述了总体上涉及半导体设备的实施例。
背景技术
通常，半导体设备(例如，半导体芯片)通过各种输入/输出(input/output,I/O)焊盘结构(例如，发信号焊盘结构和电源/接地(power/ground,P/G)焊盘结构等)与外界通信。在一些示例中，半导体芯片可以包括在衬底上方的电路顶部上形成的多个金属层。一个或多个金属层用于形成与衬底上方的电路导电耦接的焊盘结构。焊盘结构可以被形成为便于键合引线的附接，该键合引线可以将焊盘结构与外部部件(诸如电源、接地、其他半导体芯片、印刷电路板(printed circuit board,PCB)上的金属线等)导电地耦接。
发明内容
本公开内容的各方面提供了一种半导体设备。半导体设备包括第一管芯，该第一管芯包括形成在第一管芯的正面上的第一接触结构。半导体设备包括第一半导体结构，所述第一半导体结构设置在第一管芯的背面上，并且从第一管芯的背面与第一接触结构导电连接。半导体设备还包括设置在第一管芯的背面上并与第一半导体结构导电耦接的第一焊盘结构。
在实施例中，第一接触结构的端部突出到第一半导体结构中而不连接到第一焊盘结构。
在实施例中，半导体设备包括设置在第一管芯的背面上的第二半导体结构。第二半导体结构从第一管芯的背面与第二接触结构导电连接。半导体设备中的第二焊盘结构设置在第一管芯的背面上，并且与第二半导体结构导电耦接。半导体设备还包括第一隔离结构，该第一隔离结构设置在第一焊盘结构与第二焊盘结构之间，并且将第一焊盘结构与第二焊盘结构电隔离。
在示例中，半导体设备还包括第二隔离结构，所述第二隔离结构设置在第一半导体结构与第二半导体结构之间并且将第一半导体结构与第二半导体结构电隔离。
在实施例中，第一半导体结构包括掺杂半导体材料，并且第一焊盘结构包括金属材料。在示例中，掺杂半导体材料是多晶硅。
在实施例中，第一管芯包括包含垂直存储单元串的核心区域、用于连接到垂直存储单元串中的存储单元的栅极的阶梯区域、以及包括第一接触结构的接触区域。核心区域、阶梯区域和接触区域通过设置在第一管芯的背面上的绝缘层的相应隔离结构电隔离。
在示例中，焊盘结构设置在第一管芯的背面上，并且通过设置在焊盘结构与垂直存储单元串之间的半导体结构与核心区域中的垂直存储单元串导电连接。
在示例中，半导体设备还包括第二管芯，所述第二管芯包括在第二管芯的正面上的用于垂直存储单元串的外围电路。第一管芯和第二管芯面对面键合。
在示例中，第一管芯上的第一接触结构经由键合结构电耦接到第二管芯上的输入/输出电路。
本公开内容的各方面提供了一种用于制造半导体设备的方法。该方法包括在第一管芯的背面上形成从第一管芯的背面与第一接触结构导电连接的第一半导体结构，以及在第一管芯的背面上形成与第一半导体结构导电连接的第一焊盘结构。第一管芯包括第一衬底和形成在第一管芯的正面上的第一接触结构。
在实施例中，该方法还包括面对面地键合第一管芯和第二管芯。该方法包括从第一管芯的背面去除第一衬底，其中暴露第一接触结构在第一管芯的背面上的端部。第一接触结构的端部突出到第一半导体结构中而不连接到第一焊盘结构。
在实施例中，形成第一半导体结构包括在第一管芯的背面之上、在第一接触结构的端部之上形成半导体层，以及通过去除半导体层的第一部分来形成半导体结构。形成第一孔以分隔包括第一半导体结构和第二半导体结构的半导体结构。形成第一半导体结构还包括在半导体结构之上和在第一孔内沉积绝缘层。绝缘层在第一孔内的部分形成第二隔离结构。第二隔离结构中的一个第二隔离结构设置在第一半导体结构与第二半导体结构之间并将该第一半导体结构与第二半导体结构电隔离。第一管芯被分成包括垂直存储单元串的核心区域、用于连接到垂直存储单元串中的存储单元的栅极的阶梯区域、以及包括第一接触结构的接触区域。核心区域、阶梯区域和接触区域由第二隔离结构中的两个第二隔离结构电隔离。
形成第一焊盘结构包括去除绝缘层的第二部分以在半导体结构中的相应半导体结构上方形成第二孔，以及在半导体结构中的相应半导体结构上方的第二孔中形成焊盘结构。包括第一焊盘结构的焊盘结构由绝缘层的第一隔离结构电隔离。
在示例中，形成半导体层包括沉积导电的掺杂半导体材料以形成半导体层，其中第一半导体结构包括掺杂半导体材料。在示例中，掺杂半导体材料是多晶硅。
在示例中，焊盘结构中的一个焊盘结构在核心区域中，并且通过设置在焊盘结构中的一个焊盘结构与垂直存储单元串之间的半导体结构与核心区域中的垂直存储单元串导电连接。
在示例中，第二管芯包括用于垂直存储单元串的外围电路。
在实施例中，面对面地键合第一管芯和第二管芯还包括将第一管芯上的第一键合结构与第二管芯上的第二键合结构键合。第一键合结构与第一管芯上的第一接触结构导电耦接，并且第二键合结构与第二管芯上的输入/输出电路导电耦接。
本公开内容的各方面提供了一种包括半导体设备和控制器的存储器系统。该半导体设备包括第一管芯、第一半导体结构和第一焊盘结构。第一管芯可以包括形成在第一管芯的正面上的第一接触结构。第一半导体结构可以设置在第一管芯的背面上，并且从第一管芯的背面与第一接触结构导电连接。第一焊盘结构可以设置在第一管芯的背面上并且与第一半导体结构导电耦接。控制器可以被配置为控制半导体设备的操作，其中，控制器与半导体设备连接。
附图说明
当结合附图阅读时，根据以下具体实施方式可以最好地理解本公开内容的各方面。注意，根据工业中的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可以任意地增加或减小。
图1示出了根据本公开内容的一些实施例的半导体设备的截面图。
图2示出了概述用于形成半导体设备的过程的流程图。
图3-10示出了根据一些实施例的在制造过程期间的半导体设备的截面图。
图11示出了根据本公开内容的一些示例的存储器系统设备的框图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同实施例或示例。下面描述部件和布置的具体示例以简化本公开内容。当然，这些仅仅是示例，而不旨在是限制性的。例如，在以下描述中，在第二特征之上或上形成第一特征可包括其中第一和第二特征直接接触形成的实施例，并且还可包括其中附加特征可形成在第一和第二特征之间使得第一和第二特征可不直接接触的实施例。此外，本公开内容可能在各种示例中重复附图标记和/或字母。这种重复是出于简单和清楚的目的，并且其本身不表示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等的空间相对术语来描述如图所示的一个元件或特征与一个或多个另外元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式取向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
本公开内容的各方面提供了用于形成用于具有面对面键合的两个管芯(例如，第一管芯和第二管芯)的半导体设备的焊盘结构的技术。在一些实施例中，电路部件形成在两个管芯的正面上。焊盘结构形成在两个管芯中的一个管芯(例如第一管芯)的背面上。在示例中，形成焊盘结构的技术不需要从第一管芯的背面形成贯穿硅触点(through siliconcontact,TSC)，且简化形成焊盘结构的工艺。
第一焊盘结构设置在第一管芯的背面上，并且与形成在第一管芯的正面上的第一接触结构导电连接，其中第一接触结构连接到输入/输出(I/O)电路。根据本公开内容的各方面，第一焊盘结构通过设置在第一焊盘结构与第一接触结构之间的第一半导体结构与第一接触结构导电耦接。具体而言，第一半导体结构设置在第一管芯的背面上，并且从第一管芯的背面与第一接触结构导电连接。此外，设置在第一管芯的背面上的第一焊盘结构与第一半导体结构导电耦接。在示例中，第一接触结构的端部突出到第一半导体结构中而不连接到第一焊盘结构。在示例中，第一半导体结构包括具有相对高的导电性的高掺杂半导体材料，诸如高掺杂多晶硅。因此，通过高掺杂半导体结构的导电性而便于第一焊盘结构与第一接触结构之间的电耦接。在示例中，使用半导体结构减小了半导体设备中的应力。
在实施例中，第二焊盘结构设置在第一管芯的背面上，并且通过设置在第二焊盘结构与第二接触结构之间的第二半导体结构与第二接触结构导电耦接。根据本公开内容的各方面，第一隔离结构设置在第一焊盘结构与第二焊盘结构之间，并且将第一焊盘结构与第二焊盘结构电隔离。
在一些示例中，第一管芯包括具有垂直存储单元串的核心区域。在一些实施例中，核心区域中的焊盘结构可以被配置为用于垂直存储单元串中的一个或多个垂直存储单元串的阵列共源极的连接。
根据本公开内容的一些方面，半导体设备可以是半导体存储器设备，其中两个管芯中的一个管芯包括形成在正面上的存储单元阵列(例如在三维(3D)NAND设备的情况下的垂直存储单元串)且被称为阵列管芯，并且两个管芯中的另一管芯包括形成在正面上的外围电路且被称作外围管芯。在一些示例中，外围电路使用互补金属氧化物半导体(complementary metal–oxide–semiconductor,CMOS)技术形成，且外围管芯还被称为CMOS管芯。焊盘结构可以形成在阵列管芯的背面上，或者可以形成在外围管芯的背面上。
根据本公开内容的一些方面，两个管芯(例如，阵列管芯和外围管芯)分别形成在两个晶圆上。在一些实施例中，分别形成包括阵列管芯的第一晶圆和包括外围管芯的第二晶圆。例如，可制造第一晶圆以优化垂直存储单元串的密度和性能，而不损害由于外围电路而导致的制造限制；并且可制造第二晶圆以优化外围电路的性能而不损害由于垂直存储单元串而导致的制造限制。在一些实施例中，第一晶圆与第二晶圆可以使用晶圆到晶圆键合技术面对面键合，因此第一晶圆上的阵列管芯分别与第二晶圆上的外围管芯键合。然后，本公开内容中提供的技术可以用于在两个晶圆中的一个晶圆的背面上制造焊盘结构。
图1示出了根据本公开内容的一些实施例的半导体设备，例如半导体设备100的截面图。半导体设备100包括面对面键合的两个管芯。使用本公开内容中提供的技术在两个管芯中的一个管芯的背面上形成焊盘结构。在一些示例中，半导体设备100包括面对面键合的两个晶圆。使用本公开内容中提供的技术在两个晶圆中的一个晶圆的背面上形成焊盘结构。
具体而言，在图1的示例中，半导体设备100包括面对面键合的阵列管芯102和CMOS管芯101。在一些实施例中，半导体设备可以包括多个阵列管芯、以及CMOS管芯。多个阵列管芯和CMOS管芯可堆叠并键合在一起。CMOS管芯分别耦接到多个阵列管芯，且可以类似方式驱动各个阵列管芯。
半导体设备100可以是任何合适的设备。在一些示例中，半导体设备100至少包括面对面键合的第一晶圆与第二晶圆。阵列管芯102与其他阵列管芯一起设置在第一晶圆上，且CMOS管芯101与其他CMOS管芯一起设置在第二晶圆上。将第一晶圆与第二晶圆键合在一起，从而将第一晶圆上的阵列管芯与第二晶圆上相应的CMOS管芯键合。在一些示例中，半导体设备100是至少阵列管芯102与CMOS管芯101键合在一起的半导体芯片。在示例中，从键合在一起的晶圆切割半导体芯片。在另一示例中，半导体设备100是包括组装在封装衬底上的一个或多个半导体芯片的半导体封装。
阵列管芯102包括由绝缘层129的第二隔离结构129a分隔且电隔离的区域107-109。绝缘层129设置在阵列管芯102的背面上。存储单元阵列可形成在区域107中。区域107可以被称为核心区域107。区域108可以被称为阶梯区域108，并且可以用于便于与例如存储单元阵列中的存储单元的栅极、选择晶体管的栅极等进行连接。存储单元阵列中的存储单元的栅极与NAND存储器架构的字线相对应。区域109可以为接触结构170提供空间。CMOS管芯101包括衬底104、以及形成在衬底104上的外围电路。为了简化起见，(管芯或晶圆的)主表面被称为X-Y平面，并且垂直于主表面的方向被称为Z方向。
此外，在图1的示例中，焊盘结构121-123形成在层堆叠体中的两个管芯之一(诸如阵列管芯102)的背面上。
在图1的示例中，阵列管芯102的背面上的层堆叠体包括堆叠在阵列管芯102的背面之上的第一蚀刻停止层111、半导体层116、绝缘层601和绝缘层129。此外，绝缘层129将第一蚀刻停止层111、半导体层116和绝缘层601分隔成第一蚀刻停止层111的部分、半导体层116的半导体结构116a-116d、和绝缘层601的部分(例如，图7中的601a-601d)。参考图1，绝缘层129的第二隔离结构129a将第一蚀刻停止层111、半导体层116和绝缘层601分隔开。在示例中，省略了绝缘层601。
根据本公开内容的一些方面，焊盘结构(例如，121-123)分别形成在使用半导体层116形成的半导体结构上方，诸如由半导体结构116a、116c和116d所示。焊盘结构可以由绝缘层129分隔并电隔离。参考图1，绝缘层129包括第二隔离结构129a和第一绝缘结构911-914。第一绝缘结构911-914的集合将焊盘结构分隔开。例如，焊盘结构121和123通过第一绝缘结构912分隔开，并且焊盘结构122和123通过第一绝缘结构913分隔开。
半导体结构116a-116d在第一蚀刻停止层111的相应部分上方。某些焊盘结构(例如122-123)可以与一个或多个接触结构170导电连接，并且某个或某些焊盘结构(例如121)可以被配置为用于核心区域107中的垂直存储单元串180的阵列共源极的连接。
根据本公开内容的各方面，焊盘结构(例如，焊盘结构122-123中的一个焊盘结构)可以设置在第一管芯的背面上，并且可以通过设置在焊盘结构与一个或多个接触结构之间的半导体结构与一个或多个接触结构170导电耦接。半导体结构可以与第一管芯的背面上的一个或多个接触结构导电连接。此外，焊盘结构与半导体结构导电耦接。
参考图1，半导体结构116d设置在焊盘结构122与接触结构170之间。半导体结构116d导电地耦接焊盘结构122与接触结构170。在一些示例中，接触结构170的端部170a突出到半导体结构116d中而不连接到焊盘结构122。因此，焊盘结构122不直接连接到接触结构170。使用半导体结构116d形成焊盘结构122与接触结构170之间的电连接或耦接。
其他焊盘结构(例如121、123)可以具有与针对焊盘结构122所描述的那些焊盘结构类似或相同的结构和一种或多种材料，并且因此为了简洁起见省略了详细描述。
焊盘结构(例如，121-123)可以包括任何合适的导电材料，诸如一种或多种金属材料(例如，铝(Al)、铜(Cu)、钨(W)等)。在示例中，在焊盘结构(例如，121-123)中使用的一种或多种金属材料便于键合线的附接。可以使用任何合适的方法形成焊盘结构，例如物理气相沉积(physical vapor deposition,PVD)、镀覆(或电镀)等。在示例中，使用镀覆(或电镀)来形成Cu。在示例中，焊盘结构121-123使用相同的工艺形成并且包括相同的一种或多种材料。
半导体结构(例如116a-116d)可以包括任何合适的半导体材料或半导体材料的组合。在示例中，半导体结构(例如，116a-116d)包括掺杂半导体材料。例如，掺杂半导体材料是硅(Si)，例如多晶硅。在示例中，掺杂半导体材料中的掺杂水平相对高，并且半导体结构(例如，116a-116d)具有相对良好的导电性。在示例中，半导体结构(例如，116a-116d)的薄层电阻小于1000Ω/sq。在示例中，通过使用化学气相沉积(chemical vapor deposition,CVD)沉积高掺杂Si来形成半导体结构(例如116a-116d)。在示例中，使用熔炉CVD形成半导体结构(例如116a-116d)。在一些示例中，沉积工艺之后是退火工艺，使得高掺杂Si再结晶，便于再结晶晶粒的生长。因此，半导体结构(例如，116a-116d)的导电性增加，并且半导体结构(例如，116a-116d)具有良好的导电性。
通常，两个焊盘结构(例如，122-123)可以通过绝缘层129中的第一绝缘结构(例如，第一绝缘结构913)物理分隔且电隔离。第一绝缘结构(例如913)可以设置在两个焊盘结构(例如122-123)之间。两个相应焊盘结构(例如122-123)下方的半导体结构(例如116c和116d)通过第二隔离结构(例如129a)物理分隔且电隔离。第二隔离结构(例如129a)设置在半导体结构(例如116c和116d)之间。
在图1的示例中，焊盘结构121位于半导体结构116a上方。因此，焊盘结构121通过半导体结构116a与区域107中的垂直存储单元串180的源极端子导电连接或耦接。半导体结构116a设置在焊盘结构121和垂直存储单元串180之间。
在一些示例中，半导体结构116a耦接到多个垂直存储单元串180的源极端子，并且可以是用于多个垂直存储单元串180的阵列共源极(array common source,ACS)。在一些示例中，焊盘结构121由一个或多个具有相对低电阻率的金属层形成，且当焊盘结构121覆盖半导体结构116a的相对大部分时，焊盘结构121可以以极小寄生电阻连接存储单元阵列的块的ACS。焊盘结构121可以包括被配置为用于ACS的焊盘结构的部分，以从外部源接收ACS信号。焊盘结构121可以具有任何合适的一种或多种金属材料。在示例中，焊盘结构121与焊盘结构122-123在相同工艺中一起形成，并且具有与焊盘结构122-123中使用的相同的一种或多种材料(例如，Al、Cu、W等)。
为了简洁起见，未示出半导体设备100的一些部件，例如钝化结构等。
阵列管芯102最初包括衬底。在形成半导体结构116a-116d和焊盘结构121-123之前去除衬底。
图2示出了概述用于形成半导体设备(诸如根据本公开内容的一些实施例的半导体设备100)的过程200的流程图，并且图3-10示出了在根据一些实施例的过程期间的半导体设备100的截面图。过程200从S201开始，并且进行到S210。
在S210，第一管芯与第二管芯面对面地键合。第一管芯包括第一衬底。在实施例中，第一管芯包括多个区域(例如，核心区域、阶梯区域、接触区域等)。第一管芯还包括通过从第一管芯的正面操作的处理步骤在核心区域中形成的第一晶体管(例如，存储单元串180中的晶体管)。此外，第一管芯包括例如设置在核心区域和阶梯区域外部的接触区域中的接触结构(例如，接触结构170)。接触结构可以通过从第一管芯的正面操作的处理步骤来形成。第二管芯包括第二衬底，其中第二晶体管形成在第二管芯的正面上。
在一些实施例中，第一管芯是阵列管芯，例如阵列管芯102，并且第二管芯是CMOS管芯，例如CMOS管芯101。在一些示例中，第一管芯可以是CMOS管芯，并且第二管芯可以是阵列管芯。
图3示出了在两个管芯的键合工艺之后的半导体设备100的截面图。半导体设备100包括面对面键合的阵列管芯102和CMOS管芯101。
在一些实施例中，在第一晶圆上与其他阵列管芯一起制造阵列管芯102，且在第二晶圆上与其他CMOS管芯一起制造CMOS管芯101。在一些示例中，第一晶圆与第二晶圆分开制造。例如，使用在第一晶圆的正面上操作的工艺在第一晶圆上形成存储单元阵列和I/O接触结构。此外，在第一晶圆的正面上形成第一键合结构。类似地，使用在第二晶圆的正面上操作的工艺在第二晶圆上形成外围电路，并且在第二晶圆的正面上形成第二键合结构。
在一些实施例中，可以使用晶圆到晶圆键合技术面对面地键合第一晶圆与第二晶圆。第一晶圆上的第一键合结构与第二晶圆上对应的第二键合结构键合，由此使第一晶圆上的阵列管芯分别与第二晶圆上的CMOS管芯键合。
参考图3，阵列管芯102包括衬底103。在衬底103上，形成区域107-109。存储单元阵列可形成在核心区域107中，而接触结构可形成在接触区域109中。阶梯区域108用于便于与例如垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等进行连接。CMOS管芯101包括衬底104，且包括形成在衬底104上的外围电路。
衬底103和衬底104分别可以是任何合适的衬底，例如Si衬底、锗(Ge)衬底、硅-锗(SiGe)衬底、和/或绝缘体上硅(silicon-on-insulator,SOI)衬底。衬底103和衬底104分别可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。IV族半导体可以包括Si、Ge或SiGe。衬底103和衬底104分别可以是块体晶圆或外延层。在一些示例中，衬底由多个层形成。例如，衬底103包括多个层，例如块体部分118和绝缘层114(例如，氧化硅层)，如图3所示。
在图3的示例中，存储单元阵列形成在阵列管芯102的衬底103上，并且外围电路形成在CMOS管芯101的衬底104上。阵列管芯102和CMOS管芯101面对面地设置(上面设置有电路的表面被称为正面，并且相对的表面被称为背面)，并且被键合在一起。
在一些示例中，在阵列管芯102的正面上操作的工艺步骤可以在衬底103之上形成一个或多个层。在示例中，一个或多个层可以包括依次形成在衬底103上的导电层113、第二蚀刻停止层112、以及第一蚀刻停止层111。可在衬底103之上形成3D NAND存储单元串(例如，存储单元串180)的块。在图3所示的示例中，3D NAND存储单元串穿入导电层113中。在一些示例中，存储单元阵列形成在核心区域107中作为垂直存储单元串的阵列。
阶梯区域108用于便于与例如垂直存储单元串中的存储单元的栅极、选择晶体管的栅极等进行连接。垂直存储单元串中的存储单元的栅极与NAND存储器架构的字线相对应。接触结构170形成在接触区域109中。
在图3的示例中，将垂直存储单元串180中的一个示为形成在核心区域107中的垂直存储单元串的阵列的表示。垂直存储单元串180形成在层堆叠体190中。层堆叠体190包括交替堆叠的栅极层195和绝缘层194。栅极层195和绝缘层194被配置为形成垂直堆叠的晶体管。在一些示例中，晶体管堆叠体包括存储单元和选择晶体管，例如一个或多个底部选择晶体管、一个或多个顶部选择晶体管等。在一些示例中，晶体管堆叠体可包括一个或多个虚设选择晶体管。栅极层195与晶体管的栅极相对应。栅极层195由栅极堆叠材料制成，例如高介电常数(高k)栅极绝缘层、金属栅极(metal gate,MG)电极等。绝缘层194由一种或多种绝缘材料(例如氮化硅、二氧化硅等)制成。
在实施例中，垂直存储单元串180由垂直延伸(沿着Z方向)到层堆叠体190中的相应沟道结构181(图3中示出沟道结构181中的一个沟道结构)形成。沟道结构181可以在X-Y平面中彼此分开设置。在一些实施例中，沟道结构181以阵列的形式设置在栅极线切割结构(未示出)之间。栅极线切割结构用于在栅极最后工艺中便于用栅极层195替换牺牲层。沟道结构181的阵列可具有任何合适的阵列形状，例如沿X方向和Y方向的矩阵阵列形状、沿X或Y方向的之字形阵列形状、蜂窝(例如六边形)阵列形状等。在一些实施例中，每个沟道结构181在X-Y平面中具有圆形形状，并且在X-Z平面和Y-Z平面中具有柱形形状。在一些实施例中，栅极线切割结构之间的沟道结构的数量和布置不受限制。
在一些实施例中，沟道结构181具有在与衬底103的主表面的方向垂直的Z方向上延伸的柱形形状。在实施例中，沟道结构181由在X-Y平面中呈圆形形状的材料形成，并且在Z方向上延伸。例如，沟道结构181包括由一个或多个绝缘层189围绕的半导体层(也称为沟道层)185(例如多晶硅)。在示例中，一个或多个绝缘层189包括形成围绕沟道层185的氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)结构的阻挡绝缘层(例如，氧化硅)、电荷存储层(例如，氮化硅)、隧穿绝缘层(例如，氧化硅)。沟道结构181还可以包括沟道层185内的空间186。空间186可以是空的或填充有绝缘材料，并且可以被称为绝缘层186。沟道结构181可以在X-Y平面中具有圆形形状，并且在Z方向上延伸。在示例中，阻挡绝缘层(例如，氧化硅)形成在用于沟道结构181的孔(进入层堆叠体190中)的侧壁上，然后从侧壁依次堆叠电荷存储层(例如，氮化硅)、隧穿绝缘层、半导体层185和绝缘层186。半导体层185可以是任何合适的半导体材料，例如多晶硅或单晶硅，并且半导体材料可以是未掺杂的或者可以包括p型或n型掺杂剂。在一些示例中，半导体材料是未掺杂的本征硅材料。然而，由于缺陷，在一些示例中，本征硅材料可具有1010cm-3量级的载流子密度。绝缘层186由诸如氧化硅和/或氮化硅的绝缘材料形成，和/或可以形成为气隙。
在实施例中，沟道结构181和层堆叠体190一起形成存储单元串180。例如，半导体层185与存储单元串180中的晶体管的沟道部分相对应，并且栅极层195与存储单元串180中的晶体管的栅极相对应。通常，晶体管具有控制沟道的栅极，并且在沟道的每一侧具有漏极和源极。为了简单起见，在图3的示例中，图3中的晶体管的沟道的底侧被称为漏极，而图3中的晶体管的沟道的上侧被称为源极。漏极和源极可以在某些驱动配置下切换。在图3的示例中，半导体层185与晶体管的连接沟道相对应。对于特定晶体管，在图3的示例中，特定晶体管的漏极与特定晶体管下方的下晶体管的源极连接，并且特定晶体管的源极与特定晶体管上方的上晶体管的漏极连接。因此，存储单元串180中的晶体管串联连接。“上”和“下”是专门针对图3使用的，其中阵列管芯102被上下颠倒地设置。
存储单元串180包括存储单元晶体管(或称为存储单元)。存储单元晶体管可基于电荷存储层的与存储单元晶体管的浮置栅极相对应的部分中的载流子捕获而具有不同阈值电压。例如，当在存储单元晶体管的浮置栅极中捕获(存储)大量的空穴时，存储单元晶体管的阈值电压低于预定义值，则存储单元晶体管处于与逻辑“1”相对应的未编程状态(也称为擦除状态)。当空穴从浮置栅极被排出时，存储单元晶体管的阈值电压高于预定义值，因此在一些示例中存储单元晶体管处于与逻辑“0”相对应的编程状态。
在示例中，存储单元串180包括被配置为将存储单元串180中的存储单元与位线耦接/去耦接的一个或多个顶部选择晶体管，且包括被配置为将存储单元串180中的存储单元与ACS耦接/去耦接的一个或多个底部选择晶体管。
顶部选择晶体管由顶部选择栅极(top select gate,TSG)控制。例如，当TSG电压(施加到TSG的电压)大于顶部选择晶体管的阈值电压时，存储单元串180中的顶部选择晶体管导通且存储单元串180中的存储单元耦接到位线(例如，存储单元的串的漏极耦接到位线)；而当TSG电压(施加到TSG的电压)小于顶部选择晶体管的阈值电压时，顶部选择晶体管截止且存储单元串180中的存储单元与位线去耦接(例如，存储单元的串的漏极与位线去耦接)。
类似地，底部选择晶体管由底部选择栅极(bottom select gate,BSG)控制。例如，当BSG电压(施加到BSG的电压)大于存储单元串180中的底部选择晶体管的阈值电压时，底部选择晶体管导通且存储单元串180中的存储单元耦接到ACS(例如，存储单元串180中的存储单元的串的源极耦接到ACS)；而当BSG电压(施加到BSG的电压)小于底部选择晶体管的阈值电压时，底部选择晶体管截止且存储单元与ACS去耦接(例如，存储单元串180中的存储单元的串的源极与ACS去耦接)。
在图3的示例中，可以形成诸如过孔162、金属导线163、键合结构164等的互连结构，以将半导体层185的底部部分电耦接到位线(bit line,BL)。互连结构可以适当地适于包括一个或多个附加结构，修改过孔162、金属导线163和键合结构164中的一个，和/或省略过孔162、金属导线163和键合结构164中的一个。
此外，在图3的示例中，阶梯区域108包括阶梯，形成阶梯以便于字线(word line,WL)连接到晶体管(例如，存储单元、一个或多个顶部选择晶体管、一个或多个底部选择晶体管等)的栅极。例如，连接结构(也称为字线连接结构)150包括导电地耦接在一起的接触插塞(也称为字线接触插塞)151、过孔结构152和金属线153。字线连接结构150可将WL电耦接到存储单元串180中的晶体管的栅极端子。连接结构150可以适当地适于包括一个或多个附加结构，修改接触插塞151、过孔结构152和金属线153中的一个，和/或省略接触插塞151、过孔结构152和金属线153中的一个。
在图3的示例中，在接触区域109中形成接触结构170。在一些实施例中，接触结构170可以通过在阵列管芯102的正面上进行处理而与字线连接结构150同时形成。因此，在一些示例中，接触结构170具有与字线连接结构150类似的结构和/或材料。具体而言，接触结构170可以包括导电地耦接在一起的接触插塞171、过孔结构172和金属线173。接触结构170可以适当地适于包括一个或多个附加结构，修改接触插塞171、过孔结构172和金属线173中的一个，和/或省略接触插塞171、过孔结构172和金属线173中的一个。
在一些示例中，可以使用包括用于接触插塞171和字线接触插塞151的图案的掩模。掩模用于形成用于接触插塞171和字线接触插塞151的接触孔。可以使用蚀刻工艺来形成接触孔。在示例中，用于字线接触插塞151的接触孔的蚀刻可以在栅极层195上停止，并且用于接触插塞171的接触孔的蚀刻可以在导电层113中停止。此外，接触孔可填充有合适的衬垫层(例如，钛/氮化钛)和金属层(例如，钨)以形成接触插塞，例如接触插塞171和字线接触插塞151。接触结构170可以延伸进入导电层113中达一定穿透深度。具体而言，在图3的示例中，接触插塞171延伸穿过第一蚀刻停止层111和第二蚀刻停止层112并延伸进入导电层113中。此外，后段制程(back end of line,BEOL)工艺可用于形成各种连接结构，例如过孔结构、金属线、键合结构等。
此外，在图3的示例中，键合结构分别形成在阵列管芯102和CMOS管芯101的正面上。例如，在阵列管芯102的正面上形成分别用于字线连接结构150、存储单元串180和接触结构170的键合结构154、164和174，且在CMOS管芯101的正面上形成分别与键合结构164、154和174相对应的键合结构131、132和134。金属层191-193可形成在COMS管芯101中，并且可分别连接到对应的键合结构131、132和134。
在图3的示例中，阵列管芯102和CMOS管芯101面对面(电路侧是正面，且衬底侧是背面)设置且键合在一起。阵列管芯102和CMOS管芯101上的对应键合结构对准且键合在一起，且形成导电地耦接两个管芯上的合适部件的键合界面。例如，键合结构164与键合结构131键合在一起以将存储单元串180的漏极侧与位线(BL)耦接。在另一示例中，键合结构174与键合结构134键合在一起以将阵列管芯102上的接触结构170与CMOS管芯101上的I/O电路耦接。
返回参考图2，在S212处，从第一管芯的背面去除第一管芯的第一衬底。第一衬底的去除暴露第一管芯的背面上的存储单元串180和接触结构170。例如，第一衬底的去除暴露了接触结构170的端部170a。
图4示出了在从阵列管芯102去除第一衬底103之后的半导体设备100的截面图。在图4的示例中，从阵列管芯102的背面去除块体部分118和绝缘层114。此外，从阵列管芯102的背面去除导电层113与第二蚀刻停止层112。
在一些示例中，在晶圆到晶圆键合工艺之后，具有阵列管芯的第一晶圆与具有CMOS管芯的第二晶圆键合。然后，从第一晶圆的背面减薄第一衬底。在示例中，使用化学机械抛光(chemical mechanical polishing,CMP)工艺或研磨工艺来去除第一晶圆的块体部分118的大部分。此外，可以使用适当的蚀刻工艺，以从第一晶圆的背面去除剩余的块体部分118、绝缘层114、导电层113和第二蚀刻停止层112。块体部分118、绝缘层114、导电层113和第二蚀刻停止层112的去除可以露出接触结构170在接触区域109中突出的端部170a。块体部分118、绝缘层114、导电层113和第二蚀刻停止层112的去除还可露出存储单元串180在核心区域107中的端部。
返回参考图2，步骤S214、S216、S218和S220可以用于在第一管芯(例如，阵列管芯102)的背面上形成半导体结构(例如，116a-116d)和焊盘结构(例如，121-123)，并且参考图5-10进行描述。
参考图2和图5-7，步骤S214和S216可以用于形成半导体结构(例如116a-116d)。在S214，在第一管芯的背面之上形成用于形成半导体结构的半导体层(例如，图5中的116)。任何合适的工艺(例如CVD、熔炉CVD等)都可以用于形成半导体层。根据本公开内容的各方面，半导体层包括一种或多种高掺杂半导体材料，并且可以被退火以进一步增加一种或多种半导体材料的导电性。退火工艺可便于一种或多种半导体材料的再结晶和晶粒的进一步生长，从而导致半导体层具有良好的导电性。参考图5，在示例中，半导体层116沉积在阵列管芯102的背面上且在第一蚀刻停止层111之上。半导体层116也在暴露的存储单元串180和接触结构170之上。在示例中，半导体层116设置在接触结构170的端部170a之上。半导体层116包括高掺杂的Si(例如，多晶硅)。半导体层116中的高掺杂Si(例如，多晶硅)被退火，并由此再结晶以具有良好的导电性。
参考图2、图6和图7，在S216，可以由第一管芯的背面上的半导体层(例如，116)形成半导体结构(例如，116a-116d)。参考图6，绝缘层601(也称为硬掩模层)和光刻胶层602形成在第一管芯(例如，阵列管芯102)的背面处的半导体层116之上。硬掩模层601可以包括一种或多种绝缘材料，例如氧化硅、氮化硅等。硬掩模层601可以包括一个或多个子层。在示例中，硬掩模层601包括氧化硅。
参考图7，在第一管芯(例如，阵列管芯102)的背面，使用光刻工艺，以根据掩模将用于绝缘层129的第二隔离结构129a的图案限定到光刻胶层602中。使用蚀刻工艺，以通过去除硬掩模层601、半导体层116、以及第一蚀刻停止层111的部分来形成第一孔701-704。从半导体层116去除的部分被称为半导体层116的第一部分。半导体结构116a-116d通过去除半导体层116的第一部分而形成，并且第一孔701-704将半导体结构116a-116d分隔开。
在示例中，蚀刻工艺包括干法蚀刻工艺。在示例中，蚀刻工艺蚀刻第一管芯的背面，直到包括栅极层195和绝缘层194的层堆叠体190。在示例中，层堆叠体190是完整的或受影响最小。随后，去除光刻胶层602。在例如图7中所示的示例中，不去除硬掩模层601。可替换地，可以去除硬掩模层601的一部分或全部。
参考图2和图8，在S218处，在第一管芯(例如，阵列管芯102)的背面处在硬掩模层601之上形成绝缘层(例如，绝缘层129)。此外，绝缘层129沉积在第一孔701-704内并填充第一孔701-704，并且第二隔离结构129a形成在第一孔701-704中。因此，在半导体层116之上形成包括绝缘层129和硬掩模层601的组合绝缘层801。在示例中，在形成绝缘层129之前去除硬掩模层601，并且因此在半导体层116之上和在第一孔701-704内形成绝缘层129。
参考图8，阵列管芯102被第二隔离结构129a中的两个第二隔离结构分成区域107-109。具体而言，区域107-108在第一孔701中被第二隔离结构129a分隔开，并且区域108-109在第一孔702中被第二隔离结构129a分隔开。半导体层116被第二隔离结构129a分成半导体结构116a-116d。两个半导体结构(例如，116c和116d)可以由第二隔离结构(例如，129a)分隔且电隔离。硬掩模层601被第二隔离结构129a分成部分601a-601d。
参考图1、图2、图9和图10，在S220，在第一管芯(例如，阵列管芯102)的背面形成焊盘结构(例如，半导体设备100中的121-123)。
参考图9，在绝缘层129之上形成光刻胶层902。接着，使用光刻工艺，以根据掩模将用于焊盘结构(例如121-123)的图案限定在光刻胶层902中。使用蚀刻工艺，以通过去除绝缘层129的第二部分和硬掩模层601的对应部分，来形成在相应半导体结构上方的第二孔901-903。在示例中，蚀刻工艺进一步蚀刻进入半导体层116中，以去除半导体结构116a-116d的相应顶部部分。在示例中，蚀刻工艺包括干法蚀刻工艺。
参考图1和图10，在第一管芯(例如，阵列管芯102)的背面处形成焊盘结构。在示例中，去除光刻胶层902。随后，例如通过使用任何合适的方法(例如PVD)在阵列管芯102的背面上沉积一种或多种金属材料来形成金属层1001。在示例中，将金属层(例如，Cu层)1001电镀在第一管芯的背面上。金属层1001填充第二孔901-903。
参考图1，例如，通过蚀刻工艺、CMP等，可以去除金属层1001在绝缘层129之上的部分。金属层1001在第二孔901-903中的部分形成焊盘结构(例如121-123)。焊盘结构(例如121-123)由绝缘层129的第一绝缘结构911-914分隔且电隔离。
金属层1001可以包括一种或多种材料，例如一种或多种金属材料Al、Cu、W等。金属层1001可以包括一个或多个层。在一些实施例中，可以在一种或多种金属材料(例如，Al)与半导体层116之间形成一个或多个界面层。在一些示例中，金属硅化物薄膜可以用作一个或多个界面层。在示例中，金属硅化物薄膜可以用于实现Al与半导体层116之间的欧姆接触。在另一示例中，金属硅化物薄膜用作防止铝扩散到半导体层116中的扩散阻挡层。
当金属层1001形成在半导体层116之上时，焊盘结构(例如121-123)形成在相应的半导体结构(例如116a、116c和116d)之上。因此，在一些示例中，减少或消除了由金属层1001的形成引起的对沟道结构181的污染。在示例中，在半导体结构(例如，116a、116c和116d)中使用诸如多晶硅的半导体材料以便于焊盘结构与相应的接触结构之间的连接减小了半导体设备中的应力。
在本公开内容中，在核心区域107中示出一个焊盘结构(例如，121)。一般而言，可使用本公开内容所描述的过程在核心区域107中形成一个或多个焊盘结构。
半导体设备可以包括键合在一起的第一晶圆与第二晶圆。在示例中，第一晶圆包括第一管芯(例如，阵列管芯102)，并且第二晶圆包括第二管芯(例如，CMOS管芯101)。如图1-10所示的过程200可适当地适用于包括键合在一起的第一晶圆与第二晶圆的半导体设备。例如，类似于参考图2-4所述的，去除第一晶圆与第二晶圆中的一个晶圆(例如，第一晶圆)的衬底。如参考图2和图5-8所述的，在第一晶圆的背面上形成半导体结构。随后，如参考图2和图9-10所述的，在第一晶圆的背面上形成焊盘结构。
在示例中，在第一晶圆上形成焊盘结构之后，可以通过切割经键合的第一晶圆与第二晶圆来形成管芯。管芯中的一个可以包括第一管芯与第二管芯。
晶圆制造过程可以继续进行进一步的工艺，例如钝化、测试、切割等。
图11示出了根据本公开内容的一些示例的存储器系统设备(或存储器系统)1100的框图。存储器系统设备1100包括分别类似于半导体设备100来配置的一个或多个半导体设备，例如由半导体设备1111-1114所示。在一些示例中，半导体设备100和半导体设备1111-1114是半导体存储器设备。在一些示例中，存储器系统设备1100是固态驱动器(solidstate drive,SSD)。
存储器系统设备1100包括其他合适的部件。在示例中，存储器系统设备1100包括控制器或主控制器1102。例如，存储器系统设备1100包括如图11所示耦接在一起的接口1101和控制器。存储器系统设备1100可包括将主控制器1102与半导体设备1111-1114耦接的总线1120。此外，主控制器1102分别与半导体设备1111-1114连接，例如通过相应的控制线1121-1124所示。
接口1101被适当地机械和电配置以在存储器系统设备1100和主设备之间进行连接，并且可以用于在存储器系统设备1100和主设备之间传送数据。
主控制器1102被配置为将各个半导体设备1111-1114连接到接口1101以进行数据传输。例如，主控制器1102被配置为分别向半导体设备1111-1114提供启用/禁用信号以启动一个或多个半导体设备1111-1114进行数据传输。
主控制器1102负责完成存储器系统设备1100内的各种指令。例如，主控制器1102可以执行坏块管理、错误检查和校正、垃圾收集等。
在一些实施例中，使用处理器芯片来实现主控制器1102。在一些示例中，使用多个微控制器单元(multiple microcontroller unit,MCU)来实现主控制器1102。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开内容的各方面。本领域技术人员应当理解，他们可以容易地使用本公开内容作为基础来设计或修改用于执行本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的其他过程和结构。本领域技术人员还应当认识到，这种等同构造并不脱离本公开内容的精神和范围，并且在不脱离本公开内容的精神和范围的情况下，他们可以在此进行各种改变、替换和变更。

Claims (20)

1.一种半导体设备，包括：
第一管芯，包括形成在所述第一管芯的正面上的第一接触结构；
第一半导体结构，设置在所述第一管芯的背面上，并且从所述第一管芯的背面与所述第一接触结构导电连接；以及
第一焊盘结构，设置在所述第一管芯的背面上并与所述第一半导体结构导电耦接。
2.根据权利要求1所述的半导体设备，其中，所述第一接触结构的端部突出到所述第一半导体结构中而不连接到所述第一焊盘结构。
3.根据权利要求1所述的半导体设备，还包括：
第二半导体结构，设置在所述第一管芯的背面上并从所述第一管芯的背面与第二接触结构导电连接；
第二焊盘结构，设置在所述第一管芯的背面上，并且与所述第二半导体结构导电耦接；以及
第一隔离结构，设置在所述第一焊盘结构与所述第二焊盘结构之间，并且将所述第一焊盘结构与所述第二焊盘结构电隔离。
4.根据权利要求3所述的半导体设备，还包括：
第二隔离结构，设置在所述第一半导体结构与所述第二半导体结构之间，并且将所述第一半导体结构与所述第二半导体结构电隔离。
5.根据权利要求1所述的半导体设备，其中，所述第一半导体结构包括掺杂半导体材料，并且所述第一焊盘结构包括金属材料。
6.根据权利要求5所述的半导体设备，其中，所述掺杂半导体材料是多晶硅。
7.根据权利要求1所述的半导体设备，其中，所述第一管芯包括包含垂直存储单元串的核心区域、用于连接到所述垂直存储单元串中的存储单元的栅极的阶梯区域、以及包括所述第一接触结构的接触区域，所述核心区域、所述阶梯区域和所述接触区域通过设置在所述第一管芯的背面上的绝缘层的相应隔离结构电隔离。
8.根据权利要求7所述的半导体设备，还包括：
焊盘结构，设置在所述第一管芯的背面上，并且通过设置在所述焊盘结构与所述垂直存储单元串之间的半导体结构与所述核心区域中的垂直存储单元串导电连接。
9.根据权利要求7所述的半导体设备，还包括：
第二管芯，所述第二管芯包括在所述第二管芯的正面上的用于所述垂直存储单元串的外围电路，所述第一管芯和所述第二管芯面对面键合。
10.根据权利要求9所述的半导体设备，其中，所述第一管芯上的第一接触结构经由键合结构电耦接到所述第二管芯上的输入/输出电路。
11.一种用于制造半导体设备的方法，包括：
在第一管芯的背面上形成从所述第一管芯的背面与第一接触结构导电连接的第一半导体结构，所述第一管芯包括第一衬底和形成在所述第一管芯的正面上的第一接触结构；以及
在所述第一管芯的背面上形成与所述第一半导体结构导电连接的第一焊盘结构。
12.根据权利要求11所述的方法，还包括：
面对面地键合所述第一管芯和第二管芯；以及
从所述第一管芯的背面去除所述第一衬底，所述第一接触结构在所述第一管芯的背面上的端部被暴露并突出到所述第一半导体结构中而不连接到所述第一焊盘结构。
13.根据权利要求12所述的方法，其中，形成所述第一半导体结构还包括：
在所述第一管芯的背面之上、在所述第一接触结构的端部之上形成半导体层；
通过去除所述半导体层的第一部分来形成半导体结构，形成第一孔以分隔包括所述第一半导体结构和第二半导体结构的所述半导体结构；以及
在所述半导体结构之上和在所述第一孔内沉积绝缘层，所述绝缘层在所述第一孔内的部分形成第二隔离结构，所述第二隔离结构中的一个第二隔离结构设置在所述第一半导体结构与所述第二半导体结构之间并将所述第一半导体结构与所述第二半导体结构电隔离，其中，
所述第一管芯被分成包括垂直存储单元串的核心区域、用于连接到所述垂直存储单元串中的存储单元的栅极的阶梯区域、以及包括所述第一接触结构的接触区域，所述核心区域、所述阶梯区域和所述接触区域由所述第二隔离结构中的两个第二隔离结构电隔离。
14.根据权利要求13所述的方法，其中，形成所述第一焊盘结构还包括：
去除所述绝缘层的第二部分以在所述半导体结构中的相应半导体结构上方形成第二孔；以及
在所述半导体结构中的相应半导体结构上方的所述第二孔中形成焊盘结构，所述焊盘结构由所述绝缘层的第一隔离结构电隔离，所述焊盘结构包括所述第一焊盘结构。
15.根据权利要求13所述的方法，其中，形成所述半导体层包括沉积导电的掺杂半导体材料以形成所述半导体层，所述第一半导体结构包括所述掺杂半导体材料。
16.根据权利要求15所述的方法，其中，所述掺杂半导体材料是多晶硅。
17.根据权利要求14所述的方法，其中，所述焊盘结构中的一个焊盘结构在所述核心区域中，并且通过设置在所述焊盘结构中的所述一个焊盘结构与所述垂直存储单元串之间的半导体结构与所述核心区域中的垂直存储单元串导电连接。
18.根据权利要求13所述的方法，其中，所述第二管芯包括用于所述垂直存储单元串的外围电路。
19.根据权利要求12所述的方法，其中，面对面地键合所述第一管芯和所述第二管芯还包括：
将所述第一管芯上的第一键合结构与所述第二管芯上的第二键合结构键合，所述第一键合结构与所述第一管芯上的所述第一接触结构导电耦接，并且所述第二键合结构与所述第二管芯上的输入/输出电路导电耦接。
20.一种存储器系统，包括：
半导体设备，所述半导体设备包括：
第一管芯，包括形成在所述第一管芯的正面上的第一接触结构；
第一半导体结构，设置在所述第一管芯的背面上，并且从所述第一管芯的背面与所述第一接触结构导电连接；以及
第一焊盘结构，设置在所述第一管芯的背面上并且与所述第一半导体结构导电耦接；以及
控制器，被配置为控制所述半导体设备的操作，所述控制器与所述半导体设备连接。
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