JP2024509989A - 半導体デバイス用のパッド構造 - Google Patents
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Abstract
本開示の態様は、半導体デバイス及び半導体デバイスを製造する方法を提供する。半導体デバイスは、第1のダイを備え、第1のダイは、第1のダイの表面に形成される第1のコンタクト構造を備える。半導体デバイスは、第1のダイの裏面に配置された第1の半導体構造及び第1のパッド構造を備える。第1の半導体構造は、第1のダイの裏面から第1のコンタクト構造と導電接続され、第1のパッド構造は、第1の半導体構造と導電結合される。第1のコンタクト構造の端部は、第1のパッド構造に接続することなく第1の半導体構造内に突出する。第1のダイと第2のダイとは向かい合わせに接合することができる。
Description
本出願は、半導体デバイスに一般的に関連する実施形態を説明する。
一般に、半導体デバイス(例えば、半導体チップ)は、シグナリングパッド構造、及び電力/グランド(P/G)パッド構造などの様々な入出力(I/O)パッド構造を介して外界と通信する。いくつかの例では、半導体チップは、基板の上の回路の上に形成された複数の金属層を含むことができる。金属層のうちの1つ以上は、基板の上方の回路と導電結合されるパッド構造を形成するために使用される。パッド構造は、パッド構造を電源、グランド、他の半導体チップ、プリント回路基板(PCB)上の金属線などの外部構成要素と導電結合することができるボンディングワイヤの取り付けを容易にするように形成することができる。
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、第1のダイを備え、第1のダイは、第1のダイの表面に形成される第1のコンタクト構造を備える。半導体デバイスは、第1のダイの裏面に配置され、第1のダイの裏面から第1のコンタクト構造と導電接続される第1の半導体構造を備える。半導体デバイスは、第1のダイの裏面に配置され、第1の半導体構造と導電結合される第1のパッド構造を更に備える。
一実施形態では、第1のコンタクト構造の端部は、第1のパッド構造に接続することなく第1の半導体構造内に突出する。
一実施形態では、半導体デバイスは、第1のダイの裏面に配置された第2の半導体構造を備える。第2の半導体構造は、第1のダイの裏面から第2のコンタクト構造と導電接続される。半導体デバイス内の第2のパッド構造は、第1のダイの裏面に配置され、第2の半導体構造と導電結合される。半導体デバイスは、第1のパッド構造と第2のパッド構造との間に配置され、第1のパッド構造を第2のパッド構造から電気的に絶縁する第1の絶縁構造を更に備える。
一例では、半導体デバイスは、第1の半導体構造と第2の半導体構造との間に配置され、第1の半導体構造を第2の半導体構造から電気的に絶縁している第2の絶縁構造を更に備える。
一実施形態では、第1の半導体構造はドープされた半導体材料を含み、第1のパッド構造は金属材料を含む。一例では、ドープされた半導体材料はポリシリコンである。
一実施形態では、第1のダイは、垂直メモリセルストリングを含むコア領域と、垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、第1のコンタクト構造を含むコンタクト領域とを含む。コア領域、階段領域、及びコンタクト領域は、第1のダイの裏面に配置された絶縁層のそれぞれの絶縁構造によって電気的に絶縁される。
一例では、パッド構造は、第1のダイの裏面に配置され、パッド構造と垂直メモリセルストリングとの間に配置されている半導体構造を介してコア領域内の垂直メモリセルストリングと導電接続されている。
一例では、半導体デバイスは、第2のダイの表面に垂直メモリセルストリング用の周辺回路を備える第2のダイを更に備える。第1のダイと第2のダイとは向かい合わせに接合される。
一例では、第1のダイ上の第1のコンタクト構造は、接合構造を介して第2のダイ上の入力/出力回路に電気的に結合される。
本開示の態様は、半導体デバイスを製造する方法を提供する。方法は、第1のダイの裏面上に、第1のダイの裏面から第1のコンタクト構造と導電接続される第1の半導体構造を形成することと、第1のダイの裏面上に、第1の半導体構造と導電接続された第1のパッド構造を形成することと、を含む。第1のダイは、第1の基板と、第1のダイの表面に形成された第1のコンタクト構造とを備える。
一実施形態では、本方法は、第1のダイと第2のダイとを向かい合わせに接合することを更に含む。本方法は、第1の基板を第1のダイの裏面から除去することを含み、第1のダイの裏面上の第1のコンタクト構造の端部は、露出されている。第1のコンタクト構造の端部は、第1のパッド構造に接続することなく第1の半導体構造内に突出する。
一実施形態では、第1の半導体構造を形成することは、第1のダイの裏面上に、第1のコンタクト構造の端部上に半導体層を形成することと、半導体層の第1の部分を除去することによって半導体構造を形成することとを含む。第1の孔は、第1の半導体構造と第2の半導体構造とを含む半導体構造を分離するように形成される。第1の半導体構造を形成することは、半導体構造上及び第1の孔内に絶縁層を堆積することを更に含む。第1の孔内の絶縁層の部分は、第2の絶縁構造を形成する。第2の絶縁構造のうちの1つは、第1の半導体構造と第2の半導体構造との間に配置され、第1の半導体構造と第2の半導体構造とを電気的に絶縁する。第1のダイは、垂直メモリセルストリングを含むコア領域と、垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、第1のコンタクト構造を含むコンタクト領域とに分離される。コア領域、階段領域、及びコンタクト領域は、2つの第2の絶縁構造によって電気的に絶縁される。
第1のパッド構造を形成することは、絶縁層の第2の部分を除去して、半導体構造のそれぞれの上方に第2の孔を形成することと、半導体構造のそれぞれの上方の第2の孔内にパッド構造を形成することとを含む。第1のパッド構造を含むパッド構造は、絶縁層の第1の絶縁構造によって電気的に絶縁される。
一例では、半導体層を形成することは、半導体層を形成するために導電性であるドープされた半導体材料を堆積することを含み、第1の半導体構造はドープされた半導体材料を含む。一例では、ドープされた半導体材料はポリシリコンである。
一例では、パッド構造のうちの1つは、コア領域内にあり、パッド構造のうちの1つと垂直メモリセルストリングとの間に配置される半導体構造を介して、コア領域内の垂直メモリセルストリングと導電接続される。
一例では、第2のダイは、垂直メモリセルストリング用の周辺回路を備える。
一実施形態では、第1のダイと第2のダイとを向かい合わせに接合することは、第1のダイ上の第1の接合構造を第2のダイ上の第2の接合構造と接合することを更に含む。第1の接合構造は、第1のダイ上の第1のコンタクト構造と導電結合され、第2の接合構造は、第2のダイ上の入力/出力回路と導電結合される。
本開示の態様は、半導体デバイスとコントローラとを含むメモリシステムを提供する。半導体デバイスは、第1のダイと、第1の半導体構造と、第1のパッド構造とを含む。第1のダイは、第1のダイの表面に形成された第1のコンタクト構造を含み得る。第1の半導体構造は、第1のダイの裏面に配置され、第1のダイの裏面から第1のコンタクト構造と導電接続され得る。第1のパッド構造は、第1のダイの裏面に配置され、第1の半導体構造と導電結合され得る。コントローラは、コントローラが半導体デバイスと接続されている半導体デバイスの動作を制御するように構成することができる。
本開示の態様は、添付の図面と併せて読むと、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴は縮尺通りに描かれていないことに留意されたい。実際、様々な特徴の寸法は、説明を明確にするために任意に増減することができる。
本開示のいくつかの実施形態による半導体デバイスの断面図である。
半導体デバイスを形成するためのプロセスを概説するフローチャートを示す。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。
本開示のいくつかの例によるメモリシステムデバイスのブロック図を示す。
以下の開示は、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素及び配置の具体例を以下に説明する。当然、これらは単なる例であり、限定することを意図するものではない。例えば、以下の説明における第2の特徴の上への第1の特徴の形成は、第1の特徴及び第2の特徴が直接接触して形成される実施形態を含むことができ、第1の特徴及び第2の特徴が直接接触しないように、第1の特徴と第2の特徴との間に追加の特徴が形成され得る実施形態も含むことができる。更に、本開示は、様々な例において参照番号及び/又は文字を繰り返すことができる。この繰り返しは、単純化及び明確化のためのものであり、それ自体は、説明した様々な実施形態及び/又は構成の間の関係を規定するものではない。
更に、「真下(beneath)」、「下方(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」などの空間的に相対的な用語は、本明細書では、図に示すように、1つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく(90度又は他の向きに回転されてもよく)、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本開示の態様は、面と面とが接合された2つのダイ(例えば、第1のダイ及び第2のダイ)を有する半導体デバイスのためのパッド構造を形成するための技術を提供する。いくつかの実施形態では、回路構成要素は、2つのダイの表面に形成される。パッド構造は、第1のダイなどの2つのダイのうちの一方の裏面に形成される。一例では、パッド構造を形成するための技術は、第1のダイの裏面からシリコン貫通コンタクト(TSC)を形成する必要がなく、パッド構造を形成するためのプロセスを単純化する。
第1のパッド構造は、第1のダイの裏面に配置され、第1のコンタクト構造が入出力(I/O)回路に接続される第1のダイの表面に形成される第1のコンタクト構造と導電接続される。本開示の態様によれば、第1のパッド構造は、第1のパッド構造と第1のコンタクト構造との間に配置された第1の半導体構造を介して第1のコンタクト構造と導電結合される。具体的には、第1の半導体構造は、第1のダイの裏面に配置され、第1のダイの裏面から第1のコンタクト構造と導電接続される。更に、第1のパッド構造は、第1のダイの裏面に配置され、第1の半導体構造と導電結合される。一例では、第1のコンタクト構造の端部は、第1のパッド構造に接続することなく第1の半導体構造内に突出する。一例では、第1の半導体構造は、比較的高い導電率を有する高度にドープされたポリシリコンなどの高度にドープされた半導体材料を含む。したがって、第1のパッド構造と第1のコンタクト構造との間の電気的結合は、高度にドープされた半導体構造の導電性によって促進される。一例では、半導体構造を使用することにより、半導体デバイスの応力が低減される。
一実施形態では、第2のパッド構造は、第1のダイの裏面に配置され、第2のパッド構造と第2のコンタクト構造との間に配置された第2の半導体構造を介して第2のコンタクト構造と導電結合される。本開示の態様によれば、第1の絶縁構造は、第1のパッド構造と第2のパッド構造との間に配置され、第1のパッド構造を第2のパッド構造から電気的に絶縁する。
いくつかの例では、第1のダイは、垂直メモリセルストリングを有するコア領域を含む。いくつかの実施形態では、コア領域内のパッド構造は、1つ以上の垂直メモリセルストリング用のアレイ共通ソースの接続として構成することができる。
本開示のいくつかの態様によれば、半導体デバイスは、2つのダイのうちの一方が、表面に形成され、アレイダイと呼ばれる、三次元(3D)NANDデバイスの場合には垂直メモリセルストリングなどのメモリセルアレイを含み、2つのダイのうちの他方が、表面に形成され、周辺ダイと呼ばれる周辺回路を含む半導体メモリデバイスとすることができる。いくつかの例では、周辺回路は相補型金属酸化膜半導体(CMOS)技術を使用して形成され、周辺ダイはCMOSダイとも呼ばれる。パッド構造は、アレイダイの裏面に形成することができ、又は周辺ダイの裏面に形成することができる。
本開示のいくつかの態様によれば、2つのダイ(例えば、アレイダイ及び周辺ダイ)は、2つのウェハ上に別々に形成される。いくつかの実施形態では、アレイダイを含む第1のウェハと、周辺ダイを含む第2のウェハとが別々に形成される。例えば、第1のウェハは、周辺回路に起因する製造上の制限を損なうことなく、垂直メモリセルストリングの密度及び性能を最適化するように製造することができ、第2のウェハは、垂直メモリセルストリングに起因する製造上の制限を損なうことなく、周辺回路の性能を最適化するように製造することができる。いくつかの実施形態では、第1のウェハ及び第2のウェハは、ウェハツーウェハボンディング技術を使用して向かい合わせに接合することができ、したがって、第1のウェハ上のアレイダイは、第2のウェハ上の周辺ダイとそれぞれ接合される。次に、本開示で提供される技術を使用して、2つのウェハのうちの1つの裏面にパッド構造を製造することができる。
図1は、本開示のいくつかの実施形態による、半導体デバイス100などの半導体デバイスの断面図を示す。半導体デバイス100は、向かい合わせに接合された2つのダイを含む。パッド構造は、本開示で提供される技術を使用して2つのダイのうちの1つの裏面に形成される。いくつかの例では、半導体デバイス100は、向かい合わせに接合された2つのウェハを含む。本開示で提供される技術を使用して、2つのウェハのうちの1つの裏面にパッド構造が形成される。
具体的には、図1の例では、半導体デバイス100は、向かい合わせに接合されたアレイダイ102及びCMOSダイ101を含む。いくつかの実施形態では、半導体デバイスは、複数のアレイダイ及びCMOSダイを含むことができる。複数のアレイダイ及びCMOSダイは、互いに積層及び接合され得る。CMOSダイは、複数のアレイダイにそれぞれ結合され、それぞれのアレイダイを同様の方法で駆動することができる。
半導体デバイス100は、任意の適切なデバイスとすることができる。いくつかの例では、半導体デバイス100は、少なくとも第1のウェハと第2のウェハとが向かい合わせに接合されたものを含む。アレイダイ102は、第1のウェハ上に他のアレイダイと共に配置され、CMOSダイ101は、第2のウェハ上に他のCMOSダイと共に配置される。第1のウェハ及び第2のウェハは互いに接合され、したがって、第1のウェハ上のアレイダイは、第2のウェハ上の対応するCMOSダイと接合される。いくつかの例では、半導体デバイス100は、少なくともアレイダイ102とCMOSダイ101とが互いに接合された半導体チップである。一例では、半導体チップは、互いに接合されたウェハからダイシングされる。別の例では、半導体デバイス100は、パッケージ基板上に組み立てられた1つ以上の半導体チップを含む半導体パッケージである。
アレイダイ102は、絶縁層129の第2の絶縁構造129aによって分離され電気的に絶縁される領域107~109を含む。絶縁層129は、アレイダイ102の裏面側に配置される。メモリセルアレイは、領域107内に形成され得る。領域107は、コア領域107と呼ぶことができる。領域108は、階段領域108と呼ぶことができ、例えば、メモリセルアレイ内のメモリセルのゲート、選択トランジスタのゲートなどへの接続を容易にするために使用することができる。メモリセルアレイ内のメモリセルのゲートは、NANDメモリアーキテクチャ用のワード線に対応する。領域109は、コンタクト構造170のための空間を提供することができる。CMOSダイ101は、基板104と、基板104上に形成された周辺回路とを含む。簡略化のために、(ダイ又はウェハの)主面はX-Y平面と呼ばれ、主面に垂直な方向はZ方向と呼ばれる。
更に、図1の例では、パッド構造121~123は、層のスタック内のアレイダイ102などの2つのダイのうちの一方の裏面に形成される。
図1の例では、アレイダイ102の裏面上の層のスタックは、アレイダイ102の裏面上に積層された第1のエッチング停止層111、半導体層116、絶縁層601、及び絶縁層129を含む。更に、絶縁層129は、第1のエッチング停止層111、半導体層116、及び絶縁層601を、第1のエッチング停止層111の一部、半導体層116の半導体構造116a~116d、及び絶縁層601の一部(例えば、図7の601a~601d)に分離する。図1を参照すると、絶縁層129の第2の絶縁構造129aは、第1のエッチング停止層111、半導体層116、及び絶縁層601を分離する。一例では、絶縁層601は省略される。
本開示のいくつかの態様によれば、パッド構造(例えば、121-123)は、半導体構造116a、116c及び116dによって示されるように、半導体層116を使用して形成された半導体構造の上方にそれぞれ形成される。パッド構造は、絶縁層129によって分離され、電気的に絶縁され得る。図1を参照すると、絶縁層129は、第2の絶縁構造129a及び第1の絶縁構造911~914を含む。第1の絶縁構造911~914のセットは、パッド構造を分離する。例えば、パッド構造121,123は、第1の絶縁構造912によって分離されており、パッド構造122,123は、第1の絶縁構造913によって分離されている。
半導体構造116a~116dは、第1のエッチング停止層111のそれぞれの部分の上方にある。特定のパッド構造(例えば、122~123)は、コンタクト構造170のうちの1つ以上と導電接続することができ、特定のパッド構造(例えば、121)は、コア領域107内の垂直メモリセルストリング180用のアレイ共通ソースの接続として構成することができる。
本開示の態様によれば、パッド構造(例えば、パッド構造122~123のうちの1つ)を第1のダイの裏面に配置することができ、パッド構造とコンタクト構造との間に配置された半導体構造を介してコンタクト構造170と導電結合することができる。半導体構造は、第1のダイの裏面でコンタクト構造と導電接続することができる。更に、パッド構造は、半導体構造と導電結合される。
図1を参照すると、半導体構造116dは、パッド構造122とコンタクト構造170との間に配置される。半導体構造116dは、パッド構造122とコンタクト構造170とを導電結合する。いくつかの例では、コンタクト構造170の端部170aは、パッド構造122に接続することなく半導体構造116d内に突出する。したがって、パッド構造122は、コンタクト構造170に直接接続しない。パッド構造122とコンタクト構造170との間の電気的接続又は結合は、半導体構造116dを用いて形成される。
他のパッド構造(例えば、121、123)は、パッド構造122について説明したものと同様又は同一の構造及び材料を有することができ、したがって、簡潔にするために詳細な説明は省略する。
パッド構造(例えば、121~123)は、金属材料(例えば、アルミニウム(Al)、銅(Cu)、タングステン(W)など)などの任意の適切な導電性材料を含むことができる。一例では、パッド構造(例えば、121~123)に使用される金属材料は、ボンディングワイヤの取り付けを容易にする。パッド構造は、物理蒸着(PVD)、めっき(又は電気めっき)などの任意の適切な方法を使用して形成することができる。一例では、めっき(又は電気めっき)を使用してCuを形成する。一例では、パッド構造121~123は同じプロセスを使用して形成され、同じ材料を含む。
半導体構造(例えば、116a~116d)は、任意の適切な半導体材料又は半導体材料の組み合わせを含むことができる。一例では、半導体構造(例えば、116a~116d)はドープされた半導体材料を含む。例えば、ドープされた半導体材料は、ポリシリコンなどのシリコン(Si)である。一例では、ドープされた半導体材料のドーピングレベルは比較的高く、半導体構造(例えば、116a~116d)は比較的良好な導電性を有する。一例では、半導体構造(例えば、116a~116d)のシート抵抗は1000Ω/sq未満である。一例では、半導体構造(例えば、116a~116d)は、化学気相成長(CVD)を使用して高度にドープされたSiを堆積することによって形成される。一例では、半導体構造(例えば、116a~116d)は、炉CVDを使用して形成される。いくつかの例では、堆積プロセスの後に、高度にドープされたSiが再結晶化され、再結晶粒の成長を促進するようにアニーリングプロセスが続く。これにより、半導体構造(例えば、116a~116d)の導電性が高まり、半導体構造(例えば、116a~116d)の導電性が良好となる。
一般に、2つのパッド構造(例えば、122~123)は、絶縁層129内の第1の絶縁構造(例えば、第1の絶縁構造913)によって物理的に分離され、電気的に絶縁され得る。第1の絶縁構造(例えば、913)は、2つのパッド構造(例えば、122~123)の間に配置することができる。2つのそれぞれのパッド構造(例えば、122~123)の下の半導体構造(例えば、116c及び116d)は、第2の絶縁構造(例えば、129a)によって物理的に分離され、電気的に絶縁される。第2の絶縁構造(例えば、129a)は、半導体構造(例えば、116c及び116d)の間に配置される。
図1の例では、パッド構造121は、半導体構造116aの上方にある。したがって、パッド構造121は、半導体構造116aを介して領域107内の垂直メモリセルストリング180のソース端子と導電接続又は結合される。半導体構造116aは、パッド構造121と垂直メモリセルストリング180との間に配置される。
いくつかの例では、半導体構造116aは、複数の垂直メモリセルストリング180のソース端子に結合され、複数の垂直メモリセルストリング180用のアレイ共通ソース(ACS)とすることができる。いくつかの例では、パッド構造121は、比較的低い抵抗率の1つ以上の金属層から形成され、パッド構造121が半導体構造116aの比較的大きな部分を覆うとき、パッド構造121は、非常に小さい寄生抵抗でメモリセルアレイのブロックのACSを接続することができる。パッド構造121は、ACSが外部ソースからACS信号を受信するためのパッド構造として構成される部分を含むことができる。パッド構造121は、任意の適切な金属材料を有することができる。一例では、パッド構造121は、同じプロセスでパッド構造122~123と共に形成され、パッド構造122~123で使用されるものと同一の材料(例えば、Al、Cu、Wなど)を有する。
パッシベーション構造体などの半導体デバイス100のいくつかの構成要素は、簡潔にするために示されていない。
アレイダイ102は、最初に基板を含む。基板は、半導体構造116a~116d及びパッド構造121~123の形成前に除去される。
図2は、本開示のいくつかの実施形態による半導体デバイス100などの半導体デバイスを形成するためのプロセス200の概要を示すフローチャート及び図であり、図3~図10は、いくつかの実施形態によるプロセス中の半導体デバイス100の断面図を示す。プロセス200は、S201から開始し、S210に進む。
S210で、第1のダイと第2のダイとは向かい合わせに接合される。第1のダイは第1の基板を含む。一実施形態では、第1のダイは複数の領域(例えば、コア領域、階段領域、コンタクト領域など)を含む。第1のダイはまた、第1のダイの表面側から動作する処理ステップによってコア領域内に形成される第1のトランジスタ(例えば、メモリセルストリング180内のトランジスタ)を含む。更に、第1のダイは、例えば、コア領域及び階段領域の外側のコンタクト領域に配置されたコンタクト構造(例えば、コンタクト構造170)を含む。コンタクト構造は、第1のダイの表面から動作する処理ステップによって形成することができる。第2のダイは、第2のトランジスタが第2のダイの表面に形成された第2の基板を含む。
いくつかの実施形態では、第1のダイは、アレイダイ102などのアレイダイであり、第2のダイは、CMOSダイ101などのCMOSダイである。いくつかの例では、第1のダイはCMOSダイであり得、第2のダイはアレイダイであり得る。
図3は、2つのダイの接合工程後の半導体デバイス100の断面図を示す。半導体デバイス100は、向かい合わせに接合されたアレイダイ102及びCMOSダイ101を備える。
いくつかの実施形態では、アレイダイ102は、第1のウェハ上の他のアレイダイを用いて製造され、CMOSダイ101は、第2のウェハ上の他のCMOSダイを用いて製造される。いくつかの例では、第1のウェハ及び第2のウェハは別々に製造される。例えば、メモリセルアレイ及びI/Oコンタクト構造は、第1のウェハの表面で動作するプロセスを使用して第1のウェハ上に形成される。また、第1ウェハの表面には、第1の接合構造が形成されている。同様に、第2のウェハの表面側で動作するプロセスを使用して周辺回路が第2のウェハ上に形成され、第2の接合構造が第2のウェハの表面側に形成される。
いくつかの実施形態では、第1のウェハ及び第2のウェハは、ウェハツーウェハボンディング技術を使用して対面して接合することができる。第1のウェハ上の第1の接合構造は、第2のウェハ上の対応する第2の接合構造と接合され、したがって、第1のウェハ上のアレイダイは、第2のウェハ上のCMOSダイとそれぞれ接合される。
図3を参照すると、アレイダイ102は基板103を含む。基板103上には、領域107~109が形成される。コア領域107内にメモリセルアレイを形成することができ、コンタクト領域109内にコンタクト構造を形成することができる。階段領域108は、例えば、垂直メモリセルストリング内のメモリセルのゲート、選択トランジスタのゲートなどへの接続を容易にするために用いられる。CMOSダイ101は、基板104を含み、基板104上に形成された周辺回路を含む。
基板103及び基板104はそれぞれ、Si基板、ゲルマニウム(Ge)基板、シリコンゲルマニウム(SiGe)基板、及び/又はシリコン・オン・インシュレータ(SOI)基板などの任意の適切な基板とすることができる。基板103及び基板104は、それぞれ半導体材料、例えば、IV族半導体、III-V族化合物半導体、又はII-VI族酸化物半導体を含むことができる。IV族半導体は、Si、Ge又はSiGeを含んでもよい。基板103及び基板104は、それぞれバルクウェハ又はエピタキシャル層であってもよい。いくつかの例では、基板は複数の層から形成される。例えば、基板103は、図3に示すように、バルク部分118及び絶縁層114(例えば、シリコン酸化物層)などの複数の層を含む。
図3の例では、メモリセルアレイはアレイダイ102の基板103上に形成され、周辺回路はCMOSダイ101の基板104上に形成される。アレイダイ102とCMOSダイ101とは、向かい合わせに(回路が配置された表面を表と呼び、反対側の表面を裏と呼ぶ)配置され、互いに接合される。
いくつかの例では、アレイダイ102の表面で動作するプロセスステップは、基板103上に1つ以上の層を形成することができる。一例では、1つ以上の層は、基板103上に順次形成される導電層113、第2のエッチング停止層112、及び第1のエッチング停止層111を含むことができる。3D NANDメモリセルストリングのブロック(例えば、メモリセルストリング180)を基板103上に形成することができる。図3に示す例では、3D NANDメモリセルストリングは、導電層113を貫通している。いくつかの例では、メモリセルアレイは、垂直メモリセルストリングのアレイとしてコア領域107内に形成される。
階段領域108は、例えば、垂直メモリセルストリング内のメモリセルのゲート、選択トランジスタのゲートなどへの接続を容易にするために用いられる。垂直メモリセルストリング内のメモリセルのゲートは、NANDメモリアーキテクチャ用のワード線に対応する。コンタクト構造170は、コンタクト領域109に形成される。
図3の例では、垂直メモリセルストリング180のうちの1つは、コア領域107内に形成された垂直メモリセルストリングのアレイの表現として示されている。垂直メモリセルストリング180は、層190のスタック内に形成される。層190のスタックは、交互に積層されたゲート層195及び絶縁層194を含む。ゲート層195及び絶縁層194は、上下に積層されたトランジスタを形成するように構成されている。いくつかの例では、トランジスタのスタックは、1つ以上の底部選択トランジスタ、1つ以上の上部選択トランジスタなどのメモリセル及び選択トランジスタを含む。いくつかの例では、トランジスタのスタックは、1つ以上のダミー選択トランジスタを含むことができる。ゲート層195は、トランジスタのゲートに相当する。ゲート層195は、高誘電率(High-k)ゲート絶縁体層、金属ゲート(MG)電極等のゲートスタック材料からなる。絶縁層194は、窒化シリコン、二酸化シリコンなどの絶縁材料からなる。
一実施形態では、垂直メモリセルストリング180は、層190のスタック内に垂直に(Z方向に沿って)延在するそれぞれのチャネル構造181(チャネル構造181のうちの1つが図3に示されている)から形成される。チャネル構造181は、X-Y平面内で互いに分離して配置することができる。いくつかの実施形態では、チャネル構造181は、ゲート線切断構造(図示せず)の間にアレイの形態で配置される。ゲート線切断構造は、ゲートラストプロセスにおける犠牲層のゲート層195との置換を容易にするために使用される。チャネル構造181のアレイは、X方向及びY方向に沿ったマトリクスアレイ形状、X又はY方向に沿ったジグザグアレイ形状、蜂の巣(例えば、六角形)アレイ形状などの任意の適切なアレイ形状を有することができる。いくつかの実施形態では、チャネル構造181の各々は、X-Y平面において円形形状を有し、X-Z平面及びY-Z平面においてピラー形状を有する。いくつかの実施形態では、ゲート線切断構造間のチャネル構造の量及び配置は限定されない。
いくつかの実施形態では、チャネル構造181は、基板103の主面の方向に垂直なZ方向に延びるピラー形状を有する。一実施形態では、チャネル構造181は、X-Y平面において円形状の材料によって形成され、Z方向に延びる。例えば、チャネル構造181は、1つ以上の絶縁層189によって囲まれた半導体層(チャネル層とも呼ばれる)185(例えばポリシリコン)を含む。一例では、1つ以上の絶縁層189は、ブロッキング絶縁層(例えば、酸化ケイ素)、電荷蓄積層(例えば、窒化ケイ素)、チャネル層185を取り囲む酸化物-窒化物-酸化物(ONO)構造を形成するトンネル絶縁層(例えば、酸化ケイ素)を含む。チャネル構造181は、チャネル層185内に空間186を更に含むことができる。空間186は、空隙であってもよく、又は絶縁材料で充填されてもよく、絶縁層186と呼ぶことができる。チャネル構造181は、X-Y平面内で円形を有し、Z方向に延びることができる。一例では、チャネル構造181のためのホールの側壁(層190のスタック内)にブロッキング絶縁層(例えば、酸化ケイ素)が形成され、次いで、電荷蓄積層(例えば、窒化ケイ素)、トンネル絶縁層、半導体層185、及び絶縁層186が側壁から順に積層される。半導体層185は、ポリシリコン又は単結晶シリコンなどの任意の適切な半導体材料とすることができ、半導体材料は、ドープされていなくてもよく、又はp型もしくはn型ドーパントを含んでもよい。いくつかの例では、半導体材料は、ドープされていない真性シリコン材料である。しかしながら、いくつかの例では、欠陥のために、真性シリコン材料は1010cm-3程度のキャリア密度を有することができる。絶縁層186は、酸化シリコン及び/又は窒化シリコンなどの絶縁材料で形成され、及び/又はエアギャップとして形成されてもよい。
一実施形態では、チャネル構造181及び層190のスタックは共にメモリセルストリング180を形成する。例えば、半導体層185は、メモリセルストリング180内のトランジスタのチャネル部に相当し、ゲート層195は、メモリセルストリング180内のトランジスタのゲートに相当する。一般に、トランジスタは、チャネルを制御するゲートを有し、チャネルの両側にドレイン及びソースを有する。簡略化のため、図3の例では、図3のトランジスタのチャネルの底側をドレインと呼び、図3のトランジスタのチャネルの上側をソースと呼ぶ。ドレイン及びソースは、特定の駆動構成下で切り替えることができる。図3の例では、半導体層185がトランジスタの接続チャネルに相当する。図3の例では、特定のトランジスタについて、特定のトランジスタのドレインは、その下方の下部トランジスタのソースに接続され、特定のトランジスタのソースは、その上側の上部トランジスタのドレインに接続されている。これにより、メモリセルストリング180内のトランジスタが直列接続される。「上(Upper)」及び「下(lower)」は、アレイダイ102が上下逆さまに配置される図3に特有に使用される。
メモリセルストリング180は、メモリセルトランジスタ(メモリセルともいう)を含む。メモリセルトランジスタは、メモリセルトランジスタのフローティングゲートに対応する電荷蓄積層の一部におけるキャリアトラッピングに基づいて異なる閾値電圧を有することができる。例えば、メモリセルトランジスタのフローティングゲートにかなりの量のホールがトラップ(蓄積)され、メモリセルトランジスタの閾値電圧が所定の値よりも低い場合、メモリセルトランジスタは論理「1」に対応する非プログラム状態(消去状態とも呼ばれる)にある。ホールがフローティングゲートから放出されると、メモリセルトランジスタの閾値電圧は所定の値を上回るため、メモリセルトランジスタはいくつかの例では論理「0」に対応するプログラム状態にある。
一例では、メモリセルストリング180は、メモリセルストリング180内のメモリセルをビット線に結合/結合解除するように構成された1つ以上の上部選択トランジスタを含み、メモリセルストリング180内のメモリセルをACSに結合/結合解除するように構成された1つ以上の底部選択トランジスタを含む。
上部選択トランジスタは上部選択ゲート(TSG)によって制御される。例えば、TSG電圧(TSGに印加される電圧)が上部選択トランジスタの閾値電圧よりも大きい場合、メモリセルストリング180内の上部選択トランジスタはオンになり、メモリセルストリング180内のメモリセルはビット線(例えば、メモリセルのストリングのドレインはビット線に結合される)に結合され、TSG電圧(TSGに印加される電圧)が上部選択トランジスタの閾値電圧よりも小さいとき、上部選択トランジスタはオフにされ、メモリセルストリング180内のメモリセルはビット線から切り離される(例えば、メモリセルのストリングのドレインは、ビット線から結合解除される)。
同様に、底部選択トランジスタは、底部選択ゲート(BSG)によって制御される。例えば、BSG電圧(BSGに印加される電圧)がメモリセルストリング180内の底部選択トランジスタの閾値電圧よりも大きい場合、底部選択トランジスタはオンになり、メモリセルストリング180内のメモリセルはACS(例えば、メモリセルストリング180内のメモリセルの列のソースは、ACSに結合される)に結合され、BSG電圧(BSGに印加される電圧)が底部選択トランジスタの閾値電圧よりも小さいとき、底部選択トランジスタはオフにされ、メモリセルはACSから結合解除される(例えば、メモリセルストリング180内のメモリセルのストリングのソースは、ACSから結合解除される)。
図3の例では、ビア162、金属ワイヤ163、接合構造164などの相互接続構造を形成して、半導体層185の底部をビット線(BL)に電気的に結合することができる。相互接続構造は、追加の構造を含むように、ビア162、金属ワイヤ163、及び接合構造164のうちの1つを修正するように、及び/又はビア162、金属ワイヤ163、及び接合構造164のうちの1つを省略するように適切に適合させることができる。
更に図3の例では、階段領域108は、トランジスタ(例えば、メモリセル、上部選択トランジスタ(複数可)、底部選択トランジスタ(複数可)など)のゲートへのワード線(WL)接続を容易にするために形成される階段を含む。例えば、接続構造(ワード線接続構造とも呼ばれる)150は、互いに導電結合されたコンタクトプラグ(ワード線コンタクトプラグとも呼ばれる)151、ビア構造152、及び金属ワイヤ153を含む。ワード線接続構造150は、WLをメモリセルストリング180内のトランジスタのゲート端子に電気的に結合することができる。接続構造150は、追加の構造を含むように、コンタクトプラグ151、ビア構造152、及び金属ワイヤ153のうちの一方を変更するように、及び/又はコンタクトプラグ151、ビア構造152、及び金属ワイヤ153のうちの一方を省略するように適切に適合させることができる。
図3の例では、コンタクト構造170は、コンタクト領域109に形成される。いくつかの実施形態では、コンタクト構造170は、アレイダイ102の表面の処理によってワード線接続構造150と同時に形成することができる。したがって、いくつかの例では、コンタクト構造170は、ワード線接続構造150と同様の構造及び/又は材料を有する。具体的には、コンタクト構造170は、互いに導電結合されたコンタクトプラグ171、ビア構造172、及び金属ワイヤ173を含むことができる。コンタクト構造170は、追加の構造を含むように、コンタクトプラグ171、ビア構造172、及び金属ワイヤ173のうちの一方を修正するように、及び/又はコンタクトプラグ171、ビア構造172、及び金属ワイヤ173のうちの一方を省略するように適切に適合させることができる。
いくつかの例では、コンタクトプラグ171及びワード線コンタクトプラグ151のためのパターンを含むマスクを使用することができる。マスクは、コンタクトプラグ171及びワード線コンタクトプラグ151のコンタクトホールを形成するために用いられる。エッチングプロセスを使用してコンタクトホールを形成することができる。一例では、ワード線コンタクトプラグ151のためのコンタクトホールのエッチングはゲート層195上で停止することができ、コンタクトプラグ171のためのコンタクトホールのエッチングは導電層113内で停止することができる。更に、コンタクトホールを適切なライナ層(例えば、チタン/窒化チタン)及び金属層(例えば、タングステン)で充填して、コンタクトプラグ171及びワード線コンタクトプラグ151などのコンタクトプラグを形成することができる。コンタクト構造170は、侵入深さだけ導電層113内に延びることができる。具体的には、図3の例では、コンタクトプラグ171は、第1のエッチング停止層111及び第2のエッチング停止層112を貫通して導電層113内に延在している。更なるバックエンドオブライン(BEOL)プロセスを使用して、ビア構造、金属ワイヤ、接合構造などの様々な接続構造を形成することができる。
また、図3の例では、アレイダイ102及びCMOSダイ101の表面にそれぞれ接合構造が形成されている。例えば、アレイダイ102の表面側には、ワード線接続構造150、メモリセルストリング180及びコンタクト構造170の接合構造154、164、174が形成され、CMOSダイ101の表面には、接合構造164、154、174に対応する接合構造131、132、134が形成される。金属層191~193は、COMSダイ101内に形成することができ、対応する接合構造131,132、及び134にそれぞれ接続することができる。
図3の例では、アレイダイ102とCMOSダイ101とが向かい合わせに(回路側は表であり、基板側は裏である)配置され、互いに接合される。アレイダイ102及びCMOSダイ101上の対応する接合構造は、整列されて互いに接合され、2つのダイ上の適切な構成要素を導電結合する接合界面を形成する。例えば、接合構造164及び接合構造131は、メモリセルストリング180のドレイン側とビット線(BL)とを接続するために接合される。別の例では、接合構造174及び接合構造134は互いに接合されて、アレイダイ102上のコンタクト構造170をCMOSダイ101上のI/O回路と結合する。
図2に戻って参照すると、S212において、第1のダイの第1の基板が第1のダイの裏面から除去される。第1の基板を除去すると、第1のダイの裏面のメモリセルストリング180及びコンタクト構造170が露出する。例えば、第1の基板を除去すると、コンタクト構造170の端部170aが露出する。
図4は、アレイダイ102から第1の基板103を取り外した後の半導体デバイス100の断面図を示す。図4の例では、アレイダイ102の裏面からバルク部分118及び絶縁層114が除去されている。更に、導電層113及び第2のエッチング停止層112は、アレイダイ102の裏面から除去される。
いくつかの例では、ウェハ・ツー・ウェハ接合プロセスの後、アレイダイを有する第1のウェハがCMOSダイを有する第2のウェハと接合される。そして、第1のウェハの裏面から第1の基板を薄くする。一例では、化学機械研磨(CMP)プロセス又は研削プロセスを使用して、第1のウェハのバルク部分118の大部分を除去する。更に、適切なエッチングプロセスを使用して、残りのバルク部分118、絶縁層114、導電層113、及び第2のエッチング停止層112を第1のウェハの裏面から除去することができる。バルク部分118、絶縁層114、導電層113、及び第2のエッチング停止層112の除去は、コンタクト領域109内に突出するコンタクト構造170の端部170aを露出させることができる。バルク部分118、絶縁層114、導電層113、及び第2のエッチング停止層112を除去することにより、コア領域107内のメモリセルストリング180の端部も露出させることができる。
再び図2を参照すると、ステップS214、S216、S218、及びS220は、第1のダイ(例えば、アレイダイ102)の裏面に半導体構造(例えば、116a~116d)及びパッド構造(例えば、121~123)を形成するために使用することができ、図5~図10を参照して説明される。
図2及び図5~図7を参照し、ステップS214及びS216は、半導体構造(例えば、116a~116d)を形成するために使用することができる。S214において、半導体構造を形成する際に使用される半導体層(例えば、図5の116)が、第1のダイの裏面上に形成される。CVD、炉CVDなどの任意の適切なプロセスを使用して、半導体層を形成することができる。本開示の態様によれば、半導体層は、高度にドープされた半導体材料を含み、半導体材料の導電性を更に高めるためにアニールすることができる。アニーリングプロセスは、半導体材料の再結晶及び結晶粒の更なる成長を促進し、良好な導電性を有する半導体層をもたらすことができる。図5を参照すると、一例では、半導体層116が、アレイダイ102の裏面に堆積され、第1のエッチング停止層111上にある。半導体層116は、露出したメモリセルストリング180及びコンタクト構造170上にもある。一例では、半導体層116は、コンタクト構造170の端部170a上に配置される。半導体層116は、高度にドープされたSi(例えば、ポリシリコン)を含む。半導体層116中の高度にドープされたSi(例えば、ポリシリコン)は、アニールされて再結晶化し、良好な導電性を有する。
図2、図6、及び図7に示すように、S216において、第1のダイの裏面の半導体層(例えば、116)から半導体構造(例えば、116a~116d)を形成することができる。図6を参照すると、第1のダイ(例えば、アレイダイ102)の裏面において半導体層116上に絶縁層601(ハードマスク層とも呼ばれる)及びフォトレジスト層602が形成される。ハードマスク層601は、酸化ケイ素、窒化ケイ素などの1つ以上の絶縁材料を含むことができる。ハードマスク層601は、1つ以上の副層を含むことができる。一例では、ハードマスク層601は酸化シリコンを含む。
7を参照すると、第1のダイの裏面(例えば、アレイダイ102)において、フォトリソグラフィプロセスを使用して、マスクに従って絶縁層129の第2の絶縁構造129aのためのパターンをフォトレジスト層602内に画定する。エッチングプロセスを使用して、ハードマスク層601、半導体層116、及び第1のエッチング停止層111の一部を除去することによって、第1の孔部701~704を形成する。半導体層116から除去された部分を半導体層116の第1の部分と呼ぶ。半導体構造116a~116dは、半導体層116の第1の部分を除去することによって形成され、第1の孔701~704は、半導体構造116a~116dを分離する。
一例では、エッチングプロセスはドライエッチングプロセスを含む。一例では、エッチングプロセスは、ゲート層195及び絶縁層194を含む層190のスタックまで第1のダイの裏面をエッチングする。一例では、層190のスタックは無傷であるか、又は影響を最小限に抑えられる。続いて、フォトレジスト層602を除去する。一例では、図7に示すように、ハードマスク層601は除去されない。あるいは、ハードマスク層601の一部又は全部を除去することができる。
図2及び図8を参照すると、S218において、第1のダイ(例えば、アレイダイ102)の裏面においてハードマスク層601上に絶縁層(例えば、絶縁層129)が形成される。更に、絶縁層129が第1の孔701~704内に堆積され、第1の孔701~704を充填し、第2の絶縁構造129aが第1の孔701~704内に形成される。これにより、半導体層116上に、絶縁層129とハードマスク層601とを含む合成絶縁層801が形成される。一例では、絶縁層129を形成する前にハードマスク層601が除去され、したがって、絶縁層129が半導体層116上及び第1の孔701~704の中に形成される。
図8を参照すると、アレイダイ102は、第2の絶縁構造129aのうちの2つによって領域107~109に分離される。具体的には、領域107~108は、第1の孔701内の第2の絶縁構造129aによって分離され、領域108~109は、第1の孔702内の第2の絶縁構造129aによって分離される。半導体層116は、第2の絶縁構造129aによって半導体構造116a~116dに分離される。2つの半導体構造(例えば、116c及び116d)は、第2の絶縁構造(例えば、129a)によって分離され、電気的に絶縁され得る。ハードマスク層601は、第2の絶縁構造129aによって部分601a~601dに分離される。
図1、図2、図9、及び図10を参照すると、S220において、第1のダイ(例えば、アレイダイ102)の裏面にパッド構造(例えば、半導体デバイス100内の121~123)が形成される。
図9を参照すると、フォトレジスト層902が絶縁層129上に形成される。続いて、フォトリソグラフィプロセスを使用して、マスクに従ってパッド構造(例えば、121-123)のパターンをフォトレジスト層902に画定する。エッチングプロセスを使用して、絶縁層129の第2の部分及びハードマスク層601の対応する部分を除去することによって、それぞれの半導体構造の上方にある第2の孔901~903を形成する。一例では、エッチングプロセスは、半導体層116を更にエッチングして、半導体構造116a~116dのそれぞれの上部を除去する。一例では、エッチングプロセスはドライエッチングプロセスを含む。
図1及び図10を参照すると、パッド構造は、第1のダイの裏面(例えば、アレイダイ102)に形成される。一例では、フォトレジスト層902を除去する。その後、金属層1001は、例えば、PVDなどの任意の適切な方法を使用してアレイダイ102の裏面に金属材料を堆積させることによって形成される。一例では、金属層(例えば、Cu層)1001は、第1のダイの裏面に電気めっきされる。金属層1001は、第2の孔901~903を充填する。
図1を参照すると、絶縁層129上にある金属層1001の一部は、例えば、エッチングプロセス、CMPなどによって除去することができる。第2の孔901~903内の金属層1001の一部は、パッド構造(例えば、121-123)を形成する。パッド構造(例えば、121~123)は、絶縁層129の第1の絶縁構造911~914によって分離され、電気的に絶縁される。
金属層1001は、金属材料Al、Cu、Wなどの1つ以上の材料を含むことができる。金属層1001は、1つ以上の層を含むことができる。いくつかの実施形態では、界面層を、金属材料(例えば、Al)と半導体層116との間に形成することができる。いくつかの例では、金属ケイ化物薄膜を界面層として使用することができる。一例では、金属ケイ化物薄膜を使用して、Alと半導体層116との間のオーミックコンタクトを可能にすることができる。別の例では、半導体層116へのアルミニウムの拡散を防止するための拡散障壁として金属シリサイド薄膜が使用される。
金属層1001が半導体層116上に形成されると、パッド構造(例えば、121-123)がそれぞれの半導体構造(例えば、116a、116c、及び116d)の上に形成される。したがって、いくつかの例では、金属層1001の形成からチャネル構造181への汚染が低減又は排除される。一例では、半導体構造(例えば、116a、116c、及び116d)内のポリシリコンなどの半導体材料を使用して、パッド構造とそれぞれのコンタクト構造との間の接続を容易にすることにより、半導体デバイス内の応力が低減される。
本開示では、コア領域107に1つのパッド構造(例えば、121)を示している。一般に、本開示に記載されたプロセスを使用して、コア領域107内に1つ以上のパッド構造を形成することができる。
半導体デバイスは、互いに接合された第1のウェハ及び第2のウェハを含むことができる。一例では、第1のウェハは第1のダイ(例えば、アレイダイ102)を含み、第2のウェハは第2のダイ(例えば、CMOSダイ101)を含む。図1~図10に示すプロセス200は、第1ウェハと第2ウェハとが接合された半導体デバイスに好適に適用できる。例えば、第1のウェハ及び第2のウェハのうちの一方(例えば、第1のウェハ)の基板は、図2~図4を参照して説明したものと同様に除去される。半導体構造は、図2及び図5~図8を参照して説明したように、第1のウェハの裏面に形成される。続いて、図2及び図9~図10を参照して説明したように、第1のウェハの裏面にパッド構造が形成される。
一例では、第1のウェハ上にパッド構造を形成した後、接合された第1のウェハ及び第2のウェハをダイシングすることによってダイを形成することができる。ダイのうちの1つは、第1のダイ及び第2のダイを含むことができる。
ウェハ製造プロセスは、不動態化、試験、ダイシングなどの更なるプロセスを継続することができる。
図11は、本開示のいくつかの例によるメモリシステムデバイス(又はメモリシステム)1100のブロック図を示す。メモリシステムデバイス1100は、半導体デバイス1111~1114によって示されているような、半導体デバイス100とそれぞれ同様に構成された1つ以上の半導体デバイスを含む。いくつかの例では、半導体デバイス100及び半導体デバイス1111~1114は半導体メモリデバイスである。いくつかの例では、メモリシステムデバイス1100はソリッドステートドライブ(SSD)である。
メモリシステムデバイス1100は、他の適切な構成要素を含む。一例では、メモリシステムデバイス1100は、コントローラ又はマスタコントローラ1102を含む。例えば、メモリシステムデバイス1100は、図11に示すように互いに結合されたインタフェース1101及びコントローラを含む。メモリシステムデバイス1100は、マスタコントローラ1102を半導体デバイス1111~1114と結合するバス1120を含むことができる。更に、マスタコントローラ1102は、それぞれの制御線1121~1124によって示されるように、半導体デバイス1111~1114とそれぞれ接続される。
インタフェース1101は、メモリシステムデバイス1100とホストデバイスとの間を接続するために機械的及び電気的に適切に構成され、メモリシステムデバイス1100とホストデバイスとの間でデータを転送するために使用することができる。
マスタコントローラ1102は、各半導体デバイス1111~1114をデータ転送のためにインタフェース1101に接続するように構成される。例えば、マスタコントローラ1102は、データ転送のために1つ以上の半導体デバイス1111~1114をアクティブにするために、半導体デバイス1111~1114にそれぞれイネーブル/ディセーブル信号を提供するように構成される。
マスタコントローラ1102は、メモリシステムデバイス1100内の様々な命令の完了を担当する。例えば、マスタコントローラ1102は、バッドブロック管理、エラーチェック及び訂正、ガベージコレクションなどを行うことができる。
いくつかの実施形態では、マスタコントローラ1102は、プロセッサチップを使用して実装される。いくつかの例では、マスタコントローラ1102は、複数のマイクロコントローラユニット(MCU)を使用して実装される。
上記は、当業者が本開示の態様をよりよく理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書に導入された実施形態と同じ目的を実行し、及び/又は同じ利点を達成するための他のプロセス及び構造を設計又は変更するための基礎として本開示を容易に使用することができることを理解するはずである。当業者はまた、そのような同等の構成が本開示の精神及び範囲から逸脱するものではなく、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び変更を行うことができることを理解すべきである。
Claims (20)
- 半導体デバイスであって、
第1のダイであって、前記第1のダイの表面に形成される第1のコンタクト構造を備える、第1のダイと、
前記第1のダイの裏面に配置され、前記第1のダイの前記裏面から前記第1のコンタクト構造と導電接続される第1の半導体構造と、
前記第1のダイの前記裏面に配置され、前記第1の半導体構造と導電結合された第1のパッド構造と、
を備える、半導体デバイス。 - 前記第1のコンタクト構造の端部は、前記第1のパッド構造に接続することなく前記第1の半導体構造内に突出する、請求項1に記載の半導体デバイス。
- 前記第1のダイの裏面に配置され、前記第1のダイの前記裏面から第2のコンタクト構造と導電接続される第2の半導体構造と、
前記第1のダイの前記裏面に配置され、前記第2の半導体構造と導電結合された第2のパッド構造と、
前記第1のパッド構造と前記第2のパッド構造との間に配置され、前記第1のパッド構造を前記第2のパッド構造から電気的に絶縁している第1の絶縁構造と、を更に備える、請求項1に記載の半導体デバイス。 - 前記第1の半導体構造と前記第2の半導体構造との間に配置され、前記第1の半導体構造を前記第2の半導体構造から電気的に絶縁している第2の絶縁構造を更に備える、請求項3に記載の半導体デバイス。
- 前記第1の半導体構造はドープされた半導体材料を含み、前記第1のパッド構造は金属材料を含む、請求項1に記載の半導体デバイス。
- 前記ドープされた半導体材料はポリシリコンである、請求項5に記載の半導体デバイス。
- 前記第1のダイは、垂直メモリセルストリングを含むコア領域と、前記垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、前記第1のコンタクト構造を含むコンタクト領域と、を含み、前記コア領域、前記階段領域、及び前記コンタクト領域は、前記第1のダイの前記裏面に配置された絶縁層のそれぞれの絶縁構造によって電気的に絶縁されている、請求項1に記載の半導体デバイス。
- パッド構造であって、前記第1のダイの前記裏面に配置され、前記パッド構造と前記垂直メモリセルストリングとの間に配置されている半導体構造を介して前記コア領域内の前記垂直メモリセルストリングと導電接続されたパッド構造を更に備える、請求項7に記載の半導体デバイス。
- 第2のダイであって、前記第2のダイの表面に前記垂直メモリセルストリング用の周辺回路を備え、前記第1のダイと前記第2のダイとは向かい合わせに接合されている、第2のダイを更に備える、請求項7に記載の半導体デバイス。
- 前記第1のダイ上の前記第1のコンタクト構造は、接合構造を介して前記第2のダイ上の入力/出力回路に電気的に結合される、請求項9に記載の半導体デバイス。
- 半導体デバイスを製造する方法であって、
第1のダイの裏面上に、前記第1のダイの前記裏面から第1のコンタクト構造と導電接続される第1の半導体構造を形成することであって、前記第1のダイは、第1の基板と、前記第1のダイの表面に形成された第1のコンタクト構造とを備える、形成することと、
前記第1のダイの前記裏面上に、前記第1の半導体構造と導電接続された第1のパッド構造を形成することと、を含む、方法。 - 前記第1のダイと第2のダイとを向かい合わせに接合することと、
前記第1の基板を前記第1のダイの前記裏面から除去することであって、前記第1のダイの前記裏面上の前記第1のコンタクト構造の端部は、露出されており、前記第1のパッド構造に接続することなく前記第1の半導体構造内に突出している、除去することを更に含む、請求項11に記載の方法。 - 前記第1の半導体構造を形成することは、
前記第1のダイの前記裏面上に、前記第1のコンタクト構造の前記端部上に半導体層を形成することと、
前記半導体層の第1の部分を除去することによって半導体構造を形成することであって、第1の孔は、前記第1の半導体構造と第2の半導体構造とを含む前記半導体構造を分離するように形成されている、形成することと、
前記半導体構造上及び前記第1の孔内に絶縁層を堆積させることであって、前記第1の孔内の前記絶縁層の一部は第2の絶縁構造を形成し、前記第2の絶縁構造のうちの1つは前記第1の半導体構造と前記第2の半導体構造との間に配置され、前記第1の半導体構造と前記第2の半導体構造とを電気的に絶縁している、堆積させることと、を更に含み、
前記第1のダイは、垂直メモリセルストリングを含むコア領域と、前記垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、前記第1のコンタクト構造を含むコンタクト領域とに分離され、前記コア領域、前記階段領域、及び前記コンタクト領域は、2つの前記第2の絶縁構造によって電気的に絶縁されている、請求項12に記載の方法。 - 前記第1のパッド構造を形成することは、
前記絶縁層の第2の部分を除去して、前記半導体構造のそれぞれの上方に第2の孔を形成することと、
前記半導体構造のそれぞれの上方の前記第2の孔内にパッド構造を形成することであって、前記パッド構造は、前記絶縁層の第1の絶縁構造によって電気的に絶縁され、前記パッド構造は、前記第1のパッド構造を含んでいる、形成することと、を更に含む、請求項13に記載の方法。 - 前記半導体層を形成することは、前記半導体層を形成するために導電性であるドープされた半導体材料を堆積することを含み、前記第1の半導体構造は前記ドープされた半導体材料を含む、請求項13に記載の方法。
- 前記ドープされた半導体材料はポリシリコンである、請求項15に記載の方法。
- 前記パッド構造のうちの1つは、前記コア領域内にあり、前記パッド構造のうちの前記1つと前記垂直メモリセルストリングとの間に配置される半導体構造を介して、前記コア領域内の前記垂直メモリセルストリングと導電接続される、請求項14に記載の方法。
- 前記第2のダイは、前記垂直メモリセルストリング用の周辺回路を備える、請求項13に記載の方法。
- 前記第1のダイと前記第2のダイとを向かい合わせに接合することは、
前記第1のダイ上の第1の接合構造を前記第2のダイ上の第2の接合構造と接合することであって、前記第1の接合構造は前記第1のダイ上の前記第1のコンタクト構造と導電結合され、前記第2の接合構造は前記第2のダイ上の入力/出力回路と導電結合されている、接合することを更に含む、請求項12に記載の方法。 - メモリシステムであって、
半導体デバイスであって、
第1のダイであって、前記第1のダイの表面に形成された第1のコンタクト構造を備える、第1のダイと、
前記第1のダイの裏面に配置され、前記第1のダイの前記裏面から前記第1のコンタクト構造と導電接続される第1の半導体構造と、
前記第1のダイの前記裏面に配置され、前記第1の半導体構造と導電結合された第1のパッド構造と、を含む、半導体デバイスと、
前記半導体デバイスの動作を制御するように構成されたコントローラであって、前記コントローラは、前記半導体デバイスに接続されている、コントローラと、
を備える、メモリシステム。
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