JP2024509989A - 半導体デバイス用のパッド構造 - Google Patents

半導体デバイス用のパッド構造 Download PDF

Info

Publication number
JP2024509989A
JP2024509989A JP2023556565A JP2023556565A JP2024509989A JP 2024509989 A JP2024509989 A JP 2024509989A JP 2023556565 A JP2023556565 A JP 2023556565A JP 2023556565 A JP2023556565 A JP 2023556565A JP 2024509989 A JP2024509989 A JP 2024509989A
Authority
JP
Japan
Prior art keywords
die
semiconductor
pad
contact
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023556565A
Other languages
English (en)
Inventor
ワン・イーフアン
チャン・ミンカン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2024509989A publication Critical patent/JP2024509989A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1438—Flash memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本開示の態様は、半導体デバイス及び半導体デバイスを製造する方法を提供する。半導体デバイスは、第１のダイを備え、第１のダイは、第１のダイの表面に形成される第１のコンタクト構造を備える。半導体デバイスは、第１のダイの裏面に配置された第１の半導体構造及び第１のパッド構造を備える。第１の半導体構造は、第１のダイの裏面から第１のコンタクト構造と導電接続され、第１のパッド構造は、第１の半導体構造と導電結合される。第１のコンタクト構造の端部は、第１のパッド構造に接続することなく第１の半導体構造内に突出する。第１のダイと第２のダイとは向かい合わせに接合することができる。

Description

本出願は、半導体デバイスに一般的に関連する実施形態を説明する。
一般に、半導体デバイス（例えば、半導体チップ）は、シグナリングパッド構造、及び電力／グランド（Ｐ／Ｇ）パッド構造などの様々な入出力（Ｉ／Ｏ）パッド構造を介して外界と通信する。いくつかの例では、半導体チップは、基板の上の回路の上に形成された複数の金属層を含むことができる。金属層のうちの１つ以上は、基板の上方の回路と導電結合されるパッド構造を形成するために使用される。パッド構造は、パッド構造を電源、グランド、他の半導体チップ、プリント回路基板（ＰＣＢ）上の金属線などの外部構成要素と導電結合することができるボンディングワイヤの取り付けを容易にするように形成することができる。
本開示の態様は、半導体デバイスを提供する。半導体デバイスは、第１のダイを備え、第１のダイは、第１のダイの表面に形成される第１のコンタクト構造を備える。半導体デバイスは、第１のダイの裏面に配置され、第１のダイの裏面から第１のコンタクト構造と導電接続される第１の半導体構造を備える。半導体デバイスは、第１のダイの裏面に配置され、第１の半導体構造と導電結合される第１のパッド構造を更に備える。
一実施形態では、第１のコンタクト構造の端部は、第１のパッド構造に接続することなく第１の半導体構造内に突出する。
一実施形態では、半導体デバイスは、第１のダイの裏面に配置された第２の半導体構造を備える。第２の半導体構造は、第１のダイの裏面から第２のコンタクト構造と導電接続される。半導体デバイス内の第２のパッド構造は、第１のダイの裏面に配置され、第２の半導体構造と導電結合される。半導体デバイスは、第１のパッド構造と第２のパッド構造との間に配置され、第１のパッド構造を第２のパッド構造から電気的に絶縁する第１の絶縁構造を更に備える。
一例では、半導体デバイスは、第１の半導体構造と第２の半導体構造との間に配置され、第１の半導体構造を第２の半導体構造から電気的に絶縁している第２の絶縁構造を更に備える。
一実施形態では、第１の半導体構造はドープされた半導体材料を含み、第１のパッド構造は金属材料を含む。一例では、ドープされた半導体材料はポリシリコンである。
一実施形態では、第１のダイは、垂直メモリセルストリングを含むコア領域と、垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、第１のコンタクト構造を含むコンタクト領域とを含む。コア領域、階段領域、及びコンタクト領域は、第１のダイの裏面に配置された絶縁層のそれぞれの絶縁構造によって電気的に絶縁される。
一例では、パッド構造は、第１のダイの裏面に配置され、パッド構造と垂直メモリセルストリングとの間に配置されている半導体構造を介してコア領域内の垂直メモリセルストリングと導電接続されている。
一例では、半導体デバイスは、第２のダイの表面に垂直メモリセルストリング用の周辺回路を備える第２のダイを更に備える。第１のダイと第２のダイとは向かい合わせに接合される。
一例では、第１のダイ上の第１のコンタクト構造は、接合構造を介して第２のダイ上の入力／出力回路に電気的に結合される。
本開示の態様は、半導体デバイスを製造する方法を提供する。方法は、第１のダイの裏面上に、第１のダイの裏面から第１のコンタクト構造と導電接続される第１の半導体構造を形成することと、第１のダイの裏面上に、第１の半導体構造と導電接続された第１のパッド構造を形成することと、を含む。第１のダイは、第１の基板と、第１のダイの表面に形成された第１のコンタクト構造とを備える。
一実施形態では、本方法は、第１のダイと第２のダイとを向かい合わせに接合することを更に含む。本方法は、第１の基板を第１のダイの裏面から除去することを含み、第１のダイの裏面上の第１のコンタクト構造の端部は、露出されている。第１のコンタクト構造の端部は、第１のパッド構造に接続することなく第１の半導体構造内に突出する。
一実施形態では、第１の半導体構造を形成することは、第１のダイの裏面上に、第１のコンタクト構造の端部上に半導体層を形成することと、半導体層の第１の部分を除去することによって半導体構造を形成することとを含む。第１の孔は、第１の半導体構造と第２の半導体構造とを含む半導体構造を分離するように形成される。第１の半導体構造を形成することは、半導体構造上及び第１の孔内に絶縁層を堆積することを更に含む。第１の孔内の絶縁層の部分は、第２の絶縁構造を形成する。第２の絶縁構造のうちの１つは、第１の半導体構造と第２の半導体構造との間に配置され、第１の半導体構造と第２の半導体構造とを電気的に絶縁する。第１のダイは、垂直メモリセルストリングを含むコア領域と、垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、第１のコンタクト構造を含むコンタクト領域とに分離される。コア領域、階段領域、及びコンタクト領域は、２つの第２の絶縁構造によって電気的に絶縁される。
第１のパッド構造を形成することは、絶縁層の第２の部分を除去して、半導体構造のそれぞれの上方に第２の孔を形成することと、半導体構造のそれぞれの上方の第２の孔内にパッド構造を形成することとを含む。第１のパッド構造を含むパッド構造は、絶縁層の第１の絶縁構造によって電気的に絶縁される。
一例では、半導体層を形成することは、半導体層を形成するために導電性であるドープされた半導体材料を堆積することを含み、第１の半導体構造はドープされた半導体材料を含む。一例では、ドープされた半導体材料はポリシリコンである。
一例では、パッド構造のうちの１つは、コア領域内にあり、パッド構造のうちの１つと垂直メモリセルストリングとの間に配置される半導体構造を介して、コア領域内の垂直メモリセルストリングと導電接続される。
一例では、第２のダイは、垂直メモリセルストリング用の周辺回路を備える。
一実施形態では、第１のダイと第２のダイとを向かい合わせに接合することは、第１のダイ上の第１の接合構造を第２のダイ上の第２の接合構造と接合することを更に含む。第１の接合構造は、第１のダイ上の第１のコンタクト構造と導電結合され、第２の接合構造は、第２のダイ上の入力／出力回路と導電結合される。
本開示の態様は、半導体デバイスとコントローラとを含むメモリシステムを提供する。半導体デバイスは、第１のダイと、第１の半導体構造と、第１のパッド構造とを含む。第１のダイは、第１のダイの表面に形成された第１のコンタクト構造を含み得る。第１の半導体構造は、第１のダイの裏面に配置され、第１のダイの裏面から第１のコンタクト構造と導電接続され得る。第１のパッド構造は、第１のダイの裏面に配置され、第１の半導体構造と導電結合され得る。コントローラは、コントローラが半導体デバイスと接続されている半導体デバイスの動作を制御するように構成することができる。
本開示の態様は、添付の図面と併せて読むと、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従って、様々な特徴は縮尺通りに描かれていないことに留意されたい。実際、様々な特徴の寸法は、説明を明確にするために任意に増減することができる。
本開示のいくつかの実施形態による半導体デバイスの断面図である。 半導体デバイスを形成するためのプロセスを概説するフローチャートを示す。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 いくつかの実施形態による、製造プロセス中の半導体デバイスの断面図である。 本開示のいくつかの例によるメモリシステムデバイスのブロック図を示す。
以下の開示は、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素及び配置の具体例を以下に説明する。当然、これらは単なる例であり、限定することを意図するものではない。例えば、以下の説明における第２の特徴の上への第１の特徴の形成は、第１の特徴及び第２の特徴が直接接触して形成される実施形態を含むことができ、第１の特徴及び第２の特徴が直接接触しないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態も含むことができる。更に、本開示は、様々な例において参照番号及び／又は文字を繰り返すことができる。この繰り返しは、単純化及び明確化のためのものであり、それ自体は、説明した様々な実施形態及び／又は構成の間の関係を規定するものではない。
更に、「真下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素又は特徴と別の要素又は特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中又は動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく（９０度又は他の向きに回転されてもよく）、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本開示の態様は、面と面とが接合された２つのダイ（例えば、第１のダイ及び第２のダイ）を有する半導体デバイスのためのパッド構造を形成するための技術を提供する。いくつかの実施形態では、回路構成要素は、２つのダイの表面に形成される。パッド構造は、第１のダイなどの２つのダイのうちの一方の裏面に形成される。一例では、パッド構造を形成するための技術は、第１のダイの裏面からシリコン貫通コンタクト（ＴＳＣ）を形成する必要がなく、パッド構造を形成するためのプロセスを単純化する。
第１のパッド構造は、第１のダイの裏面に配置され、第１のコンタクト構造が入出力（Ｉ／Ｏ）回路に接続される第１のダイの表面に形成される第１のコンタクト構造と導電接続される。本開示の態様によれば、第１のパッド構造は、第１のパッド構造と第１のコンタクト構造との間に配置された第１の半導体構造を介して第１のコンタクト構造と導電結合される。具体的には、第１の半導体構造は、第１のダイの裏面に配置され、第１のダイの裏面から第１のコンタクト構造と導電接続される。更に、第１のパッド構造は、第１のダイの裏面に配置され、第１の半導体構造と導電結合される。一例では、第１のコンタクト構造の端部は、第１のパッド構造に接続することなく第１の半導体構造内に突出する。一例では、第１の半導体構造は、比較的高い導電率を有する高度にドープされたポリシリコンなどの高度にドープされた半導体材料を含む。したがって、第１のパッド構造と第１のコンタクト構造との間の電気的結合は、高度にドープされた半導体構造の導電性によって促進される。一例では、半導体構造を使用することにより、半導体デバイスの応力が低減される。
一実施形態では、第２のパッド構造は、第１のダイの裏面に配置され、第２のパッド構造と第２のコンタクト構造との間に配置された第２の半導体構造を介して第２のコンタクト構造と導電結合される。本開示の態様によれば、第１の絶縁構造は、第１のパッド構造と第２のパッド構造との間に配置され、第１のパッド構造を第２のパッド構造から電気的に絶縁する。
いくつかの例では、第１のダイは、垂直メモリセルストリングを有するコア領域を含む。いくつかの実施形態では、コア領域内のパッド構造は、１つ以上の垂直メモリセルストリング用のアレイ共通ソースの接続として構成することができる。
本開示のいくつかの態様によれば、半導体デバイスは、２つのダイのうちの一方が、表面に形成され、アレイダイと呼ばれる、三次元（３Ｄ）ＮＡＮＤデバイスの場合には垂直メモリセルストリングなどのメモリセルアレイを含み、２つのダイのうちの他方が、表面に形成され、周辺ダイと呼ばれる周辺回路を含む半導体メモリデバイスとすることができる。いくつかの例では、周辺回路は相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して形成され、周辺ダイはＣＭＯＳダイとも呼ばれる。パッド構造は、アレイダイの裏面に形成することができ、又は周辺ダイの裏面に形成することができる。
本開示のいくつかの態様によれば、２つのダイ（例えば、アレイダイ及び周辺ダイ）は、２つのウェハ上に別々に形成される。いくつかの実施形態では、アレイダイを含む第１のウェハと、周辺ダイを含む第２のウェハとが別々に形成される。例えば、第１のウェハは、周辺回路に起因する製造上の制限を損なうことなく、垂直メモリセルストリングの密度及び性能を最適化するように製造することができ、第２のウェハは、垂直メモリセルストリングに起因する製造上の制限を損なうことなく、周辺回路の性能を最適化するように製造することができる。いくつかの実施形態では、第１のウェハ及び第２のウェハは、ウェハツーウェハボンディング技術を使用して向かい合わせに接合することができ、したがって、第１のウェハ上のアレイダイは、第２のウェハ上の周辺ダイとそれぞれ接合される。次に、本開示で提供される技術を使用して、２つのウェハのうちの１つの裏面にパッド構造を製造することができる。
図１は、本開示のいくつかの実施形態による、半導体デバイス１００などの半導体デバイスの断面図を示す。半導体デバイス１００は、向かい合わせに接合された２つのダイを含む。パッド構造は、本開示で提供される技術を使用して２つのダイのうちの１つの裏面に形成される。いくつかの例では、半導体デバイス１００は、向かい合わせに接合された２つのウェハを含む。本開示で提供される技術を使用して、２つのウェハのうちの１つの裏面にパッド構造が形成される。
具体的には、図１の例では、半導体デバイス１００は、向かい合わせに接合されたアレイダイ１０２及びＣＭＯＳダイ１０１を含む。いくつかの実施形態では、半導体デバイスは、複数のアレイダイ及びＣＭＯＳダイを含むことができる。複数のアレイダイ及びＣＭＯＳダイは、互いに積層及び接合され得る。ＣＭＯＳダイは、複数のアレイダイにそれぞれ結合され、それぞれのアレイダイを同様の方法で駆動することができる。
半導体デバイス１００は、任意の適切なデバイスとすることができる。いくつかの例では、半導体デバイス１００は、少なくとも第１のウェハと第２のウェハとが向かい合わせに接合されたものを含む。アレイダイ１０２は、第１のウェハ上に他のアレイダイと共に配置され、ＣＭＯＳダイ１０１は、第２のウェハ上に他のＣＭＯＳダイと共に配置される。第１のウェハ及び第２のウェハは互いに接合され、したがって、第１のウェハ上のアレイダイは、第２のウェハ上の対応するＣＭＯＳダイと接合される。いくつかの例では、半導体デバイス１００は、少なくともアレイダイ１０２とＣＭＯＳダイ１０１とが互いに接合された半導体チップである。一例では、半導体チップは、互いに接合されたウェハからダイシングされる。別の例では、半導体デバイス１００は、パッケージ基板上に組み立てられた１つ以上の半導体チップを含む半導体パッケージである。
アレイダイ１０２は、絶縁層１２９の第２の絶縁構造１２９ａによって分離され電気的に絶縁される領域１０７～１０９を含む。絶縁層１２９は、アレイダイ１０２の裏面側に配置される。メモリセルアレイは、領域１０７内に形成され得る。領域１０７は、コア領域１０７と呼ぶことができる。領域１０８は、階段領域１０８と呼ぶことができ、例えば、メモリセルアレイ内のメモリセルのゲート、選択トランジスタのゲートなどへの接続を容易にするために使用することができる。メモリセルアレイ内のメモリセルのゲートは、ＮＡＮＤメモリアーキテクチャ用のワード線に対応する。領域１０９は、コンタクト構造１７０のための空間を提供することができる。ＣＭＯＳダイ１０１は、基板１０４と、基板１０４上に形成された周辺回路とを含む。簡略化のために、（ダイ又はウェハの）主面はＸ－Ｙ平面と呼ばれ、主面に垂直な方向はＺ方向と呼ばれる。
更に、図１の例では、パッド構造１２１～１２３は、層のスタック内のアレイダイ１０２などの２つのダイのうちの一方の裏面に形成される。
図１の例では、アレイダイ１０２の裏面上の層のスタックは、アレイダイ１０２の裏面上に積層された第１のエッチング停止層１１１、半導体層１１６、絶縁層６０１、及び絶縁層１２９を含む。更に、絶縁層１２９は、第１のエッチング停止層１１１、半導体層１１６、及び絶縁層６０１を、第１のエッチング停止層１１１の一部、半導体層１１６の半導体構造１１６ａ～１１６ｄ、及び絶縁層６０１の一部（例えば、図７の６０１ａ～６０１ｄ）に分離する。図１を参照すると、絶縁層１２９の第２の絶縁構造１２９ａは、第１のエッチング停止層１１１、半導体層１１６、及び絶縁層６０１を分離する。一例では、絶縁層６０１は省略される。
本開示のいくつかの態様によれば、パッド構造（例えば、１２１－１２３）は、半導体構造１１６ａ、１１６ｃ及び１１６ｄによって示されるように、半導体層１１６を使用して形成された半導体構造の上方にそれぞれ形成される。パッド構造は、絶縁層１２９によって分離され、電気的に絶縁され得る。図１を参照すると、絶縁層１２９は、第２の絶縁構造１２９ａ及び第１の絶縁構造９１１～９１４を含む。第１の絶縁構造９１１～９１４のセットは、パッド構造を分離する。例えば、パッド構造１２１，１２３は、第１の絶縁構造９１２によって分離されており、パッド構造１２２，１２３は、第１の絶縁構造９１３によって分離されている。
半導体構造１１６ａ～１１６ｄは、第１のエッチング停止層１１１のそれぞれの部分の上方にある。特定のパッド構造（例えば、１２２～１２３）は、コンタクト構造１７０のうちの１つ以上と導電接続することができ、特定のパッド構造（例えば、１２１）は、コア領域１０７内の垂直メモリセルストリング１８０用のアレイ共通ソースの接続として構成することができる。
本開示の態様によれば、パッド構造（例えば、パッド構造１２２～１２３のうちの１つ）を第１のダイの裏面に配置することができ、パッド構造とコンタクト構造との間に配置された半導体構造を介してコンタクト構造１７０と導電結合することができる。半導体構造は、第１のダイの裏面でコンタクト構造と導電接続することができる。更に、パッド構造は、半導体構造と導電結合される。
図１を参照すると、半導体構造１１６ｄは、パッド構造１２２とコンタクト構造１７０との間に配置される。半導体構造１１６ｄは、パッド構造１２２とコンタクト構造１７０とを導電結合する。いくつかの例では、コンタクト構造１７０の端部１７０ａは、パッド構造１２２に接続することなく半導体構造１１６ｄ内に突出する。したがって、パッド構造１２２は、コンタクト構造１７０に直接接続しない。パッド構造１２２とコンタクト構造１７０との間の電気的接続又は結合は、半導体構造１１６ｄを用いて形成される。
他のパッド構造（例えば、１２１、１２３）は、パッド構造１２２について説明したものと同様又は同一の構造及び材料を有することができ、したがって、簡潔にするために詳細な説明は省略する。
パッド構造（例えば、１２１～１２３）は、金属材料（例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）など）などの任意の適切な導電性材料を含むことができる。一例では、パッド構造（例えば、１２１～１２３）に使用される金属材料は、ボンディングワイヤの取り付けを容易にする。パッド構造は、物理蒸着（ＰＶＤ）、めっき（又は電気めっき）などの任意の適切な方法を使用して形成することができる。一例では、めっき（又は電気めっき）を使用してＣｕを形成する。一例では、パッド構造１２１～１２３は同じプロセスを使用して形成され、同じ材料を含む。
半導体構造（例えば、１１６ａ～１１６ｄ）は、任意の適切な半導体材料又は半導体材料の組み合わせを含むことができる。一例では、半導体構造（例えば、１１６ａ～１１６ｄ）はドープされた半導体材料を含む。例えば、ドープされた半導体材料は、ポリシリコンなどのシリコン（Ｓｉ）である。一例では、ドープされた半導体材料のドーピングレベルは比較的高く、半導体構造（例えば、１１６ａ～１１６ｄ）は比較的良好な導電性を有する。一例では、半導体構造（例えば、１１６ａ～１１６ｄ）のシート抵抗は１０００Ω／ｓｑ未満である。一例では、半導体構造（例えば、１１６ａ～１１６ｄ）は、化学気相成長（ＣＶＤ）を使用して高度にドープされたＳｉを堆積することによって形成される。一例では、半導体構造（例えば、１１６ａ～１１６ｄ）は、炉ＣＶＤを使用して形成される。いくつかの例では、堆積プロセスの後に、高度にドープされたＳｉが再結晶化され、再結晶粒の成長を促進するようにアニーリングプロセスが続く。これにより、半導体構造（例えば、１１６ａ～１１６ｄ）の導電性が高まり、半導体構造（例えば、１１６ａ～１１６ｄ）の導電性が良好となる。
一般に、２つのパッド構造（例えば、１２２～１２３）は、絶縁層１２９内の第１の絶縁構造（例えば、第１の絶縁構造９１３）によって物理的に分離され、電気的に絶縁され得る。第１の絶縁構造（例えば、９１３）は、２つのパッド構造（例えば、１２２～１２３）の間に配置することができる。２つのそれぞれのパッド構造（例えば、１２２～１２３）の下の半導体構造（例えば、１１６ｃ及び１１６ｄ）は、第２の絶縁構造（例えば、１２９ａ）によって物理的に分離され、電気的に絶縁される。第２の絶縁構造（例えば、１２９ａ）は、半導体構造（例えば、１１６ｃ及び１１６ｄ）の間に配置される。
図１の例では、パッド構造１２１は、半導体構造１１６ａの上方にある。したがって、パッド構造１２１は、半導体構造１１６ａを介して領域１０７内の垂直メモリセルストリング１８０のソース端子と導電接続又は結合される。半導体構造１１６ａは、パッド構造１２１と垂直メモリセルストリング１８０との間に配置される。
いくつかの例では、半導体構造１１６ａは、複数の垂直メモリセルストリング１８０のソース端子に結合され、複数の垂直メモリセルストリング１８０用のアレイ共通ソース（ＡＣＳ）とすることができる。いくつかの例では、パッド構造１２１は、比較的低い抵抗率の１つ以上の金属層から形成され、パッド構造１２１が半導体構造１１６ａの比較的大きな部分を覆うとき、パッド構造１２１は、非常に小さい寄生抵抗でメモリセルアレイのブロックのＡＣＳを接続することができる。パッド構造１２１は、ＡＣＳが外部ソースからＡＣＳ信号を受信するためのパッド構造として構成される部分を含むことができる。パッド構造１２１は、任意の適切な金属材料を有することができる。一例では、パッド構造１２１は、同じプロセスでパッド構造１２２～１２３と共に形成され、パッド構造１２２～１２３で使用されるものと同一の材料（例えば、Ａｌ、Ｃｕ、Ｗなど）を有する。
パッシベーション構造体などの半導体デバイス１００のいくつかの構成要素は、簡潔にするために示されていない。
アレイダイ１０２は、最初に基板を含む。基板は、半導体構造１１６ａ～１１６ｄ及びパッド構造１２１～１２３の形成前に除去される。
図２は、本開示のいくつかの実施形態による半導体デバイス１００などの半導体デバイスを形成するためのプロセス２００の概要を示すフローチャート及び図であり、図３～図１０は、いくつかの実施形態によるプロセス中の半導体デバイス１００の断面図を示す。プロセス２００は、Ｓ２０１から開始し、Ｓ２１０に進む。
Ｓ２１０で、第１のダイと第２のダイとは向かい合わせに接合される。第１のダイは第１の基板を含む。一実施形態では、第１のダイは複数の領域（例えば、コア領域、階段領域、コンタクト領域など）を含む。第１のダイはまた、第１のダイの表面側から動作する処理ステップによってコア領域内に形成される第１のトランジスタ（例えば、メモリセルストリング１８０内のトランジスタ）を含む。更に、第１のダイは、例えば、コア領域及び階段領域の外側のコンタクト領域に配置されたコンタクト構造（例えば、コンタクト構造１７０）を含む。コンタクト構造は、第１のダイの表面から動作する処理ステップによって形成することができる。第２のダイは、第２のトランジスタが第２のダイの表面に形成された第２の基板を含む。
いくつかの実施形態では、第１のダイは、アレイダイ１０２などのアレイダイであり、第２のダイは、ＣＭＯＳダイ１０１などのＣＭＯＳダイである。いくつかの例では、第１のダイはＣＭＯＳダイであり得、第２のダイはアレイダイであり得る。
図３は、２つのダイの接合工程後の半導体デバイス１００の断面図を示す。半導体デバイス１００は、向かい合わせに接合されたアレイダイ１０２及びＣＭＯＳダイ１０１を備える。
いくつかの実施形態では、アレイダイ１０２は、第１のウェハ上の他のアレイダイを用いて製造され、ＣＭＯＳダイ１０１は、第２のウェハ上の他のＣＭＯＳダイを用いて製造される。いくつかの例では、第１のウェハ及び第２のウェハは別々に製造される。例えば、メモリセルアレイ及びＩ／Ｏコンタクト構造は、第１のウェハの表面で動作するプロセスを使用して第１のウェハ上に形成される。また、第１ウェハの表面には、第１の接合構造が形成されている。同様に、第２のウェハの表面側で動作するプロセスを使用して周辺回路が第２のウェハ上に形成され、第２の接合構造が第２のウェハの表面側に形成される。
いくつかの実施形態では、第１のウェハ及び第２のウェハは、ウェハツーウェハボンディング技術を使用して対面して接合することができる。第１のウェハ上の第１の接合構造は、第２のウェハ上の対応する第２の接合構造と接合され、したがって、第１のウェハ上のアレイダイは、第２のウェハ上のＣＭＯＳダイとそれぞれ接合される。
図３を参照すると、アレイダイ１０２は基板１０３を含む。基板１０３上には、領域１０７～１０９が形成される。コア領域１０７内にメモリセルアレイを形成することができ、コンタクト領域１０９内にコンタクト構造を形成することができる。階段領域１０８は、例えば、垂直メモリセルストリング内のメモリセルのゲート、選択トランジスタのゲートなどへの接続を容易にするために用いられる。ＣＭＯＳダイ１０１は、基板１０４を含み、基板１０４上に形成された周辺回路を含む。
基板１０３及び基板１０４はそれぞれ、Ｓｉ基板、ゲルマニウム（Ｇｅ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、及び／又はシリコン・オン・インシュレータ（ＳＯＩ）基板などの任意の適切な基板とすることができる。基板１０３及び基板１０４は、それぞれ半導体材料、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族酸化物半導体を含むことができる。ＩＶ族半導体は、Ｓｉ、Ｇｅ又はＳｉＧｅを含んでもよい。基板１０３及び基板１０４は、それぞれバルクウェハ又はエピタキシャル層であってもよい。いくつかの例では、基板は複数の層から形成される。例えば、基板１０３は、図３に示すように、バルク部分１１８及び絶縁層１１４（例えば、シリコン酸化物層）などの複数の層を含む。
図３の例では、メモリセルアレイはアレイダイ１０２の基板１０３上に形成され、周辺回路はＣＭＯＳダイ１０１の基板１０４上に形成される。アレイダイ１０２とＣＭＯＳダイ１０１とは、向かい合わせに（回路が配置された表面を表と呼び、反対側の表面を裏と呼ぶ）配置され、互いに接合される。
いくつかの例では、アレイダイ１０２の表面で動作するプロセスステップは、基板１０３上に１つ以上の層を形成することができる。一例では、１つ以上の層は、基板１０３上に順次形成される導電層１１３、第２のエッチング停止層１１２、及び第１のエッチング停止層１１１を含むことができる。３Ｄ ＮＡＮＤメモリセルストリングのブロック（例えば、メモリセルストリング１８０）を基板１０３上に形成することができる。図３に示す例では、３Ｄ ＮＡＮＤメモリセルストリングは、導電層１１３を貫通している。いくつかの例では、メモリセルアレイは、垂直メモリセルストリングのアレイとしてコア領域１０７内に形成される。
階段領域１０８は、例えば、垂直メモリセルストリング内のメモリセルのゲート、選択トランジスタのゲートなどへの接続を容易にするために用いられる。垂直メモリセルストリング内のメモリセルのゲートは、ＮＡＮＤメモリアーキテクチャ用のワード線に対応する。コンタクト構造１７０は、コンタクト領域１０９に形成される。
図３の例では、垂直メモリセルストリング１８０のうちの１つは、コア領域１０７内に形成された垂直メモリセルストリングのアレイの表現として示されている。垂直メモリセルストリング１８０は、層１９０のスタック内に形成される。層１９０のスタックは、交互に積層されたゲート層１９５及び絶縁層１９４を含む。ゲート層１９５及び絶縁層１９４は、上下に積層されたトランジスタを形成するように構成されている。いくつかの例では、トランジスタのスタックは、１つ以上の底部選択トランジスタ、１つ以上の上部選択トランジスタなどのメモリセル及び選択トランジスタを含む。いくつかの例では、トランジスタのスタックは、１つ以上のダミー選択トランジスタを含むことができる。ゲート層１９５は、トランジスタのゲートに相当する。ゲート層１９５は、高誘電率（Ｈｉｇｈ－ｋ）ゲート絶縁体層、金属ゲート（ＭＧ）電極等のゲートスタック材料からなる。絶縁層１９４は、窒化シリコン、二酸化シリコンなどの絶縁材料からなる。
一実施形態では、垂直メモリセルストリング１８０は、層１９０のスタック内に垂直に（Ｚ方向に沿って）延在するそれぞれのチャネル構造１８１（チャネル構造１８１のうちの１つが図３に示されている）から形成される。チャネル構造１８１は、Ｘ－Ｙ平面内で互いに分離して配置することができる。いくつかの実施形態では、チャネル構造１８１は、ゲート線切断構造（図示せず）の間にアレイの形態で配置される。ゲート線切断構造は、ゲートラストプロセスにおける犠牲層のゲート層１９５との置換を容易にするために使用される。チャネル構造１８１のアレイは、Ｘ方向及びＹ方向に沿ったマトリクスアレイ形状、Ｘ又はＹ方向に沿ったジグザグアレイ形状、蜂の巣（例えば、六角形）アレイ形状などの任意の適切なアレイ形状を有することができる。いくつかの実施形態では、チャネル構造１８１の各々は、Ｘ－Ｙ平面において円形形状を有し、Ｘ－Ｚ平面及びＹ－Ｚ平面においてピラー形状を有する。いくつかの実施形態では、ゲート線切断構造間のチャネル構造の量及び配置は限定されない。
いくつかの実施形態では、チャネル構造１８１は、基板１０３の主面の方向に垂直なＺ方向に延びるピラー形状を有する。一実施形態では、チャネル構造１８１は、Ｘ－Ｙ平面において円形状の材料によって形成され、Ｚ方向に延びる。例えば、チャネル構造１８１は、１つ以上の絶縁層１８９によって囲まれた半導体層（チャネル層とも呼ばれる）１８５（例えばポリシリコン）を含む。一例では、１つ以上の絶縁層１８９は、ブロッキング絶縁層（例えば、酸化ケイ素）、電荷蓄積層（例えば、窒化ケイ素）、チャネル層１８５を取り囲む酸化物－窒化物－酸化物（ＯＮＯ）構造を形成するトンネル絶縁層（例えば、酸化ケイ素）を含む。チャネル構造１８１は、チャネル層１８５内に空間１８６を更に含むことができる。空間１８６は、空隙であってもよく、又は絶縁材料で充填されてもよく、絶縁層１８６と呼ぶことができる。チャネル構造１８１は、Ｘ－Ｙ平面内で円形を有し、Ｚ方向に延びることができる。一例では、チャネル構造１８１のためのホールの側壁（層１９０のスタック内）にブロッキング絶縁層（例えば、酸化ケイ素）が形成され、次いで、電荷蓄積層（例えば、窒化ケイ素）、トンネル絶縁層、半導体層１８５、及び絶縁層１８６が側壁から順に積層される。半導体層１８５は、ポリシリコン又は単結晶シリコンなどの任意の適切な半導体材料とすることができ、半導体材料は、ドープされていなくてもよく、又はｐ型もしくはｎ型ドーパントを含んでもよい。いくつかの例では、半導体材料は、ドープされていない真性シリコン材料である。しかしながら、いくつかの例では、欠陥のために、真性シリコン材料は１０１０ｃｍ－３程度のキャリア密度を有することができる。絶縁層１８６は、酸化シリコン及び／又は窒化シリコンなどの絶縁材料で形成され、及び／又はエアギャップとして形成されてもよい。
一実施形態では、チャネル構造１８１及び層１９０のスタックは共にメモリセルストリング１８０を形成する。例えば、半導体層１８５は、メモリセルストリング１８０内のトランジスタのチャネル部に相当し、ゲート層１９５は、メモリセルストリング１８０内のトランジスタのゲートに相当する。一般に、トランジスタは、チャネルを制御するゲートを有し、チャネルの両側にドレイン及びソースを有する。簡略化のため、図３の例では、図３のトランジスタのチャネルの底側をドレインと呼び、図３のトランジスタのチャネルの上側をソースと呼ぶ。ドレイン及びソースは、特定の駆動構成下で切り替えることができる。図３の例では、半導体層１８５がトランジスタの接続チャネルに相当する。図３の例では、特定のトランジスタについて、特定のトランジスタのドレインは、その下方の下部トランジスタのソースに接続され、特定のトランジスタのソースは、その上側の上部トランジスタのドレインに接続されている。これにより、メモリセルストリング１８０内のトランジスタが直列接続される。「上（Ｕｐｐｅｒ）」及び「下（ｌｏｗｅｒ）」は、アレイダイ１０２が上下逆さまに配置される図３に特有に使用される。
メモリセルストリング１８０は、メモリセルトランジスタ（メモリセルともいう）を含む。メモリセルトランジスタは、メモリセルトランジスタのフローティングゲートに対応する電荷蓄積層の一部におけるキャリアトラッピングに基づいて異なる閾値電圧を有することができる。例えば、メモリセルトランジスタのフローティングゲートにかなりの量のホールがトラップ（蓄積）され、メモリセルトランジスタの閾値電圧が所定の値よりも低い場合、メモリセルトランジスタは論理「１」に対応する非プログラム状態（消去状態とも呼ばれる）にある。ホールがフローティングゲートから放出されると、メモリセルトランジスタの閾値電圧は所定の値を上回るため、メモリセルトランジスタはいくつかの例では論理「０」に対応するプログラム状態にある。
一例では、メモリセルストリング１８０は、メモリセルストリング１８０内のメモリセルをビット線に結合／結合解除するように構成された１つ以上の上部選択トランジスタを含み、メモリセルストリング１８０内のメモリセルをＡＣＳに結合／結合解除するように構成された１つ以上の底部選択トランジスタを含む。
上部選択トランジスタは上部選択ゲート（ＴＳＧ）によって制御される。例えば、ＴＳＧ電圧（ＴＳＧに印加される電圧）が上部選択トランジスタの閾値電圧よりも大きい場合、メモリセルストリング１８０内の上部選択トランジスタはオンになり、メモリセルストリング１８０内のメモリセルはビット線（例えば、メモリセルのストリングのドレインはビット線に結合される）に結合され、ＴＳＧ電圧（ＴＳＧに印加される電圧）が上部選択トランジスタの閾値電圧よりも小さいとき、上部選択トランジスタはオフにされ、メモリセルストリング１８０内のメモリセルはビット線から切り離される（例えば、メモリセルのストリングのドレインは、ビット線から結合解除される）。
同様に、底部選択トランジスタは、底部選択ゲート（ＢＳＧ）によって制御される。例えば、ＢＳＧ電圧（ＢＳＧに印加される電圧）がメモリセルストリング１８０内の底部選択トランジスタの閾値電圧よりも大きい場合、底部選択トランジスタはオンになり、メモリセルストリング１８０内のメモリセルはＡＣＳ（例えば、メモリセルストリング１８０内のメモリセルの列のソースは、ＡＣＳに結合される）に結合され、ＢＳＧ電圧（ＢＳＧに印加される電圧）が底部選択トランジスタの閾値電圧よりも小さいとき、底部選択トランジスタはオフにされ、メモリセルはＡＣＳから結合解除される（例えば、メモリセルストリング１８０内のメモリセルのストリングのソースは、ＡＣＳから結合解除される）。
図３の例では、ビア１６２、金属ワイヤ１６３、接合構造１６４などの相互接続構造を形成して、半導体層１８５の底部をビット線（ＢＬ）に電気的に結合することができる。相互接続構造は、追加の構造を含むように、ビア１６２、金属ワイヤ１６３、及び接合構造１６４のうちの１つを修正するように、及び／又はビア１６２、金属ワイヤ１６３、及び接合構造１６４のうちの１つを省略するように適切に適合させることができる。
更に図３の例では、階段領域１０８は、トランジスタ（例えば、メモリセル、上部選択トランジスタ（複数可）、底部選択トランジスタ（複数可）など）のゲートへのワード線（ＷＬ）接続を容易にするために形成される階段を含む。例えば、接続構造（ワード線接続構造とも呼ばれる）１５０は、互いに導電結合されたコンタクトプラグ（ワード線コンタクトプラグとも呼ばれる）１５１、ビア構造１５２、及び金属ワイヤ１５３を含む。ワード線接続構造１５０は、ＷＬをメモリセルストリング１８０内のトランジスタのゲート端子に電気的に結合することができる。接続構造１５０は、追加の構造を含むように、コンタクトプラグ１５１、ビア構造１５２、及び金属ワイヤ１５３のうちの一方を変更するように、及び／又はコンタクトプラグ１５１、ビア構造１５２、及び金属ワイヤ１５３のうちの一方を省略するように適切に適合させることができる。
図３の例では、コンタクト構造１７０は、コンタクト領域１０９に形成される。いくつかの実施形態では、コンタクト構造１７０は、アレイダイ１０２の表面の処理によってワード線接続構造１５０と同時に形成することができる。したがって、いくつかの例では、コンタクト構造１７０は、ワード線接続構造１５０と同様の構造及び／又は材料を有する。具体的には、コンタクト構造１７０は、互いに導電結合されたコンタクトプラグ１７１、ビア構造１７２、及び金属ワイヤ１７３を含むことができる。コンタクト構造１７０は、追加の構造を含むように、コンタクトプラグ１７１、ビア構造１７２、及び金属ワイヤ１７３のうちの一方を修正するように、及び／又はコンタクトプラグ１７１、ビア構造１７２、及び金属ワイヤ１７３のうちの一方を省略するように適切に適合させることができる。
いくつかの例では、コンタクトプラグ１７１及びワード線コンタクトプラグ１５１のためのパターンを含むマスクを使用することができる。マスクは、コンタクトプラグ１７１及びワード線コンタクトプラグ１５１のコンタクトホールを形成するために用いられる。エッチングプロセスを使用してコンタクトホールを形成することができる。一例では、ワード線コンタクトプラグ１５１のためのコンタクトホールのエッチングはゲート層１９５上で停止することができ、コンタクトプラグ１７１のためのコンタクトホールのエッチングは導電層１１３内で停止することができる。更に、コンタクトホールを適切なライナ層（例えば、チタン／窒化チタン）及び金属層（例えば、タングステン）で充填して、コンタクトプラグ１７１及びワード線コンタクトプラグ１５１などのコンタクトプラグを形成することができる。コンタクト構造１７０は、侵入深さだけ導電層１１３内に延びることができる。具体的には、図３の例では、コンタクトプラグ１７１は、第１のエッチング停止層１１１及び第２のエッチング停止層１１２を貫通して導電層１１３内に延在している。更なるバックエンドオブライン（ＢＥＯＬ）プロセスを使用して、ビア構造、金属ワイヤ、接合構造などの様々な接続構造を形成することができる。
また、図３の例では、アレイダイ１０２及びＣＭＯＳダイ１０１の表面にそれぞれ接合構造が形成されている。例えば、アレイダイ１０２の表面側には、ワード線接続構造１５０、メモリセルストリング１８０及びコンタクト構造１７０の接合構造１５４、１６４、１７４が形成され、ＣＭＯＳダイ１０１の表面には、接合構造１６４、１５４、１７４に対応する接合構造１３１、１３２、１３４が形成される。金属層１９１～１９３は、ＣＯＭＳダイ１０１内に形成することができ、対応する接合構造１３１，１３２、及び１３４にそれぞれ接続することができる。
図３の例では、アレイダイ１０２とＣＭＯＳダイ１０１とが向かい合わせに（回路側は表であり、基板側は裏である）配置され、互いに接合される。アレイダイ１０２及びＣＭＯＳダイ１０１上の対応する接合構造は、整列されて互いに接合され、２つのダイ上の適切な構成要素を導電結合する接合界面を形成する。例えば、接合構造１６４及び接合構造１３１は、メモリセルストリング１８０のドレイン側とビット線（ＢＬ）とを接続するために接合される。別の例では、接合構造１７４及び接合構造１３４は互いに接合されて、アレイダイ１０２上のコンタクト構造１７０をＣＭＯＳダイ１０１上のＩ／Ｏ回路と結合する。
図２に戻って参照すると、Ｓ２１２において、第１のダイの第１の基板が第１のダイの裏面から除去される。第１の基板を除去すると、第１のダイの裏面のメモリセルストリング１８０及びコンタクト構造１７０が露出する。例えば、第１の基板を除去すると、コンタクト構造１７０の端部１７０ａが露出する。
図４は、アレイダイ１０２から第１の基板１０３を取り外した後の半導体デバイス１００の断面図を示す。図４の例では、アレイダイ１０２の裏面からバルク部分１１８及び絶縁層１１４が除去されている。更に、導電層１１３及び第２のエッチング停止層１１２は、アレイダイ１０２の裏面から除去される。
いくつかの例では、ウェハ・ツー・ウェハ接合プロセスの後、アレイダイを有する第１のウェハがＣＭＯＳダイを有する第２のウェハと接合される。そして、第１のウェハの裏面から第１の基板を薄くする。一例では、化学機械研磨（ＣＭＰ）プロセス又は研削プロセスを使用して、第１のウェハのバルク部分１１８の大部分を除去する。更に、適切なエッチングプロセスを使用して、残りのバルク部分１１８、絶縁層１１４、導電層１１３、及び第２のエッチング停止層１１２を第１のウェハの裏面から除去することができる。バルク部分１１８、絶縁層１１４、導電層１１３、及び第２のエッチング停止層１１２の除去は、コンタクト領域１０９内に突出するコンタクト構造１７０の端部１７０ａを露出させることができる。バルク部分１１８、絶縁層１１４、導電層１１３、及び第２のエッチング停止層１１２を除去することにより、コア領域１０７内のメモリセルストリング１８０の端部も露出させることができる。
再び図２を参照すると、ステップＳ２１４、Ｓ２１６、Ｓ２１８、及びＳ２２０は、第１のダイ（例えば、アレイダイ１０２）の裏面に半導体構造（例えば、１１６ａ～１１６ｄ）及びパッド構造（例えば、１２１～１２３）を形成するために使用することができ、図５～図１０を参照して説明される。
図２及び図５～図７を参照し、ステップＳ２１４及びＳ２１６は、半導体構造（例えば、１１６ａ～１１６ｄ）を形成するために使用することができる。Ｓ２１４において、半導体構造を形成する際に使用される半導体層（例えば、図５の１１６）が、第１のダイの裏面上に形成される。ＣＶＤ、炉ＣＶＤなどの任意の適切なプロセスを使用して、半導体層を形成することができる。本開示の態様によれば、半導体層は、高度にドープされた半導体材料を含み、半導体材料の導電性を更に高めるためにアニールすることができる。アニーリングプロセスは、半導体材料の再結晶及び結晶粒の更なる成長を促進し、良好な導電性を有する半導体層をもたらすことができる。図５を参照すると、一例では、半導体層１１６が、アレイダイ１０２の裏面に堆積され、第１のエッチング停止層１１１上にある。半導体層１１６は、露出したメモリセルストリング１８０及びコンタクト構造１７０上にもある。一例では、半導体層１１６は、コンタクト構造１７０の端部１７０ａ上に配置される。半導体層１１６は、高度にドープされたＳｉ（例えば、ポリシリコン）を含む。半導体層１１６中の高度にドープされたＳｉ（例えば、ポリシリコン）は、アニールされて再結晶化し、良好な導電性を有する。
図２、図６、及び図７に示すように、Ｓ２１６において、第１のダイの裏面の半導体層（例えば、１１６）から半導体構造（例えば、１１６ａ～１１６ｄ）を形成することができる。図６を参照すると、第１のダイ（例えば、アレイダイ１０２）の裏面において半導体層１１６上に絶縁層６０１（ハードマスク層とも呼ばれる）及びフォトレジスト層６０２が形成される。ハードマスク層６０１は、酸化ケイ素、窒化ケイ素などの１つ以上の絶縁材料を含むことができる。ハードマスク層６０１は、１つ以上の副層を含むことができる。一例では、ハードマスク層６０１は酸化シリコンを含む。
７を参照すると、第１のダイの裏面（例えば、アレイダイ１０２）において、フォトリソグラフィプロセスを使用して、マスクに従って絶縁層１２９の第２の絶縁構造１２９ａのためのパターンをフォトレジスト層６０２内に画定する。エッチングプロセスを使用して、ハードマスク層６０１、半導体層１１６、及び第１のエッチング停止層１１１の一部を除去することによって、第１の孔部７０１～７０４を形成する。半導体層１１６から除去された部分を半導体層１１６の第１の部分と呼ぶ。半導体構造１１６ａ～１１６ｄは、半導体層１１６の第１の部分を除去することによって形成され、第１の孔７０１～７０４は、半導体構造１１６ａ～１１６ｄを分離する。
一例では、エッチングプロセスはドライエッチングプロセスを含む。一例では、エッチングプロセスは、ゲート層１９５及び絶縁層１９４を含む層１９０のスタックまで第１のダイの裏面をエッチングする。一例では、層１９０のスタックは無傷であるか、又は影響を最小限に抑えられる。続いて、フォトレジスト層６０２を除去する。一例では、図７に示すように、ハードマスク層６０１は除去されない。あるいは、ハードマスク層６０１の一部又は全部を除去することができる。
図２及び図８を参照すると、Ｓ２１８において、第１のダイ（例えば、アレイダイ１０２）の裏面においてハードマスク層６０１上に絶縁層（例えば、絶縁層１２９）が形成される。更に、絶縁層１２９が第１の孔７０１～７０４内に堆積され、第１の孔７０１～７０４を充填し、第２の絶縁構造１２９ａが第１の孔７０１～７０４内に形成される。これにより、半導体層１１６上に、絶縁層１２９とハードマスク層６０１とを含む合成絶縁層８０１が形成される。一例では、絶縁層１２９を形成する前にハードマスク層６０１が除去され、したがって、絶縁層１２９が半導体層１１６上及び第１の孔７０１～７０４の中に形成される。
図８を参照すると、アレイダイ１０２は、第２の絶縁構造１２９ａのうちの２つによって領域１０７～１０９に分離される。具体的には、領域１０７～１０８は、第１の孔７０１内の第２の絶縁構造１２９ａによって分離され、領域１０８～１０９は、第１の孔７０２内の第２の絶縁構造１２９ａによって分離される。半導体層１１６は、第２の絶縁構造１２９ａによって半導体構造１１６ａ～１１６ｄに分離される。２つの半導体構造（例えば、１１６ｃ及び１１６ｄ）は、第２の絶縁構造（例えば、１２９ａ）によって分離され、電気的に絶縁され得る。ハードマスク層６０１は、第２の絶縁構造１２９ａによって部分６０１ａ～６０１ｄに分離される。
図１、図２、図９、及び図１０を参照すると、Ｓ２２０において、第１のダイ（例えば、アレイダイ１０２）の裏面にパッド構造（例えば、半導体デバイス１００内の１２１～１２３）が形成される。
図９を参照すると、フォトレジスト層９０２が絶縁層１２９上に形成される。続いて、フォトリソグラフィプロセスを使用して、マスクに従ってパッド構造（例えば、１２１－１２３）のパターンをフォトレジスト層９０２に画定する。エッチングプロセスを使用して、絶縁層１２９の第２の部分及びハードマスク層６０１の対応する部分を除去することによって、それぞれの半導体構造の上方にある第２の孔９０１～９０３を形成する。一例では、エッチングプロセスは、半導体層１１６を更にエッチングして、半導体構造１１６ａ～１１６ｄのそれぞれの上部を除去する。一例では、エッチングプロセスはドライエッチングプロセスを含む。
図１及び図１０を参照すると、パッド構造は、第１のダイの裏面（例えば、アレイダイ１０２）に形成される。一例では、フォトレジスト層９０２を除去する。その後、金属層１００１は、例えば、ＰＶＤなどの任意の適切な方法を使用してアレイダイ１０２の裏面に金属材料を堆積させることによって形成される。一例では、金属層（例えば、Ｃｕ層）１００１は、第１のダイの裏面に電気めっきされる。金属層１００１は、第２の孔９０１～９０３を充填する。
図１を参照すると、絶縁層１２９上にある金属層１００１の一部は、例えば、エッチングプロセス、ＣＭＰなどによって除去することができる。第２の孔９０１～９０３内の金属層１００１の一部は、パッド構造（例えば、１２１－１２３）を形成する。パッド構造（例えば、１２１～１２３）は、絶縁層１２９の第１の絶縁構造９１１～９１４によって分離され、電気的に絶縁される。
金属層１００１は、金属材料Ａｌ、Ｃｕ、Ｗなどの１つ以上の材料を含むことができる。金属層１００１は、１つ以上の層を含むことができる。いくつかの実施形態では、界面層を、金属材料（例えば、Ａｌ）と半導体層１１６との間に形成することができる。いくつかの例では、金属ケイ化物薄膜を界面層として使用することができる。一例では、金属ケイ化物薄膜を使用して、Ａｌと半導体層１１６との間のオーミックコンタクトを可能にすることができる。別の例では、半導体層１１６へのアルミニウムの拡散を防止するための拡散障壁として金属シリサイド薄膜が使用される。
金属層１００１が半導体層１１６上に形成されると、パッド構造（例えば、１２１－１２３）がそれぞれの半導体構造（例えば、１１６ａ、１１６ｃ、及び１１６ｄ）の上に形成される。したがって、いくつかの例では、金属層１００１の形成からチャネル構造１８１への汚染が低減又は排除される。一例では、半導体構造（例えば、１１６ａ、１１６ｃ、及び１１６ｄ）内のポリシリコンなどの半導体材料を使用して、パッド構造とそれぞれのコンタクト構造との間の接続を容易にすることにより、半導体デバイス内の応力が低減される。
本開示では、コア領域１０７に１つのパッド構造（例えば、１２１）を示している。一般に、本開示に記載されたプロセスを使用して、コア領域１０７内に１つ以上のパッド構造を形成することができる。
半導体デバイスは、互いに接合された第１のウェハ及び第２のウェハを含むことができる。一例では、第１のウェハは第１のダイ（例えば、アレイダイ１０２）を含み、第２のウェハは第２のダイ（例えば、ＣＭＯＳダイ１０１）を含む。図１～図１０に示すプロセス２００は、第１ウェハと第２ウェハとが接合された半導体デバイスに好適に適用できる。例えば、第１のウェハ及び第２のウェハのうちの一方（例えば、第１のウェハ）の基板は、図２～図４を参照して説明したものと同様に除去される。半導体構造は、図２及び図５～図８を参照して説明したように、第１のウェハの裏面に形成される。続いて、図２及び図９～図１０を参照して説明したように、第１のウェハの裏面にパッド構造が形成される。
一例では、第１のウェハ上にパッド構造を形成した後、接合された第１のウェハ及び第２のウェハをダイシングすることによってダイを形成することができる。ダイのうちの１つは、第１のダイ及び第２のダイを含むことができる。
ウェハ製造プロセスは、不動態化、試験、ダイシングなどの更なるプロセスを継続することができる。
図１１は、本開示のいくつかの例によるメモリシステムデバイス（又はメモリシステム）１１００のブロック図を示す。メモリシステムデバイス１１００は、半導体デバイス１１１１～１１１４によって示されているような、半導体デバイス１００とそれぞれ同様に構成された１つ以上の半導体デバイスを含む。いくつかの例では、半導体デバイス１００及び半導体デバイス１１１１～１１１４は半導体メモリデバイスである。いくつかの例では、メモリシステムデバイス１１００はソリッドステートドライブ（ＳＳＤ）である。
メモリシステムデバイス１１００は、他の適切な構成要素を含む。一例では、メモリシステムデバイス１１００は、コントローラ又はマスタコントローラ１１０２を含む。例えば、メモリシステムデバイス１１００は、図１１に示すように互いに結合されたインタフェース１１０１及びコントローラを含む。メモリシステムデバイス１１００は、マスタコントローラ１１０２を半導体デバイス１１１１～１１１４と結合するバス１１２０を含むことができる。更に、マスタコントローラ１１０２は、それぞれの制御線１１２１～１１２４によって示されるように、半導体デバイス１１１１～１１１４とそれぞれ接続される。
インタフェース１１０１は、メモリシステムデバイス１１００とホストデバイスとの間を接続するために機械的及び電気的に適切に構成され、メモリシステムデバイス１１００とホストデバイスとの間でデータを転送するために使用することができる。
マスタコントローラ１１０２は、各半導体デバイス１１１１～１１１４をデータ転送のためにインタフェース１１０１に接続するように構成される。例えば、マスタコントローラ１１０２は、データ転送のために１つ以上の半導体デバイス１１１１～１１１４をアクティブにするために、半導体デバイス１１１１～１１１４にそれぞれイネーブル／ディセーブル信号を提供するように構成される。
マスタコントローラ１１０２は、メモリシステムデバイス１１００内の様々な命令の完了を担当する。例えば、マスタコントローラ１１０２は、バッドブロック管理、エラーチェック及び訂正、ガベージコレクションなどを行うことができる。
いくつかの実施形態では、マスタコントローラ１１０２は、プロセッサチップを使用して実装される。いくつかの例では、マスタコントローラ１１０２は、複数のマイクロコントローラユニット（ＭＣＵ）を使用して実装される。
上記は、当業者が本開示の態様をよりよく理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書に導入された実施形態と同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は変更するための基礎として本開示を容易に使用することができることを理解するはずである。当業者はまた、そのような同等の構成が本開示の精神及び範囲から逸脱するものではなく、本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、置換、及び変更を行うことができることを理解すべきである。

Claims (20)

  1. 半導体デバイスであって、
    第１のダイであって、前記第１のダイの表面に形成される第１のコンタクト構造を備える、第１のダイと、
    前記第１のダイの裏面に配置され、前記第１のダイの前記裏面から前記第１のコンタクト構造と導電接続される第１の半導体構造と、
    前記第１のダイの前記裏面に配置され、前記第１の半導体構造と導電結合された第１のパッド構造と、
    を備える、半導体デバイス。
  2. 前記第１のコンタクト構造の端部は、前記第１のパッド構造に接続することなく前記第１の半導体構造内に突出する、請求項１に記載の半導体デバイス。
  3. 前記第１のダイの裏面に配置され、前記第１のダイの前記裏面から第２のコンタクト構造と導電接続される第２の半導体構造と、
    前記第１のダイの前記裏面に配置され、前記第２の半導体構造と導電結合された第２のパッド構造と、
    前記第１のパッド構造と前記第２のパッド構造との間に配置され、前記第１のパッド構造を前記第２のパッド構造から電気的に絶縁している第１の絶縁構造と、を更に備える、請求項１に記載の半導体デバイス。
  4. 前記第１の半導体構造と前記第２の半導体構造との間に配置され、前記第１の半導体構造を前記第２の半導体構造から電気的に絶縁している第２の絶縁構造を更に備える、請求項３に記載の半導体デバイス。
  5. 前記第１の半導体構造はドープされた半導体材料を含み、前記第１のパッド構造は金属材料を含む、請求項１に記載の半導体デバイス。
  6. 前記ドープされた半導体材料はポリシリコンである、請求項５に記載の半導体デバイス。
  7. 前記第１のダイは、垂直メモリセルストリングを含むコア領域と、前記垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、前記第１のコンタクト構造を含むコンタクト領域と、を含み、前記コア領域、前記階段領域、及び前記コンタクト領域は、前記第１のダイの前記裏面に配置された絶縁層のそれぞれの絶縁構造によって電気的に絶縁されている、請求項１に記載の半導体デバイス。
  8. パッド構造であって、前記第１のダイの前記裏面に配置され、前記パッド構造と前記垂直メモリセルストリングとの間に配置されている半導体構造を介して前記コア領域内の前記垂直メモリセルストリングと導電接続されたパッド構造を更に備える、請求項７に記載の半導体デバイス。
  9. 第２のダイであって、前記第２のダイの表面に前記垂直メモリセルストリング用の周辺回路を備え、前記第１のダイと前記第２のダイとは向かい合わせに接合されている、第２のダイを更に備える、請求項７に記載の半導体デバイス。
  10. 前記第１のダイ上の前記第１のコンタクト構造は、接合構造を介して前記第２のダイ上の入力／出力回路に電気的に結合される、請求項９に記載の半導体デバイス。
  11. 半導体デバイスを製造する方法であって、
    第１のダイの裏面上に、前記第１のダイの前記裏面から第１のコンタクト構造と導電接続される第１の半導体構造を形成することであって、前記第１のダイは、第１の基板と、前記第１のダイの表面に形成された第１のコンタクト構造とを備える、形成することと、
    前記第１のダイの前記裏面上に、前記第１の半導体構造と導電接続された第１のパッド構造を形成することと、を含む、方法。
  12. 前記第１のダイと第２のダイとを向かい合わせに接合することと、
    前記第１の基板を前記第１のダイの前記裏面から除去することであって、前記第１のダイの前記裏面上の前記第１のコンタクト構造の端部は、露出されており、前記第１のパッド構造に接続することなく前記第１の半導体構造内に突出している、除去することを更に含む、請求項１１に記載の方法。
  13. 前記第１の半導体構造を形成することは、
    前記第１のダイの前記裏面上に、前記第１のコンタクト構造の前記端部上に半導体層を形成することと、
    前記半導体層の第１の部分を除去することによって半導体構造を形成することであって、第１の孔は、前記第１の半導体構造と第２の半導体構造とを含む前記半導体構造を分離するように形成されている、形成することと、
    前記半導体構造上及び前記第１の孔内に絶縁層を堆積させることであって、前記第１の孔内の前記絶縁層の一部は第２の絶縁構造を形成し、前記第２の絶縁構造のうちの１つは前記第１の半導体構造と前記第２の半導体構造との間に配置され、前記第１の半導体構造と前記第２の半導体構造とを電気的に絶縁している、堆積させることと、を更に含み、
    前記第１のダイは、垂直メモリセルストリングを含むコア領域と、前記垂直メモリセルストリング内のメモリセルのゲートに接続するための階段領域と、前記第１のコンタクト構造を含むコンタクト領域とに分離され、前記コア領域、前記階段領域、及び前記コンタクト領域は、２つの前記第２の絶縁構造によって電気的に絶縁されている、請求項１２に記載の方法。
  14. 前記第１のパッド構造を形成することは、
    前記絶縁層の第２の部分を除去して、前記半導体構造のそれぞれの上方に第２の孔を形成することと、
    前記半導体構造のそれぞれの上方の前記第２の孔内にパッド構造を形成することであって、前記パッド構造は、前記絶縁層の第１の絶縁構造によって電気的に絶縁され、前記パッド構造は、前記第１のパッド構造を含んでいる、形成することと、を更に含む、請求項１３に記載の方法。
  15. 前記半導体層を形成することは、前記半導体層を形成するために導電性であるドープされた半導体材料を堆積することを含み、前記第１の半導体構造は前記ドープされた半導体材料を含む、請求項１３に記載の方法。
  16. 前記ドープされた半導体材料はポリシリコンである、請求項１５に記載の方法。
  17. 前記パッド構造のうちの１つは、前記コア領域内にあり、前記パッド構造のうちの前記１つと前記垂直メモリセルストリングとの間に配置される半導体構造を介して、前記コア領域内の前記垂直メモリセルストリングと導電接続される、請求項１４に記載の方法。
  18. 前記第２のダイは、前記垂直メモリセルストリング用の周辺回路を備える、請求項１３に記載の方法。
  19. 前記第１のダイと前記第２のダイとを向かい合わせに接合することは、
    前記第１のダイ上の第１の接合構造を前記第２のダイ上の第２の接合構造と接合することであって、前記第１の接合構造は前記第１のダイ上の前記第１のコンタクト構造と導電結合され、前記第２の接合構造は前記第２のダイ上の入力／出力回路と導電結合されている、接合することを更に含む、請求項１２に記載の方法。
  20. メモリシステムであって、
    半導体デバイスであって、
    第１のダイであって、前記第１のダイの表面に形成された第１のコンタクト構造を備える、第１のダイと、
    前記第１のダイの裏面に配置され、前記第１のダイの前記裏面から前記第１のコンタクト構造と導電接続される第１の半導体構造と、
    前記第１のダイの前記裏面に配置され、前記第１の半導体構造と導電結合された第１のパッド構造と、を含む、半導体デバイスと、
    前記半導体デバイスの動作を制御するように構成されたコントローラであって、前記コントローラは、前記半導体デバイスに接続されている、コントローラと、
    を備える、メモリシステム。
JP2023556565A 2021-08-31 2021-08-31 半導体デバイス用のパッド構造 Pending JP2024509989A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/115512 WO2023028801A1 (en) 2021-08-31 2021-08-31 Pad structures for semiconductor devices

Publications (1)

Publication Number Publication Date
JP2024509989A true JP2024509989A (ja) 2024-03-05

Family

ID=79026265

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023556565A Pending JP2024509989A (ja) 2021-08-31 2021-08-31 半導体デバイス用のパッド構造

Country Status (6)

Country Link
US (1) US20230062321A1 (ja)
EP (1) EP4289001A1 (ja)
JP (1) JP2024509989A (ja)
KR (1) KR20230143182A (ja)
CN (1) CN113906560A (ja)
WO (1) WO2023028801A1 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3580782A4 (en) * 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
US10700028B2 (en) * 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
US11355486B2 (en) * 2019-02-13 2022-06-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US11069703B2 (en) * 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
EP4136675A4 (en) * 2020-04-14 2024-01-17 Yangtze Memory Tech Co Ltd METHOD FOR PRODUCING A THREE-DIMENSIONAL STORAGE DEVICE WITH BACK SOURCE CONTACT
KR20230013279A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스용 패드 구조
US11646085B2 (en) * 2021-06-17 2023-05-09 Sandisk Technologies Llc Toggle mode frequency optimization by dynamic ODT matching for non-volatile memory

Also Published As

Publication number Publication date
CN113906560A (zh) 2022-01-07
US20230062321A1 (en) 2023-03-02
EP4289001A1 (en) 2023-12-13
KR20230143182A (ko) 2023-10-11
WO2023028801A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
JP7328349B2 (ja) バックサイドソースコンタクトを備える３次元メモリデバイス
JP7190564B2 (ja) 裏面基板薄化を使用して形成された半導体プラグを有する三次元メモリデバイス及びそれを形成するための方法
US11527547B2 (en) Hybrid bonding contact structure of three-dimensional memory device
WO2021207912A1 (en) Method for forming three-dimensional memory device with backside source contact
US20210320119A1 (en) Three-dimensional memory device and method for forming the same
TWI755121B (zh) 半導體元件的襯墊結構
CN112740403B (zh) 三维存储器器件的接触焊盘及其制造方法
JP2024509989A (ja) 半導体デバイス用のパッド構造
CN112689897B (zh) 三维存储器件的接触焊盘及其制造方法
CN111223871B (zh) 一种存储器件的制备方法以及存储器件
KR102671462B1 (ko) 후면 소스 콘택트를 가지는 3차원 메모리 디바이스
US20230067727A1 (en) Contact structure and method of forming the same
US20230245927A1 (en) Semiconductor device, method of manufacturing semiconductor device, and method of recycling substrate
US20220285275A1 (en) Contact structure and method of forming the same
CN113889484A (zh) 三维存储器及其制备方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230913