CN110121779B - 三维存储器器件及用于形成其的方法 - Google Patents

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Abstract

公开了三维(3D)存储器器件的实施例及用于形成该3D存储器器件的方法。在一个示例中，NAND存储器器件包括衬底、一个或多个在衬底上的外围器件、多个在该一个或多个外围器件上的NAND串、在NAND串上方且与其接触的单晶硅层、以及形成于外围器件以及NAND串之间的互连层。在某些实施例中，NAND存储器器件包括键合界面，阵列互连层在该键合界面处接触外围互连层。

Description

三维存储器器件及用于形成其的方法
对相关申请的交叉引用
本申请要求于2017年8月21日递交的中国专利申请No.201710716657.1和于2017年8月21日递交的中国专利申请No.201710716640.6的优先权，上述两个申请通过引用方式被整体地并入本文。
背景技术
本公开内容的实施例涉及一种三维(3D)存储器器件以及其制造方法。
通过改进处理技术、电路设计、程序算法和制造工艺等，平面式存储器单元可以缩小到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面式处理及制作技术变得艰难且耗费成本。因此，平面存储器单元的储存密度接近上限。
三维存储器架构可以解决平面式存储器单元中的密度限制。3D存储器结构包括存储器阵列，以及用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
公开了了3D存储器架构以及其制造方法。
在某些实施例中，半导体装置包括硅衬底，其中所述硅衬底上具有外围器件以及一个或多个位于外围器件上方的互连层。半导体装置还可以包括位于一个或多个互连层上方的存储器阵列(以下也可称为阵列器件)。在某些实施例中，半导体装置包括位于在阵列器件的上端的单晶硅(single crystalline silicon)层。半导体装置还可包括位于单晶硅层上方的多个后端处理(back-end-of-line,BEOL)互连层以及衬垫层(pad layer)。
在某些实施例中，外围器件包括多个金属-氧化物-半导体(metal-oxide-semiconductor,MOS)场效应晶体管(field-effect-transistors,FET)。外围器件可以形成在硅衬底上，其中包括一个或多个掺杂区(doped region)以及隔离区(isolationregion)。外围器件的MOSFET可以为半导体装置提供各种不同的功能，例如页缓冲器(pagebuffer)、感测放大器(sense amplifier)、行译码器(column decoder)以及列译码器(rawdecoder)等功能。
在某些实施例中，一个或多个互连层包括外围互连层，其中包括多个导体层以及接触层(contact layer)。导体层可以包括多个金属层，其中金属层中的一个或多个金属层可包括钨(W)、铜(Cu)、铝(Al)或任何其他适合的材料。接触层也可包括钨、铜、铝或任何其他适合的材料。外围互连层可以在不同的外围晶体管之间以及外围器件与阵列器件之间传送电信号。
在某些实施例中，一个或多个互连层包括阵列互连层，其中包括多个导体层以及接触层。导体层可以包括多个金属层，且金属层的其中一个或多个可包括钨、铜、铝或其他适合的材料。接触层可包括钨、铜、铝或其他适合的材料。阵列互连层可以在不同的阵列器件区域之间以及外围器件与阵列器件之间传送电信号。
在某些实施例中，阵列器件包括多个NAND串。阵列器件还可包括多个位于NAND串下方的互连层。再者，单晶硅层可在NAND串上方且与其相接触。在某些实施例中，单晶硅层是硅衬底的一部份，其已经利用任意合适的技术进行薄化，例如背面研磨(backsidegrinding)、湿式/干式蚀刻(wet/dry etching)及/或化学机械抛光(chemical mechanicalpolishing,CMP)。单晶硅层可具有200nm至50nm之间、500nm至10μm之间或500nm至5μm之间的厚度。在某些实施例中，单晶硅层具有小于1μm的厚度。在某些实施例中，单晶硅层是部分掺杂或是完全掺杂有n型掺杂物及/或p型掺杂物的。
在某些实施例中，NAND串包括半导体沟道(例如硅沟道)，其垂直延伸并穿过多个导体/电介质层对。该多个导体/电介质层对在此也可称为“交替导体/电介质堆叠”。交替导体/电介质堆叠中的导体层可以作为字线，用以电连接一个或多个控制栅极。交替导体/电介质堆叠的导体层(控制栅极)以及半导体沟道之间可以形成多层结构。在某些实施例中，该多层结构包括隧穿层，例如隧穿氧化物层，通过隧穿层，来自半导体沟道的电子或电洞可以隧穿至NAND串的储存层。多层结构还可包括储存层(也可称为“电荷陷阱/储存层”)用来储存电荷。储存层中的电荷储存或移除会影响半导体沟道的开/关状态及/或半导体沟道的电导。储存层可包括多晶硅(polysilicon)或氮化硅。在某些实施例中，多层结构还包括阻挡层，例如氧化硅层或是氧化硅/氮化硅/氧化硅(ONO)层的组合。在某些实施例中，阻挡层包括高介电常数(high-k)的电介质，例如氧化铝。
在某些实施例中，NAND串还包括外延硅层，位于半导体沟道的上端上。外延硅层可以从单晶硅层以外延方式成长而形成。
在某些实施例中，NAND串还包括选择栅极，其由交替导体/电介质堆叠中的一个或多个上部的导体层所形成。选择栅极可以控制开/关状态及/或NAND串的半导体沟道的电导。NAND串的选择栅极也可由交替导体/电介质堆叠上方分开的导体层所形成。在某些实施例中，NAND串还包括由交替导体/电介质堆叠的一个或多个下部的导体层所形成。NAND串的选择栅极也可通过交替导体/电介质堆叠下方分开的导体层来形成。
在某些实施例中，NAND串通过NAND串上方的单晶硅层中的掺杂区电连接至源极触点。单晶硅层的掺杂区可以包括p型掺杂物。源极触点可以垂直延伸并穿过交替导体/电介质堆叠，且源极触点的上端接触单晶硅层。在某些实施例中，源极触点的下端接触源极触点下方的触点。
在某些实施例中，阵列器件还包括多个垂直延伸的字线触点。该多个字线触点中的每一个可分别包括接触对应的字线的上端，以各自定位对应的阵列器件中的字线。多个字线触点可以为由导体(例如钨)所填充的接触孔及/或接触沟槽(例如由湿式蚀刻处理或干式蚀刻处理所形成)。在某些实施例中，接触孔和接触沟槽包括位于导体下方的阻挡层、黏附层及/或晶种层。接触孔及/或接触沟槽可以经由化学气相沉积(chemical vapordeposition,CVD)处理、物理气相沉积(physical vapor deposition,PVD)处理或原子层沉积(atomic layer deposition,ALD)处理来填充。
在某些实施例中，NAND串下方的互连层包括多个位线触点，各位线触点分别接触对应的NAND串的下端。该多个位线触点可以包括彼此互相隔离的接触通孔。各位线触点可以分别电连接至对应的NAND串，以各自定位对应的NAND串。位线触点可以是由导体(例如钨)所填充的接触孔及/或接触沟槽(例如利用湿式蚀刻或干式蚀刻来形成)。接触孔及/或接触沟槽可以经由CVD处理、PVD处理或ALD处理所填充。在某些实施例中，位线触点是先在NAND串上方形成，然后利用晶圆翻转处理将结构颠倒，使得位线触点在半导体装置中位于NAND串的下方。
在某些实施例中，该一个或多个互连层还包括位于两个电介质层之间的键合界面，例如位于氮化硅层和氧化硅层之间。键合界面还可以位于两个导体层之间，例如位于两个金属(例如铜)层之间。在某些实施例中，键合界面同时包括位于电介质层之间的接口以及位于导体层之间的接口。键合界面可经由位于键合界面两侧的电介质层及/或导体层之间的化学键而形成。键合界面可经由位于键合界面两侧的电介质层及/或导体层之间的物理性相互作用(例如相互扩散)而形成。在某些实施例中，在键合处理之前，在对键合界面两侧的表面进行等离子处理或热处理之后，形成键合界面。
在某些实施例中，半导体装置还包括多层交替导体/电介质堆叠。在某些实施例中，堆叠间层在相邻的交替导体/电介质堆叠之间。堆叠间层可将对应上部交替导体/电介质堆叠的NAND串电连接至对应下部交替导体/电介质堆叠的另一个NAND串。在某些实施例中，对应上部交替导体/电介质堆叠的NAND串是经由堆叠间层的导体而电连接至对应下部交替导体/电介质堆叠的NAND串，因此形成较长的NAND串。
在某些实施例中，半导体装置还包括多个贯穿阵列触点(TAC)，其垂直延伸并穿过多个交替导体/电介质堆叠。该多个TAC接触交替导体/电介质堆叠下方的互连层(例如阵列互连层)，并且还接触交替导体/电介质堆叠上方的另一互连层(例如BEOL的互连层)。TAC可以为由导体(例如钨、铜或硅化物)所填充的接触孔及/或接触沟槽(例如由湿式蚀刻或干式蚀刻所形成)。
在某些实施例中，BEOL互连层在半导体装置的器件(包括阵列器件与外围器件)之间传送电信号。在某些实施例中，形成衬垫层以用来将半导体装置的电信号传送到外部电信号路径。BEOL互连层可以包括导体层和接触层。导体层和接触层可包括导体材料，例如钨、铜、铝、硅化物及/或其他任何适合的导体材料。衬垫层也可包括导体材料，例如钨、铜、铝、硅化物及/或其他任何适合的导体材料。
本公开内容提供一种用于制造半导体装置的示例性方法，其包括形成外围器件、形成阵列器件，以及在键合界面键合外围器件以及阵列器件。该示例性方法还包括在第一硅衬底上形成包括MOS晶体管的外围器件以及在外围器件上方形成外围互连层。
在某些实施例中，该示例性方法还包括在第二硅衬底中形成一个或多个掺杂区以及隔离区，以及在第二硅衬底上形成一个或多个NAND串。NAND串包括多个导体/电介质层对、垂直延伸并穿过该多个导体/电介质层对的半导体沟道、位于该半导体沟道以及导体/电介质层对之间的隧穿层、包括多个位于隧穿层以及导体/电介质层对之间的多个储存单元的存储层、位于储存层以及导体/电介质层对之间的阻挡层、以及形成在半导体沟道一端的外延单晶硅层(外延插塞)。NAND串可与第二硅衬底接触。外延单晶硅层可以是从第二硅衬底以外延方式成长所形成。各NAND串可以包括选择栅极，位于NAND串的一端。
在某些实施例中，该示例性方法还包括在NAND串的上方形成阵列互连层。阵列互连层可包括接触NAND串的位线触点。阵列互连层也可包括一个或多个导体层和接触层，各自包括导体材料，例如钨、铝、铜或是其他任何适合的导体材料。
根据某些实施例，阵列互连层还可包括对应NAND串的源极触点。源极触点可以垂直延伸并穿过交替导体/电介质堆叠。源极触点的一端可接触第二硅衬底，而另一端则接触阵列互连层。在某些实施例中，源极触点经由第二硅衬底电连接至NAND串。
可以通过以下方法而将外围器件键合于阵列器件：翻转阵列器件使其颠倒，将面朝下方朝向外围器件的阵列互连层对准面朝上方的外围互连层(以面对面的方式)，将阵列器件设置于外围器件的上方以使阵列互连层位于外围互连层上方并接触外围互连层，进行键合处理，以及在阵列互连层与外围互连层之间形成键合界面。在某些实施例中，键合处理包括等离子处理、湿式处理及/或热处理，以在键合界面之阵列互连层和外围互连层之间形成物理性及/或化学性键合。在某些实施例中，阵列互连层包括氮化硅层或氧化硅层，且外围互连层包括氧化硅层或氮化硅层。在某些实施例中，阵列互连层以及外围互连层的导体包括铜。
在某些实施例中，阵列互连层以及外围互连层之间的键合是经由在电介质层(例如氮化硅层以及氧化硅层)及/或导体层之间在接口处的物理性相互作用(例如相互扩散)而形成。本文中将阵列互连层以及外围互连层之间的接口称为“键合界面”。在某些实施例中，在键合处理之前，可先对阵列互连层以及外围互连层的表面进行等离子处理，以增强表面之间的键合强度。在键合处理之前，也可以对阵列互连层以及外围互连层的表面进行湿式处理以增强键合强度。在某些实施例中，将阵列互连层设置于外围互连层上方包括对准阵列互连层以及外围互连层的接触区，以确保当两个互连层键合时彼此电性接触。在某些实施例中，在互连层彼此接触之后，进行热处理以加速阵列互连层以及外围互连层的导体材料(例如铜)之间的相互扩散。
在某些实施例中，一个或多个键合界面可以通过此制作方法而形成。举例来说，多个阵列器件可以和外围器件键合。在另一实例中，阵列器件可以和多个外围器件键合。在又另一实例中，多个阵列器件可以和多个外围器件键合。
该示例性方法还可包括形成多于一个的交替导体/电介质堆叠。各交替导体/电介质堆叠可以包括多个导体/电介质层对。在某些实施例中，可以在相邻的交替导体/电介质堆叠之间形成一堆叠间层。堆叠间层可以将垂直延伸并穿过上部交替导体/电介质堆叠的NAND串电连接于垂直延伸并穿过下部交替导体/电介质堆叠的另一个NAND串。
该示例性方法还可包括在键合阵列器件以及外围器件之后，对阵列器件的第二硅衬底进行薄化。第二硅衬底的薄化可以通过CMP处理、湿式蚀刻处理、干式蚀刻处理或以上方法的任意组合来进行。
在某些实施例中，可以调整形成阵列器件/阵列互连层以及外围器件/外围互连层的顺序，或者阵列器件/阵列互连层的制作以及外围器件/外围互连层的制作可以并行。
附图说明
附图并入本文并构成说明书的一部分，其例示出了本公开内容所公开了的实施例，并且与详细说明一起进一步用于解释本公开内容所公开了的原理，以使本领域技术人员能够制作及使用本公开内容所公开的内容。
图1示出了示例性的3D存储器器件的剖面示意图。
图2示出了根据某些实施例的3D存储器器件的剖面示意图。
图3A至图3D示出了根据某些实施例的形成外围器件及外围互连层的示例性制造过程。
图4A至图4D示出了根据某些实施例的形成阵列器件及阵列互连层的示例性制造过程。
图5A至图5C示出了根据某些实施例的形成具有键合至外围器件的阵列器件的3D存储器器件的示例性制造过程。
图6是根据某些实施例的形成外围器件及外围互连层的示例性方法的流程图。
图7是根据某些实施例的形成阵列器件及阵列互连层的示例性方法的流程图。
图8是根据某些实施例的将外围器件及阵列器件结合的示例性方法的流程图。
下文将参考所附图示说明本公开内容的实施例。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开内容的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
值得注意的是，在说明书中对提及“一个实施例”、“一实施例”、“示范性实施例”、“某些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确描述，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复阵列合，至少可部分取决于上、下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。
应该容易理解的是，本文中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得“在...上面”不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层，并且“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“较高”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如图式中所示。除了图式中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的装置的不同方位。该装置可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以本文所使用的空间相关描述来解释。
如本文所用，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，包括具有厚度的区域。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面处的任何一对水平平面之间。层可以水平地、垂直地及/或沿着锥形表面延伸。衬底可以为层，其可以包括一层或多层，及/或可以在其上面及/或下面具有一层或多层。一层可以包括多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有触点、互联线及/或通孔)以及一个或多个电介质层。
本文所使用的术语“名义上/名义地”是指在产品或处理的设计阶段期间设定的组件或处理操作的特性或参数的期望值或目标值，以及高于及/或低于期望值的数值范围。数值范围可能由于制造工艺或容差而有轻微变化。如本文所使用的术语“约”表示可能会随着与对象半导体器件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语“约/大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
本文所使用的术语“3D存储器器件”是指在横向衬底上具有垂直方向串行的存储器单元晶体管(本文称为“存储器串”，例如NAND串)，因此存储器串相对于衬底是沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指名义上垂直于衬底之横向表面。
根据本公开内容不同的实施例提供3D存储器器件，其具有较小的管芯尺寸、较高器件密度且比其他3D存储器器件有更改善的性能表现。通过在外围器件上方垂直堆叠阵列器件以及BEOL互连，可以提升3D存储器器件的密度。再者，通过分开进行外围器件的处理以及制作阵列器件的处理，与处理阵列器件相关的热预算不会受到外围器件性能要求的限制。类似地，外围器件的性能表现不会受到阵列器件处理的影响。举例来说，外围器件以及阵列器件可以分别在不同的衬底上制作，使得制作阵列器件时特定的高温处理不会对外围器件的制作造成不利影响(例如避免掺杂物过度扩散、控制掺杂浓度及/或离子注入的厚度等等)。
图1示出了示例性的3D存储器器件100的剖面示意图。3D存储器器件包括衬底102以及设置在衬底102上的外围器件。外围器件的互连层104形成于衬底102的上方。存储器阵列结构106形成于互连层104的上方。
3D存储器器件100为单片式3D存储器器件的示例。术语“单片式”是指3D存储器器件的部件形成于单衬底上。关于单片式3D存储器器件，其制作方法遭遇因外围器件处理及存储器阵列处理的卷积所造成的额外限制。例如，存储器阵列结构(如NAND串)的制作方法受限于与已形成或欲形成在同衬底上的外围器件相关的热预算。相对的，如本公开内容之详细说明所述，3D存储器器件的部件(如外围器件及存储器阵列结构)可分别形成在不同的衬底上，再互相连结以形成非单片式3D存储器器件。外围器件处理及存储器阵列处理彼此之间的去卷积可改善最终得到的3D存储器器件的性能。
再者，3D存储器器件100的存储器阵列结构106包括NAND串的阵列共源极。举例来说，多晶硅层(polysilicon)通过例如物理气相沉积(PVD)处理或化学气相沉积(CVD)处理而形成在互连层104上。多晶硅层中的掺杂区是通过例如离子注入或是扩散而形成，用以作为阵列共源极。由于多晶硅中的电荷载子的迁移率小于单晶硅中的电荷载子的迁移率，因此3D存储器器件100中的存储器阵列结构106的性能表现会降低。相对的，如同本公开内容某些实施例所做的详细说明，单晶硅层可以通过将硅衬底进行薄化而形成，并且可以用来形成3D存储器器件的NAND串的阵列共源极，以改善3D存储器器件的性能，根据本公开内容的一些实施例。
图2示出了本公开内容某些实施例中示例性的3D存储器器件200的剖面示意图。3D存储器器件200可包括衬底202，衬底202可包括硅(例如单晶硅)、硅化锗(SiGe)、砷化镓(GaAs)、锗(Ge)、隔离层上覆硅(SOI)或是其他任何合适的材料。
3D存储器器件200可包括位于衬底202上的外围器件。外围器件可以是形成于衬底202“上”，其中，全部的或部分的外围器件是在衬底202中形成(例如位于衬底202顶表面之下方)及/或直接位于衬底202上。外围器件可包括形成于衬底202上的多个晶体管206。隔离区204以及掺杂区208(例如晶体管206的源极区或漏极区)也可以形成于衬底202中。
在某些实施例中，外围器件可包括任何合适的用来促进3D存储器器件200操作的数字、模拟及/或混合信号的外围电路。举例来说，外围器件可包括页缓冲器、译码器(例如，行译码器以及列译码器)、感测放大器、驱动器、充电泵、电流或电压参考或是任何电路中的主动或被动部件(例如晶体管、二极管、电阻或电容)中的一项或多项。在某些实施例中，外围器件是使用互补式金氧半导体(CMOS)技术(也称为“CMOS芯片”)而形成于衬底202上。
3D存储器器件200可包括位于晶体管206上方的外围互连层222以传送去往和来自晶体管206的电信号。外围互连层222可包括一个或多个触点(例如触点207以及触点214)以及一个或多个互连导体层(例如导体层216以及导体层220)，其各自包括一个或多个互联线及/或通孔。在本文中，术语“触点”可以广泛地包括任何适合的互连类型，例如中段连线(MEOL)互连结构以及后端连线(BEOL)互连结构，包括垂直互连沟道(例如通孔)以及水平线(例如互联线)。外围互连层222还可包括一个或多个层间电介质层，例如电介质层210、212以及218。也就是说，外围互连层222可包括导体层216及220以及电介质层210、212以及218。外围互连层222中的触点和导体层可包括导体材料，其例如包括(但不限于)钨、钴(Co)、铜、铝、硅化物或是以上材料的任意组合。外围互连层222中的电介质层可包括电介质材料，例如包括(但不限于)氧化硅、氮化硅、氮氧化硅、掺杂氧化硅或是以上材料的任意组合。
3D存储器器件200可包括位于外围器件上方的存储器阵列器件。值得注意的是，图2中加入了x轴和y轴以进一步示出3D存储器器件200各部件之间的空间关系。衬底202包括两个水平表面(例如顶表面以及底表面)，在x方向(横向方向或是宽度方向)上横向延伸。在本文中，半导体器件(如3D存储器器件200)的一个部件(如层或器件)在另一部件(如层或器件)“上”、“上方”或“下”是在半导体器件的衬底(如衬底202)在y方向(垂直方向或厚度方向)上在半导体器件最低平面的情况下，在y方向上相对于衬底而决定的。描述空间关系的相同概念应用在本公开内容中。
在某些实施例中，3D存储器器件200是NAND闪速存储器器件，其中的存储器单元是以NAND串230阵列的形式在衬底202上方垂直延伸而提供。阵列器件可包括多个NAND串230，延伸并穿过多个导体层234以及电介质层236对。该多个导体/电介质层对在本文也可以称为“交替导体/电介质堆叠”242。交替导体/电介质堆叠242中的导体层234以及电介质层236在垂直方向上交替。换句话说，除了位于最上方或最下方的交替导体/电介质堆叠242，各导体层234的两侧邻接于两个电介质层236且各电介质层236的两侧邻接于两个导体层234。各导体层234可以具有相同的厚度或不同的厚度。类似地，各电介质层236可以具有相同的厚度或不同的厚度。在某些实施例中，交替导体/电介质堆叠242相较于导体/电介质层对包括更多具有不同材料及/或厚度的导体层及/或电介质层。导体层234可以包括导体材料，其例如包括(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。电介质层236可包括电介质材料，其例如包括(但不限于)氧化硅、氮化硅、氮氧化硅或是以上材料的任意组合。
如图2所示，各NAND串230可包括半导体沟道228以及电介质层229(也可称为“存储膜”)。在某些实施例中，半导体沟道228包括硅，例如非晶硅、多晶硅或是单晶硅。在某些实施例中，电介质层229为复合层，包括隧穿层、存储层(也可称为“电荷捕捉/储存层”)以及阻挡层。各NAND串230可以具有圆柱体形状，例如柱形。根据某些实施例，半导体沟道228、隧穿层、储存层以及阻挡层分别依序沿着支柱的中心向支柱外表面的方向布置。隧穿层可包括氧化硅、氮化硅或是以上材料的任意组合。阻挡层可包括氧化硅、氮化硅、高介电常数(high-k)的电介质，或是以上材料的任意组合。储存层可包括氮化硅、氮氧化硅、硅或是以上材料的任意组合。在某些实施例中，电介质层229可包括ONO电介质(例如包括氧化硅的隧穿层、包括氮化硅的储存层、以及包括氧化硅的阻挡层)。
在某些实施例中，NAND串230还包括NAND串230的多个控制栅极(各自为字线的一部分)。交替导体/电介质堆叠242中的各导体层234可作为NAND串230的各存储器单元的控制栅极。如图2所示，NAND串230可包括选择栅极238(例如源极选择栅极)，其在NAND串230的上端。NAND串230还可包括另一选择栅极240(例如漏极选择栅极)，其在NAND串230的下端。如本文所使用的，部件(例如NAND串230)的“上端”是在y方向上较远离衬底202的一端，而部件(例如NAND串230)的“下端”是在y方向上较靠近衬底202的一端。如图2所示，对于各NAND串230而言，源极选择栅极238可位于漏极选择栅极240的上方。在某些实施例中，选择栅极238以及选择栅极240包括导体材料，包括(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。
在某些实施例中，3D存储器组件200包括位于NAND串230的半导体沟道228的上端的外延层251。外延层251可包括半导体材料例如硅。外延层251可以为从半导体层244以外延方式成长所形成的单晶硅层。例如，半导体层244可以为单晶硅层，外延硅层251可以为从单晶硅层以外延方式成长所形成的单晶硅层。半导体层244可以不掺杂、部分掺杂(在厚度方向及/或宽度方向上)或完全掺杂有p型或n型掺杂物。对于各NAND串230而言，外延层251在此可以称为“外延插塞”。外延插塞251在各NAND串230的上端，可接触半导体沟道228以及半导体层244的掺杂区250两者。外延插塞250可以用作NAND串230上端的对应选择栅极238的沟道。如图2所示，半导体层244可包括两个水平表面(例如顶表面和底表面)。根据某些实施例，各NAND串230接触半导体层244的底表面，且BEOL互连层253接触半导体层244的顶表面。
在某些实施例中，阵列器件还包括垂直延伸并穿过交替导体/电介质堆叠242的源极触点232。如图2所示，源极触点232的上端可以接触半导体层244的掺杂区250(例如NAND串230的阵列共源极)。在某些实施例中，源极触点232包括导体材料例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。
在某些实施例中，阵列器件还包括位于阶梯结构区的一个或多个字线触点258。字线触点258可以在电介质层259内垂直延伸。各字线触点258可以具有一端(例如上端)接触交替导体/电介质堆叠242中对应的导体层234，以此各自定位阵列器件之对应的字线。在某些实施例中，各字线触点258是位于对应的导体层234(例如字线)下方。字线触点258可以为由导体(例如钨)所填充的接触孔及/或接触沟槽(例如由湿式蚀刻或干式蚀刻所形成)。在一些实施例中，填充接触孔及/或接触沟槽包括在沉积导体前沉积阻挡层、黏附层及/或晶种层。
在某些实施例中，阵列器件还包括位于各NAND串230的上端的半导体层244。半导体层244可以为薄化的衬底且阵列器件形成在该衬底上。在某些实施例中，半导体层244包括单晶硅，其中半导体层244在此可视为单晶硅层。在某些实施例中，半导体层244可以包括SiGe、GaAs、Ge或其他任何适合的材料。半导体层244也可以包括掺杂区250(例如用做NAND串230的阵列共源极)以及隔离区246。隔离区246可以延伸跨越半导体层244的全部厚度或部分厚度。
在某些实施例中，源极触点232以及NAND串230两者皆接触半导体层244，藉此，当半导体层244传导电信号时(例如为了导通而使单晶硅层形成一反转层时)，源极触点232可以被电连接至NAND串230。
在某些实施例中，阵列器件还包括垂直延伸并穿过交替导体/电介质堆叠242的一个或多个贯穿阵列触点(TAC)241。贯穿阵列触点241可以延伸并穿过全部的交替导体/电介质堆叠242(例如全部的导体层/电介质层对)，并且延伸并穿过至少部分的半导体层244中的隔离区246。TAC 241的上端可以接触位于半导体层244上方的接触层248的触点。TAC 241可以通过接触层248的触点将电信号从外围器件传导至BEOL导体层254及/或衬垫层256。
如图2所示，3D存储器器件200可包括位于外围互连层222的上方并与其接触的阵列互连层223。阵列互连层223可包括多个位线触点226、多个字线通孔257、一个或多个导体层(例如导体层224)以及一个或多个电介质层(例如电介质层221以及225)。导体层可包括导体材料，例如(但不限于)钨、钴、铜、铝、硅化物或是以上材料的任意组合。电介质层可包括电介质材料例如氧化硅、氮化硅、低介电常数电介质或是以上材料的任意组合。
如图2所示，各位线触点226可接触对应的NAND串230的下端，以此各自定位对应的NAND串230。各字线通孔257可接触对应的字线触点258的下端，以此各自定位NAND串230的对应字线234。
在外围互连层222的电介质层218以及阵列互连层223的电介质层221之间可以形成键合界面219。键合界面219还可以在阵列互连层223的导体层224以及外围互连层222的导体层220之间形成。电介质层218以及电介质层221中的每一项可以包括氮化硅或是氧化硅。
在某些实施例中，第一半导体结构260在键合界面219键合到第二半导体结构262。第一半导体结构260可包括衬底202、一个或多个位于衬底202上的外围器件、以及外围互连层222。第二半导体结构262可包括半导体层244(例如薄化衬底)、阵列互连层223、具有多个导体层/电介质层对的交替导体/电介质堆叠242，以及NAND串230。第一半导体结构260可包括示出于图2键合界面219下的单元，而第二半导体层262可包括示出于图2键合界面219上的单元。外围互连层222可包括导体层220，其在键合界面219与阵列互连层223的导体层224接触。外围互连层222还可包括电介质层218，其在键合界面219与阵列互连层223的电介质层221接触。
如图2所示，3D存储器器件200还可包括位于半导体层244上方的BEOL互连层253。在某些实施例中，BEOL互连层253包括导体层254、接触层248、一个或多个电介质层(例如电介质层252)、一个或多个衬垫层(例如衬垫层256)。BEOL互连层253可以在3D存储器器件200以及外部电路之间传送电信号。BEOL互连层253中的导体层、接触层以及衬垫层可包括导体材料例如(但不限于)钨、钴、铜、铝、硅化物或是以上材料的任意组合。BEOL互连层253中的电介质层可包括电介质材料，例如(但不限于)氧化硅、氮化硅、低介电常数电介质或是以上材料的任意组合。
BEOL互连层253可以电连接至外围器件。具体而言，BEOL互连层253中的接触层248的触点可以垂直延伸并穿过至少部分的电介质层252以及半导体层244中的至少部分的隔离区246，并且可以接触TAC 241的上端。TAC 241可以垂直延伸并穿过交替导体/电介质堆叠242。TAC 241的下端可以接触阵列互连层223的触点。
图3A至图3D示出了形成外围器件及外围互连层的示例性制造过程。图6是形成外围器件及外围互连层的示例性方法600的流程图。如图3A至图3D以及图6所示的外围器件和外围互连层的示例是图2示出的外围器件(例如晶体管206)以及外围互连层222。应该理解的是，方法600所示的步骤并非详尽的，示出的操作之前、之后或之间，还可以进行其他的步骤。
请参考图6，方法600以操作602开始，其中外围器件形成于第一衬底上。第一衬底可以为硅衬底。如图3A所示，外围器件形成于第一硅衬底302上。外围器件可包括形成于第一硅衬底302上的多个晶体管304。晶体管304可由多个处理步骤所形成，例如包括(但不限于)光刻、干式/湿式蚀刻、薄膜沉积、热生长、注入、CMP或以上处理的任意组合。在某些实施例中，掺杂区305形成于第一硅衬底302中，其功能是例如用做晶体管304的源极区及/或漏极区。在某些实施例中，隔离区306同样形成于第一硅衬底302中。
进行方法600之步骤604，如图6所示，其中一个或多个电介质层以及导体层形成于外围器件上方。如第3B图所示，第一电介质层310可以形成于第一硅衬底302上。第一电介质层310可包括接触层308，其中包括MEOL触点，能够与外围器件(例如晶体管304)电连接。
如第3C图所示，第二电介质层316形成于第一电介质层310上。在某些实施例中，第二电介质层316为在不同步骤中所形成的多个层的组合。例如，第二电介质层316可包括导体层312以及一接触层314。导体层(例如导体层312)以及接触层(例如接触层308以及接触层314)可包括由一种或多种薄膜沉积处理所形成的导体材料，包括(但不限于)CVD、PVD、ALD、电镀、无电电镀或以上各项的任意组合。形成导体层以及接触层的制造过程还可包括光刻、CMP、干式/湿式蚀刻或以上各项的任意组合。电介质层(例如电介质层310以及316)可以包括电介质材料，其由一种或多种薄膜沉积处理所形成，例如(但不限于)CVD、PVD、ALD或以上各项的任意组合。
方法600进行到操作604，如图6所示，形成外围互连层的一上电介质层以及一上导体层。由操作604以及操作606所形成的电介质层以及导体层可以共同视为“互连层”(例如外围互连层)。电介质层以及导体层可以各自是外围互连层的一部分，所述外围互连层用来传送去往和来自外围器件的电信号。如图3D所示，第三电介质层(上电介质层)318形成在第二电介质层316上，且一上导体层320形成在第三电介质层318中。藉此，形成外围互连层322。导体层(例如导体层320)可以包括由一种或多种薄膜沉积处理所形成的导体材料，包括(但不限于)CVD、PVD、ALD、电镀、无电电镀或以上各项的任意组合。形成导体层以及接触层的制造过程还可以包括光刻、CMP、湿式/干式蚀刻或以上各项的任意组合。电介质层(例如电介质层318)可以包括电介质材料，其由一种或多种薄膜沉积处理所形成，例如(但不限于)CVD、PVD、ALD或以上各项的任意组合。
图4A至图4D示出了形成阵列器件及阵列互连层的示例性制造过程。图7是形成阵列器件及阵列互连层的示例性方法700的流程图。如图4A至图4D以及图7所示的阵列器件和阵列互连层的示例为图2的阵列器件(例如NAND串230)以及阵列互连层223。应该理解的是，方法700中示出的操作并非详尽的，并且在方法700所示出的操作之前、之后或之间，还可以进行其他的操作。
请参考图7，方法700在操作702处开始，其中掺杂区以及隔离区形成在第二衬底中。第二衬底可以为硅衬底，例如图4A中的第二硅衬底402。阵列器件可以形成在第二硅衬底402上。在某些实施例中，掺杂区404以及隔离区406形成在第二硅衬底402中。掺杂区404可以利用离子注入及/或扩散来形成。隔离区406可以通过热生长和/或薄膜沉积形成。图案化处理(例如光刻以及干式/湿式蚀刻)可用以图案化第二硅衬底402中的掺杂区404以及隔离区406。
方法700进行到操作704，如图7所示，其中多个电介质层对(在此也可称为“交替电介质堆叠”)形成在第二衬底上。如第4B图所示，在第二硅衬底402上形成多个电介质层410与电介质层412层对。该多个电介质层对可以形成交替电介质堆叠408。交替电介质堆叠408可包括第一电介质层410与不同于第一电介质层410的第二电介质层412的交替堆叠。在某些实施例中，各电介质层对包括一层氮化硅以及一层氧化硅。在某些实施例中，交替电介质堆叠408中还存在与电介质层对相比不同材料制成并具有不同厚度的更多的层。交替电介质堆叠408可由一种或多种薄膜沉积处理所形成，包括(但不限于)CVD、PVD、ALD或以上各项的任意组合。在某些实施例中，交替电介质堆叠408可以被多个导体/电介质层对所置换，例如导体层(例如多晶硅)以及电介质层(例如氧化硅)的交替堆叠。
方法700进行到操作706，如图7所示，其中阵列器件的多个NAND串形成在第二衬底上。如第4C图所示，多个NAND串418形成在第二硅衬底上。交替电介质堆叠408的各电介质层410可以被导体层416所置换，藉此形成交替导体/电介质堆叠414中的多个导体/电介质层对。将电介质层410置换为导体层416的置换可以通过以下操作执行：湿式蚀刻电介质层410选择性到电介质层412，并将导体层416填入该结构中。导体层416可以通过CVD、ALD、任何其他合适的处理或是以上各项的任意组合来填入。导体层416可以包括导体材料，包括(但不限于)钨、钴、铜、铝、多晶硅、硅化物或是以上材料的任意组合。
在某些实施例中，形成NAND串418的制造过程还包括形成半导体沟道420，垂直延伸并穿过交替导体/电介质堆叠414。在某些实施例中，形成NAND串418的制造过程还包括在交替导体/电介质堆叠414中的半导体沟道420以及多个导体/电介质层对之间形成电介质层422。电介质层422可以是复合电介质层，例如多个电介质层的组合，包括(但不限于)隧穿层、存储层以及阻挡层。隧穿层可包括电介质材料，包括(但不限于)氧化硅、氮化硅、氮氧化硅或以上材料之任意组合。储存层可包括用于存储电荷以进行存储操作的材料。储存层的材料包括但不限于氮化硅、氮氧化硅、氧化硅以及氮化硅的组合或是以上材料之任意组合。阻挡层可包括电介质材料，包括(但不限于)氧化硅或氧化硅/氮化硅/氧化硅(ONO)的组合。阻挡层还可包括高介电常数电介质层(例如氧化铝)。电介质层422可以由诸如ALD、CVD、PVD、其他任何适合的处理或以上各项的任意组合的处理来形成。
在某些实施例中，用来形成NAND串418的制造过程还包括在NAND串418的一端形成外延层426。如第4C图所示，外延层426可以形成于各NAND串418的下端，作为外延插塞426。外延层426可为硅层，接触第二硅衬底402且其从第二硅衬底402以外延方式生长而成，并且被注入成想要的掺杂水平。
在某些实施例中，操作706还包括形成一个或多个源极触点。如第4C图所示，在第二硅衬底402上可形成垂直延伸并穿过交替导体/电介质堆叠414的源极触点424。源极触点424可以具有接触第二硅衬底402的掺杂区404的一端。在某些实施例中，源极触点424可以通过第二硅衬底402的掺杂区404而电连接至NAND串418。选择栅极428(例如源极选择栅极)可以形成于NAND串418的一端，用以开启或关闭第二硅衬底402的掺杂区404，并控制源极触点424以及NAND串418之间的电性导通。源极触点424可包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料之任意组合。源极触点424可由干式/湿式蚀刻处理形成以形成穿过交替导体/电介质堆叠414的垂直开口，然后将导体材料以及其他材料(例如电介质材料)经由填充处理填充该开口。开口可由ALD、CVD、PVD、电镀、其他任何适合的处理或以上各项的任意组合来填充。
在某些实施例中，操作步骤706还包括形成一个或多个TAC。如第4C图所示，TAC431形成在第二硅衬底402上。TAC 431可以垂直延伸并穿过交替导体/电介质堆叠414。在某些实施例中，TAC 431的一端形成于第二硅衬底402的隔离区406中。在某些实施例中，形成TAC 431的制造过程包括由干式/湿式蚀刻处理所形成穿过交替导体/电介质堆叠414的垂直方向上的开口，然后为了隔离目的利用导体材料以及其他材料(例如电介质材料433)填充该开口。TAC 431可包括导体材料包括(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料之任意组合。可通过ALD、CVD、PVD、电镀、其他任何适合的处理或以上各项的任意组合来利用导体材料或是其他材料来填充TAC 431的开口。
在某些实施例中，操作步骤706还包括形成一个或多个字线触点，如第4C图所示，字线触点425形成于第二硅衬底402上。各字线触点425可垂直延伸并穿过电介质层423。在某些实施例中，字线触点425的一端落在NAND串418(例如导体层416)的字线之上，藉此各字线触点425电连接至对应的导体层416。各字线触点425可以电连接至对应的导体层416以各自定位NAND串418对应的字线。一个或多个字线触点425还可落在第二硅衬底402或是NAND串418的选择栅极(例如源极选择栅极428或漏极选择栅极430)之上。
在某些实施例中，形成字线触点425的制造过程包括使用干式/湿式蚀刻处理形成穿过电介质层423的垂直方向上的开口，然后将导体材料以及其他材料(例如阻挡层、黏附层及/或晶种层)填充该开口，以此达到导体填充、黏着及/或其他目的。字线触点425可包括导体材料例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料之任意组合。可以经由ALD、CVD、PVD、电镀、其他任何适合的处理或以上各项的任意组合来利用导体材料或是其他材料填充字线触点425的开口。
方法700进行到操作708，如图7所示，阵列互连层形成于多个NAND串上方。阵列互连层可以在3D存储器器件中的NAND串以及其他部件(例如外围器件)之间传送电信号。如图4D所示，阵列互连层438形成于NAND串418上方。在某些实施例中，形成阵列互连层438的制造过程包括形成电介质层434，然后形成多个位线触点432，其接触电介质层434中的NAND串418。电介质层434可包括一个或多个电介质材料层，例如氧化硅、氮化硅、氮氧化硅或以上材料的任意组合。位线触点432可由在电介质层434中形成开口，然后利用导体材料以及电介质材料来填充开口而形成。位线触点432可包括导体材料例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。可以经由ALD、CVD、PVD、电镀、其他任何适合的处理或以上各项的任意组合来利用导体材料以及电介质材料来填充位线触点432的开口。
在某些实施例中，形成阵列互连层438的制造过程还包括在电介质层434中形成多个字线通孔437。各字线通孔437可接触对应的字线触点425的一端，以此达成电连接。字线通孔437可由在电介质层434中形成开口，然后利用导体材料填充该开口所形成。其他材料，例如阻挡材料及/或晶种层材料，也可以用于在填充导体材料之前部分地填充该开口，以此增强导体材料的黏着性或填充性能。字线通孔437可包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。可通过ALD、CVD、PVD、电镀、其他任何适合的处理或以上各项的任意组合来利用导体材料以及阻挡层材料填充字线通孔437的开口。
在某些实施例中，形成阵列互连层438的制造过程还包括在电介质层434中形成一个或多个导体层(例如导体层440)以及一个或多个接触层444。导体层440以及接触层444可以包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。导体层440以及导体的接触层444可由任何合适的已知BEOL方法所形成。
在某些实施例中，形成阵列互连层438的制造过程还包括形成上导体层442以及上电介质层436。上导体层442可包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。电介质材料436可包括电介质材料，例如(但不限于)氧化硅、氮化硅、氮氧化硅或上述材料的任意组合。
图5A至图5C示出了形成具有阵列器件以及外围器件的3D存储器器件的示例性制造过程。图8是将外围器件与阵列器件键合的示例性方法800的流程图。如图5A至图5C以及图8所示的三维存储器器件的示例为图2标的三维存储器器件200。应该理解的是，方法800示出的操作并非详尽的，并且在方法800所示出的操作之前、之后或之间，还可以进行其他的操作。
请参考图8，方法800在操作802处开始，将阵列器件(以及阵列互连层)设置于第二衬底下方(例如通过翻转第二衬底使其颠倒)，并将阵列互连层与外围互连层对准。如图5A所示，阵列互连层438可被设置于第二硅衬底402下方。在某些实施例中，对准阵列互连层438与外围互连层322是通过将阵列互连层438的导体层442与外围互连层322的导体层320对齐实现的。藉此，当阵列器件键合于外围器件时，导体层442可与导体层320接触。
方法800行进到操作804，如图8所示，其中阵列互连层与外围互连层结合。可通过对第一衬底和第二衬底进行倒装式键合来将阵列互连层与外围互连层结合。在某些实施例中，阵列互连层以及外围互连层可以通过将第一衬底和第二衬底以面对面的方式进行混合键合来相结合，以使得在最终的3D存储器器件中，阵列互连层是位于外围互连层的上方并且接触外围互连层。混合键合(也可称为“金属/介电混合键合”)可为直接键合的技术(例如，在不使用中间层的情况下形成表面之间的键合，中间层例如是焊料或黏合剂)，其可以同时获得金属-金属键合以及电介质-电介质键合。如第5B图所示，阵列互连层438可以和外围互连层322键合，藉此形成键合界面503。
如图5A所示，在阵列互连层438以及外围互连层322的结合处理进行之前或是进行过程中，处理过程502可以用于提升阵列互连层438以及外围互连层322之间的键合强度。在某些实施例中，各电介质层436以及电介质层318包括氧化硅或氮化硅。在某些实施例中，处理过程502包括将阵列互连层438以及外围互连层322的表面进行处理的等离子处理，以使此二互连层的表面形成电介质层436以及电介质层318之间形成化学键。在某些实施例中，处理过程502包括将阵列互连层438以及外围互连层322的表面进行处理以使此二互连层表面形成较佳的化学键，以增强电介质层436以及电介质层318之间的键合强度的湿式处理。在某些实施例中，处理过程502包括在约250℃至约600℃下进行(例如从约250℃至约600℃)进行的热处理。热处理可以造成导体层442以及导体层320之间的相互扩散。藉此，在结合处理之后，导体层442可以和导体层320交互混合。导体层442以及导体层320可以各自包括铜。
方法800进行到操作806，如图8所示，其中薄化第二衬底，并将薄化的第二衬底作为阵列器件(例如NAND串)上方的半导体层。如第5B图所示，薄化后的第二硅衬底402可以为单晶硅层504。在某些实施例中，在薄化处理后，单晶硅层504具有约为200nm至5μm之间的厚度，例如在200nm至5μm之间(例如200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1μm、2μm、3μm、4μm、5μm，以这些数值的任一作为最低值的任何范围或以这些数值中任两者所定义的任何范围内)。在某些实施例中，单晶硅层504具有范围约为150nm至50μm之间的厚度，例如在150nm至50μm之间(例如150nm、200nm、300nm、400nm、500nm、1μm、5μm、10μm、15μm、20μm、25μm、30μm、35μm、40μm、45μm、50μm，以这些数值的任一作为最低值的任何范围或以这些数值中任两者所定义的任何范围内)。在某些实施例中，单晶硅层504具有范围约为500nm至10μm之间的厚度，例如在500nm至10μm之间(例如500nm、600nm、700nm、800nm、900nm、1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm，以这些数值的任一作为最低值的任何范围或以这些数值中任两者所定义的任何范围内)。在某些实施例中，单晶硅层504具有范围小于约1μm，例如小于1μm(1nm、5nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、150nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm，以这些数值的任一作为最低值的任何范围或以这些数值中任两者所定义的任何范围内)。第二衬底402可由包括但不限于以下各项的过程来薄化：晶圆研磨、干式蚀刻、湿式蚀刻、CMP、其他适合的处理或以上各项的任意组合。
方法800进行到操作808，如图8所示，其中在半导体层的上方形成BEOL互连层。如图5C所示，在单晶硅层504的上方形成BEOL互连层505。BEOL互连层505可包括电介质层506、一个或多个接触层508、一个或多个导体层510以及衬垫层512。电介质层506可以为单独处理步骤中所形成的多层电介质层组合。接触层508、导体层510、衬垫层512可包括导体材料，例如(但不限于)钨、钴、铜、铝、掺杂硅、硅化物或是以上材料的任意组合。电介质层506可包括电介质材料，包括但不限于氧化硅、氮化硅、低介电常数电介质或是以上材料的任意组合。在某些实施例中，衬垫层512电连接至外部电路或器件，用以传送结合后的阵列/外围器件以及外部电路或器件之间的电信号。
根据本公开内容的不同实施例提供了具有较小的管芯尺寸、较高的器件密度且比其他3D存储器器件相比的改善的性能的3D存储器器件。通过在外围器件上方垂直堆叠阵列器件以及BEOL互连结构，可以提升3D存储器器件的密度。再者，通过分开进行外围器件的处理以及阵列器件的处理，与处理阵列器件相关的热预算不会受到外围器件的性能要求的限制；类似地，外围器件的性能不会受到阵列器件处理的影响。举例来说，外围器件以及阵列器件可以单独地在不同的衬底上制作，使得制作阵列器件时特定的高温处理将不会对外围器件的制作造成不利影响(例如避免掺杂物的过度扩散、控制掺杂浓度及/或离子注入的厚度等等)。
在某些实施例中，NAND存储器器件包括衬底、在衬底上的一个或多个外围器件、所述一个或多个外围器件上方的多个NAND串、在多个NAND串上方且接触多个NAND串的单晶硅层、以及形成于该一个或多个外围器件以及该多个NAND串之间的一个或多个第一互连层。
在某些实施例中，NAND存储器器件包括衬底、设置在衬底上的交替导体/电介质堆叠、多个NAND串、以及设置在多个NAND串上方且接触多个NAND串的单晶硅层。各多个NAND串包括垂直延伸并穿过交替导体/电介质堆叠的半导体沟道、位于交替导体/电介质堆叠以及半导体沟道之间的隧穿层、以及位于隧穿层以及交替导体/电介质堆叠之间的存储层。
在某些实施例中，3D存储器器件包括衬底、衬底上的外围器件、外围器件上方垂直延伸的存储器串、存储器串上方且接触半导体层底表面的半导体层，以及在半导体层顶表面之上的第一互连层。
在某些实施例中，3D存储器器件包括衬底、衬底上的外围器件、在外围器件上方的交替导体/电介质堆叠，以及垂直延伸并穿过交替导体/电介质堆叠的多个存储器串。各存储器串包括垂直延伸并穿过交替导体/电介质堆叠的半导体沟道、位于交替导体/电介质堆叠以及半导体沟道之间的隧穿层、位于隧穿层以及交替导体/电介质堆叠之间的存储层，以及位于存储器串的一端且接触半导体沟道的外延半导体插塞。
在某些实施例中，NAND存储器器件包括第一半导体结构、第二半导体结构、以及位于第一半导体结构与第二半导体结构之间的键合界面。第一半导体结构包括第一衬底、第一衬底上的一个或多个外围器件、以及第一互连层，所述第一互连层包括所述第一互连层的表面处的第一导体层。第二半导体结构包括薄化的第二衬底、位于薄化的第二衬底下方的多个导体/电介质层对、垂直延伸并穿过多个导体/电介质层对的多个NAND串，以及第二互连层，所述第二互连层包括在所述第二互连层的表面处的第二导体层。第一导体层在键合界面处接触第二导体层。
在某些实施例中，公开了形成NAND存储器器件的方法。一个或多个外围器件形成在第一衬底上。多个NAND串形成在第二衬底上。多个NAND串设置于一个或多个外围器件上方。第二衬底位于多个NAND串的上方。多个NAND串和一个或多个外围器件结合。薄化第二衬底，使得薄化后的第二衬底用作多个NAND串的上方的单晶硅层。
在某些实施例中，公开了形成3D存储器器件的方法。在第一衬底上形成交替导体/电介质堆叠以及垂直延伸并穿过交替导体/电介质堆叠的多个存储器串。在位于第一衬底上的存储器串上方形成第一互连层。外围器件形成在第二衬底上。在位于第二衬底上的外围器件上方形成第二互连层。第一衬底以及第二衬底彼此键合，藉此第一互连层位于第二互连层上方且接触第二互连层。
以上对具体实施例的描述将充分公开了本公开内容的一般性质，其他人可以通过应用本领域技术范围内的知识，轻易地将特定实施例调整及/或修改于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整旨在属于本公开内容的实施例的等价物的意义及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导及指导来解释。
以上本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中已被任意地定义。在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开内容的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开内容的广度及范围不应受上述任何示范性实施例所限制，而应仅根据权利要求及其等价物来限定。

Claims (50)

1.一种NAND存储器器件，包括：
衬底；
一个或多个外围器件，其在所述衬底上；
多个NAND串，其在所述一个或多个外围器件上方；
单晶硅层，其在所述多个NAND串上方并且与所述多个NAND串接触，所述单晶硅层包括隔离区和掺杂区；
一个或多个第一互连层，其形成在所述一个或多个外围器件以及所述多个NAND串之间；
交替导体/电介质堆叠；以及
贯穿阵列触点，其延伸穿过所述交替导体/电介质堆叠，并且延伸并至少部分地穿过所述单晶硅层中的所述隔离区。
2.根据权利要求1所述的NAND存储器器件，其中，所述NAND串中的每个NAND串包括：
半导体沟道，其垂直延伸穿过所述交替导体/电介质堆叠；
隧穿层，其在所述交替导体/电介质堆叠以及所述半导体沟道之间；以及
存储层，其在所述隧穿层以及所述交替导体/电介质堆叠之间。
3.根据权利要求1所述的NAND存储器器件，还包括：多个第一触点，其中，所述多个第一触点中的每个第一触点垂直延伸，并且包括与所述交替导体/电介质堆叠的导体层接触的上端。
4.根据权利要求1-3中的任一项所述的NAND存储器器件，还包括：第二触点，其中，所述第二触点垂直延伸穿过所述交替导体/电介质堆叠，并且所述第二触点包括与所述单晶硅层接触的上端。
5.根据权利要求1-3中的任一项所述的NAND存储器器件，还包括：第二互连层，其在所述多个NAND串上方，其中，所述第二互连层包括一个或多个电介质层中的一个或多个导体层。
6.根据权利要求1-3中的任一项所述的NAND存储器器件，其中，所述多个NAND串包括NAND串，所述NAND串在另一个NAND串上方。
7.根据权利要求6所述的NAND存储器器件，其中，所述NAND串和所述另一个NAND串通过导体电连接。
8.一种NAND存储器器件，包括：
衬底；
交替导体/电介质堆叠，其在所述衬底上；
多个NAND串，其中，所述多个NAND串中的每个NAND串包括：
半导体沟道，其垂直延伸穿过所述交替导体/电介质堆叠；
隧穿层，其在所述交替导体/电介质堆叠以及所述半导体沟道之间；以及
存储层，其在所述隧穿层和所述交替导体/电介质堆叠之间；
单晶硅层，其在所述多个NAND串上方并且与所述多个NAND串接触，所述单晶硅层包括隔离区和掺杂区；以及
贯穿阵列触点，其延伸穿过所述交替导体/电介质堆叠，并且延伸并至少部分地穿过所述单晶硅层中的所述隔离区。
9.根据权利要求8所述的NAND存储器器件，其中，所述多个NAND串中的每个NAND串还包括在所述NAND串的上端的外延插塞。
10.根据权利要求8或9所述的NAND存储器器件，还包括：多个第一触点，其中，所述多个第一触点中的每个第一触点在所述多个NAND串中对应的一个NAND串的下端的下方，并与所述多个NAND串中对应的一个NAND串的下端接触。
11.根据权利要求8或9所述的NAND存储器器件，还包括：第二触点，其中，所述第二触点垂直延伸穿过所述交替导体/电介质堆叠，并且所述第二触点包括与所述单晶硅层接触的上端。
12.根据权利要求8或9所述的NAND存储器器件，其中，所述多个NAND串中的每个NAND串还包括在所述NAND串的一端的选择栅极。
13.根据权利要求8或9所述的NAND存储器器件，还包括：外围器件，其在所述衬底上并且在所述多个NAND串下方。
14.根据权利要求8或9所述的NAND存储器器件，还包括：第一互连层，其在所述多个NAND串下方，其中，所述第一互连层包括一个或多个电介质层中的一个或多个导体层。
15.根据权利要求8或9所述的NAND存储器器件，还包括：在所述多个NAND串上方的第二互连层，其中，所述第二互连层包括一个或多个电介质层中的一个或多个导体层。
16.一种用于形成NAND存储器器件的方法，包括：
在第一衬底上形成一个或多个外围器件；
在第二衬底上形成交替导体/电介质堆叠；
在所述第二衬底上形成多个NAND串；
将所述多个NAND串放置于所述一个或多个外围器件上方，其中，所述第二衬底在所述多个NAND串上方；
结合所述多个NAND串以及所述一个或多个外围器件；以及
薄化所述第二衬底，以使所薄化的第二衬底用作所述多个NAND串上方的单晶硅层，所述单晶硅层在所述多个NAND串上方并且与所述多个NAND串接触；
其中，形成所述多个NAND串进一步包括：
在所述第二衬底中形成隔离区和掺杂区；
在所述第二衬底上形成贯穿阵列触点，其延伸穿过所述交替导体/电介质堆叠，并且延伸并至少部分地穿过所述第二衬底中的所述隔离区。
17.根据权利要求16所述的方法，还包括：在结合所述多个NAND串以及所述一个或多个外围器件之前，形成用于所述一个或多个外围器件的第一互连层。
18.根据权利要求16或17所述的方法，还包括：在结合所述多个NAND串以及所述一个或多个外围器件之前，形成用于所述多个NAND串的第二互连层。
19.根据权利要求16或17所述的方法，还包括：在所述单晶硅层上方形成第三互连层。
20.根据权利要求16或17所述的方法，其中，所述结合包括经由热处理进行结合。
21.根据权利要求16或17所述的方法，其中，所述结合包括经由等离子处理进行结合。
22.根据权利要求16或17所述的方法，还包括：在所述第二衬底上形成第二触点，其中，所述第二触点垂直延伸穿过所述交替导体/电介质堆叠，并且所述第二触点包括与所述第二衬底接触的上端。
23.根据权利要求22所述的方法，其中，形成所述多个NAND串进一步包括：
形成垂直延伸穿过所述交替导体/电介质堆叠的半导体沟道；以及
形成与所述半导体沟道和所述单晶硅层接触的外延层。
24.根据权利要求16或17所述的方法，其中，薄化所述第二衬底包括对所述第二衬底的研磨、干式蚀刻、湿式蚀刻和化学机械抛光(CMP)中的一种或多种。
25.根据权利要求16或17所述的方法，其中，连接所述多个NAND串和所述一个或多个外围器件包括以下各项中的一个或多个：(i)在所述第一衬底和所述第二衬底上的电介质材料之间形成化学键，以及(ii)引起所述第一衬底和所述第二衬底上的导体材料的物理性相互扩散。
26.根据权利要求16所述的方法，其中，形成所述多个NAND串进一步包括：形成垂直延伸的多个第一触点，其中，所述多个第一触点中的每个第一触点包括与所述交替导体/电介质堆叠的导体层接触的一端。
27.一种三维(3D)存储器器件，包括：
衬底；
外围器件，其在所述衬底上；
存储器串，其在所述外围器件上方垂直延伸；
半导体层，其在所述存储器串上方，其中，所述存储器串与所述半导体层的底表面接触，所述半导体层包括隔离区和掺杂区；
第一互连层，其在所述半导体层的顶表面上；
交替导体/电介质堆叠，其在所述外围器件上方，其中，所述存储器串垂直延伸穿过所述交替导体/电介质堆叠；以及
贯穿阵列触点，其延伸穿过所述交替导体/电介质堆叠，并且延伸并至少部分地穿过所述半导体层中的所述隔离区。
28.根据权利要求27所述的三维(3D)存储器器件，其中，所述存储器串包括漏极选择栅极和位于所述漏极选择栅极上方的源极选择栅极。
29.根据权利要求27或28所述的三维(3D)存储器器件，其中，所述第一互连层电连接到所述外围器件。
30.根据权利要求27或28所述的三维(3D)存储器器件，还包括：
第二互连层，其在所述外围器件和所述交替导体/电介质堆叠之间。
31.根据权利要求30所述的三维(3D)存储器器件，还包括：
第一触点，其垂直延伸穿过所述半导体层的至少一部分并与所述第一互连层接触；以及
第二触点，其垂直延伸穿过所述交替导体/电介质堆叠并与所述第一触点接触，使得所述第一互连层电连接到所述第二互连层。
32.一种三维(3D)存储器器件，包括：
衬底；
外围器件，其在所述衬底上；
交替导体/电介质堆叠，其在所述外围器件上方；以及
多个存储器串，其垂直延伸穿过所述交替导体/电介质堆叠，其中，所述存储器串中的每个存储器串包括：
半导体沟道，其垂直延伸穿过所述交替导体/电介质堆叠；
隧穿层，其在所述交替导体/电介质堆叠和所述半导体沟道之间；
存储层，其在所述隧穿层和所述交替导体/电介质堆叠之间；以及
外延插塞，其在所述存储器串的上端并与所述半导体沟道接触；
单晶硅层，其在所述多个存储器串上方并且与所述多个存储器串接触，所述单晶硅层包括隔离区和掺杂区；
贯穿阵列触点，其延伸穿过所述交替导体/电介质堆叠，并且延伸并至少部分地穿过所述单晶硅层中的所述隔离区。
33.根据权利要求32所述的三维(3D)存储器器件，还包括：分别在所述多个存储器串下方并与所述多个存储器串接触的多个触点。
34.根据权利要求32或33所述的三维(3D)存储器器件，还包括：第二触点，其中，所述第二触点垂直延伸穿过所述交替导体/电介质堆叠，并且所述第二触点包括与所述单晶硅层接触的上端。
35.根据权利要求32所述的三维(3D)存储器器件，其中，所述单晶硅层的所述掺杂区与所述存储器串的所述外延插塞接触。
36.一种用于形成三维(3D)存储器器件的方法，包括：
在第一衬底上形成交替导体/电介质堆叠和垂直延伸穿过所述交替导体/电介质堆叠的多个存储器串；
在所述第一衬底上形成所述存储器串上方的第一互连层；
在第二衬底上形成外围器件；
在所述第二衬底上形成所述外围器件上方的第二互连层；以及
键合所述第一衬底和所述第二衬底，使得所述第一互连层在所述第二互连层上方并与所述第二互连层接触；
薄化所述第一衬底，使得所薄化的第一衬底用作单晶硅层，所述单晶硅层在所述多个存储器串上方并且与所述多个存储器串接触，其中，所述单晶硅层包括隔离区和掺杂区；
其中，形成所述多个存储器串进一步包括：
形成贯穿阵列触点，其延伸穿过所述交替导体/电介质堆叠，并且延伸并至少部分地穿过所述单晶硅层中的所述隔离区。
37.根据权利要求36所述的方法，其中，形成所述多个存储器串进一步包括：
形成外延插塞，其在所述存储器串的上端并与半导体沟道接触。
38.根据权利要求37所述的方法，还包括：在所述单晶硅层上形成第三互连层。
39.根据权利要求38所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之前，形成垂直延伸穿过所述交替导体/电介质堆叠并与所述第一互连层接触的第一触点；以及
在键合所述第一衬底和所述第二衬底之后，形成垂直延伸穿过所述单晶硅层的至少一部分并与所述第一触点接触的第二触点，使得所述第三互连层电连接到所述第一互连层。
40.根据权利要求36-39中任一项所述的方法，其中，键合所述第一衬底和所述第二衬底包括通过混合键合来键合所述第一衬底和所述第二衬底。
41.一种NAND存储器器件，包括：
第一半导体结构，包括：
第一衬底；
一个或多个外围器件，其在所述第一衬底上；以及
第一互连层，其包括位于所述第一互连层的表面处的第一导体层；第二半导体结构，包括：
经薄化的第二衬底，其中，所述经薄化的第二衬底包括隔离区和掺杂区；
多个导体/电介质层对，其在所述经薄化的第二衬底下方；
多个NAND串，其垂直延伸穿过所述多个导体/电介质层对，位于所述经薄化的第二衬底下方并与所述经薄化的第二衬底接触；以及
第二互连层，其包括在所述第二互连层的表面处的第二导体层；
贯穿阵列触点，其延伸穿过所述多个导体/电介质层对，并且延伸并至少部分地穿过所述经薄化的第二衬底中的所述隔离区；以及键合界面，其在所述第一半导体结构和所述第二半导体结构之间，其中，所述第一导体层在所述键合界面处接触所述第二导体层。
42.根据权利要求41所述的NAND存储器器件，其中，所述多个NAND串中的每个NAND串包括：
半导体沟道，其垂直延伸穿过所述多个导体/电介质层对；
隧穿层，其在所述多个导体/电介质层对和所述半导体沟道之间；以及
存储层，其在所述隧穿层和所述多个导体/电介质层对之间。
43.根据权利要求41或42所述的NAND存储器器件，其中：
所述第二半导体结构还包括多个第一触点；以及
所述多个第一触点中的每个第一触点垂直延伸穿过所述多个导体/电介质层对中的一个或多个导体/电介质层对，并且包括与所述多个导体/电介质层对中的对应导体层接触的上端。
44.根据权利要求41或42所述的NAND存储器器件，其中：
所述第二半导体结构还包括垂直延伸穿过所述多个导体/电介质层对的第二触点；以及
所述第二触点的上端与所述经薄化的第二衬底接触。
45.根据权利要求44所述的NAND存储器器件，其中，所述经薄化的第二衬底包括单晶硅层。
46.根据权利要求44所述的NAND存储器器件，其中：
所述第二触点的所述上端与所述掺杂区接触。
47.根据权利要求41或42所述的NAND存储器器件，其中，所述第一互连层还包括在所述第一互连层的表面处的第一电介质层，并且所述第二互连层还包括在所述第二互连层的表面处的第二电介质层。
48.根据权利要求47所述的NAND存储器器件，其中，所述第一电介质层在所述键合界面处接触所述第二电介质层。
49.根据权利要求47所述的NAND存储器器件，其中，所述第一电介质层和所述第二电介质层各自包括二氧化硅或氮化硅。
50.根据权利要求41或42所述的NAND存储器器件，其中，所述一个或多个外围器件包括一个或多个金属氧化物半导体(MOS)场效应晶体管(FET)。
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102650996B1 (ko) * 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
BR112021007364B1 (pt) 2018-12-07 2024-01-30 Yangtze Memory Technologies Co., Ltd Dispositivo de memória
KR20200094529A (ko) * 2019-01-30 2020-08-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
JP2020155487A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置およびその製造方法
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
CN111727503B (zh) 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
CN110945652A (zh) 2019-04-15 2020-03-31 长江存储科技有限责任公司 堆叠三维异质存储器件及其形成方法
KR20240045345A (ko) 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
WO2020211272A1 (en) 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
CN112614831B (zh) * 2019-04-15 2023-08-08 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same
JP7313889B2 (ja) 2019-04-24 2023-07-25 キオクシア株式会社 半導体記憶装置及びメモリシステム
JP7303318B2 (ja) 2019-04-30 2023-07-04 長江存儲科技有限責任公司 接合された統合半導体チップならびにその製造および操作方法
CN110249427A (zh) 2019-04-30 2019-09-17 长江存储科技有限责任公司 具有嵌入式动态随机存取存储器的三维存储器件
JP7427022B2 (ja) 2019-04-30 2024-02-02 長江存儲科技有限責任公司 ３次元相変化メモリを伴う３次元メモリデバイス
KR20210114016A (ko) 2019-04-30 2021-09-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법
CN110291631A (zh) 2019-05-17 2019-09-27 长江存储科技有限责任公司 具有静态随机存取存储器的三维存储器件
WO2020232574A1 (en) * 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Data buffering operation of three-dimensional memory device with static random-access memory
US11031308B2 (en) 2019-05-30 2021-06-08 Sandisk Technologies Llc Connectivity detection for wafer-to-wafer alignment and bonding
JP7414411B2 (ja) 2019-06-14 2024-01-16 キオクシア株式会社 半導体記憶装置
TWI718566B (zh) * 2019-06-21 2021-02-11 旺宏電子股份有限公司 立體記憶體陣列裝置與乘積累加方法
KR20240036110A (ko) 2019-06-27 2024-03-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 신규 3d nand 메모리 디바이스 및 그 형성 방법
WO2020258197A1 (en) 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
FR3098017A1 (fr) * 2019-06-28 2021-01-01 Stmicroelectronics (Crolles 2) Sas Dispositif électronique comprenant des étages électroniques empilés.
CN110537259A (zh) 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算
KR20210154836A (ko) * 2019-08-02 2021-12-21 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 제조 방법들
KR102611127B1 (ko) * 2019-08-02 2023-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스들 및 그 제조 방법들
WO2021022403A1 (en) * 2019-08-02 2021-02-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
BR112021022417A2 (pt) 2019-08-23 2022-03-08 Yangtze Memory Tech Co Ltd Dispositivos de memória verticais
US11227860B2 (en) 2019-09-02 2022-01-18 Samsung Electronics Co., Ltd. Memory device
KR20210027706A (ko) 2019-09-02 2021-03-11 삼성전자주식회사 메모리 장치
US11289467B2 (en) 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR20210028438A (ko) 2019-09-04 2021-03-12 삼성전자주식회사 메모리 장치
KR20210030533A (ko) 2019-09-09 2021-03-18 삼성전자주식회사 3차원 반도체 장치
JP7421292B2 (ja) * 2019-09-11 2024-01-24 キオクシア株式会社 半導体装置の製造方法
JP2021044502A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
JP2021048249A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体装置およびその製造方法
CN112635479B (zh) * 2019-09-29 2023-09-19 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
WO2021068221A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Semiconductor devices having interposer structure and methods thereof
WO2021087720A1 (en) * 2019-11-05 2021-05-14 Yangtze Memory Technologies Co., Ltd. Semiconductor devices having adjoined via structures formed by bonding and methods for forming the same
US11527473B2 (en) * 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
US11004856B1 (en) * 2019-11-12 2021-05-11 International Business Machines Corporation Stacked vertical transistor memory cell with epi connections
KR20210057351A (ko) 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
KR20210083429A (ko) 2019-12-26 2021-07-07 삼성전자주식회사 반도체 소자
KR20210088810A (ko) * 2020-01-06 2021-07-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
US20210217768A1 (en) * 2020-01-15 2021-07-15 Micron Technology, Inc. Memory Devices and Methods of Forming Memory Devices
KR20210092359A (ko) * 2020-01-15 2021-07-26 삼성전자주식회사 3차원 반도체 메모리 장치
KR20210093045A (ko) 2020-01-17 2021-07-27 삼성전자주식회사 메모리 장치
CN111279480B (zh) 2020-01-28 2021-02-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
WO2021151220A1 (en) 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2021207910A1 (en) * 2020-04-14 2021-10-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with backside source contact
KR20220129620A (ko) * 2020-04-14 2022-09-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 인터커넥트 구조물들을 갖는 3차원 메모리 디바이스
EP4136675A4 (en) 2020-04-14 2024-01-17 Yangtze Memory Tech Co Ltd METHOD FOR PRODUCING A THREE-DIMENSIONAL STORAGE DEVICE WITH BACK SOURCE CONTACT
WO2021232409A1 (en) * 2020-05-22 2021-11-25 Yangtze Memory Technologies Co., Ltd. Memory device and formation method thereof
CN113410243B (zh) 2020-05-27 2023-04-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
JP7305774B2 (ja) * 2020-05-27 2023-07-10 長江存儲科技有限責任公司 ３次元メモリデバイス
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN111801799B (zh) * 2020-05-27 2021-03-23 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN114743985A (zh) 2020-05-27 2022-07-12 长江存储科技有限责任公司 三维存储器件
US11158622B1 (en) 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN112424934B (zh) * 2020-05-27 2024-04-09 长江存储科技有限责任公司 三维存储器件
JP7297923B2 (ja) 2020-05-27 2023-06-26 長江存儲科技有限責任公司 ３次元メモリデバイス及び方法
WO2021237643A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
US11444069B2 (en) * 2020-06-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. 3D semiconductor package including memory array
TWI779331B (zh) * 2020-07-07 2022-10-01 大陸商長江存儲科技有限責任公司 立體記憶體元件
TWI734594B (zh) * 2020-07-07 2021-07-21 大陸商長江存儲科技有限責任公司 立體記憶體元件
CN112041986B (zh) 2020-07-31 2024-04-30 长江存储科技有限责任公司 用于形成具有用于阶梯区域的支持结构的三维存储器件的方法
WO2022021428A1 (en) 2020-07-31 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with supporting structure for staircase region
KR20230012623A (ko) * 2020-09-02 2023-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 디바이스에서 온칩 커패시터 구조를 형성하기 위한 방법
CN117936507A (zh) * 2020-09-02 2024-04-26 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
JP2022045192A (ja) * 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法
KR20220037633A (ko) 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
WO2022067587A1 (zh) * 2020-09-29 2022-04-07 华为技术有限公司 三维存储器及其制备方法、电子设备
KR20220052769A (ko) 2020-10-21 2022-04-28 삼성전자주식회사 메모리 소자 및 이를 포함하는 데이터 저장 시스템
KR20220057737A (ko) 2020-10-30 2022-05-09 에스케이하이닉스 주식회사 웨이퍼 대 웨이퍼 본딩 구조를 갖는 메모리 장치
US11393757B2 (en) * 2020-11-19 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same
JP2022144164A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体装置、テンプレート、およびテンプレートの製造方法
US11810901B2 (en) 2021-06-10 2023-11-07 Micron Technology, Inc. Microelectronic devices, related memory devices and electronic systems, and methods of forming microelectronic devices
US11848309B2 (en) * 2021-06-10 2023-12-19 Micron Technology, Inc. Microelectronic devices, related electronic systems, and methods of forming microelectronic devices
KR20230143182A (ko) * 2021-08-31 2023-10-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 반도체 장치용 패드 구조
JP2023043704A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置
CN116867262A (zh) * 2022-03-23 2023-10-10 长鑫存储技术有限公司 半导体结构及其制作方法、存储器
KR20240022162A (ko) * 2022-08-11 2024-02-20 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569328A (zh) * 2012-03-16 2012-07-11 上海丽恒光微电子科技有限公司 感光成像装置、半导体器件的制作方法

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173077A (ja) * 1996-12-11 1998-06-26 Sony Corp 半導体不揮発性記憶装置の製造方法
JP2009158529A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 不揮発性半導体記憶装置
KR101502585B1 (ko) 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
JP2011204829A (ja) 2010-03-25 2011-10-13 Toshiba Corp 半導体記憶装置
JP2013534058A (ja) * 2010-06-30 2013-08-29 サンディスク テクノロジィース インコーポレイテッド 超高密度垂直ｎａｎｄメモリデバイスおよびそれを作る方法
JP5553693B2 (ja) 2010-06-30 2014-07-16 キヤノン株式会社 固体撮像装置及び撮像システム
US8349681B2 (en) 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR20120003351A (ko) 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
JP5670704B2 (ja) * 2010-11-10 2015-02-18 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8866123B2 (en) 2010-11-22 2014-10-21 Hitachi, Ltd. Non-volatile memory device and production method thereof
CN102122636B (zh) 2010-12-08 2013-06-19 中国科学院上海微系统与信息技术研究所 三维电阻转换存储芯片制备方法
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
JP5936968B2 (ja) * 2011-09-22 2016-06-22 株式会社東芝 半導体装置とその製造方法
KR20140028969A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
JP2014103291A (ja) 2012-11-21 2014-06-05 Renesas Electronics Corp 半導体装置の製造方法
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
JP5847749B2 (ja) * 2013-03-21 2016-01-27 株式会社東芝 積層型半導体装置の製造方法
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR20150056309A (ko) * 2013-11-15 2015-05-26 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
KR102264675B1 (ko) * 2014-12-09 2021-06-15 삼성전자주식회사 반도체 장치 및 그 형성방법
KR102298605B1 (ko) * 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102342549B1 (ko) * 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
KR102365114B1 (ko) * 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10020317B2 (en) 2015-08-31 2018-07-10 Cypress Semiconductor Corporation Memory device with multi-layer channel and charge trapping layer
KR102500813B1 (ko) 2015-09-24 2023-02-17 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9818693B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9530790B1 (en) * 2015-12-24 2016-12-27 Sandisk Technologies Llc Three-dimensional memory device containing CMOS devices over memory stack structures
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US10269620B2 (en) 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
KR102413726B1 (ko) * 2016-07-20 2022-06-28 소니그룹주식회사 수광 소자, 수광 소자의 제조 방법, 촬상 장치 및 전자 기기
KR102636463B1 (ko) * 2016-10-05 2024-02-14 삼성전자주식회사 반도체 메모리 장치
CN106917460A (zh) 2017-03-07 2017-07-04 四川省建筑设计研究院 一种结构与节能一体化装配式预制外墙板及制备方法
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
US9960181B1 (en) * 2017-04-17 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device having contact via structures in overlapped terrace region and method of making thereof
US10290645B2 (en) * 2017-06-30 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing hydrogen diffusion barrier layer for CMOS under array architecture and method of making thereof
US10199359B1 (en) * 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
CN107731828B (zh) * 2017-08-21 2019-01-01 长江存储科技有限责任公司 Nand存储器及其制备方法
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
CN107658317B (zh) 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102569328A (zh) * 2012-03-16 2012-07-11 上海丽恒光微电子科技有限公司 感光成像装置、半导体器件的制作方法

Also Published As

Publication number Publication date
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