JP2022144164A - 半導体装置、テンプレート、およびテンプレートの製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000000758 substrate Substances 0.000 claims abstract description 150
- 238000003860 storage Methods 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 150000002894 organic compounds Chemical class 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 6
- 239000010410 layer Substances 0.000 description 225
- 239000000463 material Substances 0.000 description 31
- 239000011229 interlayer Substances 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 230000008569 process Effects 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000001039 wet etching Methods 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 10
- 239000000126 substance Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 7
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 5
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 5
- 239000010453 quartz Substances 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000003825 pressing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
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Abstract
【課題】好適な形状の傾斜面に積層膜の絶縁層および電極層を設けることが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第1および第2積層膜とを備える。前記装置はさらに、前記第1積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部を備える。前記第2積層膜は、前記第1積層膜内の前記電極層のうちの1つの上面に対し第1角度だけ傾斜している第1下面と、前記第1積層膜内の前記電極層のうちの1つの上面に対し前記第1角度より小さい第2角度だけ傾斜している第2下面とを有する絶縁膜をさらに含む。前記第2積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第1および第2下面下に設けられている。
【選択図】図1
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第1および第2積層膜とを備える。前記装置はさらに、前記第1積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部を備える。前記第2積層膜は、前記第1積層膜内の前記電極層のうちの1つの上面に対し第1角度だけ傾斜している第1下面と、前記第1積層膜内の前記電極層のうちの1つの上面に対し前記第1角度より小さい第2角度だけ傾斜している第2下面とを有する絶縁膜をさらに含む。前記第2積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第1および第2下面下に設けられている。
【選択図】図1
Description
本発明の実施形態は、半導体装置、テンプレート、およびテンプレートの製造方法に関する。
半導体装置では、複数の絶縁層と複数の電極層とを交互に含む積層膜を設ける場合に、これらの絶縁層および電極層が傾斜面に設けられる場合がある。この場合、好適な形状の傾斜面に絶縁層および電極層を設けることが望ましい。
好適な形状の傾斜面に積層膜の絶縁層および電極層を設けることが可能な半導体装置、テンプレート、およびテンプレートの製造方法を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第1および第2積層膜とを備える。前記装置はさらに、前記第1積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部を備える。前記第2積層膜は、前記第1積層膜内の前記電極層のうちの1つの上面に対し第1角度だけ傾斜している第1下面と、前記第1積層膜内の前記電極層のうちの1つの上面に対し前記第1角度より小さい第2角度だけ傾斜している第2下面とを有する絶縁膜をさらに含む。前記第2積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第1および第2下面下に設けられている。
以下、本発明の実施形態を、図面を参照して説明する。図1~図30において、同一の構成には同一の符号を付し、重複する説明は省略する。
(第1実施形態)
図1は、第1実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、例えば3次元半導体メモリであり、回路領域1と、アレイ領域2とを備えている。図1では、回路領域1上にアレイ領域2が設けられている。アレイ領域2は、メモリセルアレイを備え、回路領域1は、メモリセルアレイを制御するCMOS回路を備えている。本実施形態の半導体装置は例えば、回路領域1を含む回路ウェハと、アレイ領域2を含むアレイウェハとを貼り合わせることで製造される。図1は、回路領域1(回路ウェハ)とアレイ領域2(アレイウェハ)との貼合面Sを示している。
図1は、第1実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、例えば3次元半導体メモリであり、回路領域1と、アレイ領域2とを備えている。図1では、回路領域1上にアレイ領域2が設けられている。アレイ領域2は、メモリセルアレイを備え、回路領域1は、メモリセルアレイを制御するCMOS回路を備えている。本実施形態の半導体装置は例えば、回路領域1を含む回路ウェハと、アレイ領域2を含むアレイウェハとを貼り合わせることで製造される。図1は、回路領域1(回路ウェハ)とアレイ領域2(アレイウェハ)との貼合面Sを示している。
図1は、互いに垂直なX方向、Y方向、およびZ方向を示している。この明細書では、+Z方向を上方向として取り扱い、-Z方向を下方向として取り扱う。-Z方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
本実施形態の半導体装置は、基板11、層間絶縁膜12、層間絶縁膜13、メモリセルアレイ部14、フックアップ部15、複数のトランジスタ16、複数のトランジスタ17などを備えている。基板11、層間絶縁膜12、トランジスタ16、およびトランジスタ17は、回路領域1内に設けられており、層間絶縁膜13、メモリセルアレイ部14、およびフックアップ部15は、アレイ領域2内に設けられている。
基板11は例えば、シリコン基板などの半導体基板である。図1では、基板11の上面および下面が、X方向およびY方向に平行となっており、Z方向に垂直となっている。層間絶縁膜12は、基板11上に設けられており、層間絶縁膜13は、層間絶縁膜12上に設けられている。層間絶縁膜12と層間絶縁膜13との界面は、貼合面Sの一部となっている。メモリセルアレイ部14とフックアップ部15は、層間絶縁膜13上に設けられている。トランジスタ16とトランジスタ17は、基板11上において層間絶縁膜12内に設けられている。
基板11は例えば、シリコン基板などの半導体基板である。図1では、基板11の上面および下面が、X方向およびY方向に平行となっており、Z方向に垂直となっている。層間絶縁膜12は、基板11上に設けられており、層間絶縁膜13は、層間絶縁膜12上に設けられている。層間絶縁膜12と層間絶縁膜13との界面は、貼合面Sの一部となっている。メモリセルアレイ部14とフックアップ部15は、層間絶縁膜13上に設けられている。トランジスタ16とトランジスタ17は、基板11上において層間絶縁膜12内に設けられている。
メモリセルアレイ部14は、積層膜14aと、積層膜14a上に設けられた積層膜14bとを含んでいる。メモリセルアレイ部14(積層膜14a、14b)は、第1積層膜の例である。同様に、フックアップ部15は、積層膜15aと、積層膜15a上に設けられた積層膜15bとを含んでいる。フックアップ部15(積層膜15a、15b)は、第2積層膜の例である。また、積層膜15aは第1部分の例であり、積層膜15bは第2部分の例である。
積層膜14aは、層間絶縁膜13上に交互に積層された複数の絶縁層21および複数の電極層22を含んでいる。積層膜15aは、層間絶縁膜13上に交互に積層された複数の絶縁層21および複数の電極層22と、これらの絶縁層21および電極層22上に設けられた絶縁膜23とを含んでいる。積層膜14aと積層膜15aは、同じ絶縁層21および電極層22を共有している。積層膜14a、15a内の絶縁層21、電極層22、および絶縁膜23はそれぞれ、例えばシリコン酸化膜、タングステン層を含む金属層、およびシリコン酸化膜である。これらの電極層22は例えば、ワード線およびソース側選択線を含んでいる。
積層膜14bは、積層膜14a上に設けられた絶縁膜24と、絶縁膜24上に交互に積層された複数の絶縁層21および複数の電極層22とを含んでいる。積層膜15bは、積層膜15a上に設けられた絶縁膜24と、絶縁膜24上に交互に積層された複数の絶縁層21および複数の電極層22と、これらの絶縁膜24、絶縁層21、および電極層22上に設けられた絶縁膜23とを含んでいる。積層膜14bと積層膜15bは、同じ絶縁膜24、絶縁層21、および電極層22を共有している。積層膜14b、15b内の絶縁層21、電極層22、絶縁膜23、および絶縁膜24はそれぞれ、例えばシリコン酸化膜、タングステン層を含む金属層、シリコン酸化膜、およびシリコン酸化膜である。これらの電極層22は例えば、ワード線およびドレイン側選択線を含んでいる。
積層膜15b内の絶縁膜23は、基板11の上面に対してある角度だけ傾斜している面S1と、基板11の上面に対して別の角度だけ傾斜している面S2とを有している。これらの面S1、S2は、この絶縁膜23の下面である。基板11の上面は、XY平面に平行であるため、面S1、S2は、XY平面に対して傾斜している。基板11の上面に対する面S2の角度(例えば4.5~10度)は、基板11の上面に対する面S1の角度(例えば0.1~4度)より小さく設定されている。そのため、面S1は急峻に傾斜しており、面S2は緩やかに傾斜している。面S2の上端は、面S1の下端と接しており、面S1の下端と面S2の上端との間の接点(接線)は、変曲点(変曲線)となっている。本実施形態では、積層膜14a、14b内の各電極層22の上面や下面も、XY平面に平行となっており、面S1、S2は、積層膜14a、14b内の各電極層22の上面や下面に対して傾斜している。
また、積層膜15a内の絶縁膜23は、基板11の上面に対してある角度だけ傾斜している面S3を有している。この面S3は、この絶縁膜23の下面である。基板11の上面は、XY平面に平行であるため、面S3は、XY平面に対して傾斜している。基板11の上面に対する面S3の角度は、基板11の上面に対する面S2の角度とほぼ同じに設定されている。そのため、面S1は急峻に傾斜しており、面S2、S3は緩やかに傾斜している。図1に示す面S3は、おおむね面S2の延長面上に位置している。本実施形態では、積層膜14a、14b内の各電極層22の上面や下面も、XY平面に平行となっており、面S3は、積層膜14a、14b内の各電極層22の上面や下面に対して傾斜している。
本実施形態では、フックアップ部15内の絶縁層21および電極層22が、これらの面S1、S2、S3下に設けられている。よって、積層膜15b内では、面S1、S2下の絶縁層21および電極層22が、XY平面に非平行に延びている。同様に、積層膜15a内では、面S3下の絶縁層21および電極層22が、XY平面に非平行に延びている。面S1は第1下面の例であり、面S2、S3は第2下面の例である。また、基板11の上面に対する面S1の角度は、第1角度の例であり、基板11の上面に対する面S1、S2の角度は、第2角度の例である。
メモリセルアレイ部14内では、複数の柱状部25が、積層膜14a、14bの絶縁層21、電極層22、および絶縁膜24内に設けられており、積層膜14a、14bを貫通している。本実施形態の各柱状部25は、複数のメモリセルを構成する電荷蓄積層およびチャネル半導体層を含んでいる。本実施形態の各柱状部25は、積層膜14a内に設けられた部分と、積層膜14b内に設けられた部分とを含んでいる。
フックアップ部15内では、複数の梁部26が、積層膜15a、15bの絶縁層21、電極層22、絶縁膜23、および絶縁膜24内に設けられており、積層膜15a、15bを貫通している。梁部26は、例えばシリコン酸化膜で形成されている。本実施形態の各梁部26は、積層膜14a、14b、15a、15bを補強する梁として機能する。本実施形態の各梁部26は、積層膜15a内に設けられた部分と、積層膜15b内に設けられた部分とを含んでいる。
各トランジスタ16は、基板11上に順に設けられたゲート絶縁膜16aおよびゲート電極16bと、基板11内に設けられたソース領域およびドレイン領域(図示せず)とを備えている。トランジスタ16は、メモリセルアレイ部14下に配置されており、メモリセルアレイ部14内の柱状部25に電気的に接続されている。トランジスタ16は、第1トランジスタの例である。
各トランジスタ17は、基板11上に順に設けられたゲート絶縁膜17aおよびゲート電極17bと、基板11内に設けられたソース領域およびドレイン領域(図示せず)とを備えている。トランジスタ17は、メモリセルアレイ部14下およびフックアップ部15下に配置されており、フックアップ部15内の電極層22に電気的に接続されている。トランジスタ17は、第2トランジスタの例である。本実施形態では、トランジスタ17のゲート長が、トランジスタ16のゲート長より長く設定されている。
コンタクトプラグ31、コンタクトプラグ32、配線層33、ビアプラグ34、配線層35、ビアプラグ36、配線層37、ビアプラグ38、および金属パッド39は、回路領域1内にてメモリセルアレイ部14下に設けられている。コンタクトプラグ31、32の各々は、対応するトランジスタ16のゲート電極16b、ソース領域、またはドレイン領域上に設けられている。配線層33、ビアプラグ34、配線層35、ビアプラグ36、配線層37、ビアプラグ38、および金属パッド39は、コンタクトプラグ31、32上に順に設けられている。
コンタクトプラグ41、配線層42、ビアプラグ43、配線層44、ビアプラグ45、および金属パッド46は、回路領域1内にてメモリセルアレイ部14下およびフックアップ部15下に設けられている。コンタクトプラグ41の各々は、対応するトランジスタ17のゲート電極17b、ソース領域、またはドレイン領域上に設けられている。配線層42、ビアプラグ43、配線層44、ビアプラグ45、および金属パッド46は、コンタクトプラグ41上に順に設けられている。
金属パッド51、配線層52、ビアプラグ53、配線層54、ビアプラグ55、および配線層56は、アレイ領域2内でメモリセルアレイ部14下に設けられている。金属パッド51は、金属パッド39上に設けられており、金属パッド39と接合されている。金属パッド39と金属パッド51との接合面は、貼合面Sの一部となっている。配線層52、ビアプラグ53、配線層54、ビアプラグ55、および配線層56は、金属パッド51上に順に設けられている。配線層54内の各配線は、ビット線として機能する。配線層56内の各配線は、対応する複数の柱状部25と接しており、これらの柱状部25と電気的に接続されている。このようにして、柱状部25は、符号31~39、51~56で示す配線構造を介して、トランジスタ16と電気的に接続されている。配線層56内の配線は、第1配線の例である。
金属パッド61、配線層62、ビアプラグ63、配線層64、ビアプラグ65、配線層66は、アレイ領域2内でフックアップ部15下に設けられている。金属パッド61は、金属パッド46上に設けられており、金属パッド46と接合されている。金属パッド46と金属パッド61との接合面は、貼合面Sの一部となっている。配線層62、ビアプラグ63、配線層64、ビアプラグ65、および配線層66は、金属パッド61上に順に設けられている。配線層66内の各配線は、対応する1つの電極層22と接しており、この電極層22と電気的に接続されている。このようにして、電極層22は、符号41~46、61~66で示す配線構造を介して、トランジスタ17と電気的に接続されている。配線層66内の配線は、第2配線の例である。
図1は、配線層66内の配線66a、66b、66cを示している。配線66aは、面S1下に配置されており、図1に示すように、メモリセルアレイ部14下に配置されたトランジスタ17と電気的に接続されている。配線66bは、面S2下に配置されており、図1に示すように、フックアップ部15下に配置されたトランジスタ17と電気的に接続されている。配線66cは、面S3下に配置されており、図1に示すように、フックアップ部15下に配置されたトランジスタ17と電気的に接続されている。
後述するように、配線66aは、積層膜15b内の電極層22と、メモリセルアレイ部14下のトランジスタ17とを電気的に接続している(図4)。また、配線66bは、積層膜15b内の電極層22と、フックアップ部15下のトランジスタ17とを電気的に接続している(図4)。また、配線66cは、積層膜15a内の電極層22と、フックアップ部15下のトランジスタ17とを電気的に接続している(図4)。このような構造のさらなる詳細については、後述する。
本実施形態の半導体装置はさらに、アレイ領域2内に配線層71、絶縁膜72、絶縁膜73、絶縁膜74、ビアプラグ75、金属パッド76、および絶縁膜77を備えている。配線層71および絶縁膜77はそれぞれ、メモリセルアレイ部14およびフックアップ部15上に設けられている。絶縁膜72、絶縁膜73、および絶縁膜74は、配線層71および絶縁膜77上に順に設けられており、パッシベーション絶縁膜として機能する。ビアプラグ75は、絶縁膜72内で配線層71上に設けられている。金属パッド76は、絶縁膜73、74内でビアプラグ75上に設けられており、本実施形態の半導体装置の外部接続パッド(ボンディングパッド)として機能する。金属パッド76は、ビアプラグ75および配線層71を介して、メモリセルアレイ部14内の複数の柱状部25に電気的に接続されている。
図2は、第1実施形態の半導体装置の構造を示す別の断面図である。
図2は、図1に示す領域のほぼ2倍の領域を示している。具体的には、図1は、1つのメモリセルアレイ部14と、このメモリセルアレイ部14の片側のフックアップ部15とを示しているのに対し、図2は、1つのメモリセルアレイ部14と、このメモリセルアレイ部14の両側のフックアップ部15とを示している。本実施形態の半導体装置は、図2に示す構造を1つまたは複数備えている。
図3は、第1実施形態の柱状部25の構造を示す断面図である。
図3は、複数の絶縁層21と複数の電極層22とを交互に含むメモリセルアレイ部14と、メモリセルアレイ部14内に設けられた1つの柱状部25とを示している。図3に示すように、本実施形態の各柱状部25は、メモリセルアレイ部14内に順に設けられたブロック絶縁膜25a、電荷蓄積層25b、トンネル絶縁膜25c、チャネル半導体層25d、およびコア絶縁膜25eを含んでいる。
ブロック絶縁膜25aは、例えばシリコン酸化膜である。電荷蓄積層25bは、例えばシリコン窒化膜などの絶縁膜であるが、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜25cは、例えばシリコン酸化膜またはシリコン酸窒化膜である。チャネル半導体層25dは、例えばポリシリコン層である。コア絶縁膜25eは、例えばシリコン酸化膜である。
図4は、第1実施形態のメモリセルアレイ部14とフックアップ部15の構造を示す断面図である。
図4は、図1と同様に、本実施形態のメモリセルアレイ部14とフックアップ部15を示している。ただし、図4は、電極層22と配線66a~66cとの関係を分かりやすく説明するために、図1に比べて少ない数の電極層22を示している。
上述のように、配線層66は、面S1下に配置された配線66aと、面S2下に配置された配線66bと、面S3下に配置された配線66cとを含んでいる。配線66aは、メモリセルアレイ部14下のトランジスタ17と電気的に接続されており、配線66bは、フックアップ部15下のトランジスタ17と電気的に接続されており、配線66cは、フックアップ部15下のトランジスタ17と電気的に接続されている(図1)。
本実施形態の半導体装置は、フックアップ部15の積層膜15a内に絶縁膜27を介して設けられた複数のパンチプラグ28を備えている。パンチプラグ28は、面S1、S2下において配線66a、66b上に配置されている。パンチプラグ28は、上記第1部分内のプラグの例である。
これらのパンチプラグ28は、積層膜15b内の電極層22と配線66a、66bとを電気的に接続している。具体的には、面S1下のパンチプラグ28は、電極層22と配線66aとを電気的に接続しており、従って、電極層22とメモリセルアレイ部14下のトランジスタ17と電気的に接続している(図1)。また、面S2下のパンチプラグ28は、電極層22と配線66bとを電気的に接続しており、従って、電極層22とフックアップ部15下のトランジスタ17と電気的に接続している(図1)。一方、積層膜15a内の電極層22は、配線66cと接しており、従って、パンチプラグ28を介さずにフックアップ部15下のトランジスタ17と電気的に接続されている(図1)。なお、メモリセルアレイ部14内の電極層22は、フックアップ部15内の電極層22を介して、配線66a~66cと電気的に接続されている。
以下、図1および図4を参照し、本実施形態の半導体装置のさらなる詳細について説明する。
本実施形態のフックアップ部15は、電極層22と配線66a~66cとを電気的に接続しやすくするために設けられている。フックアップ部15では、傾斜面である面S1~S3下に電極層22が設けられることで、電極層22がXY平面に非平行に延びている。そのため、電極層22が、絶縁膜24の上面や層間絶縁膜13の上面に露出しており、これらの上面でパンチプラグ28や配線66cに簡単に接続することができる。なお、パンチプラグ28に電気的に接続された電極層22は、パンチプラグ28を介して配線66aや配線66bに電気的に接続されている。
本実施形態の半導体装置のチップ面積を縮小するためには、フックアップ部15内の面S1~S3の傾斜を急峻にして、フックアップ部15の平面形状を小さくすることが望ましい。一方、メモリセルアレイ部14およびフックアップ部15内の電極層22の数が増加すると、電極層22用のトランジスタ17の数を増加する必要が生じる。そのため、基板11上にこれらのトランジスタ17を配置するための領域を確保することが難しくなるおそれがある。なお、配線層66内のある配線に接続されるトランジスタ17は、その配線の真下の領域やその近傍に配置することが望ましい。理由は、その配線とトランジスタ17とを接続するための電気経路が短くなるからである。
そこで、本実施形態のフックアップ部15では、面S1の傾斜を急峻にして、面S2、S3の傾斜を緩やかにしている。その結果、面S1~S3の傾斜が同じ場合に比べて、面S2、S3下の配線66b、66c間の間隔を広く確保することができる。よって、例えば配線66b、66c用のトランジスタ17を配線66b、66cの真下に配置しても、これらのトランジスタ17を配置するための領域を十分に確保することが可能となる。これにより、配線66b、66cとトランジスタ17とを接続するための電気経路を短くすることが可能となる。
一方、本実施形態の面S1下の配線66a間の間隔は狭くなるため、配線66a用のトランジスタ17を配線66aの真下に配置することは難しい。そこで、本実施形態の配線66a用のトランジスタ17は、フックアップ部15下ではなくメモリセルアレイ部14下に配置されている。これにより、配線66a用のトランジスタ17を配置するための領域を十分に確保することが可能となる。また、配線66aはメモリセルアレイ部14の近くに配置されていることから、配線66a用のトランジスタ17をメモリセルアレイ部14下に配置しても、配線66aとトランジスタ17とを接続するための電気経路を短くすることが可能となる。
このように、本実施形態によれば、面S1の傾斜を急峻にして、面S2、S3の傾斜を緩やかにすることで、配線66a~66cやトランジスタ17を好適に配置することが可能となる。
図5は、第1実施形態の半導体装置の構造を示す平面図である。
図5(a)は、配線層66およびビアプラグ65のレイアウトを示している。図5(a)では、配線層66内の各配線がY方向に延びており、メモリセルアレイ部14に近い配線66aが細い幅を有しており、メモリセルアレイ部14から遠い配線66bが太い幅を有している。図5(a)はさらに、メモリセルアレイ部14およびフックアップ部15内に設けられ、X方向に延びているスリットSTを示している。
図5(a)~図5(d)は、平面視における同じ領域を示している。よって、図5(b)に示す金属パッド61は、図5(a)に示すビアプラグ65の真下に配置されている。図5(c)は、これらの金属パッド61の下方の配線層44内の複数の配線を示している。図5(c)の配線層44内では、配線層66内の太い配線66bの下方の配線が、直線状の平面形状を有し、配線層66内の細い配線66aの下方の配線が、L字型の平面形状を有している。配線層44内の前者の配線は、対応する配線66bと電気的に接続され、配線層44内の後者の配線は、対応する配線66aと電気的に接続されている。図5(d)は、ゲート電極17bやコンタクトプラグ41を示している。なお、図5(d)に示すゲート電極17bは、個別制御が可能なように個々のトランジスタ17ごとに分割されていてもよい。
図6は、第1実施形態の変形例の半導体装置の構造を示す断面図である。
図2では、メモリセルアレイ部14が中央部に設けられ、2つのフックアップ部15がメモリセルアレイ部14を挟んでいる。一方、図6では、フックアップ部15が中央部に設けられ、2つのメモリセルアレイ部14がフックアップ部15を挟んでいる。本実施形態の半導体装置は、図2に示す構造を採用する代わりに、図6に示す構造を採用してもよい。
図7と図8は、第1実施形態の半導体装置の製造方法を示す断面図である。
図7は、複数の回路領域1を含む回路ウェハW1と、複数のアレイ領域2を含むアレイウェハW2とを示している。符号Saは、回路ウェハW1の上面を示しており、符号Sbは、アレイウェハW2の上面を示している。図7に示すアレイウェハW2の向きは、図1に示すアレイ領域2の向きとは逆になっている。本実施形態の半導体装置は、回路ウェハW1とアレイウェハW2とを貼り合わせることで製造される。図7は、貼合のために向きを反転される前のアレイウェハW2を示し、図1は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ領域2を示している。
アレイウェハW2は、図1に示す構成要素に加え、メモリセルアレイ部14およびフックアップ部15下に設けられた基板18を備えている。基板18は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図7に示すように、回路ウェハW1の基板12上に層間絶縁膜12、トランジスタ16、17、金属パッド39、46などを形成し、アレイウェハW2の基板18上にメモリセルアレイ部14、フックアップ部15、柱状部25、梁部26、層間絶縁膜13、配線層56、66、金属パッド51、61などを形成する。メモリセルアレイ部14は、基板18上の積層膜14bと、積層膜14b上の積層膜14aとを含むように形成される。フックアップ部15は、基板18上の積層膜15bと、積層膜15b上の積層膜15aとを含むように形成される。
次に、図8に示すように、回路ウェハW1とアレイウェハW2とを機械的圧力により貼り合わせる。これにより、層間絶縁膜12と層間絶縁膜13とが接着される。さらに、回路ウェハW1およびアレイウェハW2をアニールする。これにより、金属パッド39と金属パッド51とが接合され、金属パッド46と金属パッド61とが接合される。
その後、基板11をCMP(Chemical Mechanical Polishing)により薄膜化し、基板18をCMPにより除去した後、回路ウェハW1およびアレイウェハW2を複数のチップに切断する。このようにして、図1の半導体装置が製造される。なお、図1に示す配線層71、絶縁膜72、絶縁膜73、絶縁膜74、ビアプラグ75、金属パッド76、および絶縁膜77は例えば、基板11の薄膜化および基板18の除去の後に、メモリセルアレイ部14およびフックアップ部15上に形成される。
図9~図14は、第1実施形態のアレイウェハW2の製造方法を示す断面図である。
まず、基板18上に、複数の絶縁層21、複数の犠牲層22’、絶縁膜23、および絶縁膜24を含む積層膜14b、15bを形成する(図9)。犠牲層22’は、後述の工程にて電極層22と置き換えられる層であり、例えばシリコン窒化膜である。犠牲層22’は、第1層の例である。
図9に示す積層膜14b、15bは、例えば以下のように形成される。まず、基板18上に絶縁膜23を形成する。この絶縁膜23は、基板11の上面に対してある角度だけ傾斜している面S1と、基板11の上面に対して別の角度だけ傾斜している面S2とを有するように形成される。面S1、S2は、図1では絶縁膜23の下面であるのに対し、図9では絶縁膜23の上面である。基板18の上面に対する面S2の角度は、基板18の上面に対する面S1の角度よりも小さく設定されている。そのため、面S1は急峻に傾斜しており、面S2は緩やかに傾斜している。次に、基板18上に、絶縁膜23を介して、複数の絶縁層21と複数の犠牲層22’とを交互に形成する。その結果、これらの絶縁層21および犠牲層22’の一部は、面S1、S2上に形成される。これらの絶縁層21および犠牲層22’は、絶縁層21および犠牲層22’の上面が平坦面に近い形状になるように加工され、絶縁膜24は、絶縁層21および犠牲層22’の当該上面上に形成される。
本実施形態では、積層膜14b内の各犠牲層22’の上面や下面が、基板11の上面に平行となっており、面S1、S2は、積層膜14b内の各犠牲層22’の上面や下面に対して傾斜している。
次に、積層膜14b、15bを貫通する複数のホールを形成し、積層膜14bのホール内に複数の柱状部25の一部を形成し、積層膜15bのホール内に複数の梁部26の一部を形成する(図10)。積層膜14b内の柱状部25は、積層膜14bのホール内にブロック絶縁膜25a、電荷蓄積層25b、トンネル絶縁膜25c、チャネル半導体層25d、およびコア絶縁膜25eを順に形成することで形成される(図3を参照)。積層膜15b内の梁部26は、積層膜15bのホール内にシリコン酸化膜を埋め込むことで形成される。
次に、基板18上に絶縁膜24の残部を形成した後、積層膜14b、15b上に、複数の絶縁層21、複数の犠牲層22’、絶縁膜23、および絶縁膜24を含む積層膜14a、15aを形成する(図11)。これらの犠牲層22’も、後述の工程にて電極層22と置き換えられる層であり、例えばシリコン窒化膜である。これらの犠牲層22’も、第1層の例である。
図11に示す積層膜14a、15aは、例えば以下のように形成される。まず、積層膜14b、15b上に絶縁膜23を形成する。この絶縁膜23は、基板11の上面に対してある角度だけ傾斜している面S3を有するように形成される。面S3は、図1では絶縁膜23の下面であるのに対し、図11では絶縁膜23の上面である。基板18の上面に対する面S3の角度は、基板18の上面に対する面S2の角度とほぼ同じに設定されている。そのため、面S1は急峻に傾斜しており、面S2、S3は緩やかに傾斜している。面S1は第1上面の例であり、面S2、S3は第2上面の例である。次に、積層膜14b、15b上に、絶縁膜23を介して、複数の絶縁層21と複数の犠牲層22’とを交互に形成する。その結果、これらの絶縁層21および犠牲層22’の一部は、面S3上に形成される。これらの絶縁層21および犠牲層22’は、絶縁層21および犠牲層22’の上面が平坦面に近い形状になるように加工される。
本実施形態では、積層膜14b、14a内の各犠牲層22’の上面や下面が、基板11の上面に平行となっており、面S1~S3は、積層膜14b、14a内の各犠牲層22’の上面や下面に対して傾斜している。
次に、積層膜14a、15aを貫通する複数のホールを形成し、積層膜14aのホール内に複数の柱状部25の残部を形成し、積層膜15aのホール内に複数の梁部26の残部を形成する(図12)。積層膜14a内のホールは、積層膜14b内の柱状部25に達するように形成される。積層膜15a内のホールは、積層膜15b内の梁部26に達するように形成される。積層膜14a内の柱状部25は、積層膜14aのホール内にブロック絶縁膜25a、電荷蓄積層25b、トンネル絶縁膜25c、チャネル半導体層25d、およびコア絶縁膜25eを順に形成することで、積層膜14b内の柱状部25上に形成される。積層膜15a内の梁部26は、積層膜15aのホール内にシリコン酸化膜を埋め込むことで、積層膜15b内の梁部26上に形成される。このようにして、積層膜14b、14a内に柱状部25が形成され、積層膜15b、15a内に梁部26が形成される。
なお、本実施形態では、図10の工程にて積層膜14b、15b内に複数のホールを形成し、図12の工程にて積層膜14a、15a内に複数のホールを形成し、その後に、積層膜14b、14a、15b、15bのホール内に柱状部25および梁部26を形成してもよい。これにより、積層膜14b、15b内の柱状部25および梁部26と、積層膜14a、14b内の柱状部25および梁部26とを、同じ工程で形成することが可能となる。
また、本実施形態では、絶縁膜24内に、柱状部25の一部と柱状部25の残部との間のジョイント部を形成してもよい。ジョイント部は例えば、柱状部25のこれらの部分の直径よりも大きい直径を有するように形成される。
また、図12の工程では、積層膜15a内のホールとして、絶縁膜27およびパンチプラグ28用のホールが形成される(図4を参照)。当該ホールは、積層膜15b内の犠牲層22’に達するように形成される。絶縁膜27およびパンチプラグ28は、図12の工程にて当該ホール内に順に形成される。
次に、積層膜14b、14a、15b、15b内の犠牲層22’を電極層22に置き換える(図13)。その結果、複数の絶縁層21と複数の電極層22とを交互に含む積層膜14b、14a、15b、15bが、基板18上に形成される。
犠牲層22’から電極層22への置き換えは、例えば以下のように行われる。まず、積層膜14b、14aまたは積層膜15b、15bを貫通するスリット(不図示)を形成する。次に、スリットからのウェットエッチングにより犠牲層22’を除去する。次に、犠牲層22’の除去により絶縁層21間に形成された空洞内に電極層22を形成する。スリットはその後、絶縁膜で埋め込まれる。このようにして、基板18上にメモリセルアレイ部14およびフックアップ部15が形成される。
なお、図9および図11の工程で犠牲層22’の代わりに電極層22が形成される場合には、図13の工程における置き換えは不要である。この場合の電極層22は、第1層の例である。
次に、メモリセルアレイ部14およびフックアップ部15上に、層間絶縁膜13、配線層56、66、金属パッド51、61などを形成する(図14)。このようにして、本実施形態のアレイウェアW2が製造される。図9~図14に示す工程は、図7に示す工程の一例に相当する。このアレイウェハW2はその後、図8に示す工程で回路ウェハW1と貼り合わされる。
図15は、第1実施形態の絶縁膜23の形成方法を示す平面図と断面図である。
図15(a)は、アレイウェハW2の上面における1つの半導体装置(1つのアレイ領域2)に相当する領域を示している。図15(a)は、複数のメモリセルアレイ部14(プレーン)と、複数のフックアップ部15とを示している。
図15(b)は、図9の工程にて基板18上に絶縁膜23が形成された際のアレイウェハW2の断面を模式的に示している。図15(b)に示す絶縁膜23は、図15(a)に示すフックアップ部15に対応する位置に形成されている。この絶縁膜23の各々は、上面として面S1と、面S2と、面S2’とを有している。面S1、S2は、XY平面に対して傾斜しているのに対し、面S2’は、XY平面に対してほぼ平行である。
図15(c)は、図15(b)に示す絶縁膜23を形成するためのテンプレート3の断面を示している。テンプレート3は、部分3aと、部分3a下に設けられた部分3bとを含んでおり、部分3b内に複数の凹部P1を備えている。各凹部P1は、絶縁膜23の面S1、S2、S2’と同じ面積や傾斜を有する面T1、T2、T2’を有している。図15(c)では、テンプレート3の上面や下面が、XY平面に平行である。面T1、T2は、テンプレート3の上面や下面に対して傾斜しており、面T2’は、テンプレート3の上面や下面に対してほぼ平行となっている。テンプレート3の上面や下面は、所定の面の例である。また、面T1、T2、T2’は、第1、第2、および第3下面の例であり、テンプレート3の上面や下面に対する面T1、T2の角度は、第1および第2角度の例である。XY平面に対する面T2の角度は、XY平面に対する面T1の角度より小さくなっている。XY平面に対する面T2’の角度は、ほぼ0度である。
図15(b)の絶縁膜23は例えば、図15(c)のテンプレート3を使用して形成される。具体的には、基板18の上面に絶縁膜23の材料を塗布し、この材料にテンプレート3を押し付け、テンプレート3の凹部P1内に入り込んだ材料を硬化することで、面S1、S2、およびS2’を有する絶縁膜23が形成される。凹部P1内の材料は、材料に光を照射することで硬化されてもよいし、材料を加熱することで硬化されてもよい。前者の場合のテンプレート3は、透光性部材で形成され、後者の場合のテンプレート3は、伝熱性部材で形成される。本実施形態では、凹部P1内の材料を光により硬化させるため、テンプレート3が石英基板により形成されている。
図15(d)は、図11の工程にて積層膜15b上に絶縁膜23が形成された際のアレイウェハW2の断面を模式的に示している。図15(d)に示すこの絶縁膜23は、図15(a)に示すフックアップ部15に対応する位置に形成されている。この絶縁膜23の各々は、上面として面S3を有している。面S3は、XY平面に対して傾斜している。なお、絶縁層21や犠牲層22’は、実際には面S1、S2の付近で傾斜しているが(図9などを参照)、図15(d)では便宜上、傾斜のない形で図示されている。
図15(e)は、図15(d)に示すこの絶縁膜23を形成するためのテンプレート4の断面を示している。テンプレート4は、部分4aと、部分4a下に設けられた部分4bとを含んでおり、部分4b内に複数の凹部P2を備えている。各凹部P2は、絶縁膜23の面S3と同じ面積や傾斜を有する面T3を有している。図15(e)では、テンプレート4の上面や下面が、XY平面に平行である。面T3は、テンプレート4の上面や下面に対して傾斜している。XY平面に対する面T3の角度は、XY平面に対する面T2の角度とほぼ同じになっている。
図15(d)のこの絶縁膜23は例えば、図15(e)のテンプレート4を使用して形成される。具体的には、積層膜14b、15bの上面に絶縁膜23の材料を塗布し、この材料にテンプレート4を押し付け、テンプレート4の凹部P2内に入り込んだ材料を硬化することで、面S3を有する絶縁膜23が形成される。凹部P2内の材料は、材料に光を照射することで硬化されてもよいし、材料を加熱することで硬化されてもよい。前者の場合のテンプレート4は、透光性部材で形成され、後者の場合のテンプレート4は、伝熱性部材で形成される。本実施形態では、凹部P2内の材料を光により硬化させるため、テンプレート4が石英基板により形成されている。
図16は、第1実施形態の絶縁膜23の形成方法を示す別の平面図と断面図である。
図16(a)は、アレイウェハW2の上面における8つの半導体装置(8つのアレイ領域2)に相当する領域を示している。図16(a)は、図15(a)と同様に、複数のメモリセルアレイ部14(プレーン)と、複数のフックアップ部15とを示している。図16(a)はさらに、アレイ領域2間のダイシングラインLを太線で示している。
図16(b)は、図9の工程にて基板18上に絶縁膜23が形成された際のアレイウェハW2の断面を模式的に示している。図16(b)に示す絶縁膜23は、図16(a)に示すフックアップ部15に対応する位置に形成されている。図16(b)では、中央の絶縁膜23がダイシングラインL上に配置されている。
図16(c)は、図16(b)に示す絶縁膜23を形成するためのテンプレート3の断面を示している。図16(c)は、このテンプレート3全体の断面を示している。本実施形態のテンプレート3は、8つのアレイ領域2用の絶縁膜23を同時に形成することができる。これは、テンプレート4についても同様である。
図17は、第1実施形態の絶縁膜23の形成方法を示す別の平面図である。
図17は、テンプレート3、4を繰り返し使用して基板18上に形成された絶縁膜23の平面形状を示している。本実施形態では、X方向に互いに隣接しY方向に延びる複数の絶縁膜23が、基板18上に形成される。
図18と図19は、第1実施形態の絶縁膜23の形成方法を示す別の断面図である。
まず、基板18の上面に、絶縁膜23の材料を塗布する(図18(a))。次に、この材料にテンプレート3を押し付けてから、テンプレート3の凹部P1内に入り込んだ材料を硬化する(図18(b))。次に、テンプレート3をこの材料から離型する(図18(c))。このようにして、面S1、S2、およびS2’を有する絶縁膜23が形成される。
次に、上述の図9および図10の工程を行った後、積層膜14b、15bの上面に、絶縁膜23の材料を塗布する(図19(a))。次に、この材料にテンプレート4を押し付けてから、テンプレート4の凹部P2内に入り込んだ材料を硬化する(図19(b))。次に、テンプレート4をこの材料から離型する(図19(c))。このようにして、面S3を有する絶縁膜23が、面S1、S2、およびS2’を有する絶縁膜23上に形成される。なお、絶縁層21や犠牲層22’は、実際には面S1、S2の付近で傾斜しているが(図9などを参照)、図19(a)~図19(c)では便宜上、傾斜のない形で図示されている。
図20は、第1実施形態の変形例の絶縁膜23の形成方法を示す断面図である。
図20(a)は、図15(b)に示す絶縁膜23を形成するためのテンプレート5の断面を示している。テンプレート5は、部分5aと、部分5a下に設けられた部分5bとを含んでおり、部分5b内に複数の凹部P3を備えている。各凹部P3は、絶縁膜23の面S1、S2、S2’と同じ面積や傾斜を有する面U1、U2、U2’を有している。図20(a)では、テンプレート5の上面や最下面が、XY平面に平行である。面U1、U2は、テンプレート5の上面や最下面に対して傾斜しており、面U2’は、テンプレート5の上面や最下面に対してほぼ平行となっている。テンプレート5の上面や最下面は、所定の面の例である。また、面U1、U2、U2’は、第1、第2、および第3下面の例であり、テンプレート5の上面や最下面に対する面U1、U2の角度は、第1および第2角度の例である。XY平面に対する面U2の角度は、XY平面に対する面U1の角度より小さくなっている。XY平面に対する面U2’の角度は、ほぼ0度である。
図20(b)は、図9の工程で基板18上に絶縁膜23を形成する際のアレイウェハW2の断面を模式的に示している。本変形例のテンプレート5は、インクジェット方式により絶縁膜23を形成するために使用される。具体的には、基板18上にテンプレート5を載置し、基板18の上面とテンプレート5の面U1、U2、U2’とで囲まれた空間(すなわち凹部P3)内に絶縁膜23の材料を吐出し、凹部P3内の材料を硬化することで、面S1、S2、およびS2’を有する絶縁膜23が形成される(図20(c))。凹部P3内の材料は、材料に光を照射することで硬化されてもよいし、材料を加熱することで硬化されてもよい。前者の場合のテンプレート5は、透光性部材で形成され、後者の場合のテンプレート5は、伝熱性部材で形成される。本変形例では、凹部P3内の材料を光により硬化させるため、テンプレート5が石英基板により形成されている。
図20(d)は、図15(d)に示す絶縁膜23を形成するためのテンプレート6の断面を示している。テンプレート6は、部分6aと、部分6a下に設けられた部分6bとを含んでおり、部分6b内に複数の凹部P4を備えている。各凹部P4は、絶縁膜23の面S3と同じ面積や傾斜を有する面U3を有している。図20(d)では、テンプレート6の上面や最下面が、XY平面に平行である。面U3は、テンプレート6の上面や最下面に対して傾斜している。XY平面に対する面U3の角度は、XY平面に対する面U2の角度とほぼ同じになっている。
本変形例のテンプレート6は、テンプレート5と同様に、インクジェット方式により絶縁膜23を形成するために使用される。よって、テンプレート6は例えば、透光性部材または伝熱性部材で形成される。本変形例では、凹部P4内の材料を光により硬化させるため、テンプレート6が石英基板により形成されている。
図21は、第1実施形態の別の変形例の絶縁膜23の形成方法を示す断面図である。
図21(a)~図21(e)はそれぞれ、図15(a)~図15(e)に対応している。図15(a)~図15(e)に示す方法は例えば、図2に示す構造を2つ含む半導体装置の絶縁膜23を形成する際に採用される。一方、図21(a)~図21(e)に示す方法は例えば、図6に示す構造を2つ含む半導体装置の絶縁膜23を形成する際に採用される。
以上のように、本実施形態のフックアップ部15は、急峻に傾斜した面S1と、緩やかに傾斜した面S2、S3とを有する絶縁膜23を備えている。よって、本実施形態によれば、好適な形状の傾斜面である面S1、S2、S3に、積層膜15a、15bの絶縁層21および電極層22を設けることが可能となる。例えば、面S1の傾斜が急峻であり、面S2、S3の傾斜が緩やかであることで、配線66a~66cやトランジスタ17を好適に配置することが可能となる。
(第2実施形態)
図22は、第2実施形態のテンプレート3の形状の一例を示す断面図である。
図22は、第2実施形態のテンプレート3の形状の一例を示す断面図である。
図22のテンプレート3は、第1実施形態において説明したテンプレート3と同様に、図18(b)の工程に使用可能である。図22のテンプレート3は、部分3aと、部分3a下に設けられた部分3bとを含んでおり、部分3b内に凹部P1を備えている。
この凹部P1は、上述の絶縁膜23の面S1、S2、S2’と同じ面積や傾斜を有する面T1、T2、T2’を有している。図22では、テンプレート3の上面や下面が、XY平面に平行である。面T1は、テンプレート3の上面や下面に対し角度θ1だけ傾斜しており、面T2は、テンプレート3の上面や下面に対し角度θ1より小さい角度θ2だけ傾斜している。一方、面T2’は、テンプレート3の上面や下面にほぼ平行となっており、XY平面に対する面T2’の角度は、ほぼ0度である。テンプレート3の上面や下面は、所定の面の例である。また、面T1、T2、T2’は、第1、第2、および第3下面の例であり、角度θ1、θ2は、第1および第2角度の例である。
図23~図25は、図22のテンプレート3の製造方法を示す断面図である。
まず、テンプレート3用の基板を用意する(図23(a))。本実施形態では、この基板をエッチングにより加工することで、テンプレート3を製造する。以下、この基板を「基板3」と表記する。基板3は例えば、石英基板などの透明基板である。
次に、基板3を洗浄した後、基板3上にマスク膜81およびレジスト膜82を順に形成する(図23(a))。マスク膜81は例えば、シリコン酸化膜(SiO2)などのハードマスク膜である。マスク膜81は、基板3上にマスク膜81を均一に形成可能な任意の方法により形成可能であり、例えばスパッタリング、CVD(Chemical Vapor Deposition)、PVD(Physical Vapor Deposition)、ALD(Atomic Layer Doposition)、LPD(Liquid Phase Deposition)、または蒸着により形成可能である。マスク膜81は、第1膜の例である。レジスト膜82は例えば、マスク膜81の上面にコーターにより塗布されることで形成される。
次に、レジスト膜82をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜82をマスクとするドライエッチングによりマスク膜81を加工する(図23(b))。その結果、マスク膜81内に開口部H1が形成され、基板3の上面が開口部H1内に露出する。一方、マスク膜81は、基板3の領域R1上に残存する。領域R1は、第1領域の例である。レジスト膜82のフォトリソグラフィは、例えばEB(Electron Beam)装置を用いて行われる。また、マスク膜81は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、基板3からレジスト膜82を除去した後、基板3およびマスク膜81上にマスク膜83およびマスク膜84を順に形成する(図24(a))。マスク膜83は例えば、不純物原子がドープされたシリコン酸化膜またはTEOS(オルトケイ酸テトラエチル)膜などのハードマスク膜である。マスク膜84は例えば、金属元素または有機化合物を含むハードマスク膜である。この金属元素の例は、クロム(Cr)、モリブデン(Mo)、タングステン(W)、金(Au)、銀(Ag)や、白金(Pt)などの白金族元素である。本実施形態のマスク膜84は、100nm程度の膜厚を有するクロム膜である。マスク膜84の形成温度は、マスク膜81、83の品質を変化させないため、マスク膜81、83の形成温度より低くすることが望ましい。マスク膜83、84は、例えばスパッタリング、CVD、PVD、ALD、LPD、または蒸着により形成可能である。マスク膜83、84はそれぞれ、第2および第3膜の例である。
次に、マスク膜84上にレジスト膜85を形成する(図24(b))。レジスト膜85は例えば、マスク膜84の上面にコーターにより塗布されることで形成される。
次に、レジスト膜85をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜85をマスクとするドライエッチングによりマスク膜84を加工する(図24(b))。その結果、マスク膜84内に開口部H2が形成され、マスク膜83の上面が開口部H2内に露出する。一方、マスク膜83は、基板3の領域R1、R2、R3上に残存し、マスク膜84は、基板3の領域R1、R2上に残存する。領域R2、R3はそれぞれ、第2および第3領域の例である。レジスト膜85のフォトリソグラフィは、例えばEB装置を用いて行われる。また、マスク膜84は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、開口部H2内(領域R3上)のマスク膜83を除去した後に、マスク膜81、83、84をマスクとして用いたウェットエッチングにより、基板3を領域R3から加工する(図25(a))。このウェットエッチングは例えば、HF(フッ化水素)を含む薬液(エッチング液)を用いて行われる。なお、開口部H2内のマスク膜83は、図24(b)の工程のドライエッチングにより除去してもよいし、上記薬液によるエッチングが均一であれば図25(a)の工程のウェットエッチングにより除去してもよい。
図25(a)の工程のウェットエッチングは例えば、マスク膜83のエッチング速度が、マスク膜81のエッチング速度や、基板3のエッチング速度より大きい薬液を用いて行われる。この場合、このウェットエッチングは、基板3やマスク膜81、83が図25(a)に示す形状に加工されるように進行し、さらには、基板3やマスク膜81、83が図25(b)に示す形状に加工されるように進行する。図25(a)では、上面として面T2、T2’を有する凹部P1が、基板3の領域R2、R3内に形成されている。図25(b)では、図25(a)に比べて面T2、T2’の高さが低下しており、かつ、上面として面T1、T2、T2’を有する凹部P1が、基板3の領域R1、R2、R3内に形成されている。すなわち、図25(a)で領域R2、R3内に形成された凹部P1が、図25(b)では領域R1まで拡がっている。
図25(a)や図25(b)に示す面T1、T2、T2’の面積や傾斜は、図22に示すものと同じである。図25(a)や図25(b)では、基板3の上面や下面が、XY平面に平行である。面T1は、基板3の上面や下面に対し角度θ1だけ傾斜しており、面T2は、基板3の上面や下面に対し角度θ1より小さい角度θ2だけ傾斜している。一方、面T2’は、基板3の上面や下面にほぼ平行となっており、XY平面に対する面T2’の角度は、ほぼ0度である。基板3の上面や下面は、所定の面の例である。また、面T1、T2、T2’は、第1、第2、および第3上面の例であり、角度θ1、θ2は、第1および第2角度の例である。
図25(a)における薬液の横方向の浸み込み量は、マスク膜83のエッチング速度により制御できる。例えば、マスク膜83のエッチング速度が基板3のエッチング速度の5倍の場合には、角度θ2は約11度となる。また、マスク膜83のエッチング速度が基板3のエッチング速度の10倍の場合には、角度θ2は約5度となる。本実施形態の薬液は、例えば10%の希HF水溶液であり、面T2のX方向の長さが8μmとなるよう基板3を加工する。一方、本実施形態の薬液は、30%のNH4F(フッ化アンモニウム)と6%のHFと界面活性剤とを含む混合水溶液としてもよく、これにより平滑性の良好な面T2を形成することが可能となる。
基板3やマスク膜83のエッチングが進行すると、図25(a)に示すように、マスク膜81が凹部P1内に露出する。その後は、マスク膜81のエッチング速度が、面T1の角度θ1を決定することになる。図25(b)では、面T1のX方向の長さが1μmとなるよう基板3を加工する。
その後、基板3からマスク膜81、83、84を除去する。このようにして、基板3から図22のテンプレート3が製造される。
なお、本実施形態の方法は、角度θ2が角度θ1より大きいテンプレート3を製造する場合にも適用可能である。また、本実施形態の方法は、2つの傾斜面(T1、T2)を有する凹部P1をテンプレート3内に形成する場合だけでなく、3つの以上の傾斜面を有する凹部をテンプレート3内に形成する場合にも適用可能である。
図26は、第2実施形態のテンプレート3の形状の別の例を示す断面図である。
図26のテンプレート3は、第1実施形態において説明したテンプレート3と同様に、図18(b)の工程に使用可能である。図26のテンプレート3は、部分3aと、部分3a下に設けられた部分3bとを含んでおり、部分3b内に凹部P1を備えている。
この凹部P1は、上述の絶縁膜23の面S1、S2、S2’と同じ面積や傾斜を有する面T1、T2、T2’を有している。図26では、テンプレート3の上面や下面が、XY平面に平行である。面T1は、テンプレート3の上面や下面に対し角度θ1だけ傾斜しており、面T2は、テンプレート3の上面や下面に対し角度θ1より小さい角度θ2だけ傾斜している。一方、面T2’は、テンプレート3の上面や下面にほぼ平行となっており、XY平面に対する面T2’の角度は、ほぼ0度である。テンプレート3の上面や下面は、所定の面の例である。また、面T1、T2、T2’は、第1、第2、および第3下面の例であり、角度θ1、θ2は、第1および第2角度の例である。
図27~図29は、図26のテンプレート3の製造方法を示す断面図である。図27~図29の説明において、図23~図25と共通する事項の説明は省略する。
まず、テンプレート3用の基板を用意する(図27(a))。以下、この基板を「基板3」と表記する。
次に、基板3を洗浄した後、基板3上にマスク膜83およびレジスト膜86を順に形成する(図27(a))。マスク膜83は例えば、不純物原子がドープされたシリコン酸化膜またはTEOS(オルトケイ酸テトラエチル)膜などのハードマスク膜である。マスク膜83は、第2膜の例である。レジスト膜86は例えば、マスク膜83の上面にコーターにより塗布されることで形成される。
次に、レジスト膜86をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜86をマスクとするドライエッチングによりマスク膜83を加工する(図27(b))。その結果、マスク膜83内に開口部H3が形成され、基板3の上面が開口部H3内に露出する。レジスト膜86のフォトリソグラフィは、例えばEB装置を用いて行われる。また、マスク膜83は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、基板3からレジスト膜86を除去した後、基板3およびマスク膜83上にマスク膜81およびマスク膜84を順に形成する(図28(a))。マスク膜81は例えば、シリコン酸化膜などのハードマスク膜である。マスク膜84は例えば、金属元素または有機化合物を含むハードマスク膜である。この金属元素の例は、クロム、モリブデン、タングステン、金、銀や、白金などの白金族元素である。マスク膜81、84はそれぞれ、第1および第3膜の例である。
次に、マスク膜84上にレジスト膜87を形成する(図28(b))。レジスト膜87は例えば、マスク膜84の上面にコーターにより塗布されることで形成される。
次に、レジスト膜87をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜87をマスクとするドライエッチングによりマスク膜84、81を加工する(図28(b))。その結果、マスク膜84、81内に開口部H4が形成され、マスク膜83の上面が開口部H4内に露出する。一方、マスク膜81は、基板3の領域R1、R2上に残存し、マスク膜83は、基板3の領域R2、R3上に残存し、マスク膜84は、基板3の領域R1、R2上に残存する。領域R1、R2、R3はそれぞれ、第1、第2、および第3領域の例である。レジスト膜87のフォトリソグラフィは、例えばEB装置を用いて行われる。また、マスク膜84、81は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、開口部H4内(領域R3上)のマスク膜83を除去した後に、マスク膜81、83、84をマスクとして用いたウェットエッチングにより、基板3を領域R3から加工する(図29(a))。このウェットエッチングは例えば、HFを含む薬液(エッチング液)を用いて行われる。なお、開口部H4内のマスク膜83は、図28(b)の工程のドライエッチングにより除去してもよいし、上記薬液によるエッチングが均一であれば図29(a)の工程のウェットエッチングにより除去してもよい。
図29(a)の工程のウェットエッチングは例えば、マスク膜83のエッチング速度が、マスク膜81のエッチング速度や、基板3のエッチング速度より大きい薬液を用いて行われる。この場合、このウェットエッチングは、基板3やマスク膜81、83が図29(a)に示す形状に加工されるように進行し、さらには、基板3やマスク膜81、83が図29(b)に示す形状に加工されるように進行する。図29(a)では、上面として面T2、T2’を有する凹部P1が、基板3の領域R2、R3内に形成されている。図29(b)では、図29(a)に比べて面T2、T2’の高さが低下しており、かつ、上面として面T1、T2、T2’を有する凹部P1が、基板3の領域R1、R2、R3内に形成されている。すなわち、図29(a)で領域R2、R3内に形成された凹部P1が、図29(b)では領域R1まで拡がっている。
図29(a)や図29(b)に示す面T1、T2、T2’の面積や傾斜は、図26に示すものと同じである。図29(a)や図29(b)では、基板3の上面や下面が、XY平面に平行である。面T1は、基板3の上面や下面に対し角度θ1だけ傾斜しており、面T2は、基板3の上面や下面に対し角度θ1より小さい角度θ2だけ傾斜している。一方、面T2’は、基板3の上面や下面にほぼ平行となっており、XY平面に対する面T2’の角度は、ほぼ0度である。基板3の上面や下面は、所定の面の例である。また、面T1、T2、T2’は、第1、第2、および第3上面の例であり、角度θ1、θ2は、第1および第2角度の例である。
図29(a)における薬液の横方向の浸み込み量は、マスク膜83のエッチング速度により制御できる。基板3やマスク膜83のエッチングが進行すると、図29(a)に示すように、基板とマスク膜81との界面が凹部P1内に露出する。その後は、マスク膜81のエッチング速度が、面T1の角度θ1を決定することになる。
その後、基板3からマスク膜81、83、84を除去する。このようにして、基板3から図26のテンプレート3が製造される。
図30は、第2実施形態のテンプレート3の形状の別の例を示す断面図である。
図30のテンプレート3の形状は、図22のテンプレート3の形状と似ているが、図30の凹部P1は、面T1、T2、T2’に加えて、面T1’を有している。面T1’は、面T1’の上端が面T1の下端に接する位置に設けられている。面T1’は、テンプレート3の上面や下面に対し角度θ1より小さい角度θ1’だけ傾斜している。このように、テンプレート3の凹部P1は、3つの以上の傾斜面を有していてもよい。
以上のように、本実施形態では、マスク膜81、83、84をマスクとして用いて基板3を加工することで、基板3からテンプレート3を製造する。よって、本実施形態によれば、面T1、T2を有するテンプレート3を製造することが可能となる。
なお、本発明の実施形態は、次のような態様で実施してもよい。
(付記1)
基板上に、複数の絶縁層および複数の第1層を交互に含む第1および第2積層膜を形成し、
前記第1積層膜の前記絶縁層および前記第1層内に、電荷蓄積層および半導体層を含む複数の柱状部を形成する、
ことを含み、
前記第2積層膜は、
前記基板上に、前記第1積層膜内の前記第1層のうちの1つの上面に対し第1角度だけ傾斜している第1上面と、前記第1積層膜内の前記第1層のうちの1つの上面に対し前記第1角度より小さい第2角度だけ傾斜している第2上面とを有する絶縁膜を形成し、
前記絶縁膜の前記第1および第2上面上に、前記第2積層膜の前記絶縁層および前記電極層を交互に形成する、
ことで形成される、半導体装置の製造方法。
基板上に、複数の絶縁層および複数の第1層を交互に含む第1および第2積層膜を形成し、
前記第1積層膜の前記絶縁層および前記第1層内に、電荷蓄積層および半導体層を含む複数の柱状部を形成する、
ことを含み、
前記第2積層膜は、
前記基板上に、前記第1積層膜内の前記第1層のうちの1つの上面に対し第1角度だけ傾斜している第1上面と、前記第1積層膜内の前記第1層のうちの1つの上面に対し前記第1角度より小さい第2角度だけ傾斜している第2上面とを有する絶縁膜を形成し、
前記絶縁膜の前記第1および第2上面上に、前記第2積層膜の前記絶縁層および前記電極層を交互に形成する、
ことで形成される、半導体装置の製造方法。
(付記2)
所定の面に対し前記第1角度だけ傾斜している第1下面と、前記所定の面に対し前記第2角度だけ傾斜している第2下面と、を有するテンプレートを用意し、
前記絶縁膜の材料に前記テンプレートを押し付けることで、前記基板上に、前記第1および第2上面を有する前記絶縁膜を形成する、
ことをさらに含む、付記1に記載の半導体装置の製造方法。
所定の面に対し前記第1角度だけ傾斜している第1下面と、前記所定の面に対し前記第2角度だけ傾斜している第2下面と、を有するテンプレートを用意し、
前記絶縁膜の材料に前記テンプレートを押し付けることで、前記基板上に、前記第1および第2上面を有する前記絶縁膜を形成する、
ことをさらに含む、付記1に記載の半導体装置の製造方法。
(付記3)
所定の面に対し前記第1角度だけ傾斜している第1下面と、前記所定の面に対し前記第2角度だけ傾斜している第2下面と、を有するテンプレートを用意し、
前記基板の上面と、前記テンプレートの前記第1および第2下面と、で囲まれた空間内に前記絶縁膜の材料を吐出することで、前記基板上に、前記第1および第2上面を有する前記絶縁膜を形成する、
ことをさらに含む、付記1に記載の半導体装置の製造方法。
所定の面に対し前記第1角度だけ傾斜している第1下面と、前記所定の面に対し前記第2角度だけ傾斜している第2下面と、を有するテンプレートを用意し、
前記基板の上面と、前記テンプレートの前記第1および第2下面と、で囲まれた空間内に前記絶縁膜の材料を吐出することで、前記基板上に、前記第1および第2上面を有する前記絶縁膜を形成する、
ことをさらに含む、付記1に記載の半導体装置の製造方法。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:回路領域、2:アレイ領域、
3:テンプレート(基板)、3a:部分、3b:部分、
4:テンプレート(基板)、4a:部分、4b:部分、
5:テンプレート(基板)、5a:部分、5b:部分、
6:テンプレート(基板)、6a:部分、6b:部分、
11:基板、12:層間絶縁膜、13:層間絶縁膜、
14:メモリセルアレイ部、14a:積層膜、14b:積層膜、
15:フックアップ部、15a:積層膜、15b:積層膜、
16:トランジスタ、16a:ゲート絶縁膜、16b:ゲート電極、
17:トランジスタ、17a:ゲート絶縁膜、17b:ゲート電極、18:基板、
21:絶縁層、22:電極層、22’:犠牲層、23:絶縁膜、24:絶縁膜、
25:柱状部、25a:ブロック絶縁膜、25b:電荷蓄積層、
25c:トンネル絶縁膜、25d:チャネル半導体層、25e:コア絶縁膜、
26:梁部、27:絶縁膜、28:パンチプラグ、
31:コンタクトプラグ、32:コンタクトプラグ、33:配線層、
34:ビアプラグ、35:配線層、36:ビアプラグ、
37:配線層、38:ビアプラグ、39:金属パッド、
41:コンタクトプラグ、42:配線層、43:ビアプラグ、
44:配線層、45:ビアプラグ、46:金属パッド、
51:金属パッド、52:配線層、53:ビアプラグ、
54:配線層、55:ビアプラグ、56:配線層、
61:金属パッド、62:配線層、63:ビアプラグ、64:配線層、
65:ビアプラグ、66:配線層、66a:配線、66b:配線、66c:配線、
71:配線層、72:絶縁膜、73:絶縁膜、74:絶縁膜、
75:ビアプラグ、76:金属パッド、77:絶縁膜、
81:マスク膜、82:レジスト膜、83、マスク膜、84:マスク膜、
85:レジスト膜、86:レジスト膜、87:レジスト膜
3:テンプレート(基板)、3a:部分、3b:部分、
4:テンプレート(基板)、4a:部分、4b:部分、
5:テンプレート(基板)、5a:部分、5b:部分、
6:テンプレート(基板)、6a:部分、6b:部分、
11:基板、12:層間絶縁膜、13:層間絶縁膜、
14:メモリセルアレイ部、14a:積層膜、14b:積層膜、
15:フックアップ部、15a:積層膜、15b:積層膜、
16:トランジスタ、16a:ゲート絶縁膜、16b:ゲート電極、
17:トランジスタ、17a:ゲート絶縁膜、17b:ゲート電極、18:基板、
21:絶縁層、22:電極層、22’:犠牲層、23:絶縁膜、24:絶縁膜、
25:柱状部、25a:ブロック絶縁膜、25b:電荷蓄積層、
25c:トンネル絶縁膜、25d:チャネル半導体層、25e:コア絶縁膜、
26:梁部、27:絶縁膜、28:パンチプラグ、
31:コンタクトプラグ、32:コンタクトプラグ、33:配線層、
34:ビアプラグ、35:配線層、36:ビアプラグ、
37:配線層、38:ビアプラグ、39:金属パッド、
41:コンタクトプラグ、42:配線層、43:ビアプラグ、
44:配線層、45:ビアプラグ、46:金属パッド、
51:金属パッド、52:配線層、53:ビアプラグ、
54:配線層、55:ビアプラグ、56:配線層、
61:金属パッド、62:配線層、63:ビアプラグ、64:配線層、
65:ビアプラグ、66:配線層、66a:配線、66b:配線、66c:配線、
71:配線層、72:絶縁膜、73:絶縁膜、74:絶縁膜、
75:ビアプラグ、76:金属パッド、77:絶縁膜、
81:マスク膜、82:レジスト膜、83、マスク膜、84:マスク膜、
85:レジスト膜、86:レジスト膜、87:レジスト膜
Claims (15)
- 基板と、
前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第1および第2積層膜と、
前記第1積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部とを備え、
前記第2積層膜は、前記第1積層膜内の前記電極層のうちの1つの上面に対し第1角度だけ傾斜している第1下面と、前記第1積層膜内の前記電極層のうちの1つの上面に対し前記第1角度より小さい第2角度だけ傾斜している第2下面とを有する絶縁膜をさらに含み、
前記第2積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第1および第2下面下に設けられている、
半導体装置。 - 前記第1積層膜下に設けられ、前記柱状部に電気的に接続された複数の第1配線と、
前記基板上に設けられた複数の第1トランジスタとをさらに備え、
前記第1配線は、前記第1積層膜下に設けられた前記第1トランジスタと電気的に接続されている、請求項1に記載の半導体装置。 - 前記第2積層膜下に設けられ、前記電極層に電気的に接続された複数の第2配線と、
前記基板上に設けられた複数の第2トランジスタとをさらに備え、
前記第1下面下に設けられた前記第2配線は、前記第1積層膜下に設けられた前記第2トランジスタと電気的に接続されており、
前記第2下面下に設けられた前記第2配線は、前記第2積層膜下に設けられた前記第2トランジスタと電気的に接続されている、
請求項1または2に記載の半導体装置。 - 前記第2積層膜は、一部の前記絶縁層および前記電極層を含む第1部分と、前記第1部分上に設けられ、別の一部の前記絶縁層および前記電極層を含む第2部分とを含み、
前記第1部分内に設けられ、前記第2部分内の前記電極層と前記第2配線とを電気的に接続するプラグをさらに備える、請求項3に記載の半導体装置。 - 前記第1部分内の前記電極層は、前記プラグを介さずに前記第2配線と電気的に接続されている、請求項4に記載の半導体装置。
- 前記第2部分内の前記絶縁膜は、前記第1下面と前記第2下面とを有し、
前記第1部分内の前記絶縁膜は、前記第2下面を有する、
請求項4または5に記載の半導体装置。 - 前記第1下面下に設けられた前記プラグは、前記第1積層膜下に設けられた前記第2トランジスタと電気的に接続されており、
前記第2下面下に設けられた前記プラグは、前記第2積層膜下に設けられた前記第2トランジスタと電気的に接続されている、
請求項4から6のいずれか1項に記載の半導体装置。 - 所定の面に対し第1角度だけ傾斜している第1下面と、前記所定の面に対し前記第1角度より小さい第2角度だけ傾斜している第2下面と、を有するテンプレート。
- 前記テンプレートは、前記所定の面に対する角度が前記第2角度より小さい第3下面をさらに有する、請求項8に記載のテンプレート。
- テンプレート用の基板を用意し、
前記基板の少なくとも第1領域上に第1膜を形成し、
前記基板の少なくとも第2領域上に第2膜を形成し、
前記基板の少なくとも前記第1および第2領域上に第3膜を形成し、
前記第1、第2、および第3膜をマスクとして用いて、前記基板を前記基板の第3領域から加工することで、所定の面に対し第1角度だけ傾斜している第1上面を前記第1領域内に形成し、前記所定の面に対し前記第1角度より小さい第2角度だけ傾斜している第2上面を前記第2領域内に形成する、
ことを含むテンプレートの製造方法。 - 前記基板を前記第3領域から加工することで、前記所定の面に対する角度が前記第2角度より小さい第3上面が前記第3領域内にさらに形成される、請求項10に記載のテンプレートの製造方法。
- 前記第1膜は、シリコン元素を含み、前記第2膜は、シリコン元素を含み、前記第3膜は、金属元素または有機化合物を含む、請求項10または11に記載のテンプレートの製造方法。
- 前記基板は、前記第2膜のエッチング速度が、前記第1膜のエッチング速度および前記基板のエッチング速度より大きいエッチング液を用いて加工される、請求項10から12に記載のテンプレートの製造方法。
- 前記第1膜、前記第2膜、および前記第3膜は、前記基板上に、前記第1膜、前記第2膜、および前記第3膜の順に形成される、請求項10から13のいずれか1項に記載のテンプレートの製造方法。
- 前記第1膜、前記第2膜、および前記第3膜は、前記基板上に、前記第2膜、前記第1膜、および前記第3膜の順に形成される、請求項10から13のいずれか1項に記載のテンプレートの製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021045058A JP2022144164A (ja) | 2021-03-18 | 2021-03-18 | 半導体装置、テンプレート、およびテンプレートの製造方法 |
CN202110874350.0A CN115117081A (zh) | 2021-03-18 | 2021-07-30 | 半导体装置、模板以及模板的制造方法 |
TW111144904A TWI846164B (zh) | 2021-03-18 | 2021-07-30 | 用於半導體裝置之模板及用於半導體裝置之模板的製造方法 |
TW110127988A TWI788931B (zh) | 2021-03-18 | 2021-07-30 | 半導體裝置、模板及模板的製造方法 |
US17/470,529 US20220302024A1 (en) | 2021-03-18 | 2021-09-09 | Semiconductor device, template, and method of manufacturing template |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021045058A JP2022144164A (ja) | 2021-03-18 | 2021-03-18 | 半導体装置、テンプレート、およびテンプレートの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022144164A true JP2022144164A (ja) | 2022-10-03 |
Family
ID=83284188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2021045058A Pending JP2022144164A (ja) | 2021-03-18 | 2021-03-18 | 半導体装置、テンプレート、およびテンプレートの製造方法 |
Country Status (4)
Country | Link |
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US (1) | US20220302024A1 (ja) |
JP (1) | JP2022144164A (ja) |
CN (1) | CN115117081A (ja) |
TW (1) | TWI788931B (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW201631667A (zh) * | 2015-02-17 | 2016-09-01 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
US9837431B2 (en) * | 2015-11-20 | 2017-12-05 | Sandisk Technologies Llc | 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections |
JP6465839B2 (ja) * | 2016-07-06 | 2019-02-06 | キヤノン株式会社 | 光電変換装置、撮像システム、移動体、および、光電変換装置の製造方法 |
US10269844B2 (en) * | 2017-06-27 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of light sensing device |
CN110121779B (zh) * | 2017-08-21 | 2020-09-25 | 长江存储科技有限责任公司 | 三维存储器器件及用于形成其的方法 |
JP2019161163A (ja) * | 2018-03-16 | 2019-09-19 | 東芝メモリ株式会社 | 磁気デバイス |
KR102612406B1 (ko) * | 2018-04-06 | 2023-12-13 | 삼성전자주식회사 | 반도체 메모리 소자 |
JP2020145231A (ja) * | 2019-03-04 | 2020-09-10 | キオクシア株式会社 | 半導体装置およびその製造方法 |
-
2021
- 2021-03-18 JP JP2021045058A patent/JP2022144164A/ja active Pending
- 2021-07-30 CN CN202110874350.0A patent/CN115117081A/zh active Pending
- 2021-07-30 TW TW110127988A patent/TWI788931B/zh active
- 2021-09-09 US US17/470,529 patent/US20220302024A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
CN115117081A (zh) | 2022-09-27 |
TW202315088A (zh) | 2023-04-01 |
US20220302024A1 (en) | 2022-09-22 |
TW202238955A (zh) | 2022-10-01 |
TWI788931B (zh) | 2023-01-01 |
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