JP2022144164A - 半導体装置、テンプレート、およびテンプレートの製造方法 - Google Patents

半導体装置、テンプレート、およびテンプレートの製造方法 Download PDF

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Abstract

Figure 2022144164000001
【課題】好適な形状の傾斜面に積層膜の絶縁層および電極層を設けることが可能な半導体装置を提供する。
【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第１および第２積層膜とを備える。前記装置はさらに、前記第１積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部を備える。前記第２積層膜は、前記第１積層膜内の前記電極層のうちの１つの上面に対し第１角度だけ傾斜している第１下面と、前記第１積層膜内の前記電極層のうちの１つの上面に対し前記第１角度より小さい第２角度だけ傾斜している第２下面とを有する絶縁膜をさらに含む。前記第２積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第１および第２下面下に設けられている。
【選択図】図１

Description

本発明の実施形態は、半導体装置、テンプレート、およびテンプレートの製造方法に関する。
半導体装置では、複数の絶縁層と複数の電極層とを交互に含む積層膜を設ける場合に、これらの絶縁層および電極層が傾斜面に設けられる場合がある。この場合、好適な形状の傾斜面に絶縁層および電極層を設けることが望ましい。
米国特許ＵＳ１００９０３１５号公報
好適な形状の傾斜面に積層膜の絶縁層および電極層を設けることが可能な半導体装置、テンプレート、およびテンプレートの製造方法を提供する。
一の実施形態によれば、半導体装置は、基板と、前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第１および第２積層膜とを備える。前記装置はさらに、前記第１積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部を備える。前記第２積層膜は、前記第１積層膜内の前記電極層のうちの１つの上面に対し第１角度だけ傾斜している第１下面と、前記第１積層膜内の前記電極層のうちの１つの上面に対し前記第１角度より小さい第２角度だけ傾斜している第２下面とを有する絶縁膜をさらに含む。前記第２積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第１および第２下面下に設けられている。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の柱状部２５の構造を示す断面図である。 第１実施形態のメモリセルアレイ部１４とフックアップ部１５の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の変形例の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態のアレイウェハＷ２の製造方法を示す断面図(1/6)である。 第１実施形態のアレイウェハＷ２の製造方法を示す断面図(2/6)である。 第１実施形態のアレイウェハＷ２の製造方法を示す断面図(3/6)である。 第１実施形態のアレイウェハＷ２の製造方法を示す断面図(4/6)である。 第１実施形態のアレイウェハＷ２の製造方法を示す断面図(5/6)である。 第１実施形態のアレイウェハＷ２の製造方法を示す断面図(6/6)である。 第１実施形態の絶縁膜２３の形成方法を示す平面図と断面図である。 第１実施形態の絶縁膜２３の形成方法を示す別の平面図と断面図である。 第１実施形態の絶縁膜２３の形成方法を示す別の平面図である。 第１実施形態の絶縁膜２３の形成方法を示す別の断面図(1/2)である。 第１実施形態の絶縁膜２３の形成方法を示す別の断面図(2/2)である。 第１実施形態の変形例の絶縁膜２３の形成方法を示す断面図である。 第１実施形態の別の変形例の絶縁膜２３の形成方法を示す断面図である。 第２実施形態のテンプレート３の形状の一例を示す断面図である。 図２２のテンプレート３の製造方法を示す断面図(1/3)である。 図２２のテンプレート３の製造方法を示す断面図(2/3)である。 図２２のテンプレート３の製造方法を示す断面図(3/3)である。 第２実施形態のテンプレート３の形状の別の例を示す断面図である。 図２６のテンプレート３の製造方法を示す断面図(1/3)である。 図２６のテンプレート３の製造方法を示す断面図(2/3)である。 図２６のテンプレート３の製造方法を示す断面図(3/3)である。 第２実施形態のテンプレート３の形状の別の例を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図３０において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、例えば３次元半導体メモリであり、回路領域１と、アレイ領域２とを備えている。図１では、回路領域１上にアレイ領域２が設けられている。アレイ領域２は、メモリセルアレイを備え、回路領域１は、メモリセルアレイを制御するＣＭＯＳ回路を備えている。本実施形態の半導体装置は例えば、回路領域１を含む回路ウェハと、アレイ領域２を含むアレイウェハとを貼り合わせることで製造される。図１は、回路領域１（回路ウェハ）とアレイ領域２（アレイウェハ）との貼合面Ｓを示している。
図１は、互いに垂直なＸ方向、Ｙ方向、およびＺ方向を示している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
本実施形態の半導体装置は、基板１１、層間絶縁膜１２、層間絶縁膜１３、メモリセルアレイ部１４、フックアップ部１５、複数のトランジスタ１６、複数のトランジスタ１７などを備えている。基板１１、層間絶縁膜１２、トランジスタ１６、およびトランジスタ１７は、回路領域１内に設けられており、層間絶縁膜１３、メモリセルアレイ部１４、およびフックアップ部１５は、アレイ領域２内に設けられている。
基板１１は例えば、シリコン基板などの半導体基板である。図１では、基板１１の上面および下面が、Ｘ方向およびＹ方向に平行となっており、Ｚ方向に垂直となっている。層間絶縁膜１２は、基板１１上に設けられており、層間絶縁膜１３は、層間絶縁膜１２上に設けられている。層間絶縁膜１２と層間絶縁膜１３との界面は、貼合面Ｓの一部となっている。メモリセルアレイ部１４とフックアップ部１５は、層間絶縁膜１３上に設けられている。トランジスタ１６とトランジスタ１７は、基板１１上において層間絶縁膜１２内に設けられている。
メモリセルアレイ部１４は、積層膜１４ａと、積層膜１４ａ上に設けられた積層膜１４ｂとを含んでいる。メモリセルアレイ部１４（積層膜１４ａ、１４ｂ）は、第１積層膜の例である。同様に、フックアップ部１５は、積層膜１５ａと、積層膜１５ａ上に設けられた積層膜１５ｂとを含んでいる。フックアップ部１５（積層膜１５ａ、１５ｂ）は、第２積層膜の例である。また、積層膜１５ａは第１部分の例であり、積層膜１５ｂは第２部分の例である。
積層膜１４ａは、層間絶縁膜１３上に交互に積層された複数の絶縁層２１および複数の電極層２２を含んでいる。積層膜１５ａは、層間絶縁膜１３上に交互に積層された複数の絶縁層２１および複数の電極層２２と、これらの絶縁層２１および電極層２２上に設けられた絶縁膜２３とを含んでいる。積層膜１４ａと積層膜１５ａは、同じ絶縁層２１および電極層２２を共有している。積層膜１４ａ、１５ａ内の絶縁層２１、電極層２２、および絶縁膜２３はそれぞれ、例えばシリコン酸化膜、タングステン層を含む金属層、およびシリコン酸化膜である。これらの電極層２２は例えば、ワード線およびソース側選択線を含んでいる。
積層膜１４ｂは、積層膜１４ａ上に設けられた絶縁膜２４と、絶縁膜２４上に交互に積層された複数の絶縁層２１および複数の電極層２２とを含んでいる。積層膜１５ｂは、積層膜１５ａ上に設けられた絶縁膜２４と、絶縁膜２４上に交互に積層された複数の絶縁層２１および複数の電極層２２と、これらの絶縁膜２４、絶縁層２１、および電極層２２上に設けられた絶縁膜２３とを含んでいる。積層膜１４ｂと積層膜１５ｂは、同じ絶縁膜２４、絶縁層２１、および電極層２２を共有している。積層膜１４ｂ、１５ｂ内の絶縁層２１、電極層２２、絶縁膜２３、および絶縁膜２４はそれぞれ、例えばシリコン酸化膜、タングステン層を含む金属層、シリコン酸化膜、およびシリコン酸化膜である。これらの電極層２２は例えば、ワード線およびドレイン側選択線を含んでいる。
積層膜１５ｂ内の絶縁膜２３は、基板１１の上面に対してある角度だけ傾斜している面Ｓ１と、基板１１の上面に対して別の角度だけ傾斜している面Ｓ２とを有している。これらの面Ｓ１、Ｓ２は、この絶縁膜２３の下面である。基板１１の上面は、ＸＹ平面に平行であるため、面Ｓ１、Ｓ２は、ＸＹ平面に対して傾斜している。基板１１の上面に対する面Ｓ２の角度（例えば４．５～１０度）は、基板１１の上面に対する面Ｓ１の角度（例えば０．１～４度）より小さく設定されている。そのため、面Ｓ１は急峻に傾斜しており、面Ｓ２は緩やかに傾斜している。面Ｓ２の上端は、面Ｓ１の下端と接しており、面Ｓ１の下端と面Ｓ２の上端との間の接点（接線）は、変曲点（変曲線）となっている。本実施形態では、積層膜１４ａ、１４ｂ内の各電極層２２の上面や下面も、ＸＹ平面に平行となっており、面Ｓ１、Ｓ２は、積層膜１４ａ、１４ｂ内の各電極層２２の上面や下面に対して傾斜している。
また、積層膜１５ａ内の絶縁膜２３は、基板１１の上面に対してある角度だけ傾斜している面Ｓ３を有している。この面Ｓ３は、この絶縁膜２３の下面である。基板１１の上面は、ＸＹ平面に平行であるため、面Ｓ３は、ＸＹ平面に対して傾斜している。基板１１の上面に対する面Ｓ３の角度は、基板１１の上面に対する面Ｓ２の角度とほぼ同じに設定されている。そのため、面Ｓ１は急峻に傾斜しており、面Ｓ２、Ｓ３は緩やかに傾斜している。図１に示す面Ｓ３は、おおむね面Ｓ２の延長面上に位置している。本実施形態では、積層膜１４ａ、１４ｂ内の各電極層２２の上面や下面も、ＸＹ平面に平行となっており、面Ｓ３は、積層膜１４ａ、１４ｂ内の各電極層２２の上面や下面に対して傾斜している。
本実施形態では、フックアップ部１５内の絶縁層２１および電極層２２が、これらの面Ｓ１、Ｓ２、Ｓ３下に設けられている。よって、積層膜１５ｂ内では、面Ｓ１、Ｓ２下の絶縁層２１および電極層２２が、ＸＹ平面に非平行に延びている。同様に、積層膜１５ａ内では、面Ｓ３下の絶縁層２１および電極層２２が、ＸＹ平面に非平行に延びている。面Ｓ１は第１下面の例であり、面Ｓ２、Ｓ３は第２下面の例である。また、基板１１の上面に対する面Ｓ１の角度は、第１角度の例であり、基板１１の上面に対する面Ｓ１、Ｓ２の角度は、第２角度の例である。
メモリセルアレイ部１４内では、複数の柱状部２５が、積層膜１４ａ、１４ｂの絶縁層２１、電極層２２、および絶縁膜２４内に設けられており、積層膜１４ａ、１４ｂを貫通している。本実施形態の各柱状部２５は、複数のメモリセルを構成する電荷蓄積層およびチャネル半導体層を含んでいる。本実施形態の各柱状部２５は、積層膜１４ａ内に設けられた部分と、積層膜１４ｂ内に設けられた部分とを含んでいる。
フックアップ部１５内では、複数の梁部２６が、積層膜１５ａ、１５ｂの絶縁層２１、電極層２２、絶縁膜２３、および絶縁膜２４内に設けられており、積層膜１５ａ、１５ｂを貫通している。梁部２６は、例えばシリコン酸化膜で形成されている。本実施形態の各梁部２６は、積層膜１４ａ、１４ｂ、１５ａ、１５ｂを補強する梁として機能する。本実施形態の各梁部２６は、積層膜１５ａ内に設けられた部分と、積層膜１５ｂ内に設けられた部分とを含んでいる。
各トランジスタ１６は、基板１１上に順に設けられたゲート絶縁膜１６ａおよびゲート電極１６ｂと、基板１１内に設けられたソース領域およびドレイン領域（図示せず）とを備えている。トランジスタ１６は、メモリセルアレイ部１４下に配置されており、メモリセルアレイ部１４内の柱状部２５に電気的に接続されている。トランジスタ１６は、第１トランジスタの例である。
各トランジスタ１７は、基板１１上に順に設けられたゲート絶縁膜１７ａおよびゲート電極１７ｂと、基板１１内に設けられたソース領域およびドレイン領域（図示せず）とを備えている。トランジスタ１７は、メモリセルアレイ部１４下およびフックアップ部１５下に配置されており、フックアップ部１５内の電極層２２に電気的に接続されている。トランジスタ１７は、第２トランジスタの例である。本実施形態では、トランジスタ１７のゲート長が、トランジスタ１６のゲート長より長く設定されている。
コンタクトプラグ３１、コンタクトプラグ３２、配線層３３、ビアプラグ３４、配線層３５、ビアプラグ３６、配線層３７、ビアプラグ３８、および金属パッド３９は、回路領域１内にてメモリセルアレイ部１４下に設けられている。コンタクトプラグ３１、３２の各々は、対応するトランジスタ１６のゲート電極１６ｂ、ソース領域、またはドレイン領域上に設けられている。配線層３３、ビアプラグ３４、配線層３５、ビアプラグ３６、配線層３７、ビアプラグ３８、および金属パッド３９は、コンタクトプラグ３１、３２上に順に設けられている。
コンタクトプラグ４１、配線層４２、ビアプラグ４３、配線層４４、ビアプラグ４５、および金属パッド４６は、回路領域１内にてメモリセルアレイ部１４下およびフックアップ部１５下に設けられている。コンタクトプラグ４１の各々は、対応するトランジスタ１７のゲート電極１７ｂ、ソース領域、またはドレイン領域上に設けられている。配線層４２、ビアプラグ４３、配線層４４、ビアプラグ４５、および金属パッド４６は、コンタクトプラグ４１上に順に設けられている。
金属パッド５１、配線層５２、ビアプラグ５３、配線層５４、ビアプラグ５５、および配線層５６は、アレイ領域２内でメモリセルアレイ部１４下に設けられている。金属パッド５１は、金属パッド３９上に設けられており、金属パッド３９と接合されている。金属パッド３９と金属パッド５１との接合面は、貼合面Ｓの一部となっている。配線層５２、ビアプラグ５３、配線層５４、ビアプラグ５５、および配線層５６は、金属パッド５１上に順に設けられている。配線層５４内の各配線は、ビット線として機能する。配線層５６内の各配線は、対応する複数の柱状部２５と接しており、これらの柱状部２５と電気的に接続されている。このようにして、柱状部２５は、符号３１～３９、５１～５６で示す配線構造を介して、トランジスタ１６と電気的に接続されている。配線層５６内の配線は、第１配線の例である。
金属パッド６１、配線層６２、ビアプラグ６３、配線層６４、ビアプラグ６５、配線層６６は、アレイ領域２内でフックアップ部１５下に設けられている。金属パッド６１は、金属パッド４６上に設けられており、金属パッド４６と接合されている。金属パッド４６と金属パッド６１との接合面は、貼合面Ｓの一部となっている。配線層６２、ビアプラグ６３、配線層６４、ビアプラグ６５、および配線層６６は、金属パッド６１上に順に設けられている。配線層６６内の各配線は、対応する１つの電極層２２と接しており、この電極層２２と電気的に接続されている。このようにして、電極層２２は、符号４１～４６、６１～６６で示す配線構造を介して、トランジスタ１７と電気的に接続されている。配線層６６内の配線は、第２配線の例である。
図１は、配線層６６内の配線６６ａ、６６ｂ、６６ｃを示している。配線６６ａは、面Ｓ１下に配置されており、図１に示すように、メモリセルアレイ部１４下に配置されたトランジスタ１７と電気的に接続されている。配線６６ｂは、面Ｓ２下に配置されており、図１に示すように、フックアップ部１５下に配置されたトランジスタ１７と電気的に接続されている。配線６６ｃは、面Ｓ３下に配置されており、図１に示すように、フックアップ部１５下に配置されたトランジスタ１７と電気的に接続されている。
後述するように、配線６６ａは、積層膜１５ｂ内の電極層２２と、メモリセルアレイ部１４下のトランジスタ１７とを電気的に接続している（図４）。また、配線６６ｂは、積層膜１５ｂ内の電極層２２と、フックアップ部１５下のトランジスタ１７とを電気的に接続している（図４）。また、配線６６ｃは、積層膜１５ａ内の電極層２２と、フックアップ部１５下のトランジスタ１７とを電気的に接続している（図４）。このような構造のさらなる詳細については、後述する。
本実施形態の半導体装置はさらに、アレイ領域２内に配線層７１、絶縁膜７２、絶縁膜７３、絶縁膜７４、ビアプラグ７５、金属パッド７６、および絶縁膜７７を備えている。配線層７１および絶縁膜７７はそれぞれ、メモリセルアレイ部１４およびフックアップ部１５上に設けられている。絶縁膜７２、絶縁膜７３、および絶縁膜７４は、配線層７１および絶縁膜７７上に順に設けられており、パッシベーション絶縁膜として機能する。ビアプラグ７５は、絶縁膜７２内で配線層７１上に設けられている。金属パッド７６は、絶縁膜７３、７４内でビアプラグ７５上に設けられており、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）として機能する。金属パッド７６は、ビアプラグ７５および配線層７１を介して、メモリセルアレイ部１４内の複数の柱状部２５に電気的に接続されている。
図２は、第１実施形態の半導体装置の構造を示す別の断面図である。
図２は、図１に示す領域のほぼ２倍の領域を示している。具体的には、図１は、１つのメモリセルアレイ部１４と、このメモリセルアレイ部１４の片側のフックアップ部１５とを示しているのに対し、図２は、１つのメモリセルアレイ部１４と、このメモリセルアレイ部１４の両側のフックアップ部１５とを示している。本実施形態の半導体装置は、図２に示す構造を１つまたは複数備えている。
図３は、第１実施形態の柱状部２５の構造を示す断面図である。
図３は、複数の絶縁層２１と複数の電極層２２とを交互に含むメモリセルアレイ部１４と、メモリセルアレイ部１４内に設けられた１つの柱状部２５とを示している。図３に示すように、本実施形態の各柱状部２５は、メモリセルアレイ部１４内に順に設けられたブロック絶縁膜２５ａ、電荷蓄積層２５ｂ、トンネル絶縁膜２５ｃ、チャネル半導体層２５ｄ、およびコア絶縁膜２５ｅを含んでいる。
ブロック絶縁膜２５ａは、例えばシリコン酸化膜である。電荷蓄積層２５ｂは、例えばシリコン窒化膜などの絶縁膜であるが、ポリシリコン層などの半導体層でもよい。トンネル絶縁膜２５ｃは、例えばシリコン酸化膜またはシリコン酸窒化膜である。チャネル半導体層２５ｄは、例えばポリシリコン層である。コア絶縁膜２５ｅは、例えばシリコン酸化膜である。
図４は、第１実施形態のメモリセルアレイ部１４とフックアップ部１５の構造を示す断面図である。
図４は、図１と同様に、本実施形態のメモリセルアレイ部１４とフックアップ部１５を示している。ただし、図４は、電極層２２と配線６６ａ～６６ｃとの関係を分かりやすく説明するために、図１に比べて少ない数の電極層２２を示している。
上述のように、配線層６６は、面Ｓ１下に配置された配線６６ａと、面Ｓ２下に配置された配線６６ｂと、面Ｓ３下に配置された配線６６ｃとを含んでいる。配線６６ａは、メモリセルアレイ部１４下のトランジスタ１７と電気的に接続されており、配線６６ｂは、フックアップ部１５下のトランジスタ１７と電気的に接続されており、配線６６ｃは、フックアップ部１５下のトランジスタ１７と電気的に接続されている（図１）。
本実施形態の半導体装置は、フックアップ部１５の積層膜１５ａ内に絶縁膜２７を介して設けられた複数のパンチプラグ２８を備えている。パンチプラグ２８は、面Ｓ１、Ｓ２下において配線６６ａ、６６ｂ上に配置されている。パンチプラグ２８は、上記第１部分内のプラグの例である。
これらのパンチプラグ２８は、積層膜１５ｂ内の電極層２２と配線６６ａ、６６ｂとを電気的に接続している。具体的には、面Ｓ１下のパンチプラグ２８は、電極層２２と配線６６ａとを電気的に接続しており、従って、電極層２２とメモリセルアレイ部１４下のトランジスタ１７と電気的に接続している（図１）。また、面Ｓ２下のパンチプラグ２８は、電極層２２と配線６６ｂとを電気的に接続しており、従って、電極層２２とフックアップ部１５下のトランジスタ１７と電気的に接続している（図１）。一方、積層膜１５ａ内の電極層２２は、配線６６ｃと接しており、従って、パンチプラグ２８を介さずにフックアップ部１５下のトランジスタ１７と電気的に接続されている（図１）。なお、メモリセルアレイ部１４内の電極層２２は、フックアップ部１５内の電極層２２を介して、配線６６ａ～６６ｃと電気的に接続されている。
以下、図１および図４を参照し、本実施形態の半導体装置のさらなる詳細について説明する。
本実施形態のフックアップ部１５は、電極層２２と配線６６ａ～６６ｃとを電気的に接続しやすくするために設けられている。フックアップ部１５では、傾斜面である面Ｓ１～Ｓ３下に電極層２２が設けられることで、電極層２２がＸＹ平面に非平行に延びている。そのため、電極層２２が、絶縁膜２４の上面や層間絶縁膜１３の上面に露出しており、これらの上面でパンチプラグ２８や配線６６ｃに簡単に接続することができる。なお、パンチプラグ２８に電気的に接続された電極層２２は、パンチプラグ２８を介して配線６６ａや配線６６ｂに電気的に接続されている。
本実施形態の半導体装置のチップ面積を縮小するためには、フックアップ部１５内の面Ｓ１～Ｓ３の傾斜を急峻にして、フックアップ部１５の平面形状を小さくすることが望ましい。一方、メモリセルアレイ部１４およびフックアップ部１５内の電極層２２の数が増加すると、電極層２２用のトランジスタ１７の数を増加する必要が生じる。そのため、基板１１上にこれらのトランジスタ１７を配置するための領域を確保することが難しくなるおそれがある。なお、配線層６６内のある配線に接続されるトランジスタ１７は、その配線の真下の領域やその近傍に配置することが望ましい。理由は、その配線とトランジスタ１７とを接続するための電気経路が短くなるからである。
そこで、本実施形態のフックアップ部１５では、面Ｓ１の傾斜を急峻にして、面Ｓ２、Ｓ３の傾斜を緩やかにしている。その結果、面Ｓ１～Ｓ３の傾斜が同じ場合に比べて、面Ｓ２、Ｓ３下の配線６６ｂ、６６ｃ間の間隔を広く確保することができる。よって、例えば配線６６ｂ、６６ｃ用のトランジスタ１７を配線６６ｂ、６６ｃの真下に配置しても、これらのトランジスタ１７を配置するための領域を十分に確保することが可能となる。これにより、配線６６ｂ、６６ｃとトランジスタ１７とを接続するための電気経路を短くすることが可能となる。
一方、本実施形態の面Ｓ１下の配線６６ａ間の間隔は狭くなるため、配線６６ａ用のトランジスタ１７を配線６６ａの真下に配置することは難しい。そこで、本実施形態の配線６６ａ用のトランジスタ１７は、フックアップ部１５下ではなくメモリセルアレイ部１４下に配置されている。これにより、配線６６ａ用のトランジスタ１７を配置するための領域を十分に確保することが可能となる。また、配線６６ａはメモリセルアレイ部１４の近くに配置されていることから、配線６６ａ用のトランジスタ１７をメモリセルアレイ部１４下に配置しても、配線６６ａとトランジスタ１７とを接続するための電気経路を短くすることが可能となる。
このように、本実施形態によれば、面Ｓ１の傾斜を急峻にして、面Ｓ２、Ｓ３の傾斜を緩やかにすることで、配線６６ａ～６６ｃやトランジスタ１７を好適に配置することが可能となる。
図５は、第１実施形態の半導体装置の構造を示す平面図である。
図５(ａ)は、配線層６６およびビアプラグ６５のレイアウトを示している。図５(ａ)では、配線層６６内の各配線がＹ方向に延びており、メモリセルアレイ部１４に近い配線６６ａが細い幅を有しており、メモリセルアレイ部１４から遠い配線６６ｂが太い幅を有している。図５(ａ)はさらに、メモリセルアレイ部１４およびフックアップ部１５内に設けられ、Ｘ方向に延びているスリットＳＴを示している。
図５(ａ)～図５(ｄ)は、平面視における同じ領域を示している。よって、図５(ｂ)に示す金属パッド６１は、図５(ａ)に示すビアプラグ６５の真下に配置されている。図５(ｃ)は、これらの金属パッド６１の下方の配線層４４内の複数の配線を示している。図５(ｃ)の配線層４４内では、配線層６６内の太い配線６６ｂの下方の配線が、直線状の平面形状を有し、配線層６６内の細い配線６６ａの下方の配線が、Ｌ字型の平面形状を有している。配線層４４内の前者の配線は、対応する配線６６ｂと電気的に接続され、配線層４４内の後者の配線は、対応する配線６６ａと電気的に接続されている。図５(ｄ)は、ゲート電極１７ｂやコンタクトプラグ４１を示している。なお、図５(ｄ)に示すゲート電極１７ｂは、個別制御が可能なように個々のトランジスタ１７ごとに分割されていてもよい。
図６は、第１実施形態の変形例の半導体装置の構造を示す断面図である。
図２では、メモリセルアレイ部１４が中央部に設けられ、２つのフックアップ部１５がメモリセルアレイ部１４を挟んでいる。一方、図６では、フックアップ部１５が中央部に設けられ、２つのメモリセルアレイ部１４がフックアップ部１５を挟んでいる。本実施形態の半導体装置は、図２に示す構造を採用する代わりに、図６に示す構造を採用してもよい。
図７と図８は、第１実施形態の半導体装置の製造方法を示す断面図である。
図７は、複数の回路領域１を含む回路ウェハＷ１と、複数のアレイ領域２を含むアレイウェハＷ２とを示している。符号Ｓａは、回路ウェハＷ１の上面を示しており、符号Ｓｂは、アレイウェハＷ２の上面を示している。図７に示すアレイウェハＷ２の向きは、図１に示すアレイ領域２の向きとは逆になっている。本実施形態の半導体装置は、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることで製造される。図７は、貼合のために向きを反転される前のアレイウェハＷ２を示し、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイ領域２を示している。
アレイウェハＷ２は、図１に示す構成要素に加え、メモリセルアレイ部１４およびフックアップ部１５下に設けられた基板１８を備えている。基板１８は例えば、シリコン基板などの半導体基板である。
本実施形態ではまず、図７に示すように、回路ウェハＷ１の基板１２上に層間絶縁膜１２、トランジスタ１６、１７、金属パッド３９、４６などを形成し、アレイウェハＷ２の基板１８上にメモリセルアレイ部１４、フックアップ部１５、柱状部２５、梁部２６、層間絶縁膜１３、配線層５６、６６、金属パッド５１、６１などを形成する。メモリセルアレイ部１４は、基板１８上の積層膜１４ｂと、積層膜１４ｂ上の積層膜１４ａとを含むように形成される。フックアップ部１５は、基板１８上の積層膜１５ｂと、積層膜１５ｂ上の積層膜１５ａとを含むように形成される。
次に、図８に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１２と層間絶縁膜１３とが接着される。さらに、回路ウェハＷ１およびアレイウェハＷ２をアニールする。これにより、金属パッド３９と金属パッド５１とが接合され、金属パッド４６と金属パッド６１とが接合される。
その後、基板１１をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１８をＣＭＰにより除去した後、回路ウェハＷ１およびアレイウェハＷ２を複数のチップに切断する。このようにして、図１の半導体装置が製造される。なお、図１に示す配線層７１、絶縁膜７２、絶縁膜７３、絶縁膜７４、ビアプラグ７５、金属パッド７６、および絶縁膜７７は例えば、基板１１の薄膜化および基板１８の除去の後に、メモリセルアレイ部１４およびフックアップ部１５上に形成される。
図９～図１４は、第１実施形態のアレイウェハＷ２の製造方法を示す断面図である。
まず、基板１８上に、複数の絶縁層２１、複数の犠牲層２２’、絶縁膜２３、および絶縁膜２４を含む積層膜１４ｂ、１５ｂを形成する（図９）。犠牲層２２’は、後述の工程にて電極層２２と置き換えられる層であり、例えばシリコン窒化膜である。犠牲層２２’は、第１層の例である。
図９に示す積層膜１４ｂ、１５ｂは、例えば以下のように形成される。まず、基板１８上に絶縁膜２３を形成する。この絶縁膜２３は、基板１１の上面に対してある角度だけ傾斜している面Ｓ１と、基板１１の上面に対して別の角度だけ傾斜している面Ｓ２とを有するように形成される。面Ｓ１、Ｓ２は、図１では絶縁膜２３の下面であるのに対し、図９では絶縁膜２３の上面である。基板１８の上面に対する面Ｓ２の角度は、基板１８の上面に対する面Ｓ１の角度よりも小さく設定されている。そのため、面Ｓ１は急峻に傾斜しており、面Ｓ２は緩やかに傾斜している。次に、基板１８上に、絶縁膜２３を介して、複数の絶縁層２１と複数の犠牲層２２’とを交互に形成する。その結果、これらの絶縁層２１および犠牲層２２’の一部は、面Ｓ１、Ｓ２上に形成される。これらの絶縁層２１および犠牲層２２’は、絶縁層２１および犠牲層２２’の上面が平坦面に近い形状になるように加工され、絶縁膜２４は、絶縁層２１および犠牲層２２’の当該上面上に形成される。
本実施形態では、積層膜１４ｂ内の各犠牲層２２’の上面や下面が、基板１１の上面に平行となっており、面Ｓ１、Ｓ２は、積層膜１４ｂ内の各犠牲層２２’の上面や下面に対して傾斜している。
次に、積層膜１４ｂ、１５ｂを貫通する複数のホールを形成し、積層膜１４ｂのホール内に複数の柱状部２５の一部を形成し、積層膜１５ｂのホール内に複数の梁部２６の一部を形成する（図１０）。積層膜１４ｂ内の柱状部２５は、積層膜１４ｂのホール内にブロック絶縁膜２５ａ、電荷蓄積層２５ｂ、トンネル絶縁膜２５ｃ、チャネル半導体層２５ｄ、およびコア絶縁膜２５ｅを順に形成することで形成される（図３を参照）。積層膜１５ｂ内の梁部２６は、積層膜１５ｂのホール内にシリコン酸化膜を埋め込むことで形成される。
次に、基板１８上に絶縁膜２４の残部を形成した後、積層膜１４ｂ、１５ｂ上に、複数の絶縁層２１、複数の犠牲層２２’、絶縁膜２３、および絶縁膜２４を含む積層膜１４ａ、１５ａを形成する（図１１）。これらの犠牲層２２’も、後述の工程にて電極層２２と置き換えられる層であり、例えばシリコン窒化膜である。これらの犠牲層２２’も、第１層の例である。
図１１に示す積層膜１４ａ、１５ａは、例えば以下のように形成される。まず、積層膜１４ｂ、１５ｂ上に絶縁膜２３を形成する。この絶縁膜２３は、基板１１の上面に対してある角度だけ傾斜している面Ｓ３を有するように形成される。面Ｓ３は、図１では絶縁膜２３の下面であるのに対し、図１１では絶縁膜２３の上面である。基板１８の上面に対する面Ｓ３の角度は、基板１８の上面に対する面Ｓ２の角度とほぼ同じに設定されている。そのため、面Ｓ１は急峻に傾斜しており、面Ｓ２、Ｓ３は緩やかに傾斜している。面Ｓ１は第１上面の例であり、面Ｓ２、Ｓ３は第２上面の例である。次に、積層膜１４ｂ、１５ｂ上に、絶縁膜２３を介して、複数の絶縁層２１と複数の犠牲層２２’とを交互に形成する。その結果、これらの絶縁層２１および犠牲層２２’の一部は、面Ｓ３上に形成される。これらの絶縁層２１および犠牲層２２’は、絶縁層２１および犠牲層２２’の上面が平坦面に近い形状になるように加工される。
本実施形態では、積層膜１４ｂ、１４ａ内の各犠牲層２２’の上面や下面が、基板１１の上面に平行となっており、面Ｓ１～Ｓ３は、積層膜１４ｂ、１４ａ内の各犠牲層２２’の上面や下面に対して傾斜している。
次に、積層膜１４ａ、１５ａを貫通する複数のホールを形成し、積層膜１４ａのホール内に複数の柱状部２５の残部を形成し、積層膜１５ａのホール内に複数の梁部２６の残部を形成する（図１２）。積層膜１４ａ内のホールは、積層膜１４ｂ内の柱状部２５に達するように形成される。積層膜１５ａ内のホールは、積層膜１５ｂ内の梁部２６に達するように形成される。積層膜１４ａ内の柱状部２５は、積層膜１４ａのホール内にブロック絶縁膜２５ａ、電荷蓄積層２５ｂ、トンネル絶縁膜２５ｃ、チャネル半導体層２５ｄ、およびコア絶縁膜２５ｅを順に形成することで、積層膜１４ｂ内の柱状部２５上に形成される。積層膜１５ａ内の梁部２６は、積層膜１５ａのホール内にシリコン酸化膜を埋め込むことで、積層膜１５ｂ内の梁部２６上に形成される。このようにして、積層膜１４ｂ、１４ａ内に柱状部２５が形成され、積層膜１５ｂ、１５ａ内に梁部２６が形成される。
なお、本実施形態では、図１０の工程にて積層膜１４ｂ、１５ｂ内に複数のホールを形成し、図１２の工程にて積層膜１４ａ、１５ａ内に複数のホールを形成し、その後に、積層膜１４ｂ、１４ａ、１５ｂ、１５ｂのホール内に柱状部２５および梁部２６を形成してもよい。これにより、積層膜１４ｂ、１５ｂ内の柱状部２５および梁部２６と、積層膜１４ａ、１４ｂ内の柱状部２５および梁部２６とを、同じ工程で形成することが可能となる。
また、本実施形態では、絶縁膜２４内に、柱状部２５の一部と柱状部２５の残部との間のジョイント部を形成してもよい。ジョイント部は例えば、柱状部２５のこれらの部分の直径よりも大きい直径を有するように形成される。
また、図１２の工程では、積層膜１５ａ内のホールとして、絶縁膜２７およびパンチプラグ２８用のホールが形成される（図４を参照）。当該ホールは、積層膜１５ｂ内の犠牲層２２’に達するように形成される。絶縁膜２７およびパンチプラグ２８は、図１２の工程にて当該ホール内に順に形成される。
次に、積層膜１４ｂ、１４ａ、１５ｂ、１５ｂ内の犠牲層２２’を電極層２２に置き換える（図１３）。その結果、複数の絶縁層２１と複数の電極層２２とを交互に含む積層膜１４ｂ、１４ａ、１５ｂ、１５ｂが、基板１８上に形成される。
犠牲層２２’から電極層２２への置き換えは、例えば以下のように行われる。まず、積層膜１４ｂ、１４ａまたは積層膜１５ｂ、１５ｂを貫通するスリット（不図示）を形成する。次に、スリットからのウェットエッチングにより犠牲層２２’を除去する。次に、犠牲層２２’の除去により絶縁層２１間に形成された空洞内に電極層２２を形成する。スリットはその後、絶縁膜で埋め込まれる。このようにして、基板１８上にメモリセルアレイ部１４およびフックアップ部１５が形成される。
なお、図９および図１１の工程で犠牲層２２’の代わりに電極層２２が形成される場合には、図１３の工程における置き換えは不要である。この場合の電極層２２は、第１層の例である。
次に、メモリセルアレイ部１４およびフックアップ部１５上に、層間絶縁膜１３、配線層５６、６６、金属パッド５１、６１などを形成する（図１４）。このようにして、本実施形態のアレイウェアＷ２が製造される。図９～図１４に示す工程は、図７に示す工程の一例に相当する。このアレイウェハＷ２はその後、図８に示す工程で回路ウェハＷ１と貼り合わされる。
図１５は、第１実施形態の絶縁膜２３の形成方法を示す平面図と断面図である。
図１５(ａ)は、アレイウェハＷ２の上面における１つの半導体装置（１つのアレイ領域２）に相当する領域を示している。図１５(ａ)は、複数のメモリセルアレイ部１４（プレーン）と、複数のフックアップ部１５とを示している。
図１５(ｂ)は、図９の工程にて基板１８上に絶縁膜２３が形成された際のアレイウェハＷ２の断面を模式的に示している。図１５(ｂ)に示す絶縁膜２３は、図１５(ａ)に示すフックアップ部１５に対応する位置に形成されている。この絶縁膜２３の各々は、上面として面Ｓ１と、面Ｓ２と、面Ｓ２’とを有している。面Ｓ１、Ｓ２は、ＸＹ平面に対して傾斜しているのに対し、面Ｓ２’は、ＸＹ平面に対してほぼ平行である。
図１５(ｃ)は、図１５(ｂ)に示す絶縁膜２３を形成するためのテンプレート３の断面を示している。テンプレート３は、部分３ａと、部分３ａ下に設けられた部分３ｂとを含んでおり、部分３ｂ内に複数の凹部Ｐ１を備えている。各凹部Ｐ１は、絶縁膜２３の面Ｓ１、Ｓ２、Ｓ２’と同じ面積や傾斜を有する面Ｔ１、Ｔ２、Ｔ２’を有している。図１５(ｃ)では、テンプレート３の上面や下面が、ＸＹ平面に平行である。面Ｔ１、Ｔ２は、テンプレート３の上面や下面に対して傾斜しており、面Ｔ２’は、テンプレート３の上面や下面に対してほぼ平行となっている。テンプレート３の上面や下面は、所定の面の例である。また、面Ｔ１、Ｔ２、Ｔ２’は、第１、第２、および第３下面の例であり、テンプレート３の上面や下面に対する面Ｔ１、Ｔ２の角度は、第１および第２角度の例である。ＸＹ平面に対する面Ｔ２の角度は、ＸＹ平面に対する面Ｔ１の角度より小さくなっている。ＸＹ平面に対する面Ｔ２’の角度は、ほぼ０度である。
図１５(ｂ)の絶縁膜２３は例えば、図１５(ｃ)のテンプレート３を使用して形成される。具体的には、基板１８の上面に絶縁膜２３の材料を塗布し、この材料にテンプレート３を押し付け、テンプレート３の凹部Ｐ１内に入り込んだ材料を硬化することで、面Ｓ１、Ｓ２、およびＳ２’を有する絶縁膜２３が形成される。凹部Ｐ１内の材料は、材料に光を照射することで硬化されてもよいし、材料を加熱することで硬化されてもよい。前者の場合のテンプレート３は、透光性部材で形成され、後者の場合のテンプレート３は、伝熱性部材で形成される。本実施形態では、凹部Ｐ１内の材料を光により硬化させるため、テンプレート３が石英基板により形成されている。
図１５(ｄ)は、図１１の工程にて積層膜１５ｂ上に絶縁膜２３が形成された際のアレイウェハＷ２の断面を模式的に示している。図１５(ｄ)に示すこの絶縁膜２３は、図１５(ａ)に示すフックアップ部１５に対応する位置に形成されている。この絶縁膜２３の各々は、上面として面Ｓ３を有している。面Ｓ３は、ＸＹ平面に対して傾斜している。なお、絶縁層２１や犠牲層２２’は、実際には面Ｓ１、Ｓ２の付近で傾斜しているが（図９などを参照）、図１５(ｄ)では便宜上、傾斜のない形で図示されている。
図１５(ｅ)は、図１５(ｄ)に示すこの絶縁膜２３を形成するためのテンプレート４の断面を示している。テンプレート４は、部分４ａと、部分４ａ下に設けられた部分４ｂとを含んでおり、部分４ｂ内に複数の凹部Ｐ２を備えている。各凹部Ｐ２は、絶縁膜２３の面Ｓ３と同じ面積や傾斜を有する面Ｔ３を有している。図１５(ｅ)では、テンプレート４の上面や下面が、ＸＹ平面に平行である。面Ｔ３は、テンプレート４の上面や下面に対して傾斜している。ＸＹ平面に対する面Ｔ３の角度は、ＸＹ平面に対する面Ｔ２の角度とほぼ同じになっている。
図１５(ｄ)のこの絶縁膜２３は例えば、図１５(ｅ)のテンプレート４を使用して形成される。具体的には、積層膜１４ｂ、１５ｂの上面に絶縁膜２３の材料を塗布し、この材料にテンプレート４を押し付け、テンプレート４の凹部Ｐ２内に入り込んだ材料を硬化することで、面Ｓ３を有する絶縁膜２３が形成される。凹部Ｐ２内の材料は、材料に光を照射することで硬化されてもよいし、材料を加熱することで硬化されてもよい。前者の場合のテンプレート４は、透光性部材で形成され、後者の場合のテンプレート４は、伝熱性部材で形成される。本実施形態では、凹部Ｐ２内の材料を光により硬化させるため、テンプレート４が石英基板により形成されている。
図１６は、第１実施形態の絶縁膜２３の形成方法を示す別の平面図と断面図である。
図１６(ａ)は、アレイウェハＷ２の上面における８つの半導体装置（８つのアレイ領域２）に相当する領域を示している。図１６(ａ)は、図１５(ａ)と同様に、複数のメモリセルアレイ部１４（プレーン）と、複数のフックアップ部１５とを示している。図１６(ａ)はさらに、アレイ領域２間のダイシングラインＬを太線で示している。
図１６(ｂ)は、図９の工程にて基板１８上に絶縁膜２３が形成された際のアレイウェハＷ２の断面を模式的に示している。図１６(ｂ)に示す絶縁膜２３は、図１６(ａ)に示すフックアップ部１５に対応する位置に形成されている。図１６(ｂ)では、中央の絶縁膜２３がダイシングラインＬ上に配置されている。
図１６(ｃ)は、図１６(ｂ)に示す絶縁膜２３を形成するためのテンプレート３の断面を示している。図１６(ｃ)は、このテンプレート３全体の断面を示している。本実施形態のテンプレート３は、８つのアレイ領域２用の絶縁膜２３を同時に形成することができる。これは、テンプレート４についても同様である。
図１７は、第１実施形態の絶縁膜２３の形成方法を示す別の平面図である。
図１７は、テンプレート３、４を繰り返し使用して基板１８上に形成された絶縁膜２３の平面形状を示している。本実施形態では、Ｘ方向に互いに隣接しＹ方向に延びる複数の絶縁膜２３が、基板１８上に形成される。
図１８と図１９は、第１実施形態の絶縁膜２３の形成方法を示す別の断面図である。
まず、基板１８の上面に、絶縁膜２３の材料を塗布する（図１８(ａ)）。次に、この材料にテンプレート３を押し付けてから、テンプレート３の凹部Ｐ１内に入り込んだ材料を硬化する（図１８(ｂ)）。次に、テンプレート３をこの材料から離型する（図１８(ｃ)）。このようにして、面Ｓ１、Ｓ２、およびＳ２’を有する絶縁膜２３が形成される。
次に、上述の図９および図１０の工程を行った後、積層膜１４ｂ、１５ｂの上面に、絶縁膜２３の材料を塗布する（図１９(ａ)）。次に、この材料にテンプレート４を押し付けてから、テンプレート４の凹部Ｐ２内に入り込んだ材料を硬化する（図１９(ｂ)）。次に、テンプレート４をこの材料から離型する（図１９(ｃ)）。このようにして、面Ｓ３を有する絶縁膜２３が、面Ｓ１、Ｓ２、およびＳ２’を有する絶縁膜２３上に形成される。なお、絶縁層２１や犠牲層２２’は、実際には面Ｓ１、Ｓ２の付近で傾斜しているが（図９などを参照）、図１９(ａ)～図１９(ｃ)では便宜上、傾斜のない形で図示されている。
図２０は、第１実施形態の変形例の絶縁膜２３の形成方法を示す断面図である。
図２０(ａ)は、図１５(ｂ)に示す絶縁膜２３を形成するためのテンプレート５の断面を示している。テンプレート５は、部分５ａと、部分５ａ下に設けられた部分５ｂとを含んでおり、部分５ｂ内に複数の凹部Ｐ３を備えている。各凹部Ｐ３は、絶縁膜２３の面Ｓ１、Ｓ２、Ｓ２’と同じ面積や傾斜を有する面Ｕ１、Ｕ２、Ｕ２’を有している。図２０(ａ)では、テンプレート５の上面や最下面が、ＸＹ平面に平行である。面Ｕ１、Ｕ２は、テンプレート５の上面や最下面に対して傾斜しており、面Ｕ２’は、テンプレート５の上面や最下面に対してほぼ平行となっている。テンプレート５の上面や最下面は、所定の面の例である。また、面Ｕ１、Ｕ２、Ｕ２’は、第１、第２、および第３下面の例であり、テンプレート５の上面や最下面に対する面Ｕ１、Ｕ２の角度は、第１および第２角度の例である。ＸＹ平面に対する面Ｕ２の角度は、ＸＹ平面に対する面Ｕ１の角度より小さくなっている。ＸＹ平面に対する面Ｕ２’の角度は、ほぼ０度である。
図２０(ｂ)は、図９の工程で基板１８上に絶縁膜２３を形成する際のアレイウェハＷ２の断面を模式的に示している。本変形例のテンプレート５は、インクジェット方式により絶縁膜２３を形成するために使用される。具体的には、基板１８上にテンプレート５を載置し、基板１８の上面とテンプレート５の面Ｕ１、Ｕ２、Ｕ２’とで囲まれた空間（すなわち凹部Ｐ３）内に絶縁膜２３の材料を吐出し、凹部Ｐ３内の材料を硬化することで、面Ｓ１、Ｓ２、およびＳ２’を有する絶縁膜２３が形成される（図２０(ｃ)）。凹部Ｐ３内の材料は、材料に光を照射することで硬化されてもよいし、材料を加熱することで硬化されてもよい。前者の場合のテンプレート５は、透光性部材で形成され、後者の場合のテンプレート５は、伝熱性部材で形成される。本変形例では、凹部Ｐ３内の材料を光により硬化させるため、テンプレート５が石英基板により形成されている。
図２０(ｄ)は、図１５(ｄ)に示す絶縁膜２３を形成するためのテンプレート６の断面を示している。テンプレート６は、部分６ａと、部分６ａ下に設けられた部分６ｂとを含んでおり、部分６ｂ内に複数の凹部Ｐ４を備えている。各凹部Ｐ４は、絶縁膜２３の面Ｓ３と同じ面積や傾斜を有する面Ｕ３を有している。図２０(ｄ)では、テンプレート６の上面や最下面が、ＸＹ平面に平行である。面Ｕ３は、テンプレート６の上面や最下面に対して傾斜している。ＸＹ平面に対する面Ｕ３の角度は、ＸＹ平面に対する面Ｕ２の角度とほぼ同じになっている。
本変形例のテンプレート６は、テンプレート５と同様に、インクジェット方式により絶縁膜２３を形成するために使用される。よって、テンプレート６は例えば、透光性部材または伝熱性部材で形成される。本変形例では、凹部Ｐ４内の材料を光により硬化させるため、テンプレート６が石英基板により形成されている。
図２１は、第１実施形態の別の変形例の絶縁膜２３の形成方法を示す断面図である。
図２１(ａ)～図２１(ｅ)はそれぞれ、図１５(ａ)～図１５(ｅ)に対応している。図１５(ａ)～図１５(ｅ)に示す方法は例えば、図２に示す構造を２つ含む半導体装置の絶縁膜２３を形成する際に採用される。一方、図２１(ａ)～図２１(ｅ)に示す方法は例えば、図６に示す構造を２つ含む半導体装置の絶縁膜２３を形成する際に採用される。
以上のように、本実施形態のフックアップ部１５は、急峻に傾斜した面Ｓ１と、緩やかに傾斜した面Ｓ２、Ｓ３とを有する絶縁膜２３を備えている。よって、本実施形態によれば、好適な形状の傾斜面である面Ｓ１、Ｓ２、Ｓ３に、積層膜１５ａ、１５ｂの絶縁層２１および電極層２２を設けることが可能となる。例えば、面Ｓ１の傾斜が急峻であり、面Ｓ２、Ｓ３の傾斜が緩やかであることで、配線６６ａ～６６ｃやトランジスタ１７を好適に配置することが可能となる。
（第２実施形態）
図２２は、第２実施形態のテンプレート３の形状の一例を示す断面図である。
図２２のテンプレート３は、第１実施形態において説明したテンプレート３と同様に、図１８(ｂ)の工程に使用可能である。図２２のテンプレート３は、部分３ａと、部分３ａ下に設けられた部分３ｂとを含んでおり、部分３ｂ内に凹部Ｐ１を備えている。
この凹部Ｐ１は、上述の絶縁膜２３の面Ｓ１、Ｓ２、Ｓ２’と同じ面積や傾斜を有する面Ｔ１、Ｔ２、Ｔ２’を有している。図２２では、テンプレート３の上面や下面が、ＸＹ平面に平行である。面Ｔ１は、テンプレート３の上面や下面に対し角度θ１だけ傾斜しており、面Ｔ２は、テンプレート３の上面や下面に対し角度θ１より小さい角度θ２だけ傾斜している。一方、面Ｔ２’は、テンプレート３の上面や下面にほぼ平行となっており、ＸＹ平面に対する面Ｔ２’の角度は、ほぼ０度である。テンプレート３の上面や下面は、所定の面の例である。また、面Ｔ１、Ｔ２、Ｔ２’は、第１、第２、および第３下面の例であり、角度θ１、θ２は、第１および第２角度の例である。
図２３～図２５は、図２２のテンプレート３の製造方法を示す断面図である。
まず、テンプレート３用の基板を用意する（図２３(ａ)）。本実施形態では、この基板をエッチングにより加工することで、テンプレート３を製造する。以下、この基板を「基板３」と表記する。基板３は例えば、石英基板などの透明基板である。
次に、基板３を洗浄した後、基板３上にマスク膜８１およびレジスト膜８２を順に形成する（図２３(ａ)）。マスク膜８１は例えば、シリコン酸化膜（ＳｉＯ２）などのハードマスク膜である。マスク膜８１は、基板３上にマスク膜８１を均一に形成可能な任意の方法により形成可能であり、例えばスパッタリング、ＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）、ＡＬＤ（Atomic Layer Doposition）、ＬＰＤ（Liquid Phase Deposition）、または蒸着により形成可能である。マスク膜８１は、第１膜の例である。レジスト膜８２は例えば、マスク膜８１の上面にコーターにより塗布されることで形成される。
次に、レジスト膜８２をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜８２をマスクとするドライエッチングによりマスク膜８１を加工する（図２３(ｂ)）。その結果、マスク膜８１内に開口部Ｈ１が形成され、基板３の上面が開口部Ｈ１内に露出する。一方、マスク膜８１は、基板３の領域Ｒ１上に残存する。領域Ｒ１は、第１領域の例である。レジスト膜８２のフォトリソグラフィは、例えばＥＢ（Electron Beam）装置を用いて行われる。また、マスク膜８１は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、基板３からレジスト膜８２を除去した後、基板３およびマスク膜８１上にマスク膜８３およびマスク膜８４を順に形成する（図２４(ａ)）。マスク膜８３は例えば、不純物原子がドープされたシリコン酸化膜またはＴＥＯＳ（オルトケイ酸テトラエチル）膜などのハードマスク膜である。マスク膜８４は例えば、金属元素または有機化合物を含むハードマスク膜である。この金属元素の例は、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）や、白金（Ｐｔ）などの白金族元素である。本実施形態のマスク膜８４は、１００ｎｍ程度の膜厚を有するクロム膜である。マスク膜８４の形成温度は、マスク膜８１、８３の品質を変化させないため、マスク膜８１、８３の形成温度より低くすることが望ましい。マスク膜８３、８４は、例えばスパッタリング、ＣＶＤ、ＰＶＤ、ＡＬＤ、ＬＰＤ、または蒸着により形成可能である。マスク膜８３、８４はそれぞれ、第２および第３膜の例である。
次に、マスク膜８４上にレジスト膜８５を形成する（図２４(ｂ)）。レジスト膜８５は例えば、マスク膜８４の上面にコーターにより塗布されることで形成される。
次に、レジスト膜８５をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜８５をマスクとするドライエッチングによりマスク膜８４を加工する（図２４(ｂ)）。その結果、マスク膜８４内に開口部Ｈ２が形成され、マスク膜８３の上面が開口部Ｈ２内に露出する。一方、マスク膜８３は、基板３の領域Ｒ１、Ｒ２、Ｒ３上に残存し、マスク膜８４は、基板３の領域Ｒ１、Ｒ２上に残存する。領域Ｒ２、Ｒ３はそれぞれ、第２および第３領域の例である。レジスト膜８５のフォトリソグラフィは、例えばＥＢ装置を用いて行われる。また、マスク膜８４は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、開口部Ｈ２内（領域Ｒ３上）のマスク膜８３を除去した後に、マスク膜８１、８３、８４をマスクとして用いたウェットエッチングにより、基板３を領域Ｒ３から加工する（図２５(ａ)）。このウェットエッチングは例えば、ＨＦ（フッ化水素）を含む薬液（エッチング液）を用いて行われる。なお、開口部Ｈ２内のマスク膜８３は、図２４(ｂ)の工程のドライエッチングにより除去してもよいし、上記薬液によるエッチングが均一であれば図２５(ａ)の工程のウェットエッチングにより除去してもよい。
図２５(ａ)の工程のウェットエッチングは例えば、マスク膜８３のエッチング速度が、マスク膜８１のエッチング速度や、基板３のエッチング速度より大きい薬液を用いて行われる。この場合、このウェットエッチングは、基板３やマスク膜８１、８３が図２５(ａ)に示す形状に加工されるように進行し、さらには、基板３やマスク膜８１、８３が図２５(ｂ)に示す形状に加工されるように進行する。図２５(ａ)では、上面として面Ｔ２、Ｔ２’を有する凹部Ｐ１が、基板３の領域Ｒ２、Ｒ３内に形成されている。図２５(ｂ)では、図２５(ａ)に比べて面Ｔ２、Ｔ２’の高さが低下しており、かつ、上面として面Ｔ１、Ｔ２、Ｔ２’を有する凹部Ｐ１が、基板３の領域Ｒ１、Ｒ２、Ｒ３内に形成されている。すなわち、図２５(ａ)で領域Ｒ２、Ｒ３内に形成された凹部Ｐ１が、図２５(ｂ)では領域Ｒ１まで拡がっている。
図２５(ａ)や図２５(ｂ)に示す面Ｔ１、Ｔ２、Ｔ２’の面積や傾斜は、図２２に示すものと同じである。図２５(ａ)や図２５(ｂ)では、基板３の上面や下面が、ＸＹ平面に平行である。面Ｔ１は、基板３の上面や下面に対し角度θ１だけ傾斜しており、面Ｔ２は、基板３の上面や下面に対し角度θ１より小さい角度θ２だけ傾斜している。一方、面Ｔ２’は、基板３の上面や下面にほぼ平行となっており、ＸＹ平面に対する面Ｔ２’の角度は、ほぼ０度である。基板３の上面や下面は、所定の面の例である。また、面Ｔ１、Ｔ２、Ｔ２’は、第１、第２、および第３上面の例であり、角度θ１、θ２は、第１および第２角度の例である。
図２５(ａ)における薬液の横方向の浸み込み量は、マスク膜８３のエッチング速度により制御できる。例えば、マスク膜８３のエッチング速度が基板３のエッチング速度の５倍の場合には、角度θ２は約１１度となる。また、マスク膜８３のエッチング速度が基板３のエッチング速度の１０倍の場合には、角度θ２は約５度となる。本実施形態の薬液は、例えば１０％の希ＨＦ水溶液であり、面Ｔ２のＸ方向の長さが８μｍとなるよう基板３を加工する。一方、本実施形態の薬液は、３０％のＮＨ４Ｆ（フッ化アンモニウム）と６％のＨＦと界面活性剤とを含む混合水溶液としてもよく、これにより平滑性の良好な面Ｔ２を形成することが可能となる。
基板３やマスク膜８３のエッチングが進行すると、図２５(ａ)に示すように、マスク膜８１が凹部Ｐ１内に露出する。その後は、マスク膜８１のエッチング速度が、面Ｔ１の角度θ１を決定することになる。図２５(ｂ)では、面Ｔ１のＸ方向の長さが１μｍとなるよう基板３を加工する。
その後、基板３からマスク膜８１、８３、８４を除去する。このようにして、基板３から図２２のテンプレート３が製造される。
なお、本実施形態の方法は、角度θ２が角度θ１より大きいテンプレート３を製造する場合にも適用可能である。また、本実施形態の方法は、２つの傾斜面（Ｔ１、Ｔ２）を有する凹部Ｐ１をテンプレート３内に形成する場合だけでなく、３つの以上の傾斜面を有する凹部をテンプレート３内に形成する場合にも適用可能である。
図２６は、第２実施形態のテンプレート３の形状の別の例を示す断面図である。
図２６のテンプレート３は、第１実施形態において説明したテンプレート３と同様に、図１８(ｂ)の工程に使用可能である。図２６のテンプレート３は、部分３ａと、部分３ａ下に設けられた部分３ｂとを含んでおり、部分３ｂ内に凹部Ｐ１を備えている。
この凹部Ｐ１は、上述の絶縁膜２３の面Ｓ１、Ｓ２、Ｓ２’と同じ面積や傾斜を有する面Ｔ１、Ｔ２、Ｔ２’を有している。図２６では、テンプレート３の上面や下面が、ＸＹ平面に平行である。面Ｔ１は、テンプレート３の上面や下面に対し角度θ１だけ傾斜しており、面Ｔ２は、テンプレート３の上面や下面に対し角度θ１より小さい角度θ２だけ傾斜している。一方、面Ｔ２’は、テンプレート３の上面や下面にほぼ平行となっており、ＸＹ平面に対する面Ｔ２’の角度は、ほぼ０度である。テンプレート３の上面や下面は、所定の面の例である。また、面Ｔ１、Ｔ２、Ｔ２’は、第１、第２、および第３下面の例であり、角度θ１、θ２は、第１および第２角度の例である。
図２７～図２９は、図２６のテンプレート３の製造方法を示す断面図である。図２７～図２９の説明において、図２３～図２５と共通する事項の説明は省略する。
まず、テンプレート３用の基板を用意する（図２７(ａ)）。以下、この基板を「基板３」と表記する。
次に、基板３を洗浄した後、基板３上にマスク膜８３およびレジスト膜８６を順に形成する（図２７(ａ)）。マスク膜８３は例えば、不純物原子がドープされたシリコン酸化膜またはＴＥＯＳ（オルトケイ酸テトラエチル）膜などのハードマスク膜である。マスク膜８３は、第２膜の例である。レジスト膜８６は例えば、マスク膜８３の上面にコーターにより塗布されることで形成される。
次に、レジスト膜８６をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜８６をマスクとするドライエッチングによりマスク膜８３を加工する（図２７(ｂ)）。その結果、マスク膜８３内に開口部Ｈ３が形成され、基板３の上面が開口部Ｈ３内に露出する。レジスト膜８６のフォトリソグラフィは、例えばＥＢ装置を用いて行われる。また、マスク膜８３は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、基板３からレジスト膜８６を除去した後、基板３およびマスク膜８３上にマスク膜８１およびマスク膜８４を順に形成する（図２８(ａ)）。マスク膜８１は例えば、シリコン酸化膜などのハードマスク膜である。マスク膜８４は例えば、金属元素または有機化合物を含むハードマスク膜である。この金属元素の例は、クロム、モリブデン、タングステン、金、銀や、白金などの白金族元素である。マスク膜８１、８４はそれぞれ、第１および第３膜の例である。
次に、マスク膜８４上にレジスト膜８７を形成する（図２８(ｂ)）。レジスト膜８７は例えば、マスク膜８４の上面にコーターにより塗布されることで形成される。
次に、レジスト膜８７をフォトリソグラフィおよびエッチングによりパターニングし、レジスト膜８７をマスクとするドライエッチングによりマスク膜８４、８１を加工する（図２８(ｂ)）。その結果、マスク膜８４、８１内に開口部Ｈ４が形成され、マスク膜８３の上面が開口部Ｈ４内に露出する。一方、マスク膜８１は、基板３の領域Ｒ１、Ｒ２上に残存し、マスク膜８３は、基板３の領域Ｒ２、Ｒ３上に残存し、マスク膜８４は、基板３の領域Ｒ１、Ｒ２上に残存する。領域Ｒ１、Ｒ２、Ｒ３はそれぞれ、第１、第２、および第３領域の例である。レジスト膜８７のフォトリソグラフィは、例えばＥＢ装置を用いて行われる。また、マスク膜８４、８１は、ドライエッチングの代わりにウェットエッチングにより加工されてもよい。
次に、開口部Ｈ４内（領域Ｒ３上）のマスク膜８３を除去した後に、マスク膜８１、８３、８４をマスクとして用いたウェットエッチングにより、基板３を領域Ｒ３から加工する（図２９(ａ)）。このウェットエッチングは例えば、ＨＦを含む薬液（エッチング液）を用いて行われる。なお、開口部Ｈ４内のマスク膜８３は、図２８(ｂ)の工程のドライエッチングにより除去してもよいし、上記薬液によるエッチングが均一であれば図２９(ａ)の工程のウェットエッチングにより除去してもよい。
図２９(ａ)の工程のウェットエッチングは例えば、マスク膜８３のエッチング速度が、マスク膜８１のエッチング速度や、基板３のエッチング速度より大きい薬液を用いて行われる。この場合、このウェットエッチングは、基板３やマスク膜８１、８３が図２９(ａ)に示す形状に加工されるように進行し、さらには、基板３やマスク膜８１、８３が図２９(ｂ)に示す形状に加工されるように進行する。図２９(ａ)では、上面として面Ｔ２、Ｔ２’を有する凹部Ｐ１が、基板３の領域Ｒ２、Ｒ３内に形成されている。図２９(ｂ)では、図２９(ａ)に比べて面Ｔ２、Ｔ２’の高さが低下しており、かつ、上面として面Ｔ１、Ｔ２、Ｔ２’を有する凹部Ｐ１が、基板３の領域Ｒ１、Ｒ２、Ｒ３内に形成されている。すなわち、図２９(ａ)で領域Ｒ２、Ｒ３内に形成された凹部Ｐ１が、図２９(ｂ)では領域Ｒ１まで拡がっている。
図２９(ａ)や図２９(ｂ)に示す面Ｔ１、Ｔ２、Ｔ２’の面積や傾斜は、図２６に示すものと同じである。図２９(ａ)や図２９(ｂ)では、基板３の上面や下面が、ＸＹ平面に平行である。面Ｔ１は、基板３の上面や下面に対し角度θ１だけ傾斜しており、面Ｔ２は、基板３の上面や下面に対し角度θ１より小さい角度θ２だけ傾斜している。一方、面Ｔ２’は、基板３の上面や下面にほぼ平行となっており、ＸＹ平面に対する面Ｔ２’の角度は、ほぼ０度である。基板３の上面や下面は、所定の面の例である。また、面Ｔ１、Ｔ２、Ｔ２’は、第１、第２、および第３上面の例であり、角度θ１、θ２は、第１および第２角度の例である。
図２９(ａ)における薬液の横方向の浸み込み量は、マスク膜８３のエッチング速度により制御できる。基板３やマスク膜８３のエッチングが進行すると、図２９(ａ)に示すように、基板とマスク膜８１との界面が凹部Ｐ１内に露出する。その後は、マスク膜８１のエッチング速度が、面Ｔ１の角度θ１を決定することになる。
その後、基板３からマスク膜８１、８３、８４を除去する。このようにして、基板３から図２６のテンプレート３が製造される。
図３０は、第２実施形態のテンプレート３の形状の別の例を示す断面図である。
図３０のテンプレート３の形状は、図２２のテンプレート３の形状と似ているが、図３０の凹部Ｐ１は、面Ｔ１、Ｔ２、Ｔ２’に加えて、面Ｔ１’を有している。面Ｔ１’は、面Ｔ１’の上端が面Ｔ１の下端に接する位置に設けられている。面Ｔ１’は、テンプレート３の上面や下面に対し角度θ１より小さい角度θ１’だけ傾斜している。このように、テンプレート３の凹部Ｐ１は、３つの以上の傾斜面を有していてもよい。
以上のように、本実施形態では、マスク膜８１、８３、８４をマスクとして用いて基板３を加工することで、基板３からテンプレート３を製造する。よって、本実施形態によれば、面Ｔ１、Ｔ２を有するテンプレート３を製造することが可能となる。
なお、本発明の実施形態は、次のような態様で実施してもよい。
（付記１）
基板上に、複数の絶縁層および複数の第１層を交互に含む第１および第２積層膜を形成し、
前記第１積層膜の前記絶縁層および前記第１層内に、電荷蓄積層および半導体層を含む複数の柱状部を形成する、
ことを含み、
前記第２積層膜は、
前記基板上に、前記第１積層膜内の前記第１層のうちの１つの上面に対し第１角度だけ傾斜している第１上面と、前記第１積層膜内の前記第１層のうちの１つの上面に対し前記第１角度より小さい第２角度だけ傾斜している第２上面とを有する絶縁膜を形成し、
前記絶縁膜の前記第１および第２上面上に、前記第２積層膜の前記絶縁層および前記電極層を交互に形成する、
ことで形成される、半導体装置の製造方法。
（付記２）
所定の面に対し前記第１角度だけ傾斜している第１下面と、前記所定の面に対し前記第２角度だけ傾斜している第２下面と、を有するテンプレートを用意し、
前記絶縁膜の材料に前記テンプレートを押し付けることで、前記基板上に、前記第１および第２上面を有する前記絶縁膜を形成する、
ことをさらに含む、付記１に記載の半導体装置の製造方法。
（付記３）
所定の面に対し前記第１角度だけ傾斜している第１下面と、前記所定の面に対し前記第２角度だけ傾斜している第２下面と、を有するテンプレートを用意し、
前記基板の上面と、前記テンプレートの前記第１および第２下面と、で囲まれた空間内に前記絶縁膜の材料を吐出することで、前記基板上に、前記第１および第２上面を有する前記絶縁膜を形成する、
ことをさらに含む、付記１に記載の半導体装置の製造方法。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路領域、２：アレイ領域、
３：テンプレート（基板）、３ａ：部分、３ｂ：部分、
４：テンプレート（基板）、４ａ：部分、４ｂ：部分、
５：テンプレート（基板）、５ａ：部分、５ｂ：部分、
６：テンプレート（基板）、６ａ：部分、６ｂ：部分、
１１：基板、１２：層間絶縁膜、１３：層間絶縁膜、
１４：メモリセルアレイ部、１４ａ：積層膜、１４ｂ：積層膜、
１５：フックアップ部、１５ａ：積層膜、１５ｂ：積層膜、
１６：トランジスタ、１６ａ：ゲート絶縁膜、１６ｂ：ゲート電極、
１７：トランジスタ、１７ａ：ゲート絶縁膜、１７ｂ：ゲート電極、１８：基板、
２１：絶縁層、２２：電極層、２２’：犠牲層、２３：絶縁膜、２４：絶縁膜、
２５：柱状部、２５ａ：ブロック絶縁膜、２５ｂ：電荷蓄積層、
２５ｃ：トンネル絶縁膜、２５ｄ：チャネル半導体層、２５ｅ：コア絶縁膜、
２６：梁部、２７：絶縁膜、２８：パンチプラグ、
３１：コンタクトプラグ、３２：コンタクトプラグ、３３：配線層、
３４：ビアプラグ、３５：配線層、３６：ビアプラグ、
３７：配線層、３８：ビアプラグ、３９：金属パッド、
４１：コンタクトプラグ、４２：配線層、４３：ビアプラグ、
４４：配線層、４５：ビアプラグ、４６：金属パッド、
５１：金属パッド、５２：配線層、５３：ビアプラグ、
５４：配線層、５５：ビアプラグ、５６：配線層、
６１：金属パッド、６２：配線層、６３：ビアプラグ、６４：配線層、
６５：ビアプラグ、６６：配線層、６６ａ：配線、６６ｂ：配線、６６ｃ：配線、
７１：配線層、７２：絶縁膜、７３：絶縁膜、７４：絶縁膜、
７５：ビアプラグ、７６：金属パッド、７７：絶縁膜、
８１：マスク膜、８２：レジスト膜、８３、マスク膜、８４：マスク膜、
８５：レジスト膜、８６：レジスト膜、８７：レジスト膜

Claims (15)

  1. 基板と、
    前記基板上に交互に設けられた複数の絶縁層および複数の電極層を含む第１および第２積層膜と、
    前記第１積層膜の前記絶縁層および前記電極層内に設けられ、電荷蓄積層および半導体層を含む複数の柱状部とを備え、
    前記第２積層膜は、前記第１積層膜内の前記電極層のうちの１つの上面に対し第１角度だけ傾斜している第１下面と、前記第１積層膜内の前記電極層のうちの１つの上面に対し前記第１角度より小さい第２角度だけ傾斜している第２下面とを有する絶縁膜をさらに含み、
    前記第２積層膜内の前記絶縁層および前記電極層は、前記絶縁膜の前記第１および第２下面下に設けられている、
    半導体装置。
  2. 前記第１積層膜下に設けられ、前記柱状部に電気的に接続された複数の第１配線と、
    前記基板上に設けられた複数の第１トランジスタとをさらに備え、
    前記第１配線は、前記第１積層膜下に設けられた前記第１トランジスタと電気的に接続されている、請求項１に記載の半導体装置。
  3. 前記第２積層膜下に設けられ、前記電極層に電気的に接続された複数の第２配線と、
    前記基板上に設けられた複数の第２トランジスタとをさらに備え、
    前記第１下面下に設けられた前記第２配線は、前記第１積層膜下に設けられた前記第２トランジスタと電気的に接続されており、
    前記第２下面下に設けられた前記第２配線は、前記第２積層膜下に設けられた前記第２トランジスタと電気的に接続されている、
    請求項１または２に記載の半導体装置。
  4. 前記第２積層膜は、一部の前記絶縁層および前記電極層を含む第１部分と、前記第１部分上に設けられ、別の一部の前記絶縁層および前記電極層を含む第２部分とを含み、
    前記第１部分内に設けられ、前記第２部分内の前記電極層と前記第２配線とを電気的に接続するプラグをさらに備える、請求項３に記載の半導体装置。
  5. 前記第１部分内の前記電極層は、前記プラグを介さずに前記第２配線と電気的に接続されている、請求項４に記載の半導体装置。
  6. 前記第２部分内の前記絶縁膜は、前記第１下面と前記第２下面とを有し、
    前記第１部分内の前記絶縁膜は、前記第２下面を有する、
    請求項４または５に記載の半導体装置。
  7. 前記第１下面下に設けられた前記プラグは、前記第１積層膜下に設けられた前記第２トランジスタと電気的に接続されており、
    前記第２下面下に設けられた前記プラグは、前記第２積層膜下に設けられた前記第２トランジスタと電気的に接続されている、
    請求項４から６のいずれか１項に記載の半導体装置。
  8. 所定の面に対し第１角度だけ傾斜している第１下面と、前記所定の面に対し前記第１角度より小さい第２角度だけ傾斜している第２下面と、を有するテンプレート。
  9. 前記テンプレートは、前記所定の面に対する角度が前記第２角度より小さい第３下面をさらに有する、請求項８に記載のテンプレート。
  10. テンプレート用の基板を用意し、
    前記基板の少なくとも第１領域上に第１膜を形成し、
    前記基板の少なくとも第２領域上に第２膜を形成し、
    前記基板の少なくとも前記第１および第２領域上に第３膜を形成し、
    前記第１、第２、および第３膜をマスクとして用いて、前記基板を前記基板の第３領域から加工することで、所定の面に対し第１角度だけ傾斜している第１上面を前記第１領域内に形成し、前記所定の面に対し前記第１角度より小さい第２角度だけ傾斜している第２上面を前記第２領域内に形成する、
    ことを含むテンプレートの製造方法。
  11. 前記基板を前記第３領域から加工することで、前記所定の面に対する角度が前記第２角度より小さい第３上面が前記第３領域内にさらに形成される、請求項１０に記載のテンプレートの製造方法。
  12. 前記第１膜は、シリコン元素を含み、前記第２膜は、シリコン元素を含み、前記第３膜は、金属元素または有機化合物を含む、請求項１０または１１に記載のテンプレートの製造方法。
  13. 前記基板は、前記第２膜のエッチング速度が、前記第１膜のエッチング速度および前記基板のエッチング速度より大きいエッチング液を用いて加工される、請求項１０から１２に記載のテンプレートの製造方法。
  14. 前記第１膜、前記第２膜、および前記第３膜は、前記基板上に、前記第１膜、前記第２膜、および前記第３膜の順に形成される、請求項１０から１３のいずれか１項に記載のテンプレートの製造方法。
  15. 前記第１膜、前記第２膜、および前記第３膜は、前記基板上に、前記第２膜、前記第１膜、および前記第３膜の順に形成される、請求項１０から１３のいずれか１項に記載のテンプレートの製造方法。
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