KR101040533B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101040533B1
KR101040533B1 KR1020080049831A KR20080049831A KR101040533B1 KR 101040533 B1 KR101040533 B1 KR 101040533B1 KR 1020080049831 A KR1020080049831 A KR 1020080049831A KR 20080049831 A KR20080049831 A KR 20080049831A KR 101040533 B1 KR101040533 B1 KR 101040533B1
Authority
KR
South Korea
Prior art keywords
electrode
metal
external electrode
semiconductor substrate
insulating layer
Prior art date
Application number
KR1020080049831A
Other languages
English (en)
Other versions
KR20090123659A (ko
Inventor
김정우
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020080049831A priority Critical patent/KR101040533B1/ko
Publication of KR20090123659A publication Critical patent/KR20090123659A/ko
Application granted granted Critical
Publication of KR101040533B1 publication Critical patent/KR101040533B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor

Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 형성된 적어도 하나의 메탈절연층(Pre-Metal-Dielectric, 또는 Inter-Metal-Dielectric); 상기 반도체 기판 및 상기 메탈절연층에 형성된 회로부; 상기 회로부를 외부의 전기적 신호와 연결되도록 상기 메탈절연층 상에 형성된 금속층; 상기 금속층과 접촉하는 제1 외부전극 및 상기 반도체 기판의 하면 상에 형성된 제2 외부전극; 상기 메탈절연층 및 상기 금속층 상에 형성되고, 상기 제1 외부전극이 소정의 영역에서 노출되도록 형성된 패시베이션층; 및 상기 제1 외부전극 및 상기 제2 외부전극이 연결되도록 상기 금속층, 상기 메탈절연층 및 상기 반도체 기판을 관통하여 형성된 관통전극을 포함한다.
외부전극, SiP, 관통전극

Description

반도체 소자 및 그 제조방법{Semiconductor Device and Manufacturing Method Thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
도1 은 대한민국등록특허공보 제10-0816243에 개시된 발명으로, SiP(System in Package)형태를 갖는 반도체 소자의 상부에 위치되는 소자와 하부에 위치되는 소자 간의 신호를 용이하게 연결할 수 있도록 반도체 소자에 관통전극이 형성된 것을 나타낸 것이다. 도1을 참조하면, 관통전극(19)이 별도의 관통전극 형성영역 상에 형성되고, 관통전극(19) 형성 후 관통전극(19)이 회로부와 연결되도록 별도의 연결전극(21)을 형성하는 것을 개시한다.
이에 의할 경우, 연결전극(21)을 별도로 형성하기 때문에, 연결전극(21)을 형성하기 위한 공정이 추가되는 결과를 초래하게 된다. 한편, 관통전극(19)을 별도의 영역에 형성하기 때문에 반도체 소자의 면적이 커질 염려가 있다.
또한, 도1에 개시된 종래의 기술은 반도체 소자가 완전히 만들어지기 전에, 즉 외부전극(Pad)이 형성되기 전에 관통전극(19) 및 연결전극(21)을 형성하기 때문에 이미 외부전극이 형성된 반도체 소자를 이용하여 제조할 수 없는 불이익이 있 다.
또한, 도1에 개시된 종래의 기술은 메모리소자, 비메모리소자, Power IC, 센서, MEMS Chip 등의 다양한 소자들을 적층하여 조립하는 SiP (Silicon in Package) 형태의 반도체 소자를 제조하기 위해, 각각의 소자들에 대한 회로 구성을 미리 알고 각각의 소자에 대해 관통전극 및 연결전극 형성을 위한 재설계를 미리 해야 하는 등 복잡하고 어려운 작업을 거쳐야 한다.
본 발명은 반도체 소자에 관통전극을 형성하는 경우라도 반도체 소자의 면적이 커지지 않도록 하는 것을 기술적 과제로 한다.
본 발명은 반도체 소자에 이미 형성된 금속층 등을 관통전극 형성에 활용하는 것을 기술적 과제로 한다.
본 발명은 반도체 소자의 외부전극에 대한 정보만 있으면 SiP형태의 반도체 소자 제조에 필요한 관통전극을 형성할 수 있는 것을 기술적 과제로 한다.
이러한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 적어도 하나의 메탈절연층, 상기 반도체 기판 및 상기 메탈절연층에 형성된 회로부, 상기 회로부를 외부의 전기적 신호와 연결되도록 상기 메탈절연층 상에 형성된 금속층, 상기 금속층과 접촉하는 제1 외부전극 및 상기 반도체 기판의 하면 상에 형성된 제2 외부전극, 상기 메탈절연층 및 상기 금속층 상에 형성되고, 상기 제1 외부전극이 소정의 영역에서 노출되도록 형성된 패시베이션층 및 상기 제1 외부전극 및 상기 제2 외부전극이 연결되도록 상기 금속층, 상기 메탈절연층 및 상기 반도체 기판을 관통하여 형성된 관통전극을 포함한다.
상기 제1 외부전극, 관통전극 및 제2 외부전극은 Cu, W, Al 및 Si으로 이루어진 군에서 선택된 어느 하나 이상인 것이 바람직하다.
상기 제2 외부전극이 형성된 반도체 기판의 하면 상의 일정영역 이외의 영역에 절연층이 형성되는 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조방법은 (a)반도체 기판을 제공하는 단계, (b)상기 반도체 기판 상에 적어도 하나의 메탈절연층을 형성하는 단계, (c)상기 반도체 기판 및 상기 메탈절연층에 회로부를 형성하는 단계, (d)상기 회로부를 외부의 전기적 신호와 연결되도록 상기 메탈절연층의 상면 상에 금속층을 형성하는 단계, (e)상기 금속층 상에 패시베이션층을 형성하는 단계, (f)상기 패시베이션층에 금속층의 일부가 노출되도록 홀을 형성하는 단계, (g)상기 노출된 금속층, 상기 메탈절연층 및 상기 반도체 기판을 순차적으로 관통하는 홀을 형성하는 단계, (h)상기 홀에 전도성 물질을 매립하여 제1 외부전극 및 관통전극을 형성하는 단계 및 (i)상기 관통전극의 말단이 상기 반도체 기판의 하면을 관통하여 노출되는 것에 의해 제2 외부전극으로 형성되도록 상기 반도체 기판을 연마하는 단계를 포함한다.
상기 (h)단계의 전도성 물질은 Cu, W, Al 및 Si로 이루어진 군에서 선택된 어느 하나 이상인 것이 바람직하다.
상기 (g) 단계와 (h)단계 사이에서 상기 홀의 내벽에 실리콘 질화물, 실리콘 산화물, 또는 실리콘 탄화물로 이루어진 절연막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 절연막 중 상기 금속층 상단에 존재하는 절연막은 이방성 건식 식각(Unisotropic Dry Etch) 공정 또는 스페이서 식각(Spacer Etch) 공정을 통하여 선택적으로 제거되는 것이 바람직하다.
상기 (h)단계 이후에 상기 반도체 기판의 하면 상에 절연층을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 관통전극의 말단이 상기 절연층을 관통하여 노출되는 것에 의해 제2 외부전극으로 형성되도록 상기 절연층을 식각하는 단계를 더 포함하는 것이 바람직하다.
본 발명에 따르면, 반도체 소자에 관통전극을 형성하는 경우라도 반도체 소자의 면적이 커지지 않는 효과가 있다.
또한, 본 발명에 따르면, 반도체 소자에 이미 형성된 금속층 등을 관통전극 형성에 활용하는 효과가 있다.
또한, 본 발명에 따르면 반도체 소자의 외부전극에 대한 정보만 있으면 SiP형태의 반도체 소자 제조에 필요한 관통전극을 형성할 수 있는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 SiP(System in Package) 형태를 갖는 반도체 소자의 상부에 위치되는 소자와 하부에 위치되는 소자간에 신호를 용이하게 주고받을 수 있도록 상기 소자간 전기적 연결방안을 제시하고자 한다.
도2 는 본 발명에 따른 반도체 소자를 개략적으로 나타낸 것이다. 도2를 참조하면, 본 발명에 따른 반도체 소자는 회로 및 메탈절연층이 형성된 반도체 기판(1), 또 다른 메탈절연층(3, 5), 금속층(9), 패시베이션층(11), 절연층(13), 관통전극(19), 제1 외부전극(31), 제2 외부전극(33)을 포함한다.
도3은 본 발명에 따른 반도체 소자의 평면도로써, 도3에 도시된 P1 내지 P7은 반도체 소자 상면의 외부전극을 나타내는 것이다. 이러한 외부전극은 어드레스 핀(Address Pin), 데이터 인/아웃 핀(Data In/Out Pin), 그라운드 핀(Ground Pin), 파워 핀(Power Pin) 등으로 사용된다. 한편 도3의 D1 내지 D6는 우회전극을 나타내는 것이다. 우회전극도 본 발명의 관통전극과 같이 형성될 수 있다.
도4a 내지 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 개략적으로 도시한 도면들이다.
도4a는 일반적인 반도체 공정에 의해 제작 완료된 반도체 소자의 단면도로써 이를 참조하면, 먼저, 반도체 기판(1)을 제공한다. 반도체 기판(1)에는 각종 트랜지스터, 다이오드 등이 집적된 회로부가 형성된다.
반도체 기판(1) 상에 메탈층을 구비하는 적어도 하나의 메탈절연층을 형성한다. 도 4a 내지 도 4g에서는 메탈절연층(3, 5)이 추가적으로 형성된 경우를 예로서 나타내었으나, 메탈절연층의 적층 갯수는 배선 설계의 필요성에 따라 다양하게 변 형될 수 있다. 메탈절연층(3, 5)에는 배선 연결을 위한 회로부가 형성된다.
메탈절연층(3, 5)상에 금속층(9)을 형성한다. 금속층(9)는 반도체 기판(1) 및 메탈절연층(3, 5)에 형성된 회로부를 외부의 전기적 신호와 연결되도록 한다. 금속층(9)은 전도성 물질로 스퍼터링(Sputtering)법 또는 전기도금법에 의하여 형성된다. 전도성 물질로는 W, Cu, Al, Ag, Au등이 있다.
메탈절연층(5) 및 금속층(9) 상에 패시베이션층(11)을 형성하고 금속층(9)의 일부가 노출되도록 패시베이션층에 홀(31’)을 형성한다. 홀(31’)은 통상의 반도체 식각공정에 의해 패시베이션층을 식각하여 형성된다. 패시베이션층(11)은 반도체 소자를 외기로부터 보호한다. 패시베이션층은 실리콘 질화물 또는 실리콘 산화물로 형성된다.
도4b를 참조하면, 금속층(9), 메탈절연층(3, 5) 및 반도체 기판(1)을 순차적으로 관통하는 홀(19’)을 형성한다. 홀(19’)은 리소그라피(Lithography)공정 및 식각 공정을 통해 형성된다. 이때, 홀(19’)의 직경은 패시베이션층(11)에 형성된 홀(31’)의 직경보다 작게 형성된다. 이후의 공정에서 도면 부호 19’에는 관통전극(19)이 형성되며, 도면부호 31’에는 제1 외부전극(31)이 형성된다. 한편, 홀(19’)의 깊이는 최종적으로 희망하는 반도체 기판(1)의 두께보다 깊게 형성되도록 하고, 대략적으로 1 내지 500μm의 범위에서 선택한다. 이와 같은 홀(19’)은 레이저 패터닝 장치에 의해서도 형성될 수 있다.
도4c를 참조하면, 홀(31’, 19’)의 내벽에 이후의 공정에서 형성될 관통전극(19)과 반도체 기판(1)간의 전기적인 단락을 방지하기 위하여 절연막(15)을 형성한다. 절연막(15)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 탄화물로 형성된다. 한편, 홀(31’, 19’)의 내벽에 형성된 절연막(15) 중 일부 영역들(a, b)에 형성된 절연막(15)은 제거된다. 일부 영역 중 도면 부호 b가 나타내는 영역은 제1 외부전극(31)과 금속층(9)이 전기적으로 접촉되는 영역이다. 절연막(15)을 일부 영역들(a, b)에서 제거하는 공정으로는 이방성 건식 식각(Unisotropic Dry Etch) 공정 또는 스페이서 식각(Spacer Etch) 공정 등이 있다. 이에 의해, 관통전극(19)이 형성되는 홀(19’)의 측벽에는 여전히 절연막이 남아있게 된다.
한편, 상술한 홀(31’, 19’)의 내벽에 절연막을 형성하는 공정 후에, 필요에 따라 관통전극(19)을 형성하는 물질이 반도체 소자의 내부로 확산되지 않도록 확산 방지막(미도시)이 더 형성될 수 있다. 이러한 확산 방지막은 Ti, Ta, TiN 및 TaN 등으로 형성될 수 있으나 이에 한정되는 것은 아니다. 또한, 확산 방지막은 CVD, PVD, ALD등의 방법으로 형성될 수 있다.
도4d를 참조하면, 홀(31’, 19’)에 전도성 물질을 매립하여 제1 외부전극(31) 및 관통전극(19)를 형성한다. 제1 외부전극(31) 및 관통전극(19)을 형성하는 전도성 물질은 Cu, W, Al 및 Si으로 이루어진 군에서 선택된 어느 하나 이상인 것이 바람직하다. 제1 외부전극(31) 및 관통전극(19)은 CVD, PVD, 스퍼터링법, 전기도금법 중 어느 하나로 형성될 수 있다.
한편, 제1 외부전극(31) 및 관통전극(19) 형성 시 홀(31’, 19’)외부로 넘쳐난 전도성 물질이나, 패시베이션층 상에 잔존하는 전도성 물질을 화학-기계적 연마(CMP; Chemical Mechanical Polishing) 방식으로 제거하여 제1 외부전극(31) 등을 평탄화 시킨다. 이때, 패시베이션층(11)이 완전히 제거되지 않도록 하여야 한다.
도4e를 참조하면, 관통전극(19)이 반도체 기판(1)의 하면을 관통하여 노출되도록 반도체 기판(1)을 연마한다. 이에 의해, 반도체 소자에서 필요한 최종 두께의 반도체 기판(1)을 얻는다. 한편, 반도체 기판(1)의 하면에서 노출된 관통전극(19)의 말단은 제2 외부전극(33)으로 형성된다.
도4f 및 4g를 참조하면, 상술한 반도체 기판(1)의 하면 상에 절연층(13)을 형성한다. 이에 의해, 이후의 공정에 의해 형성되는 제2 외부전극(33)과 반도체 기판(1)간의 단락가능성을 방지할 수 있다. 절연층(13)은 실리콘 질화물이나 실리콘 산화물 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
한편, 절연층(13) 형성 후, 관통전극(19)이 노출될 수 있도록 절연층(13)의 소정영역을 통상의 식각방법을 통해 식각한다. 식각된 절연층(13)의 소정영역에서 노출된 관통전극(19)의 말단은 제2 외부전극(33)으로 형성된다.
참고로, 반도체 기판(1)의 하면에 상술한 바와 같이, 절연층(13)을 형성하고 식각하여 관통전극(19)을 드러나게 하는 방법 이외에, 이온 임플란테이션(Ion Implantation) 방식을 이용하여 역도핑(Counter Doping)을 함으로써 반도체 기판의 하면을 부도체로 만드는 것도 가능하다. 이 경우 반도체 기판의 하면에 절연층을 형성할 필요가 없게 된다. 또한, 본래부터 반도체 기판의 하면이 부도체인 반도체 기판을 사용하여도 된다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 반도체 소자의 상면에 형성된 제1 외부전극(31)과 반도체 소자의 하면의 제2 외부전극(33)이 관통전극(19)에 의해 최단 거리로 연결된 다이렉트 패드 트랜스퍼(Direct Pad Transfer)방식을 채택하게 된다.
상술한 반도체 소자의 제조방법에 의해, 메모리소자, 비메모리소자, Power IC, 센서, MEMS Chip 등의 다양한 소자들을 적층하여 조립하는 SiP (Silicon in Package) 형태의 반도체 소자간의 연결을 용이하게 할 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어 지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도1은 종래의 기술에 의한 반도체 소자를 나타낸 것이다.
도2는 본 발명에 따른 반도체 소자를 개략적으로 나타낸 것이다.
도3은 본 발명에 따른 반도체 소자의 평면도이다.
도4a 내지 도 4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 나타낸 것이다.

Claims (9)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 적어도 하나의 메탈절연층;
    상기 반도체 기판 및 상기 메탈절연층에 형성된 회로부;
    상기 회로부를 외부의 전기적 신호와 연결되도록 상기 메탈절연층 상에 형성된 금속층;
    상기 금속층과 접촉하는 제1 외부전극 및 상기 반도체 기판의 하면 상에 형성된 제2 외부전극;
    상기 메탈절연층 및 상기 금속층 상에 형성되고, 상기 제1 외부전극이 소정의 영역에서 노출되도록 형성된 패시베이션층;
    상기 제1 외부전극 및 상기 제2 외부전극이 직접 연결되도록 상기 금속층, 상기 메탈절연층 및 상기 반도체 기판을 관통하여 형성된 관통전극; 및
    상기 제1 외부전극 및 상기 관통전극의 내벽 상에 형성된 절연막을 포함하고,
    상기 제1 외부전극의 직경은 상기 관통전극의 직경보다 크며, 상기 제1 외부전극의 영역 중 상기 관통전극의 직경보다 큰 영역이 상기 금속층과 전기적으로 접촉되는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 외부전극, 관통전극 및 제2 외부전극은 Cu, W, Al 및 Si으로 이루어진 군에서 선택된 어느 하나 이상인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제2 외부전극이 형성된 반도체 기판의 하면 상의 일정영역 이외의 영역에 절연층이 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1항의 반도체 소자를 제조하는 방법으로,
    (a)반도체 기판을 제공하는 단계;
    (b)상기 반도체 기판 상에 적어도 하나의 메탈절연층을 형성하는 단계;
    (c)상기 반도체 기판 및 상기 메탈절연층에 회로부를 형성하는 단계;
    (d)상기 회로부를 외부의 전기적 신호와 연결되도록 상기 메탈절연층의 상면 상에 금속층을 형성하는 단계;
    (e)상기 금속층 상에 패시베이션층을 형성하는 단계;
    (f)상기 패시베이션층에 금속층의 일부가 노출되도록 제1 홀을 형성하는 단계;
    (g)상기 노출된 금속층, 상기 메탈절연층 및 상기 반도체 기판을 순차적으로 관통하며 상기 제1 홀의 직경보다 작은 제2 홀을 형성하는 단계;
    (h)상기 제1 홀 및 상기 제2 홀의 내벽에 실리콘 질화물, 실리콘 산화물 또는 실리콘 탄화물로 이루어진 절연막을 형성하는 단계;
    (i)상기 제1 홀 및 상기 제2 홀에 전도성 물질을 매립하여 제1 외부전극 및 관통전극을 형성하는 단계; 및
    (j)상기 관통전극의 말단이 상기 반도체 기판의 하면을 관통하여 노출되는 것에 의해 제2 외부전극으로 형성되도록 상기 반도체 기판을 연마하는 단계를 포함하고,
    상기 제1 홀의 직경이 상기 제2 홀의 직경보다 크게 형성된 것에 의해 상기 제1 외부전극의 일부분이 상기 금속층과 접촉되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 (i) 단계의 전도성 물질은 Cu, W, Al 및 Si로 이루어진 군에서 선택된 어느 하나 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 삭제
  7. 제 4 항에 있어서,
    상기 절연막 중 상기 금속층 상단에 존재하는 절연막은 이방성 건식 식각(Unisotropic Dry Etch) 공정 또는 스페이서 식각(Spacer Etch) 공정을 통하여 선택적으로 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 (i)단계 이후에 상기 반도체 기판의 하면 상에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 관통전극의 말단이 상기 절연층을 관통하여 노출되는 것에 의해 제2 외부전극으로 형성되도록 상기 절연층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020080049831A 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법 KR101040533B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080049831A KR101040533B1 (ko) 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049831A KR101040533B1 (ko) 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20090123659A KR20090123659A (ko) 2009-12-02
KR101040533B1 true KR101040533B1 (ko) 2011-06-16

Family

ID=41685866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049831A KR101040533B1 (ko) 2008-05-28 2008-05-28 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101040533B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102041373B1 (ko) 2013-08-16 2019-11-07 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193076A1 (en) * 2002-04-11 2003-10-16 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
KR20050021078A (ko) * 2003-08-26 2005-03-07 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP2006165242A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193076A1 (en) * 2002-04-11 2003-10-16 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
KR20050021078A (ko) * 2003-08-26 2005-03-07 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP2006165242A (ja) * 2004-12-07 2006-06-22 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法

Also Published As

Publication number Publication date
KR20090123659A (ko) 2009-12-02

Similar Documents

Publication Publication Date Title
US7671460B2 (en) Buried via technology for three dimensional integrated circuits
US8129833B2 (en) Stacked integrated circuit packages that include monolithic conductive vias
KR102094473B1 (ko) Ｔｓｖ 구조를 구비한 집적회로 소자 및 그 제조 방법
US11088116B2 (en) Bonded assembly containing horizontal and vertical bonding interfaces and methods of forming the same
JP5330863B2 (ja) 半導体装置の製造方法
CN101345231B (zh) 半导体芯片器件及其制造方法和包括其的堆叠封装
US8168533B2 (en) Through-silicon via structure and method for making the same
US7626257B2 (en) Semiconductor devices and methods of manufacture thereof
TWI320198B (en) Methods of forming through-wafer interconnects and structures resulting therefrom
JP4979320B2 (ja) 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法
US20110057321A1 (en) 3-d multi-wafer stacked semiconductor structure and method for manufacturing the same
KR100929464B1 (ko) 반도체칩, 이의 제조 방법 및 반도체칩 적층 패키지
US20130015504A1 (en) Tsv structure and method for forming the same
TWI602273B (zh) 半導體裝置
US20100323478A1 (en) Method for fabricating through-silicon via structure
JP2010045371A (ja) 導電性保護膜を有する貫通電極構造体及びその形成方法
JP2011530812A (ja) シリコン貫通ビアおよびこれを製作する方法
CN107644838B (zh) 用于三维存储器的晶圆三维集成引线工艺及其结构
JP4389227B2 (ja) 半導体装置の製造方法
CN107644841B (zh) 用于三维存储器的晶圆三维集成引线工艺及其结构
US11239204B2 (en) Bonded assembly containing laterally bonded bonding pads and methods of forming the same
KR101040533B1 (ko) 반도체 소자 및 그 제조방법
KR100685531B1 (ko) 반도체 메모리 소자의 금속 배선 형성 방법
JP2015228473A (ja) 半導体装置およびその製造方法
JP6364762B2 (ja) 電子デバイスの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140304

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150225

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee