CN101345231B - 半导体芯片器件及其制造方法和包括其的堆叠封装 - Google Patents

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Abstract

一种半导体芯片，可包括：晶片，在晶片上形成的半导体器件，在晶片和半导体器件上形成的第一介电层，在第一介电层上形成的第一金属互连，在第一介电层和下部互连上形成的第二介电层，以及在第二介电层上形成的第三介电层，可在第三介电层中形成的第二金属互连，在第三介电层和第一金属互连上形成的第一氮化物层，延伸穿过晶片、第一介电层、第二介电层、第三介电层和第一氮化物层的通孔，在通孔中形成的插塞，以及在第一氧化物层、插塞的暴露的上部末端以及第二金属互连上形成的第三金属互连。

Description

半导体芯片器件及其制造方法和包括其的堆叠封装
技术领域
本发明涉及半导体芯片及其制造方法和包括其的堆叠封装。
背景技术
当前电子产品已经快速扩展至便携式市场。在便携式电子产品上装配的组件应该是轻的、薄的、短的并小的。为了使组件具有这样的物理性质，需要用于减小作为装配组件的半导体封装的单个尺寸的技术、用于将多个单个的半导体芯片制造为单个芯片的系统集成芯片(SOC)技术和将多个单个的半导体芯片集成在一个封装中的系统集成封装(SIP)技术。当多个单个的半导体芯片集成在单个封装中时，应该改善物理强度，并且应该改善封装中布置的芯片之间的性能和可靠性。
发明内容
一些实施方案涉及半导体芯片及其制造方法和包括其的堆叠封装。
一些实施方案涉及半导体芯片和用于制造半导体芯片的方法，所述半导体芯片及其制造方法利用与半导体器件、互连和深插塞的位置无关的半导体芯片堆叠封装。
一些实施方案涉及可包括以下至少之一的半导体芯片：晶片；在晶片之上和/或上方形成的半导体器件；电连接至半导体器件的上部金属层；穿过晶片和在晶片之上和/或上方布置的介电层的插塞；和覆盖插塞的末端并电连接至插塞和上部金属层的互连层。
一些实施方案涉及可包括以下至少之一的半导体芯片：晶片；在晶片上形成的半导体器件；在晶片和半导体器件上形成的第一介电层；在第一介电层上形成的第一金属互连；在第一介电层和第一金属互连上形成的第二介电层；在第二介电层上形成的第三介电层；在第三介电层中形成的并具有暴露的最上表面的第二金属互连；在第三介电层和第二金属互连上形成的第一氮化物层，该第一保护层具有暴露第二金属互连的一部分的第一孔；延伸穿过晶片、第一介电层、第二介电层、第三介电层和第一氮化物层的通孔；在该通孔中形成的插塞，该插塞具有暴露的下部末端和暴露的上部末端；和在插塞的暴露的上部末端以及通过第一孔和第二孔暴露的第二金属互连上形成的第三金属互连。
一些实施方案涉及用于制造半导体芯片的方法，所述方法可包括以下步骤中的至少之一：在晶片之上和/或上方形成半导体器件；然后形成覆盖半导体器件的介电层；然后形成电连接至半导体器件的上部金属层；然后形成穿过保护层和介电层以及晶片的一部分的插塞；然后形成覆盖插塞的末端并电连接至插塞和上部金属层的互连层。
一些实施方案涉及可包括以下至少之一的半导体芯片堆叠封装芯片：包括晶片的第一半导体芯片；在晶片之上和/或上方形成的半导体器件；电连接至半导体器件的上部金属层；穿过晶片和在晶片之上和/或上方布置的介电层的插塞；覆盖插塞末端并电连接至插塞以及上部金属层的互连层；在第一半导体芯片之上和/或上方堆叠的第二芯片；和在互连层之上和/或上方布置的并电连接至互连层以及第二半导体芯片的导电元件。
一些实施方案涉及用于制造半导体芯片的方法，所述方法可包括以下步骤中的至少之一：形成在晶片上形成的半导体器件；然后在半导体器件上形成第一介电层；然后在第一介电层上形成第一金属互连；然后依次在第一介电层和第一金属互连上形成第二介电层，以及在第二介电层上形成第三介电层；然后在第三介电层中形成第二金属互连；然后在第三介电层和第二金属互连上形成第一氮化物层，该第一保护层具有暴露第二金属互连的一部分的第一孔；然后形成延伸穿过晶片、介电层和第一氮化物层的插塞，插塞具有暴露的下部末端和暴露的上部末端；并然后在插塞的暴露的上部末端以及通过第一孔和第二孔暴露的第二金属互连上形成第三金属互连。
一些实施方案涉及可包括以下至少之一的半导体芯片堆叠封装芯片：包括在晶片上形成的半导体器件的第一半导体芯片，在通孔中形成的插塞和电连接至半导体器件的金属互连，金属互连包括垫区域；具有接触垫区域的第一表面和暴露的第二表面的导电元件；和使用导电元件的暴露的第二表面堆叠在第一半导体芯片上的第二半导体芯片。根据一些实施方案，导电元件将第一半导体芯片电连接至第二半导体芯片。
附图说明
实例图1说明根据一些实施方案的半导体芯片的横截面图。
实例图2a至2k说明根据一些实施方案用于制造半导体芯片的方法的工艺。
实例图3说明根据一些实施方案的半导体芯片堆叠封装。
具体实施方式
如实例图1所示，根据一些实施方案的半导体芯片可包括硅晶片110、半导体器件120、第一介电层131、第二介电层132和第三介电层133、第一插塞141、第二插塞142、下部互连151、上部金属152、第一保护层134、第二保护层137和第三保护层138、缓冲层135、阻挡金属161、深插塞162和互连层170。硅晶片110可具有矩形形状并可由单晶硅构成。硅晶片110可具有40μm～60μm的厚度H。半导体器件120可在硅晶片110之上和/或上方形成，并且可构成为DMOS晶体管(例如，双扩散金属-氧化物-半导体晶体管)、CMOS晶体管(例如，互补金属-氧化物-半导体晶体管)、双结晶体管、二极管等。半导体器件120可包括栅电极、源电极、漏电极和沟道区等。在半导体器件120之上和/或上方可形成第一介电层131，以接触和覆盖晶片110和半导体器件120用于使得半导体器件120绝缘。第二介电层132可在第一介电层131之上和/或上方形成以覆盖下部互连151并还使得下部互连151绝缘。第三介电层133可在第二介电层132之上和/或上方形成。上部金属层152可在第三介电层133中形成，使得其最上表面暴露并且使得第三介电层133使上部金属层152的侧壁绝缘。
第一插塞141穿过第一介电层131用于电连接至半导体器件120。第二插塞142穿过第二介电层132用于电连接至下部互连151。下部互连151可在第一介电层131之上和/或上方形成。在这样的结构中，半导体器件120和下部互连151通过第一插塞141彼此电连接。上部金属152可在第二介电层132之上和/或上方形成。因此，在这样的结构中，下部互连151和上部金属层152通过第二插塞142彼此电连接。因此，上部金属层152通过第一插塞141、第二插塞142和下部互连151电连接至半导体器件120。第一插塞141、下部互连151、第二插塞142和上部金属层152的每一个均可由铜(Cu)、钨(W)和铝(Al)等中的至少一种构成。
第一保护层134可在第三介电层133之上和/或上方形成以覆盖上部金属层152。第一保护层134可包括暴露上部金属层152的最上表面的一部分的第一孔。第一保护层134可由氮化物等构成并具有约2000～3000
Figure S2008101307399D00041
的厚度。可形成深通孔160以穿过硅晶片110、第一介电层131、第二介电层132、第三介电层133和第一保护层134。深通孔160的直径可为约10μm～30μm。然后可在第一保护层134的最上表面之上和/或上方以及在深通孔160的侧壁上形成缓冲层135。缓冲层135可由氧化物等构成。缓冲层135可包括暴露上部金属层152的最上表面的一部分的第二孔。缓冲层135可用于防止形成深插塞162的金属扩散进入硅晶片110和/或介电层131、132、133。可在缓冲层135之上和/或上方形成阻挡金属层161，并且也用于防止形成深插塞162的金属扩散进入硅晶片110和/或介电层131、132、133。深插塞162可在深通孔160中形成。深插塞162可由金属材料诸如铜、铜合金、钨、银等构成。深插塞162可具有支柱形几何形状和/或圆柱形几何形状。深插塞162具有暴露的下部末端163和由互连层170覆盖的上部末端164。
互连层170可在缓冲层135之上和/或上方形成，并覆盖深插塞162的上部末端164和通过第一孔以及第二孔暴露的上部金属层152的最上表面的一部分。因此，互连层170可电连接至深插塞162和上部金属层152。互连层170可具有包括第一互连层171、第二互连层172以及垫区域174的多层结构。第一互连层171可在深插塞162的上部末端164以及通过第一孔和第二孔暴露的上部金属层152之上和/或上方形成。第一互连层171可用于防止在上部金属层152和深插塞162中使用的金属发生扩散。第一互连层171可用于连接深插塞162和第二互连172。实质上，当深插塞162由铜构成而第二互连172由铝(Al)构成时，第一互连层171可作为连接两种金属的缓冲层。第二互连172可形成为堆叠在第一互连层171之上和/或上方并可由金属诸如铝(Al)、铝合金等构成。可通过第三孔和第四孔暴露垫区域174，用于通过导电元件电连接至其它半导体芯片或PCB基板等。
然后可在缓冲层135和互连层170的一部分之上和/或上方形成第二保护层137。第二保护层137可用于保护互连层170并且包括暴露垫区域174的第三孔。第二保护层137可由氧化物等构成。然后可在第二保护层137之上和/或上方形成第三保护层138并用于保护互连层170。第三保护层138可包括暴露垫区域174的第四孔。第三保护层138可由氮化物材料构成。
根据一些实施方案，另一半导体芯片可堆叠在该半导体芯片之上和/或上方。可通过布置在垫区域174之上和/或上方的导电元件电连接另一半导体芯片。垫区域174可形成在半导体芯片的最上表面之上和/或上方的期望位置。因此，一些实施方案可提供能够更自由地实现半导体芯片堆叠封装的半导体芯片。一些实施方案还可提供能够在期望位置形成深插塞162的半导体芯片。
如实例图2A所示的，根据一些实施方案的制造半导体芯片的方法可包括在硅晶片110之上和/或上方形成半导体器件120。然后可在包括半导体器件120的硅晶片110之上和/或上方形成第一介电层131。然后可形成穿过第一介电层131并电连接至半导体器件120的第一插塞141。然后可在第一介电层131之上和/或上方形成下部互连151并电连接至第一插塞141。然后可在包括下部互连151的第一介电层131之上和/或上方形成第二介电层132。然后可形成穿过第二介电层132并电连接至下部互连151的第二插塞142。然后可在第二介电层132之上和/或上方形成第三介电层133。可在第三介电层133中的孔中以及在第三介电层133之上和/或上方形成上部金属层152。然后可通过化学机械抛光(CMP)工艺平坦化上部金属层152和第三介电层133，以暴露上部金属层152的最上表面。用作第一插塞141、下部互连151、第二插塞142和上部金属层152的材料的实例可包括铜(Cu)和钨(W)等。
如实例图2B中所示的，在进行CMP工艺之后，可在包括上部金属层152的第三介电层133之上和/或上方形成作为保护层的第一氮化物层134a。作为能够用作第一氮化物层134a的材料的一个实例，可以是氮化物等。第一氮化物层134a可使用化学气相沉积(CVD)工艺形成并具有约2000～3000
Figure S2008101307399D00051
的厚度。
如实例图2C中所示的，在形成第一氮化物层134a之后，可形成穿过硅晶片110、第一介电层131、第二介电层132、第三介电层133和第一氮化物层134的深通孔160。为了形成深通孔160，可在第一氮化物层134之上和/或上方形成光刻胶膜，该第一氮化物层134具有约2～5μm的厚度和90∶1的选择性。实质上，使用蚀刻溶液，将第一氮化物层134、介电层131、132、133和硅晶片110的厚度除去90时，光刻胶膜的厚度除去1。通过包括曝光工艺和显影工艺的光工艺图案化光刻胶膜，并在第一氮化物层134之上和/或上方形成光刻胶图案。然后使用光刻胶图案作为蚀刻掩模图案化第一氮化物层134a、第三介电层133、第二介电层132、第一介电层131和硅晶片110的一部分，以形成深通孔160，该深通孔160具有约10～30μm的直径和约50μm的深度。
如实例图2D中所示的，形成深通孔160之后，可在第一氮化物层134a的最上表面以及深通孔160的侧壁之上和/或上方形成作为缓冲层的第一氧化物膜135a。用作第一氧化物膜135a的材料的实例是硅氧化物SiOx等。在形成第一氧化物膜135a之后，可在第一氧化物层135a之上和/或上方形成阻挡金属层161a。用作阻挡金属层161a的材料的实例是以下中的至少之一：钛(Ti)、氮化钛(TiN)、氮化钛硅(TiSiN)、钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)等。阻挡金属层161a的厚度可为约1000～3000
Figure S2008101307399D00061
。可使用CVD工艺形成第一氧化物层135a和阻挡金属层161a。在形成阻挡金属层161a之后，可在阻挡金属层161a之上和/或上方以及在深通孔160中形成深插塞金属层162a。用作深插塞金属162a的材料的实例是铜、铜合金、钨、银等。
如实例图2E中所示的，在形成深插塞金属162a之后，进行CMP工艺以除去在第一氮化物层134a之上和/或上方形成的第一氧化物层135a的一部分、在第一氮化物层134a之上和/或上方形成的阻挡金属层161a的一部分、以及在第一氮化物层134a之上和/或上方形成的深插塞金属162a的一部分。然后可平坦化第一氧化物层135a，由此形成阻挡金属层161和深插塞162。
如实例图2F中所示的，然后可在第一氧化物层135a之上和/或上方形成第二氮化物层136以避免深插塞162的氧化。形成第二氮化物层136的材料可以和形成第一氮化物层134a的材料相同。
如实例图2G所示，在形成第二氮化物层136之后，可在第二氮化物层136之上和/或上方形成光刻胶膜。然后可通过包括曝光和显影工艺的光工艺图案化光刻胶层。可在第二氮化物层136上形成暴露对应于上部金属层152的一部分的第二氮化物层136的一部分的光刻胶图案。然后可使用光刻胶图案作为蚀刻掩模图案化第一氮化物层134a、第一氧化层135a和第二氮化物层136的一部分，使得可除去对应于上部金属层152的一部分的第二氮化物层136和对应于上部金属层152的一部分的第一氧化层135。然而，对应于上部金属层152的一部分的第一氮化物层134a的一部分保留预定的厚度，并除去对应于上部金属层152的一部分的第一氮化物层134a的最上表面。该厚度和第二氮化物层136的厚度相同。
如实例图2H中所示的，然后可通过无掩模蚀刻工艺(blanket etchingprocess)除去保留预定厚度的第二氮化物层136和第一氮化物层134a，以由此形成第一保护层134和缓冲层135。第一保护层134和缓冲层135暴露上部金属层152的一部分。通过除去第二氮化物层136暴露深插塞162的上部末端164。
如实例图2I中所示的，在除去第二氮化物层136和第一氮化物层134a之后，可在覆盖第一氧化层135、上部金属层152的一部分和深插塞162的上部末端164的区域上形成第一重新分配金属层(redistribution metallayer)171。用作第一重新分配金属层171的材料的实例是以下中的至少之一：钛、氮化钛、氮化钛硅、钽、氮化钽和氮化钽硅等。然后可在第一重新分配金属层171之上和/或上方形成第二重新分配金属层172并覆盖第一重新分配金属层171。用作第二重新分配金属层172的材料的实例是铝、铝合金等。然后可通过掩模工艺图案化第一重新分配金属层171和第二重新分配金属层172，以形成覆盖暴露的上部金属层152以及深插塞162的上部末端164的互连层170。包括第一重新分配金属层171和第二重新分配金属层172的分配层170可用于电连接上部金属层152和深插塞162。
如实例图2J中所示的，形成分配层170之后，在互连层170和缓冲层135之上和/或上方可依次形成作为第二保护层的第二氧化层137和作为第三保护层的第三氮化物层138。用作第二氧化层137的材料的实例可包括未掺杂的硅玻璃(USG)、正硅酸四乙酯(TEOS)氧化物等。第二氧化物层137的厚度可为约10000～15000
Figure S2008101307399D00071
。用作第三氮化物层138的材料的实例可包括硅氮化物SiNx等。第三氮化物层138的厚度可为约10000～约13000
Figure S2008101307399D00072
。然后可通过掩模工艺图案化第二氧化物层137和第三氮化物层138，以暴露互连层170的一部分。在互连层170的暴露处可形成垫区域174用于电连接到外部。
如实例图2K中所示的，在形成第二保护层137和第三保护层138之后，可切割硅晶片110、缓冲层135、阻挡金属层161的最下部表面和深插塞162的一部分，以暴露深插塞162的下部末端162。保留的硅晶片的厚度H是约40～60μm。
如实例图3中所示的，提供包括根据一些实施方案的半导体芯片的半导体芯片堆叠封装。对于半导体芯片堆叠封装，第一半导体芯片和第二半导体芯片指的是使用实例图1和2A至2K中所示的和上述的步骤制造的半导体芯片。半导体堆叠封装可包括第一半导体芯片100、第二半导体芯片200、导电构件300和电路板400。第一半导体芯片100可包括第一硅晶片110、第一半导体器件120、第一半导体芯片100的介电层130、第一上部金属152、第一深插塞162、第一互连170和保护层137。用作第一硅晶片110的材料的实例可包括单晶硅等。可在第一硅晶片110之上和/或上方形成第一半导体器件120。可在第一半导体器件120之上和/或上方形成第一半导体芯片100的介电层130并覆盖第一半导体器件120。第一上部金属152可形成在介电层130之上和/或上方，并且通过互连151电连接至第一半导体器件120，所述互连151形成在介电层130和穿过介电层130的插塞141、142之间。第一深插塞162穿过介电层130和第一硅晶片110并且暴露其至少一端。第一互连170覆盖第一深插塞162的暴露末端并覆盖第一上部金属152的一部分或全部。第一互连170可电连接至第一深插塞162和第一上部金属152。第一互连170可包括暴露于外部的第一垫区域174。保护层137可覆盖第一互连170的一部分并且可包括暴露第一垫区域174的一部分的孔。
第二半导体芯片200可布置在第一半导体芯片100之上和/或上方，并且第二半导体芯片200可包括第二硅晶片210、第二半导体器件220、第二半导体芯片200的介电层230、第二上部金属252、第二深插塞262、第二互连272和保护层237。用作第二硅晶片210的材料的实例可包括单晶硅等。第二半导体器件220可形成在第二硅晶片210之上和/或上方，并且介电层230可形成在第二半导体器件220之上和/或上方并覆盖第二半导体器件220。第二上部金属252可形成在介电层230之上和/或上方，并且第二上部金属252通过互连251电连接至第二半导体器件220，该互连251布置在介电层230和穿过介电层230的插塞241、242之间。第二深插塞262穿过介电层230和第二硅晶片210。第二深插塞262的一端接触并电连接至导电元件300。第二互连272覆盖第二深插塞272的面对电连接至导电元件300的末端的暴露末端并覆盖第二金属252的一部分。第二互连272可电连接至第二深插塞262和第二上部金属252。第二互连272可包括暴露于外部的第二垫区域174。保护层237覆盖第二互连272，并且保护层237可包括暴露第二垫区域274的孔。导电元件300可包括第一导电元件310和第二导电元件320。第一导电元件310可插在第一半导体芯片100和第二半导体芯片200之间，使得第一导电元件310接触并电连接至第一垫区域174和第二垫区域274。换言之，第一导电元件310将第一半导体芯片100电连接至第二半导体芯片200。第二导电元件320可插在第一半导体芯片100和电路板400之间，使得第二导电元件320接触并电连接至第一垫区域174和以后将描述的第三垫区域410。换言之，第二导电元件320将第一半导体芯片100和以后将描述的电路板400电连接。导电元件300可由银(Ag)和焊膏中的至少一种构成。
电路板400可布置在第二半导体芯片200之上和/或上方。当电路板400中包括印刷互连时，电路板400可包括电连接至印刷互连并暴露于外部的第三垫区域410。由于第一垫区域174可形成在期望的位置，所以对应于第一垫区域174形成的第二深插塞262也可形成在期望位置。因此可以不考虑第一半导体器件120、第一顶部金属152和第一深插塞162的位置来设计半导体芯片堆叠封装。换言之，第一半导体芯片100和第二半导体芯片200可通过第一互连170和第二互连172布置在期望的位置，而与第一半导体器件120和第二半导体器件220、互连151与251、第一上部金属150和第二上部金属252以及第一深插塞162和第二深插塞262的位置无关。因此，形成能够有效布置半导体芯片的半导体芯片堆叠封装。
在该说明书中对″一个实施方案″、″实施方案″、″实例实施方案″等的任何引用，表示与实施方案相关的具体特征、结构或性能包括在本发明的至少一个实施方案中。在说明书不同地方出现的这些术语不必都涉及相同的实施方案。另外，关于任何实施方案记载具体特征、结构或性能时，认为本领域技术人员知道在其它实施方案中也能实施这些特征、结构或性能。
尽管本发明中已经参考许多说明性实施方案描述了实施方案，但是应理解本领域技术人员可以知道很多其它的变化和实施方案，这些也在本公开的原理的精神和范围内。更尤其是，在本公开、附图和所附权利要求的范围内，对象组合布置的构件和/或布置中可能有不同的变化和改变。除构件和/或布置的变化和改变之外，替代的用途对于本领域技术人员也是明显的。

Claims (20)

1.一种半导体芯片，包括：
晶片；
在所述晶片上形成的半导体器件；
在所述晶片和所述半导体器件上形成的第一介电层；
在所述第一介电层上形成的第一金属互连；
在所述第一介电层和所述第一金属互连上形成的第二介电层；
在所述第二介电层上形成的第三介电层；
在所述第三介电层中形成的并具有暴露的最上表面的第二金属互连；
在所述第三介电层和所述第二金属互连上形成的第一氮化物层，所述第一氮化物层具有暴露所述第二金属互连的一部分的第一孔；
延伸穿过所述晶片、所述第一介电层、所述第二介电层、所述第三介电层和所述第一氮化物层的通孔；
在所述通孔中形成的插塞，所述插塞具有暴露的下部末端和暴露的上部末端；和
在所述插塞的暴露的上部末端以及通过所述第一孔暴露的所述第二金属互连上形成的第三金属互连。
2.根据权利要求1所述的半导体芯片，其中所述半导体器件包括DMOS晶体管、CMOS晶体管、双结晶体管和二极管中的至少一种。
3.根据权利要求1所述的半导体芯片，还包括：
多个下部插塞，所述多个下部插塞延伸穿过所述第一介电层以将所述半导体器件电连接至所述第一金属互连；和
多个第二插塞，所述多个第二插塞延伸穿过所述第二介电层以将所述第一金属互连电连接至所述第二金属互连。
4.根据权利要求1所述的半导体芯片，其中所述第三金属互连电连接至所述插塞和所述第二金属互连。
5.根据权利要求4所述的半导体芯片，其中所述第三金属互连包括多层结构，所述多层结构包括第四金属互连层和第五金属互连层。
6.根据权利要求5所述的半导体芯片，其中所述第三金属互连包括垫区域。
7.根据权利要求1所述的半导体芯片，还包括：
在所述第一氮化物层和所述通孔的侧壁上形成的第一氧化物层，所述第一氧化物层包括空间上对应于所述第一孔的第二孔；和
形成为插在所述第一氧化物层和所述插塞之间的阻挡金属层。
8.根据权利要求7所述的半导体芯片，还包括：
在所述第一氧化物层和在所述第三金属互连的一部分上形成的第二氧化物层，所述第二氧化物层具有暴露所述第三金属互连的一部分的第三孔；
在所述第二氧化物层上形成的第二氮化物层，所述第二氮化物层具有空间上对应于所述第三孔的第四孔。
9.一种半导体芯片堆叠封装，包括：
第一半导体芯片，该第一半导体芯片包括：
晶片；
在所述晶片上形成的半导体器件；
在所述晶片和所述半导体器件上形成的第一介电层；
在所述第一介电层上形成的第一金属互连；
在所述第一介电层和所述第一金属互连上形成的第二介电层；
在所述第二介电层上形成的第三介电层；
在所述第三介电层中形成的并具有暴露的最上表面的第二金属互连；
在所述第三介电层和所述第二金属互连上形成的第一氮化物层，所述第一氮化物层具有暴露所述第二金属互连的一部分的第一孔；
延伸穿过所述晶片、所述第一介电层、所述第二介电层、所述第三介电层和所述第一氮化物层的通孔；
在所述通孔中形成的插塞，所述插塞具有暴露的下部末端和暴露的上部末端；和
在所述插塞的暴露的上部末端以及通过所述第一孔暴露的所述第二金属互连上形成的第三金属互连所述第三金属互连包括垫区域；
具有接触所述垫区域的第一表面和暴露的第二表面的导电元件；和
使用所述导电元件的暴露的第二表面堆叠在所述第一半导体芯片上的第二半导体芯片，
其中所述导电元件将所述第一半导体芯片电连接至所述第二半导体芯片。
10.根据权利要求9所述的半导体芯片堆叠封装，其中所述第二半导体芯片包括：在第二晶片上形成的第二半导体器件，形成为延伸穿过所述晶片并具有暴露的末端的插塞，以及电连接至所述第二半导体器件的第六金属互连，所述第六金属互连包括第二垫区域。
11.根据权利要求10所述的半导体芯片堆叠封装，其中所述导电元件的所述第二末端接触所述插塞的所述暴露的末端。
12.根据权利要求11所述的半导体芯片堆叠封装，还包括：
具有接触所述第二垫区域的第一部分和暴露的第二表面的第二导电元件；和
使用所述第二导电元件的所述暴露的第二表面堆叠在所述第二半导体芯片上的电路板，
其中所述第二导电元件将所述第二半导体芯片电连接至所述电路板。
13.一种制造半导体芯片的方法，包括：
在晶片上形成半导体器件；然后
在所述半导体器件上形成第一介电层；然后
在所述第一介电层上形成第一金属互连；然后
依次在所述第一介电层和所述第一金属互连上形成第二介电层，以及在所述第二介电层上形成第三介电层；然后
在所述第三介电层中形成第二金属互连；然后
在所述第三介电层和所述第二金属互连上形成第一氮化物层，所述第一氮化物层具有暴露所述第二金属互连的一部分的第一孔；然后
形成延伸穿过所述晶片、所述介电层和所述第一氮化物层的插塞，所述插塞具有暴露的下部末端和暴露的上部末端；和然后
在所述插塞的暴露的上部末端以及通过所述第一孔暴露的所述第二金属互连上形成第三金属互连。
14.根据权利要求13所述的方法，其中形成所述插塞包括：
形成延伸穿过所述晶片、所述第一介电层、所述第二介电层、所述第三介电层和所述第一氮化物层的通孔；然后
在所述第一氮化物层和所述通孔的侧壁上形成第一氧化物层，所述第一氧化物层包括空间上对应于所述第一孔的第二孔；然后
在所述第一氧化物层上形成阻挡金属层；和然后
在所述通孔中形成金属层作为插塞。
15.根据权利要求14所述的方法，其中所述第一氧化物层包括氧化硅层。
16.根据权利要求13所述的方法，其中所述阻挡金属层包括选自以下中的至少之一：钛、氮化钛、氮化钛硅、钽、氮化钽和氮化钽硅。
17.根据权利要求14所述的方法，其中所述插塞包括选自铜、铜合金、钨和银中的至少之一。
18.根据权利要求13所述的方法，在形成所述第三金属互连之后，还包括：
在所述第一氧化物层和在所述第三金属互连的一部分上形成第二氧化物层；和然后
形成在所述第二氧化物层上形成的第二氮化物层；
其中所述第二氧化物层具有暴露所述第三金属互连的一部分的第三孔，和所述第二氮化物层具有空间上对应于所述第三孔的第四孔。
19.根据权利要求13所述的方法，在形成所述第一介电层之后，还包括：
形成延伸穿过所述第一介电层的多个下部插塞，
其中所述下部插塞将所述半导体器件电连接至所述第一金属互连。
20.根据权利要求19所述的方法，在形成所述第二介电层之后，还包括：
形成延伸穿过所述第二介电层的多个上部插塞，
其中所述第二插塞将所述第一金属互连电连接至所述第二金属互连。
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