WO2006080337A1 - 半導体装置およびその製造方法と、積層型半導体集積回路 - Google Patents

半導体装置およびその製造方法と、積層型半導体集積回路 Download PDF

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    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a stacked semiconductor integrated circuit, and more particularly, a semiconductor device having a through electrode penetrating a silicon substrate, a manufacturing method thereof, and a plurality of semiconductor devices using the semiconductor device.
  • the present invention relates to a stacked semiconductor integrated circuit having a configuration in which semiconductor chips are stacked.
  • SiP system-in-package
  • SiP system-in-package
  • a through electrode filled with metal in a via hole that penetrates the substrate from the front surface to the back surface plays an important role.
  • a surface force via hole of a silicon substrate is formed, a metal material is embedded in the via hole, and then the silicon substrate is polished from the back side of the substrate to be filled with metal.
  • a method of exposing a via hole is disclosed (see, for example, JP-A-2003-203914).
  • 1A to 1D are cross-sectional views in order of steps showing a conventional method of manufacturing a through electrode disclosed in Japanese Patent Laid-Open No. 2003-203914.
  • a silicon substrate 801 having an insulating film 805 on its surface is subjected to anisotropic etching to provide a via hole 802.
  • a silicon oxide film 803 and a diffusion prevention film 804 are formed on the inner wall of the via hole 502, and further, electroless plating and electrolytic plating are performed to form a copper plating layer 806A.
  • a diffusion layer is formed in the surface region of the silicon substrate 801, electrodes and wirings are formed in the insulating film 805, and the integrated circuit is formed. It is configured.
  • the copper plating layer 806A and the diffusion prevention film 804 on the surface of the silicon substrate 801 are patterned. Then, the back surface of the silicon substrate 801 is polished until the bottom of the copper plating layer 806A is exposed. In this way, the through electrode 806 is formed. Thereafter, a silicon oxide film 807 is formed on the back surface of the silicon substrate 801.
  • the silicon oxide film 807 is selectively etched to form a contact hole for the through electrode 806, and then the bottom of the through electrode 806 is exposed. Is provided. Subsequently, as shown in FIG. 1D, a diffusion prevention film 809 and a back wiring layer 810 are formed, and the resist pattern 808 is removed.
  • the semiconductor device having the conventional through electrode 806 has several problems.
  • the first problem is that the silicon substrate 801 is contaminated with metal by polishing the back surface of the silicon substrate 801.
  • the via hole 802 is usually formed by etching. At that time, the depth of the via hole 802 varies. Therefore, in order to form the through electrode 806, it is effective to suppress the variation in the length of the through electrode 806 by adopting a method of exposing the bottom surface of the copper plating layer 806A by polishing.
  • a highly ductile metal (copper) force extends on the back surface of the silicon substrate 801 and comes into direct contact with silicon, and easily diffuses into the silicon. As a result, many defects are generated in the silicon substrate 801, and device characteristics such as transistor characteristics are deteriorated.
  • the second problem is that when the semiconductor substrates are connected to form a semiconductor integrated circuit, an underfill material cannot be supplied between the semiconductor substrates, or is extremely difficult. is there. In order to ensure the connection reliability between the semiconductor substrates, it is necessary to fill the space between the semiconductor substrates with an underfill material.
  • the difference in chip size becomes a problem. In particular, when the chip located below is smaller than the chip located above, it is very difficult to fill the narrow gap between the two chips with the underfill material after chip stacking.
  • the object of the present invention is to solve the above-mentioned problems of the prior art, and firstly, it has a through electrode. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device, which can avoid contamination due to the metal constituting the through electrode adhering to the silicon substrate in the step of grinding the back surface of the substrate for manufacturing the semiconductor device. Second, in a stacked semiconductor integrated circuit in which the semiconductor devices according to the present invention, or the semiconductor device according to the present invention and another semiconductor integrated circuit are stacked, is easily provided between chips. It is to be able to form an underfill.
  • a first main surface, a second main surface parallel to the first main surface, and an insulating film formed on the first main surface are provided.
  • a semiconductor substrate, a through electrode embedded in a via hole formed through the semiconductor substrate and the insulating film, a protruding electrode protruding from the second main surface, and a synthetic resin formed on the second main surface And a second principal surface resin layer surrounding the periphery of the protruding electrode.
  • the protruding electrode is formed integrally with the through electrode as an extension of the through electrode.
  • a first main surface, a second main surface parallel to the first main surface, and an insulating film formed on the first main surface Provided is a semiconductor device having a semiconductor substrate and a through electrode embedded in a via hole formed through the semiconductor substrate and the insulating film, and partially protruding from the second main surface cover Is done.
  • a wiring is formed inside the insulating film and on the surface of Z or the insulating film. More preferably, a semiconductor element connected to the wiring is formed on the first main surface side of the semiconductor substrate.
  • a step of forming a via hole having a predetermined depth on the first main surface side of the semiconductor substrate, and a through electrode by embedding a metal in the via hole are provided.
  • Forming the semiconductor substrate from the second main surface side or polishing and etching to project the through electrode from the second main surface of the semiconductor substrate; and the second main surface of the through electrode A step of forming a resin layer on the second main surface of the semiconductor substrate so as to cover a portion protruding from the semiconductor substrate, and polishing the resin layer and the through electrode to form a surface of the through electrode and the surface of the resin layer.
  • a planarization step is provided.
  • the first main surface side of the semiconductor substrate is provided.
  • a method for manufacturing a semiconductor device is provided.
  • the step of forming the via hole on the first main surface side of the semiconductor substrate includes a step of forming an insulating film on the first main surface of the semiconductor substrate, and a photolithography method on the insulating film.
  • the semiconductor device according to the present invention is formed without going through the step of simultaneously polishing the silicon substrate and the through electrode. Therefore, metal contamination of the silicon substrate can be avoided. Further, in the semiconductor device according to the present invention, the periphery of the protruding portion of the through electrode serving as the bump electrode is surrounded by the resin layer. Therefore, when manufacturing a stacked semiconductor integrated circuit in which the semiconductor devices according to the present invention are stacked or the semiconductor device according to the present invention is stacked with another semiconductor chip, an underfill filled between the chips is removed. It can be formed using a resin layer provided in advance in the semiconductor device. Therefore, according to the present invention, even when a large area semiconductor chip is stacked on a small area semiconductor chip, the space between the chips can be easily filled with underfill. The resin layer serving as the underfill is automatically formed in the polishing process that eliminates the variation in the height of the protrusions of the through electrode. A method for manufacturing a simple semiconductor device can be provided.
  • the protrusion protruding from the substrate surface of the through electrode can function as a bump, it is possible to use the bump electrode without forming a bump at a high manufacturing cost. It becomes possible.
  • the most concentrated stress is at the interface between the semiconductor substrate and the underfill interface.
  • the protruding portion that becomes the bump penetrates. Since it is an integrated structure with the electrode and does not have discontinuous portions, it is possible to provide a stacked semiconductor integrated circuit having a highly reliable connection structure with high resistance to cracks caused by stress.
  • FIG. 1A is a cross-sectional view in order of steps showing a conventional method for manufacturing a semiconductor device.
  • FIG. 1B is a cross-sectional view in order of steps showing a conventional method for manufacturing a semiconductor device.
  • FIG. 1C is a cross-sectional view in order of the steps showing a conventional method of manufacturing a semiconductor device.
  • FIG. 1D is a cross-sectional view in order of the steps showing the conventional method of manufacturing a semiconductor device.
  • FIG. 2A is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view of a modified example of the semiconductor device of the first embodiment of the present invention.
  • FIG. 2C is a cross-sectional view of a modified example of the semiconductor device of the first embodiment of the present invention.
  • FIG. 2D is a cross-sectional view of a modification of the semiconductor device of the first embodiment of the present invention.
  • FIG. 2E is a cross-sectional view of a modified example of the semiconductor device of the first embodiment of the present invention.
  • FIG. 3A is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 2A.
  • FIG. 3B is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 2A.
  • FIG. 3C is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 2A.
  • 3D is a cross-sectional view in the order of steps showing the method for manufacturing the semiconductor device shown in FIG. 2A.
  • FIG. 3E is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 2A.
  • FIG. 3F is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 2A.
  • [4A] A sectional view of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 4B A sectional view of a modified example of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 4C is a cross-sectional view of a modified example of the semiconductor device of the second embodiment of the present invention.
  • FIG. 5A is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 4A.
  • FIG. 5B is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 4A.
  • FIG. 5C is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 4A.
  • FIG. 5D is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 4A.
  • FIG. 5E is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 4A.
  • FIG. 5F is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 4A.
  • FIG. 6 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
  • FIG. 7A is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 6.
  • FIG. 7A is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 6.
  • FIG. 7B is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 6.
  • FIG. 7B is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 6.
  • FIG. 7C is a cross-sectional view in order of the steps showing the method for manufacturing the semiconductor device shown in FIG. 6.
  • FIG. 8A is a sectional view of a step showing the method for manufacturing the stacked semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • FIG. 8B is a sectional view of a step showing the method for manufacturing the stacked semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • FIG. 8C is a sectional view of a step showing the method for manufacturing the stacked semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • FIG. 8D is a cross-sectional view showing the stacked semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view of a stacked semiconductor integrated circuit according to a fifth embodiment of the present invention.
  • FIG. 10 is a sectional view of a stacked semiconductor integrated circuit according to a sixth embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing the first embodiment of the semiconductor device of the present invention.
  • a silicon oxide film 5 as an insulating film is formed on the surface of the silicon substrate 1 (first main surface: the lower surface in FIG. 2A).
  • the back surface (second main surface: the upper surface in FIG. 2A) of the silicon substrate 1 is covered with a resin layer (second main surface resin layer) 7.
  • a via hole 2 is formed through the resin layer 7, the silicon substrate 1, and the silicon oxide film 5.
  • an insulating film 3 made of a silicon oxide film or the like and an adhesion layer 4 that also serves as a noria metal layer are formed.
  • the inside of the via hole 2 is filled with the filling metal 6, and the through electrode 10 is formed by the adhesion layer 4 and the filling metal 6.
  • a part of the through electrode 10 is a protrusion 10a in which the back surface force of the silicon substrate 1 protrudes, and this protrusion 10a is formed by laminating the semiconductor device 100 with another semiconductor device. When used, it is used as a bump electrode connected to an electrode of another semiconductor device.
  • the resin layer 7 is formed of a thermoplastic resin.
  • the thickness of the resin layer 7 is the same as the height of the protrusion 10a of the through electrode 10 protruding from the silicon substrate 1, and the end surface 10c of the through electrode 10 and the outer surface of the resin layer 7 are in the same plane. positioned.
  • the thermoplastic resin used as the material for the resin layer 7 here has heat resistance that satisfies the standard for reliability of semiconductor packages, and generally has the same resin properties as the material called underfill material. It is what you have. As a result, when the semiconductor devices are stacked, the resin material for protecting the circuit surface of the semiconductor device and the connection portion between the semiconductor devices and forming an underfill that improves moisture resistance and connection reliability. Can be supplied to the semiconductor device 100 in advance.
  • the resin layer 7 can be softened by the heating at the time of connection to cover the connection portion. Then, by cooling to normal temperature in that state, the resin layer 7 can be re-cured and the connection portion can be protected. Therefore, in this structure, it is possible to simultaneously perform the connection by the flip chip method and the formation of the protective film (underfill) in the connection portion.
  • the through electrode 10 is connected to an external electrode or the like. Sometimes, it is possible to obtain a highly reliable connection part without so-called stagnation in which the resin of the resin layer 7 does not enter the connection part.
  • Adhesion layer 4 is a metal film that also functions as a noria metal layer that suppresses the diffusion of copper (Cu), such as a nitride film such as TiN or TaN, a silicide film such as TiSi or WSi, an alloy film such as TiW, And their composite films and TiNZTi films.
  • the filling metal 6 includes a seed layer (Cu thin film) and a Cu plating layer.
  • the thermoplastic resin is used as the material of the resin layer 7, but a thermosetting resin may be used instead.
  • the resin layer 7 is formed in a semi-cured state, and is cured after being laminated with another semiconductor device.
  • the thermosetting resin it is possible to use epoxy-based resin, polyimide, modified polyimide and the like.
  • FIGS. 2B to 2E show modified examples of the semiconductor device 100 of the first embodiment shown in FIG. 2A. It is sectional drawing shown.
  • FIG. 2B The example shown in FIG. 2B is a configuration in which an insulating film 8 having a force such as a silicon oxide film is interposed at the interface between the silicon substrate 1 and the resin layer 7 on the back surface of the silicon substrate 1. It is. As a result, higher resistance to metal contamination can be obtained, and the moisture resistance, chemical resistance, and insulation characteristics of the semiconductor device 100 can be improved.
  • an insulating film 8 and a resin layer 7 such as a silicon oxide film are provided on the back surface of the silicon substrate 1, and the resin layer 7 is removed after the polishing process. It is the structure which was made.
  • an underfill material must be supplied between the semiconductor chips after being stacked with other semiconductor devices.
  • the material of the resin layer 7 to be removed emphasizes the polishing property, and the underfill material that is injected between the semiconductor chips later! Can be selected. Therefore, the optimum material can be selected for each of the resin layer 7 and the underfill.
  • a thermosetting resin such as an epoxy resin having excellent polishing characteristics can be employed.
  • the example shown in FIG. 2D is a configuration in which the adhesive metal layer 9 is formed on the surface-side end surface 10b of the through electrode 10.
  • the adhesive metal layer 9 is formed of solder or gold (Au).
  • the adhesive metal layer 9 can also be formed on the back side end face 10c.
  • the silicon oxide film 5 on the surface of the silicon substrate 1 is removed, and a resin layer (first principal surface resin layer) 7 is formed instead. It is.
  • This resin layer 7 is for forming an underfill in cooperation with the resin layer formed on the back surface side when laminated with other semiconductor devices.
  • 3A to 3F are cross-sectional views in order of steps for explaining the method for manufacturing the semiconductor device 100 of the first embodiment shown in FIG. 2A.
  • a silicon oxide film 5 is formed on a silicon substrate 1 by a thermal oxidation method and a CVD (Chemical Vapor Deposition) method, and a via hole to be formed thereon is formed.
  • a resist pattern 21 having an opening at position 2 is formed.
  • Etching is used to etch the silicon oxide film 5 to form an opening, and then the resist pattern 21 is removed. Subsequently, the silicon substrate 1 is etched by the RIE method using the silicon oxide film 5 as a mask to form a via hole 2 having a predetermined depth. The depth of each via hole 2 formed at this time varies.
  • an insulating film 3 for insulating and protecting the inner wall of the via hole 2 is formed by a thermal oxidation method or a CVD method.
  • an adhesion layer 4 for improving the adhesion between the filling metal 6 filling the via hole 2 and the silicon substrate 1 is formed by the CVD method, and a copper film serving as a seed layer is further formed by the CVD method.
  • copper electroplating is performed to fill the via hole 2 with the filling metal 6.
  • the layer 6 of the filling metal 6 and the adhesion layer 4 formed on the silicon oxide film 5 are removed, and the surface side end face 10b of the through electrode 10 is exposed.
  • the dry etching or wet etching may be performed after the silicon substrate 1 is polished halfway.
  • thermoplastic resin serving as an underfill material is supplied and temporarily cured so as to completely cover the penetrating electrode 10 protruding from the back surface of the silicon substrate 1, and the resin layer is temporarily cured. 7 is formed.
  • the resin layer 7 may be formed so as to cover the top surface of the lowest through electrode 10, but is most preferably formed so as to cover the top surface of the through electrode 10!
  • the resin layer 7 and the through electrode 10 are ground at the same time, and the height of the protrusion 10a that protrudes also from the back surface force of the silicon substrate 1 of the through electrode 10 and the resin layer 7 And the height of all through electrodes 10 are made equal.
  • the resin layer 7 is formed on the back surface of the silicon substrate 1, and the resin layer 7 and the through electrode 10 are polished together, whereby the back surface side end surface 10c of the through electrode 10 is formed. Since it is exposed, it is possible to prevent the filling metal and the silicon substrate 1 from contacting each other during this polishing. Therefore, metal contamination of the silicon substrate due to the filling metal can be prevented.
  • the resin layer 7 is formed immediately after the state force shown in FIG. 3D. However, the state force shown in FIG. The resin layer 7 may be formed after forming the coating film or after depositing the insulating film by the CVD method.
  • the adhesion layer 4 and the seed layer are formed by the CVD method.
  • these metal films may be formed by using a wet method (electroless plating method) instead of the CVD method.
  • a silicon oxide film 5 is deposited to a thickness of 30 ⁇ m on the silicon substrate 1 by the CVD method, and a via hole to be formed on the silicon oxide film 5 is formed.
  • a resist pattern 21 having an opening with a diameter of 30 m was formed at the position (see FIG. 3A).
  • an opening was formed in the silicon oxide film 5 by the RIE method, and then the resist pattern 21 was removed.
  • a via hole 2 having a depth of 150 m was formed in the silicon substrate 1 by the RIE method (see FIG. 3B).
  • the insulating film 3 was formed on the inner wall of the via hole 2 by the method. Subsequently, a TiW layer to be the adhesion layer 4 and a Cu layer to be the seed layer were formed by the CVD method, respectively, and then the filling metal Cu was embedded in the via hole by the electrolytic plating method. Then, the Cu layer and the TiW layer on the silicon oxide film 5 were removed by CMP (Chemical Mechanical Polishing) to form the through electrode 10 (see FIG. 3C).
  • CMP Chemical Mechanical Polishing
  • thermoplastic resin is supplied to the back surface of the silicon substrate 1 so as to cover the uppermost surface of the plurality of through-electrodes 10 and the upper surface of the protrusion 10a, and is temporarily cured to form the resin layer 7. (Figure 3E reference). At this time, the thickness of the resin layer 7 was 35 m.
  • the resin layer 7 and the through electrode 10 were ground at the same time, so that the height of the protrusion 10a of the through electrode 10 and the thickness of the resin layer 7 were equal, and the upper surfaces thereof were matched. (See Figure 3F). At this time, the height of the protrusion 10a of the through electrode 10 and the thickness of the resin layer 7 were both 25 ⁇ m.
  • FIG. 4A is a cross-sectional view showing a second embodiment of the semiconductor device of the present invention.
  • the element isolation film 11 is formed on the surface of the silicon substrate 1.
  • a MOS field effect transistor having a gate electrode 12 and a source / drain region 13 is formed in a region partitioned by the element isolation film 11.
  • a first interlayer insulating film 14 is formed on the silicon substrate 1, a contact plug 15 is formed therethrough, and a first layer wiring 16 is formed on the first interlayer insulating film 14. Yes.
  • a second interlayer insulating film 17 is formed on the first interlayer insulating film 14, and the first layer wiring is formed on the second interlayer insulating film 17 through an opening 18 opened in the second interlayer insulating film 17.
  • a second layer wiring 19 connected to 16 is formed.
  • the back surface of the silicon substrate 1 is covered with a resin layer 7.
  • a via hole 2 is formed through the second interlayer insulating film 17, the first interlayer insulating film 14, the element isolation film 11, the silicon substrate 1, and the resin layer 7.
  • On the inner wall of the via hole 2 are formed an insulating film 3 that also has a silicon oxide film and an adhesion layer 4 that also serves as a barrier metal layer.
  • the inside of the via hole 2 is filled with the filling metal 6, and the through electrode 10 is constituted by the adhesion layer 4 and the filling metal 6.
  • the surface-side end face 10 b of the through electrode 10 is connected to the second layer wiring 19.
  • the protruding portion 10a of the through electrode 10 protruding from the back surface of the silicon substrate 1 is used as a bump electrode when the semiconductor device 200 is stacked with another semiconductor device.
  • FIGS. 4B and 4C are cross-sectional views of modifications of the semiconductor device 200 of the second embodiment shown in FIG. 4A.
  • the adhesive metal layer 20 is formed on the second-layer wiring 19 drawn out on the through electrode 10.
  • the adhesive metal layer 20 is formed using a metal having good adhesion such as solder or gold.
  • the semiconductor devices 200 it is also possible to directly stack the semiconductor devices 200 as shown in FIG. 4A and join the end faces 10b and 10c of the through electrode 10 to form a stacked semiconductor integrated circuit. In this case, diffusion bonding by heat or room temperature bonding in which the surface is cleaned and connected at a low temperature is performed.
  • FIG. 4B when the adhesive metal layer 20 is provided on the end face 10b of the through electrode 10 with a metal having good adhesion, the through electrodes 10 can be more easily joined.
  • the second layer wiring 19 drawn on the through electrode 10 is further extended, and the extended region (region where the force on the through electrode 10 is also separated) A pad is provided on the pad, and an adhesive metal layer 20 is formed on the pad.
  • the semiconductor device 200 of this example is stacked with another semiconductor device, the back surface side end surface 10c of the through electrode 10 of this semiconductor device 200 is directly connected to the electrode of the other semiconductor device, but the front surface side end surface 1 Ob is connected via the adhesive metal layer 20 on the second layer wiring 19 without being connected to the electrode of another semiconductor device immediately above it.
  • the semiconductor device 200 may be configured by appropriately combining the configurations shown in FIGS.
  • 5A to 5F are cross-sectional views in order of steps for explaining the method of manufacturing the semiconductor device of the second embodiment shown in FIG. 4A.
  • the element isolation film 11 is formed on the surface of the silicon substrate 1 by the LOCOS (Local Oxidation of Silicon) method or the STI (Shallow Trench Isolation) method. Then, a MOS field effect transistor having a gate electrode 12 and a source / drain region 13 is formed in the active region isolated by the element isolation film 11. next, A first interlayer insulating film 14 is deposited on the silicon substrate 1, a contact hole reaching the source drain region 13 is opened in the first interlayer insulating film 14, and then a contact plug embedded in the contact hole Form 15. Next, a first layer wiring 16 is formed on the first interlayer insulating film 14, and a second interlayer insulating film 17 is formed on the first interlayer insulating film 14 so as to cover the first layer wiring 16.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • a via hole that penetrates through the second interlayer insulating film 17, the first interlayer insulating film 14, and the element isolation film 11 and reaches a predetermined depth of the silicon substrate 1 2 is formed by photolithography and RIE.
  • the insulating film 3 is formed on the inner wall of the via hole 2 by the thermal oxidation method or the CVD method, and the adhesion layer 4 and the copper film to be the seed layer are formed on the surface by the CVD method.
  • copper electrolytic plating is performed to fill the via hole 2 with the filling metal 6.
  • the filling metal 6 and the adhesion layer 4 deposited on the interlayer insulating film 17 are removed, and the surface-side end face 10b of the through electrode 10 is exposed. Then, the second interlayer insulating film 17 is selectively etched to open an opening 18 that exposes the surface of the first layer wiring 16.
  • an adhesion layer and a low-resistance conductive layer are deposited by sputtering or CVD, and they are patterned to extend over the second interlayer insulating film 17.
  • a second layer wiring 19 is formed to cover the surface side end face 10b of the through electrode 10.
  • dry etching or wet etching is performed from the back surface side of the silicon substrate 1 to expose a part of the through electrode 10 in the back surface force of the silicon substrate 1.
  • the dry etching or wet etching may be performed after the silicon substrate 1 is polished halfway.
  • thermoplastic resin serving as an underfill material is supplied and temporarily cured so as to completely cover the through electrode 10 protruding from the back surface of the silicon substrate 1, and the resin is temporarily cured.
  • Layer 7 is formed.
  • the resin layer 7 and the through electrode 10 are ground at the same time, and the height of the protruding portion 10a from which the back surface force of the silicon substrate 1 of the through electrode 10 protrudes and the resin layer
  • the thickness of 7 should be equal, and the height of all through electrodes 10 should be equal.
  • FIG. 6 is a cross-sectional view showing a third embodiment of the semiconductor device of the present invention.
  • the semiconductor device 300 of the present embodiment is different from the semiconductor device 200 of the second embodiment shown in FIG. 4A in that a part of the first layer wiring 16 is connected to the through electrode 10.
  • the second layer wiring 19 is not formed, and the insulating film 3 is formed only on the side surfaces of the silicon substrate 1 and the resin layer 7. Since the other configuration is the same as that of the semiconductor device 200 shown in FIG. 4A, detailed description thereof is omitted.
  • the semiconductor device 300 of the present embodiment may have a force multilayer wiring shown as having only one layer of wiring. In the case of multilayer wiring, wiring of any layer can be connected to the through electrode 10.
  • the semiconductor device 300 shown in FIG. 6 may be formed with passive elements such as force diffusion resistors and capacitors, which only have field effect transistors formed as elements. Further, it may be a semiconductor device in which active and passive elements are not formed and only the inner layer wiring and the through electrode are formed.
  • the semiconductor device 300 according to the present embodiment can be configured as a modified example by appropriately combining the configurations shown in FIGS. 2B to 2E.
  • Figures 7A-7C are diagrams
  • FIG. 6 is a cross-sectional view in order of steps for explaining the method of manufacturing the semiconductor device of the third embodiment shown in FIG.
  • an element isolation film 11 is formed on the surface of the silicon substrate 1 by the LOCOS method or the STI method. Then, a MOS field effect transistor having the gate electrode 12 and the source / drain region 13 is formed in the active region separated by the element isolation film 11. Next, a first interlayer insulating film 14 is deposited on the silicon substrate 1, a contact hole reaching the source / drain region 13 is opened in the first interlayer insulating film 14, and then buried in the contact hole. Contact plug 15 is formed. Next, a first layer wiring 16 is formed on the first interlayer insulating film 14, and a second interlayer insulating film 17 is formed on the first interlayer insulating film 14 so as to cover the first layer wiring 16. Next, as shown in FIG.
  • a predetermined depth of the silicon substrate 1 is penetrated through the second interlayer insulating film 17, the first layer wiring 16, the first interlayer insulating film 14, and the element isolation film 11.
  • the via hole 2 that reaches this point is formed by photolithography and RIE.
  • thermal oxidation is performed to form an insulating film 3 on the silicon surface located on the inner wall of the via hole 2.
  • an adhesion layer 4 and a copper film serving as a seed layer are formed on the inner wall surface of the via hole 2 by a CVD method.
  • copper electrolytic plating is performed to fill the via hole 2 with the filling metal 6.
  • the filling metal 6 and the adhesion layer 4 deposited on the interlayer insulating film 17 are removed, and the surface side end face 10b of the through electrode 10 is exposed.
  • the same processes as those shown in FIGS. 5D to 5F are performed to form the semiconductor device 300 of the third embodiment shown in FIG.
  • FIG. 8D is a cross-sectional view showing the stacked semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • 8A to 8C are cross-sectional views showing the method of manufacturing the stacked semiconductor integrated circuit in the order of steps.
  • the stacked semiconductor integrated circuit 1000 of this embodiment includes a semiconductor integrated circuit 400, the semiconductor device 100 (see FIG. 2A) of the first embodiment of the present invention, and a semiconductor integrated circuit 500 stacked. It is a configuration.
  • the semiconductor integrated circuit 400 includes a base 401 on which an integrated circuit is formed and provided with a predetermined wiring, a node 402 formed on the base 401 and connected to internal wiring, and a gold formed on the pad 402. It has a bump 403 that is powerful.
  • the semiconductor integrated circuit 500 includes a base body 501 on which an integrated circuit and wiring are formed, a pad 502 formed on the base body 501, and a bump 503 formed on the pad 502 and having a force such as gold. is there.
  • this stacked semiconductor integrated circuit 1000 When manufacturing this stacked semiconductor integrated circuit 1000, first, as shown in FIG. 8A, the semiconductor device 100 shown in FIG. The surface side end face 10b is positioned so as to face the bump 403 of the semiconductor integrated circuit 400, and positioning is performed. Then, as shown in FIG. 8B, the semiconductor device 100 is mounted on the semiconductor integrated circuit 400, heated and pressurized, and the surface side end face 10b of the through electrode 10 is formed on the bump 403. Join. Next, a thermosetting resin is injected into the gap between the semiconductor integrated circuit 400 and the semiconductor device 100 and cured to form the underfill 404.
  • the semiconductor integrated circuit 500 is positioned by positioning the bump 503 so that the bump 503 faces the end surface 10c on the back surface side of the through electrode 10 of the semiconductor device 100.
  • the semiconductor integrated circuit 500 is mounted on the semiconductor device 100, heated and pressurized, and the bump 503 of the semiconductor integrated circuit 500 is bonded to the end surface 10c on the back surface side of the through electrode 10 of the semiconductor device 100.
  • the resin layer 7 of the semiconductor device 100 fluidizes by heat, fills the space between the chips, and hardens to function as an underfill.
  • thermosetting resin is supplied between the semiconductor device 100 and the semiconductor integrated circuit 500 to increase the amount of the resin.
  • the underfill may be formed by curing the thermosetting resin and the resin of the resin layer 7.
  • the semiconductor device 100 having no circuit is used as a spacer for connecting between semiconductor chips.
  • the stacked semiconductor integrated circuit 1000 assembled as shown in FIG. 8D is then mounted on a wiring board serving as a knock. Then, a pad (not shown) formed around the base body 401 of the semiconductor integrated circuit 400 is connected to the pad of the wiring board to be a knock by a force wire.
  • FIG. 9 is a sectional view showing a stacked semiconductor integrated circuit according to the fifth embodiment of the present invention.
  • the stacked semiconductor integrated circuit 1000 according to the present embodiment is obtained by stacking three semiconductor devices 200 (see FIG. 4A) according to the second embodiment of the present invention and stacking the semiconductor integrated circuit 600 thereon. It is.
  • the semiconductor integrated circuit 600 includes a base 601 on which an integrated circuit and wiring are formed, a pad 602 formed on the base 601, and a bump 603 formed on the pad 602.
  • the second-layer wiring 19 is directly bonded to the surface-side end face 10 b of the through electrode 10 at the portion where the semiconductor devices 200 are opposed to each other. Further, the bump 603 of the semiconductor integrated circuit 600 is joined to the rear surface side end face 10 c of the through electrode 10 of the uppermost semiconductor device 200. Between the semiconductor devices 200 and between the semiconductor device 200 and the semiconductor integrated circuit 600 is filled with the resin layer 7, and the resin layer 7 functions as an underfill.
  • the second layer wiring 19 of the semiconductor device 200 located in the lowest layer is a wiring for taking out the external connection terminal of the knocker. Therefore, the second-layer wiring 19 is covered with the insulating film 22 except for a part (external connection terminal lead-out portion). A bump 23 is formed on the external connection terminal take-out portion.
  • the number of stacked layers is not limited, and may be less than three or more than three.
  • the lowermost semiconductor device 200 may be mounted on another semiconductor integrated circuit.
  • one or a plurality of semiconductor devices 200 may be arranged between the two semiconductor integrated circuits 600.
  • the semiconductor integrated circuit 600 may be omitted, and a stacked semiconductor integrated circuit may be configured with only a plurality of semiconductor devices 200.
  • FIG. 10 is a sectional view showing a stacked semiconductor integrated circuit according to the sixth embodiment of the present invention.
  • the semiconductor integrated circuit 700 is formed by a base 701 on which an integrated circuit and wiring are formed, a pad 702 formed on the base 701, and a pad 702. It has a bump 703.
  • the back surface side end surface 10c of the through electrode 10 of the semiconductor device 200 and the front surface side end surface 10b of the through electrode 10 of the semiconductor device 100 are directly joined. Further, the back surface side end surface 10 c of the through electrode 10 of the semiconductor device 100 is bonded to the bump 703 of the semiconductor integrated circuit 700.
  • the gap between the semiconductor device 200 and the semiconductor device 100 and the gap between the semiconductor device 200 and the semiconductor integrated circuit 700 are each filled with the resin layer 7, and the resin layer 7 functions as an underfill.
  • the second layer wiring 19 of the lowermost semiconductor device 200 to be a package is the insulating film 22 except for a part (external connection terminal lead-out portion). It is covered with. Bumps 23 are formed on the external connection terminal take-out portion.
  • a portion where stress concentration occurs due to a temperature cycle or the like has a difference in thermal expansion. This is the interface between the large resin layer 7 and the silicon substrate 1.
  • the interface between the through electrode 10 and the bump is located on the extended line of this interface, a crack is generated at the interface between the through electrode 10 and the bump.
  • the through electrode 10 and the bump are integrated with the through electrode 10 which is not a separate member, and the protrusion 10a functions as a bump.
  • a bipolar transistor can be formed as a semiconductor element instead of a MOS transistor.
  • a compound semiconductor substrate such as a GaAs substrate may be used as the semiconductor substrate.

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Abstract

　シリコン基板１上のシリコン酸化膜５上にレジストパターン２１を形成し、ＲＩＥによりビアホール２を形成する。ＣＶＤ法により絶縁膜３、密着層３、およびシード層を形成した後、電解めっきを行ってビアホール２内に金属を埋め込む。シリコン基板１上の金属層を研磨除去して、密着層３及び充填金属６からなる貫通電極１０を形成する。半導体基板１を裏面からエッチングする。貫通電極１０の突起部を覆うように樹脂層７を形成する。樹脂層７及び貫通電極１０を研磨して平坦化する。このようにして、貫通電極１０を有する半導体装置において、シリコン基板１の、充填金属６による金属汚染を回避すると共に、フリップチップ方式の接続部保護に用いられるアンダーフィル材を予め供給しておくことができる。

Description

明 細 書
半導体装置およびその製造方法と、積層型半導体集積回路
技術分野
[0001] 本発明は、半導体装置およびその製造方法と積層型半導体集積回路とに関し、特 に、シリコン基板を貫通する貫通電極を有する半導体装置およびその製造方法と、 その半導体装置を用いて複数の半導体チップが積層された構成の積層型半導体集 積回路に関するものである。
背景技術
[0002] メモリと論理回路およびイメージセンサとを共に搭載したものなどの、異種デバイス を混在させて搭載したモジュールにおいて、高速、広帯域、かつ高性能なシステム L SIを実現できる SiP (システムインパッケージ）の開発が進んでいる。従来の SiPの実 装形態は、ワイヤボンディング方式を用いた接続構造が主流であつたが、近年、フリ ップチップ方式を用いた半導体素子の多段積層構造が検討されている（例えば、 SE AJ Journal, No. 81 (2002 11), pp. 24- 25を参照）。このフリップチップ方式を用 いた半導体素子の多段積層構造の適用形態を広げるために、基板を表面から裏面 まで貫通するビアホール内に金属が充填された貫通電極を有する構成が重要な役 割を果たしている。
[0003] この種の半導体装置を製作する方法として、シリコン基板の表面力 ビアホールを 形成し、ビアホール内に金属材料を埋め込んだ後、基板の裏面側からシリコン基板 を研磨して、金属が充填されたビアホールを露出させる方法が一般的である（例えば 、特開 2003— 203914号公報参照；)。図 1A〜： LDは、特開 2003— 203914号公報 に開示された従来の貫通電極の製造方法を示す工程順の断面図である。まず、図 1 Aに示されるように、表面上に絶縁膜 805を有するシリコン基板 801に異方性エッチ ングを行って、ビアホール 802を設ける。その後に、ビアホール 502の内壁にシリコン 酸化膜 803と拡散防止膜 804を形成し、さらに無電解めつきと電解めつきを行って銅 めっき層 806Aを形成する。なお、図示されていないが、シリコン基板 801の表面領 域内に拡散層が形成され、絶縁膜 805内に電極と配線が形成されて、集積回路が 構成されている。次に、図 IBに示されるように、シリコン基板 801の表面の銅めつき 層 806Aおよび拡散防止膜 804をパターユングする。そして、シリコン基板 801の裏 面を、銅めつき層 806Aの底部が露出するまで研磨する。こうして、貫通電極 806を 形成する。その後、シリコン基板 801の裏面にシリコン酸ィ匕膜 807を形成する。
[0004] 次に、図 1Cに示されるように、シリコン酸ィ匕膜 807を選択的にエッチングして、貫通 電極 806に対するコンタクトホールを形成した後、貫通電極 806の底部を露出させる レジストパターン 808を設ける。続いて、図 1Dに示されるように、拡散防止膜 809と裏 面配線層 810を形成し、レジストパターン 808を除去する。
[0005] 前記した従来の貫通電極 806を有する半導体装置にはいくつかの問題がある。
[0006] 第 1の問題点は、シリコン基板 801の裏面の研磨によって、シリコン基板 801が金属 により汚染されてしまうことである。ビアホール 802は通常、エッチングにより形成され る力 その際にビアホール 802の深さにばらつきが生じる。したがって、貫通電極 80 6を形成するために、研磨によって銅めつき層 806Aの底面を露出させる手法を採用 することは、貫通電極 806の長さのばらつきを小さく抑えるのに有効である。しかし、 この研磨工程において、延性の高い金属 (銅）力 シリコン基板 801の裏面上に延び てシリコンと直接接触してしまい、シリコン中に容易に拡散してしまう。これにより、シリ コン基板 801内に多数の欠陥が生じ、またトランジスタ特性などの素子特性が悪くな る。
[0007] 第 2の問題点は、半導体基板同士を接続して半導体集積回路を形成する際に、半 導体基板間にアンダーフィル材を供給することができな 、か、または著しく困難なこと である。半導体基板間の接続信頼性を確保するには、半導体基板間をアンダーフィ ル材にて満たすことが必要である。しかし、半導体集積回路を形成するために、メモリ とロジック LSIなど、異種のデバイス同士を積層する際に、チップサイズの違いが問題 になる。特に、下に位置するチップが、上に位置するチップより小さい場合、チップ積 層後には、両チップ間の狭い間隙にアンダーフィル材を充填することが非常に困難 になるという問題がある。
発明の開示
[0008] 本発明の目的は、上述した従来技術の問題点を解決し、第 1に、貫通電極を有す る半導体装置を製造するための、基板の裏面を研削する工程において、貫通電極を 構成する金属がシリコン基板に付着することによる汚染を回避できる、半導体装置お よびその製造方法を提供することにあり、第 2に、本発明に係る半導体装置同士、あ るいは本発明に係る半導体装置と他の半導体集積回路とが積層された積層型半導 体集積回路にお 、て、チップ間に容易にアンダーフィルを形成し得るようにすること である。
[0009] 上記の目的を達成するため、本発明によれば、第 1主面と、第 1主面と平行な第 2 主面と、第 1主面上に形成された絶縁膜とを有する半導体基板と、半導体基板およ び絶縁膜を貫通して形成されたビアホール内に埋め込まれた貫通電極と、第 2主面 から突出している突起電極と、第 2主面上に合成樹脂により形成され、突起電極の周 囲を囲んでいる第 2主面榭脂層と、を有する半導体装置が提供される。
[0010] そして、好ましくは、突起電極は、貫通電極の延長部として貫通電極と一体的に形 成されている。
[0011] また、上記の目的を達成するため、本発明によれば、第 1主面と、第 1主面と平行な 第 2主面と、第 1主面上に形成された絶縁膜とを有する半導体基板と、半導体基板お よび絶縁膜を貫通して形成されたビアホール内に埋め込まれており、一部が第 2主 面カゝら突出している貫通電極と、を有する半導体装置が提供される。
[0012] そして、好ましくは、絶縁膜の内部および Zまたは絶縁膜の表面上に配線が形成さ れている。また、より好ましくは、半導体基板の第 1主面側には、配線に接続された半 導体素子が形成されている。
[0013] また、上記の目的を達成するため、本発明によれば、半導体基板の第 1主面側に 所定の深さのビアホールを形成する工程と、ビアホール内に金属を埋め込んで貫通 電極を形成する工程と、第 2主面側から半導体基板をエッチングして、または研磨と エッチングを行って、貫通電極を半導体基板の第 2主面から突出させる工程と、貫通 電極の、第 2主面から突出した部分を覆うように、半導体基板の前記第 2主面上に榭 脂層を形成する工程と、榭脂層と貫通電極を研磨して、貫通電極の表面と榭脂層の 表面を平坦化する工程と、を含む半導体装置の製造方法が提供される。
[0014] また、上記の目的を達成するため、本発明によれば、半導体基板の第 1主面側に 所定の深さのビアホールを形成する工程と、ビアホール内に金属を埋め込んで貫通 電極を形成する工程と、第 2主面側から半導体基板をエッチングして、または研磨と エッチングを行って、貫通電極を半導体基板の第 2主面から突出させる工程と、半導 体基板の第 2主面上に絶縁膜を形成する工程と、貫通電極の第 2主面から突出した 部分を覆うように、半導体基板の第 2主面上にもう 1つの榭脂層をさらに形成するェ 程と、両榭脂層と貫通電極を研磨して、貫通電極の表面と榭脂層の表面を平坦化す る工程と、を含む半導体装置の製造方法が提供される。
[0015] そして、好ましくは、半導体基板の第 1主面側にビアホールを形成する工程は、半 導体基板の第 1主面上に絶縁膜を形成する工程と、絶縁膜にフォトリソグラフィ法に より開口を形成する工程と、絶縁膜をマスクとして半導体基板をエッチングする工程と を含んでいる。
[0016] 本発明に係る半導体装置は、シリコン基板と貫通電極とを同時に研磨する工程を 経ることなく形成される。そのため、シリコン基板の金属汚染を回避することができる。 また、本発明に係る本半導体装置においては、バンプ電極となる貫通電極の突起部 の周囲が榭脂層により囲まれている。そのため、本発明に係る半導体装置同士を積 層した、あるいは本発明に係る半導体装置と他の半導体チップとを積層した積層型 半導体集積回路を製造する際に、チップ間に充填されるアンダーフィルを、半導体 装置に予め設けられている榭脂層を用いて形成することができる。従って、本発明に よれば、小面積の半導体チップ上に大面積の半導体チップを積層する場合であって も、容易にチップ間をアンダーフィルで充填することができる。そして、このアンダーフ ィルとなる榭脂層は、貫通電極の突起部の高さのばらつきを解消する研磨工程にお いて自動的に形成されるものであるので、本発明によれば、効率的な半導体装置の 製造方法を提供することができる。
[0017] また、本発明によれば、貫通電極の基板面より突出した突起部をバンプとして機能 させることができるので、製造コストの高 ヽバンプを形成することなくバンプ電極を使 用することが可能となる。積層型半導体集積回路において最も応力の集中する箇所 は半導体基板とアンダーフィルの界面の接続部である。本発明においては、この半 導体基板とアンダーフィルの界面の延長部においては、バンプとなる突起部は貫通 電極と一体構造であり不連続な箇所を持たないため、応力により発生するクラックな どに対する耐性が高ぐ信頼性の高い接続構造を有する積層型半導体集積回路を 提供することができる。
図面の簡単な説明
圆 1A]従来の半導体装置の製造方法を示す工程順の断面図である。
圆 1B]従来の半導体装置の製造方法を示す工程順の断面図である。
[図 1C]従来の半導体装置の製造方法を示す工程順の断面図である。
[図 1D]従来の半導体装置の製造方法を示す工程順の断面図である。
圆 2A]本発明の第 1の実施形態の半導体装置の断面図である。
圆 2B]本発明の第 1の実施形態の半導体装置の変更例の断面図である。
[図 2C]本発明の第 1の実施形態の半導体装置の変更例の断面図である。
[図 2D]本発明の第 1の実施形態の半導体装置の変更例の断面図である。
圆 2E]本発明の第 1の実施形態の半導体装置の変更例の断面図である。
圆 3A]図 2Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 3B]図 2Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 3C]図 2Aに示す半導体装置の製造方法を示す工程順の断面図である。
[図 3D]図 2Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 3E]図 2Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 3F]図 2Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 4A]本発明の第 2の実施形態の半導体装置の断面図である。
圆 4B]本発明の第 2の実施形態の半導体装置の変更例の断面図である。
[図 4C]本発明の第 2の実施形態の半導体装置の変更例の断面図である。
圆 5A]図 4Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 5B]図 4Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 5C]図 4Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 5D]図 4Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 5E]図 4Aに示す半導体装置の製造方法を示す工程順の断面図である。
圆 5F]図 4Aに示す半導体装置の製造方法を示す工程順の断面図である。 [図 6]本発明の第 3の実施形態の半導体装置の断面図である。
[図 7A]図 6に示す半導体装置の製造方法を示す工程順の断面図である。
[図 7B]図 6に示す半導体装置の製造方法を示す工程順の断面図である。
[図 7C]図 6に示す半導体装置の製造方法を示す工程順の断面図である。
[図 8A]本発明の第 4の実施形態の積層型半導体集積回路の製造方法を示す工程 の断面図である。
[図 8B]本発明の第 4の実施形態の積層型半導体集積回路の製造方法を示す工程 の断面図である。
[図 8C]本発明の第 4の実施形態の積層型半導体集積回路の製造方法を示す工程 の断面図である。
[図 8D]本発明の第 4の実施形態の積層型半導体集積回路を示す断面図である。
[図 9]本発明の第 5の実施形態の積層型半導体集積回路の断面図である。
[図 10]本発明の第 6の実施形態の積層型半導体集積回路の断面図である。
発明を実施するための最良の形態
[0019] 次に、本発明の実施の形態について図面を参照して詳細に説明する。なお、各図 面において同様な構成には同一の符号を付与し、説明を一部省略して 、る。
[0020] [第 1の実施形態]
(半導体装置）
図 2Aは、本発明の半導体装置の第 1の実施の形態を示す断面図である。図 2Aに 示されるように、本実施形態の半導体装置 100においては、シリコン基板 1の表面（ 第 1主面：図 2Aの下側の面)上には絶縁膜であるシリコン酸ィ匕膜 5が形成され、シリコ ン基板 1の裏面 (第 2主面：図 2Aの上側の面）は榭脂層（第 2主面榭脂層） 7により被 覆されている。そして、榭脂層 7、シリコン基板 1、およびシリコン酸ィ匕膜 5を貫通して、 ビアホール 2が形成されている。そのビアホール 2の内壁には、シリコン酸ィ匕膜等から なる絶縁膜 3と、ノリアメタル層を兼ねる密着層 4が形成されている。ビアホール 2の 内部は充填金属 6により満たされており、密着層 4および充填金属 6により貫通電極 1 0が形成されている。貫通電極 10の一部はシリコン基板 1の裏面力も突出した突起部 10aとなっており、この突起部 10aは、この半導体装置 100が他の半導体装置と積層 される際に、他の半導体装置の電極と接続されるバンプ電極として用いられる。
[0021] 榭脂層 7は熱可塑性榭脂により形成されている。この榭脂層 7の厚さは、シリコン基 板 1から突出した貫通電極 10の突起部 10aの高さと同じであり、貫通電極 10の端面 10cと榭脂層 7の外表面は同一面内に位置している。ここで榭脂層 7の材料として用 V、られる熱可塑性榭脂は、半導体パッケージの信頼性に関する規格を満足する耐熱 性を有し、一般にアンダーフィル材料と言われる材料と同等の榭脂特性を持つもの である。これによつて、半導体装置を積層した際に、半導体装置の回路面および半 導体装置間の接続部を保護し、耐湿性および接続信頼性を向上させるアンダーフィ ルを形成するための榭脂材料を、この半導体装置 100にあらかじめ供給しておくこと が可能になる。そして、この半導体装置 100の裏面側に、他の半導体チップがフリツ プチップ方式により接続される際に、その接続時の加熱で榭脂層 7が軟ィ匕して接続 部を覆うことができる。その後、その状態で常温まで冷却することによって、榭脂層 7 が再硬化して接続部を保護することができる。従って、この構造では、フリップチップ 方式による接続と、接続部の保護膜 (アンダーフィル)の形成とを同時に行うことが可 能である。
[0022] また、この榭脂層 7の外表面と貫通電極 10の裏面側端面 10cとが平坦かつ同一平 面をなすように形成されているため、貫通電極 10を外部の電極等と接続する時に、 榭脂層 7の榭脂がこの接続部へ入り込むことがなぐいわゆる嚙み込みのない、信頼 性の高 、接続部を得ることが可能である。
[0023] 密着層 4は、銅 (Cu)の拡散を抑えるノリアメタル層の機能も兼ねる金属膜であって 、 TiNや TaNなどの窒化膜、 TiSiや WSiなどの珪化膜、 TiWなどの合金膜、および それらの複合膜や、 TiNZTi膜などが用いられる。充填金属 6は、シード層（Cu薄膜 )と Cuめっき層を含むものである。
[0024] 第 1の実施形態では、榭脂層 7の材料として熱可塑性榭脂を用いているが、これに 代えて熱硬化性榭脂を用いてもよい。この場合、榭脂層 7は半硬化した状態に形成 しておき、他の半導体装置と積層した後に硬化させるようにする。熱硬化性榭脂とし てはエポキシ系榭脂、ポリイミド、変性ポリイミドなどを使用することが可能である。
[0025] 図 2B〜2Eは、図 2Aに示されている第 1の実施形態の半導体装置 100の変更例を 示す断面図である。
[0026] 図 2Bに示されている例は、シリコン基板 1の裏面において、シリコン基板 1と榭脂層 7との界面に、シリコン酸ィ匕膜など力もなる絶縁膜 8が介在している構成である。これ によって、金属汚染に対するより高い耐性が得られ、また、半導体装置 100の耐湿性 、耐薬品性、および絶縁特性を向上させることができる。
[0027] 図 2Cに示されている例は、シリコン基板 1の裏面に、シリコン酸ィ匕膜など力もなる絶 縁膜 8と榭脂層 7が設けられ、研磨工程後に榭脂層 7が除去された構成である。この 半導体装置 100を用いる場合には、他の半導体装置と積層した後に半導体チップ 間にアンダーフィル材を供給しなければならない。この例では、除去される榭脂層 7 の材料につ 、ては研磨性を重視し、後に半導体チップ間に注入されるアンダーフィ ルの材料につ!、ては、アンダーフィルとしての特性のみを重視して選択することがで きる。したがって、榭脂層 7とアンダーフィルのそれぞれについて最適の材料を選択 することができる。例えば、榭脂層 7の材料として、研磨特性に優れたエポキシ系榭 脂などの熱硬化性榭脂を採用することができる。
[0028] 図 2Dに示されている例は、貫通電極 10の表面側端面 10b上に接着金属層 9が形 成された構成である。接着金属層 9は、はんだあるいは金 (Au)により形成される。こ の接着金属層 9は、裏面側端面 10c上に形成することもできる。
[0029] 図 2Eに示されている例は、シリコン基板 1の表面上のシリコン酸ィ匕膜 5が除去され、 代わりに榭脂層 (第 1主面榭脂層） 7が形成された構成である。この榭脂層 7は、他の 半導体装置と積層された際に、その裏面側に形成された榭脂層と協同してアンダー フィルを形成させるためのものである。
[0030] これらの変更例は組み合わせて用いることができる。
[0031] (製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。図 3A〜3Fは、図 2Aに示されている第 1の実施形態の半導体装置 100の製造方法を説明する工程順 の断面図である。
[0032] まず、図 3Aに示すように、シリコン基板 1上に、熱酸化法および CVD (Chemical V apor Deposition)法によりシリコン酸化膜 5を形成し、その上に、形成すべきビアホー ル 2の位置に開口を有するレジストパターン 21を形成する。
[0033] 次に、図 3Bに示すように、レジストパターン 21をマスクとして、 RIE (Reactive Ion
Etching)法によりシリコン酸ィ匕膜 5をエッチングして開口を形成した後、レジストパター ン 21を除去する。続いて、シリコン酸ィ匕膜 5をマスクとして RIE法によりシリコン基板 1 をエッチングして、所定の深さのビアホール 2を形成する。このとき形成された各ビア ホール 2の深さにはばらつきが生じている。
[0034] 次に、図 3Cに示すように、ビアホール 2の内壁を絶縁保護するための絶縁膜 3を、 熱酸化法または CVD法により形成する。続いて、ビアホール 2内を充填する充填金 属 6とシリコン基板 1との密着性を高めるための密着層 4を CVD法により形成し、さら にシード層となる銅膜を CVD法により形成する。その後、銅の電解めつきを行って、 ビアホール 2内に充填金属 6を充填する。それから、シリコン酸化膜 5上に形成された 充填金属 6の層および密着層 4を除去して、貫通電極 10の表面側端面 10bを露出さ せる。
[0035] 続いて、図 3Dに示すように、シリコン基板 1の裏面（図 3A〜3Fの上側の面）からド ライエッチングまたはウエットエッチングを行って、シリコン基板 1の裏面から貫通電極
10の一部を露出させる。なお、ドライエッチングまたはウエットエッチングは、シリコン 基板 1を途中まで研磨した後に行ってもよい。
[0036] その後、図 3Eに示すように、シリコン基板 1の裏面に突出した貫通電極 10を完全に 覆うように、アンダーフィル材となる熱可塑性の榭脂を供給し、仮硬化させ榭脂層 7を 形成する。榭脂層 7は、最も低い貫通電極 10の上面を覆うように形成すればよいが、 最も高 、貫通電極 10の上面をも覆うように形成することがより好まし!/、。
[0037] 最後に、図 3Fに示すように、榭脂層 7と貫通電極 10を同時に研削して、貫通電極 1 0のシリコン基板 1の裏面力も突出した突起部 10aの高さと榭脂層 7の厚さとが等しく なり、かつすベての貫通電極 10の高さが等しくなるようにする。
[0038] 本発明の製造方法では、シリコン基板 1の裏面に榭脂層 7を形成し、この榭脂層 7と 貫通電極 10とを共に研磨することによって、貫通電極 10の裏面側端面 10cを露出さ せるため、この研磨時に充填金属とシリコン基板 1とが接触しないようにすることがで きる。従って、充填金属によるシリコン基板の金属汚染を防止することができる。 [0039] 上記した製造方法では、図 3Dに示す状態力 直ちに榭脂層 7を形成しているが、 図 3Dに示す状態力 熱酸ィ匕を行ってシリコン基板 1の裏面側にシリコン酸ィ匕膜を形 成した後に、あるいは CVD法により絶縁膜を堆積した後に、榭脂層 7を形成するよう にしてもよい。このよう〖こすると、シリコン基板 1の裏面からの金属汚染に対してより高 いバリア性が得られ、また絶縁性能が向上し、半導体装置の特性が向上する。また、 上記した製造方法では、貫通電極 10を形成する際に、密着層 4とシード層（図示せ ず）を CVD法により形成している。しかし、 CVD法に代えて湿式法 (無電解めつき法 )を用いて、これらの金属膜を形成するようにしてもよい。
[0040] (製造方法の実施例）
以上説明した半導体装置 100 (図 2A参照）の製造方法について、ここで、より詳細 で具体的な実施例を示す。
[0041] この実施例では、まず、シリコン基板 1上に、 CVD法によりシリコン酸ィ匕膜 5を 30 μ mの膜厚まで堆積し、そのシリコン酸ィ匕膜 5上に、形成すべきビアホールの位置に直 径 30 mの開口を有するレジストパターン 21を形成した（図 3A参照）。次に、 RIE法 によりシリコン酸ィ匕膜 5に開口を形成した後、レジストパターン 21を除去した。続いて 、 RIE法により、シリコン基板 1に深さ 150 mのビアホール 2を形成した（図 3B参照）
[0042] その後、 TEOS [tetraethoxysilane； Si (OC H ) ]をソースガスとするプラズマ CVD
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法により、ビアホール 2の内壁に絶縁膜 3を形成した。続いて、密着層 4となる TiW層 と、シード層となる Cu層を、それぞれ CVD法により成膜した後、電解めつき法によつ て、充填金属である Cuをビアホール内に埋め込んだ。そして、シリコン酸化膜 5上の Cu層および TiW層を CMP (Chemical Mechanical Polishing)により除去して、貫通 電極 10を形成した（図 3C参照）。
[0043] 次に、 CMPにより、貫通電極 10の底部が露出する近くまでシリコン基板 1の裏面を 研磨した後、 RIE法により裏面のエッチングを行い、貫通電極 10を最大 35 mの高 さだけ露出させた（図 3D参照)。
[0044] そして、シリコン基板 1の裏面に熱可塑性榭脂を、複数の貫通電極 10のうちの最も 高 、突起部 10aの上面を覆うように供給し、仮硬化させて榭脂層 7を形成した（図 3E 参照）。この時の榭脂層 7の厚さは 35 mであった。
[0045] 最後に、榭脂層 7と貫通電極 10とを同時に研削し、貫通電極 10の突起部 10aの高 さと榭脂層 7の厚さが等しくなり、それぞれの上面が一致するようにした（図 3F参照)。 この時、貫通電極 10の突起部 10aの高さと榭脂層 7の厚さはいずれも 25 μ mであつ た。
[0046] [第 2の実施形態]
(半導体装置）
図 4Aは、本発明の半導体装置の第 2の実施形態を示す断面図である。図 4Aに示 されているように、本実施形態の半導体装置 200においては、シリコン基板 1の表面 に素子分離膜 11が形成されている。さら〖こ、素子分離膜 11によって区画された領域 内には、ゲート電極 12およびソース'ドレイン領域 13を有する MOS型電界効果トラ ンジスタが形成されている。シリコン基板 1上には第 1層間絶縁膜 14が形成されてお り、これを貫通してコンタクトプラグ 15が形成され、第 1層間絶縁膜 14上には第 1層配 線 16が形成されている。第 1層間絶縁膜 14上には第 2層間絶縁膜 17が形成されて おり、第 2層間絶縁膜 17上には、第 2層間絶縁膜 17に開けられた開口 18を介して第 1層配線 16に接続された第 2層配線 19が形成されている。また、シリコン基板 1の裏 面は榭脂層 7により被覆されている。そして、第 2層間絶縁膜 17、第 1層間絶縁膜 14 、素子分離膜 11、シリコン基板 1、および榭脂層 7を貫通して、ビアホール 2が形成さ れている。ビアホール 2の内壁には、シリコン酸ィ匕膜等力もなる絶縁膜 3と、バリアメタ ル層を兼ねる密着層 4が形成されている。ビアホール 2の内部は充填金属 6により満 たされており、密着層 4および充填金属 6により貫通電極 10が構成されている。貫通 電極 10の表面側端面 10bは、第 2層配線 19に接続されている。貫通電極 10の、シリ コン基板 1の裏面力も突出した突起部 10aは、この半導体装置 200を他の半導体装 置と積層する際のバンプ電極として用いられる。
[0047] 図 4Aに示されている半導体装置 200は、半導体素子としては電界効果トランジス タが形成されているのみであった力 拡散抵抗やキャパシタなどの受動素子が形成 されていてもよい。また、能動素子および受動素子が形成されておらず、配線および 貫通電極のみが形成された半導体装置であってもよ!/ヽ。 [0048] 図 4B, 4Cは、図 4Aに示されている第 2の実施形態の半導体装置 200の変更例の 断面図である。
[0049] 図 4Bに示されている例では、貫通電極 10上に引き出された第 2層配線 19上に、 接着金属層 20が形成されている。接着金属層 20は、はんだまたは金などの接着性 の良好な金属を用いて形成される。
[0050] 図 4Aに示されているような半導体装置 200同士を直接積層し、貫通電極 10の端 面 10b, 10c同士を接合して積層型半導体集積回路を形成することも可能である。こ の場合、熱による拡散接合、または、表面を清浄化して低温度で接続する常温接合 が行われる。図 4Bに示されるように、貫通電極 10の端面 10b上に接着性の良好な 金属により接着金属層 20を設けておくと、貫通電極 10同士の接合をより容易に行う ことができる。
[0051] 図 4Cに示されている例では、貫通電極 10上に引き出された第 2層配線 19がさらに 引き延ばされ、その引き延ばされた領域 (貫通電極 10上力も離れた領域）にパッドが 設けられ、そのパッド上に接着金属層 20が形成された構成である。この例の半導体 装置 200は、他の半導体装置と積層された場合、この半導体装置 200の貫通電極 1 0の裏面側端面 10cは、他の半導体装置の電極に直接接続されるが、表面側端面 1 Obはその直上において他の半導体装置の電極に接続されることはなぐ第 2層配線 19上の接着金属層 20を介して接続されることになる。
[0052] なお、本実施形態の半導体装置 200に、図 2B〜2Eに示された構成を適宜組み合 わせて変更例を構成することもできる。
[0053] (製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。図 5A〜5Fは、図 4Aに示されている第 2の実施形態の半導体装置の製造方法を説明する、工程順の 断面図である。
[0054] まず、図 5Aに示すように、シリコン基板 1の表面に LOCOS (Local Oxidation of Silicon)法あるいは STI (Shallow Trench Isolation)法などにより、素子分離膜 11を 形成する。そして、素子分離膜 11により分離された活性領域に、ゲート電極 12およ びソース'ドレイン領域 13を有する MOS型電界効果トランジスタを形成する。次に、 シリコン基板 1上に第 1層間絶縁膜 14を堆積し、この第 1層間絶縁膜 14に、ソース'ド レイン領域 13に到達するコンタクトホールを開口した後、コンタクトホール内に埋め込 まれたコンタクトプラグ 15を形成する。次いで、第 1層間絶縁膜 14上に第 1層配線 16 を形成し、その第 1層配線 16を覆うように、第 1層間絶縁膜 14上に第 2層間絶縁膜 1 7を形成する。
[0055] 次に、図 5Bに示すように、第 2層間絶縁膜 17、第 1層間絶縁膜 14、および素子分 離膜 11を貫通し、シリコン基板 1の所定の深さにまで到達するビアホール 2を、フォト リソグラフィ法および RIE法によって形成する。次に、ビアホール 2の内壁に、熱酸ィ匕 法または CVD法により絶縁膜 3を形成し、その表面に、密着層 4と、シード層となる銅 膜を、 CVD法により形成する。それから、銅の電解めつきを行って、ビアホール 2内 に充填金属 6を充填する。その後、層間絶縁膜 17上に堆積された充填金属 6および 密着層 4を除去して、貫通電極 10の表面側端面 10bを露出させる。そして、第 2層間 絶縁膜 17を選択的にエッチングして、第 1層配線 16の表面を露出させる開口 18を 開ける。
[0056] それから、図 5Cに示すように、スパッタ法または CVD法を用いて、密着層と低抵抗 導電層とを堆積し、それらをパターユングして、第 2層間絶縁膜 17上を延びて貫通電 極 10の表面側端面 10b上を覆う第 2層配線 19を形成する。
[0057] 続いて、図 5Dに示すように、シリコン基板 1の裏面側から、ドライエッチングまたはゥ エツトエッチングを行って、シリコン基板 1の裏面力も貫通電極 10の一部を露出させ る。なお、ドライエッチングまたはウエットエッチングは、シリコン基板 1を途中まで研磨 した後に行ってもよい。
[0058] その後、図 5Eに示すように、シリコン基板 1の裏面に突出した貫通電極 10を完全に 覆うように、アンダーフィル材となる熱可塑性の榭脂を供給し、仮硬化させて榭脂層 7 を形成する。
[0059] 最後に、図 5Fに示すように、榭脂層 7と貫通電極 10とを同時に研削して、貫通電 極 10のシリコン基板 1の裏面力も突出した突起部 10aの高さと榭脂層 7の厚さとが等 しくなり、かつすベての貫通電極 10の高さが等しくなるようにする。
[0060] [第 3の実施形態] (半導体装置）
図 6は、本発明の半導体装置の第 3の実施形態を示す断面図である。本実施形態 の半導体装置 300が、図 4Aに示されている第 2の実施形態の半導体装置 200と相 違する点は、第 1層配線 16の一部が貫通電極 10に接続されていることと、第 2層配 線 19が形成されていないことと、絶縁膜 3がシリコン基板 1と榭脂層 7の側面のみに 形成されている点である。その他の構成については、図 4Aに示されている半導体装 置 200と同じであるので、詳細な説明は省略する。
[0061] 本実施形態の半導体装置 300は、 1層のみの配線を有するものとして示されている 力 多層配線を有するものであってもよい。多層配線の場合、任意の層の配線を貫 通電極 10と接続することができる。また、図 6に示されている半導体装置 300は、素 子としては電界効果トランジスタが形成されているのみであった力 拡散抵抗やキヤ パシタなどの受動素子が形成されていてもよい。また、能動および受動素子が形成さ れておらず、内層配線および貫通電極のみが形成された半導体装置であってもよ ヽ
[0062] なお、本実施形態の半導体装置 300に、図 2B〜2Eに示された構成を適宜組み合 わせて変更例を構成することもできる。
[0063] (製造方法）
次に、本実施形態の半導体装置の製造方法について説明する。図 7A〜7Cは、図
6に示されている第 3の実施形態の半導体装置の製造方法を説明する、工程順の断 面図である。
[0064] まず、図 7Aに示すように、シリコン基板 1の表面に LOCOS法あるいは STI法など により、素子分離膜 11を形成する。そして、素子分離膜 11により分離された活性領 域に、ゲート電極 12およびソース'ドレイン領域 13を有する MOS型電界効果トランジ スタを形成する。次に、シリコン基板 1上に第 1層間絶縁膜 14を堆積し、この第 1層間 絶縁膜 14に、ソース'ドレイン領域 13に到達するコンタクトホールを開口した後、コン タクトホール内に埋め込まれたコンタクトプラグ 15を形成する。次いで、第 1層間絶縁 膜 14上に第 1層配線 16を形成し、その第 1層配線 16を覆うように、第 1層間絶縁膜 1 4上に第 2層間絶縁膜 17を形成する。 [0065] 次に、図 7Bに示すように、第 2層間絶縁膜 17、第 1層配線 16、第 1層間絶縁膜 14 、および素子分離膜 11を貫通し、シリコン基板 1の所定の深さにまで到達するビアホ ール 2を、フォトリソグラフィ法および RIE法によって形成する。次に、熱酸化を行って 、ビアホール 2の内壁に位置するシリコンの表面に絶縁膜 3を形成する。
[0066] 続いて、図 7Cに示すように、ビアホール 2の内壁面に、密着層 4と、シード層となる 銅膜を、 CVD法により形成する。それから、銅の電解めつきを行って、ビアホール 2 内に充填金属 6を充填する。その後、層間絶縁膜 17上に堆積された充填金属 6およ び密着層 4を除去して、貫通電極 10の表面側端面 10bを露出させる。その後、図 5D 〜5Fに示されているのと同様の工程を行って、図 6に示されている第 3の実施形態 の半導体装置 300を形成する。
[0067] [第 4の実施形態]
(積層型半導体集積回路およびその製造方法）
図 8Dは、本発明の第 4の実施形態の積層型半導体集積回路を示す断面図である 。図 8A〜8Cは、この積層型半導体集積回路の製造方法を工程順に示す断面図で ある。
[0068] 本実施形態の積層型半導体集積回路 1000は、半導体集積回路 400と、前記した 本発明の第 1の実施形態の半導体装置 100 (図 2A参照）と、半導体集積回路 500と が積層された構成である。半導体集積回路 400は、集積回路が形成され所定の配 線が設けられている基体 401と、基体 401上に形成された、内部配線に接続された ノッド 402と、パッド 402上に形成された金など力 なるバンプ 403とを有するもので ある。同様に、半導体集積回路 500は、集積回路および配線が形成された基体 501 と、基体 501上に形成されたパッド 502と、パッド 502上に形成された金など力もなる バンプ 503とを有するものである。
[0069] この積層型半導体集積回路 1000を製造する際には、まず、図 8Aに示すように、半 導体集積回路 400上に、図 2Aに示されている半導体装置 100を、その貫通電極 10 の表面側端面 10bが半導体集積回路 400のバンプ 403と対向するように配置して、 位置決めを行う。そして、図 8Bに示すように、半導体集積回路 400上に半導体装置 100を搭載し、加熱および加圧して、貫通電極 10の表面側端面 10bをバンプ 403に 接合させる。次に、半導体集積回路 400と半導体装置 100との間隙に熱硬化性榭脂 を注入し、硬化させてアンダーフィル 404を形成する。
[0070] 続いて、図 8Cに示すように、半導体集積回路 500を、そのバンプ 503が半導体装 置 100の貫通電極 10の裏面側端面 10cと対向するように配置して、位置決めを行う 。そして、図 8Dに示すように、半導体装置 100上に半導体集積回路 500を搭載し、 加熱および加圧して、半導体集積回路 500のバンプ 503を半導体装置 100の貫通 電極 10の裏面側端面 10cに接合させる。この際に、半導体装置 100の榭脂層 7が熱 によって流動化してチップ間を埋め、硬化されることによってアンダーフィルとして機 能する。ただし、榭脂層 7のみではアンダーフィルを形成するのに榭脂量が不足する 場合には、半導体装置 100と半導体集積回路 500の間に熱硬化性榭脂を供給して 榭脂量を増やし、この熱硬化性榭脂と榭脂層 7の榭脂とを硬化させてアンダーフィル を形成してもよい。
[0071] この積層型半導体集積回路 1000において、回路を有しない半導体装置 100は、 半導体チップ間を接続するスぺーサとして用いられて 、る。図 8Dに示すように組み 立てられた積層型半導体集積回路 1000は、その後、ノ ッケージとなる配線基板上 に搭載される。そして、半導体集積回路 400の基体 401の周辺に形成されているパ ッド（図示せず）と、ノ ッケージとなる配線基板のパッドとの間力 ワイヤによって接続 される。
[0072] [第 5の実施形態]
(積層型半導体集積回路）
図 9は、本発明の第 5の実施形態の積層型半導体集積回路を示す断面図である。 本実施形態の積層型半導体集積回路 1000は、前記した本発明の第 2の実施形態 の半導体装置 200 (図 4A参照）が 3つ重ねられ、その上に半導体集積回路 600が積 層されたものである。半導体集積回路 600は、集積回路および配線が形成された基 体 601と、基体 601上に形成されたパッド 602と、パッド 602上に形成されたバンプ 6 03を有するものである。
[0073] この積層型半導体集積回路 1000において、半導体装置 200同士が対向している 部分では、第 2層配線 19が貫通電極 10の表面側端面 10bに直接接合されている。 また、半導体集積回路 600のバンプ 603は、最上位の半導体装置 200の貫通電極 1 0の裏面側端面 10cに接合されている。半導体装置 200同士の間と、半導体装置 20 0と半導体集積回路 600の間は、榭脂層 7により満たされており、榭脂層 7がアンダー フィルとして機能している。
[0074] 本実施形態の積層型半導体集積回路 1000では、最下層に位置する半導体装置 200の第 2層配線 19は、ノ ッケージの外部接続端子を取り出す配線となる。したがつ て、第 2層配線 19は、一部 (外部接続端子取り出し部）を除いて絶縁膜 22により被覆 されている。そして、外部接続端子取り出し部にはバンプ 23が形成されている。
[0075] 本実施形態の積層型半導体集積回路 1000では、 3つの半導体装置 200が積層さ れているが、その積層数には制限はなぐ 3つより少なくても、 3つより多くてもよい。ま た、最下層の半導体装置 200を、他の半導体集積回路上に搭載してもよい。すなわ ち、 2つの半導体集積回路 600の間に、 1つまたは複数の半導体装置 200が配置さ れる構成であってもよい。さらに、半導体集積回路 600を省略して、複数の半導体装 置 200のみで積層型半導体集積回路を構成してもよ ヽ。
[0076] [第 6の実施形態]
(積層型半導体集積回路）
図 10は、本発明の第 6の実施形態の積層型半導体集積回路を示す断面図である 。本実施形態の積層型半導体集積回路 1000は、半導体集積回路 700は、集積回 路および配線が形成された基体 701と、基体 701上に形成されたパッド 702と、パッ ド 702上に形成されたバンプ 703を有するものである。
[0077] 本実施形態では、半導体装置 200の貫通電極 10の裏面側端面 10cと半導体装置 100の貫通電極 10の表面側端面 10bとが直接接合されている。また、半導体装置 1 00の貫通電極 10の裏面側端面 10cは、半導体集積回路 700のバンプ 703と接合さ れている。そして、半導体装置 200と半導体装置 100との間隙および半導体装置 20 0と半導体集積回路 700との間隙は、それぞれ榭脂層 7により満たされており、榭脂 層 7がアンダーフィルとして機能して 、る。
[0078] 本実施形態の積層型半導体集積回路 1000では、パッケージとなる最下層の半導 体装置 200の第 2層配線 19は、一部 (外部接続端子取り出し部）を除いて絶縁膜 22 により被覆されている。そして、外部接続端子取り出し部にはバンプ 23が形成されて いる。
[0079] 図 8〜図 10に示されている、本発明の第 4〜6の実施形態の積層型半導体集積回 路 1000において、温度サイクルなどにより応力集中が発生する箇所は、熱膨張差が 大きい榭脂層 7とシリコン基板 1の界面である。従来は、この界面の延長線上に貫通 電極 10とバンプの界面が位置していたため、貫通電極 10とバンプとの界面にクラッ クが発生していた。しかし、本発明の構造によれば、貫通電極 10とバンプとが別部材 ではなぐ貫通電極 10に連続するこれと一体であり突起部 10aがバンプとして機能す るため、せん断強度が高ぐクラックや剥離が発生しにくぐ信頼性が高い構造である
[0080] 以上、本発明の好ましい実施形態および実施例について説明したが、本発明はこ れらの実施形態および実施例に限定されるものではない。本発明の要旨を逸脱しな い範囲内において、様々な変更例を適宜に採用することが可能である。例えば、半 導体素子として MOSトランジスタに代えバイポーラトランジスタを形成することができ る。また、半導体基板として GaAs基板などの化合物半導体基板を用いてもよい。

Claims

請求の範囲
[1] 第 1主面と、該第 1主面と平行な第 2主面と、前記第 1主面上に形成された絶縁膜と を有する半導体基板と、
前記半導体基板および前記絶縁膜を貫通して形成されたビアホール内に埋め込ま れた貫通電極と、
前記第 2主面から突出して 、る突起電極と、
前記第 2主面上に合成樹脂により形成され、前記突起電極の周囲を囲んでいる第 2主面榭脂層と
を有する半導体装置。
[2] 前記突起電極は、前記貫通電極の延長部として該貫通電極と一体的に形成されて いる、請求項 1に記載の半導体装置。
[3] 前記突起電極の上面は、前記第 2主面榭脂層の上面と同一面内に位置している、 請求項 1または 2に記載の半導体装置。
[4] 前記第 2主面榭脂層は熱可塑性榭脂により形成されている、請求項 1から 3のいず れか 1項に記載の半導体装置。
[5] 前記第 2主面榭脂層は熱硬化性榭脂により形成されている、請求項 1から 3のいず れか 1項に記載の半導体装置。
[6] 前記熱硬化性榭脂は、エポキシ榭脂、ポリイミド榭脂、または変性ポリイミド榭脂の いずれかである、請求項 5に記載の半導体装置。
[7] 第 1主面と、該第 1主面と平行な第 2主面と、前記第 1主面上に形成された絶縁膜と を有する半導体基板と、
前記半導体基板および前記絶縁膜を貫通して形成されたビアホール内に埋め込ま れており、一部が前記第 2主面力 突出している貫通電極と
を有する半導体装置。
[8] 前記絶縁膜の内部および Zまたは前記絶縁膜の表面上に配線が形成されて 、る
、請求項 1から 7のいずれ力 1項に記載の半導体装置。
[9] 前記半導体基板の前記第 1主面側には、前記配線に接続された半導体素子が形 成されている、請求項 8に記載の半導体装置。
[10] 前記配線は前記貫通電極に接続されている、請求項 8または 9に記載の半導体装 置。
[11] 前記絶縁膜は、合成樹脂により形成された第 1主面榭脂層を含んでいる、請求項 1 力 7のいずれか 1項に記載の半導体装置。
[12] 前記貫通電極の前記第 1主面側の端面には接着金属層が形成されている、請求 項 1から 11のいずれか 1項に記載の半導体装置。
[13] 前記接着金属層は半田または金により形成されている、請求項 12に記載の半導体 装置。
[14] 請求項 1から 13のいずれか 1項に記載の半導体装置と、
前記半導体装置の前記第 2主面側に積層されている、他の種類の半導体装置と を有する積層型半導体集積回路。
[15] 請求項 1から 13のいずれか 1項に記載の半導体装置と、
前記半導体装置の前記第 1主面側および前記第 2主面側にそれぞれ積層されて いる、他の種類の複数の半導体装置と
を有する積層型半導体集積回路。
[16] 互いに積層された複数の、請求項 1から 13のいずれ力 1項に記載の半導体装置を 有し、
積層された前記複数の半導体装置のうち、最外層に位置する 2つの半導体装置を 除く中間層に位置する半導体装置は、前記第 1主面が、隣接する前記半導体装置 の前記第 2主面と対向し、かつ前記第 2主面が、隣接する前記半導体装置の前記第 1主面と対向するように配置されている、積層型半導体集積回路。
[17] 積層された前記複数の半導体装置のうちの前記最外層に位置する 2つの半導体 装置のうちの一方または両方は、前記第 1主面と前記第 2主面のうち外側に位置する 面上に、異なる種類の半導体装置が積層されている、請求項 16に記載の積層型半 導体集積回路。
[18] 前記半導体基板同士の間がアンダーフィルによって充填されている、請求項 14か ら 17のいずれか 1項に記載の積層型半導体集積回路。
[19] 前記アンダーフィルは、前記第 2主面の榭脂層または前記第 1主面の榭脂層によつ て形成されている、請求項 18に記載の積層型半導体集積回路。
[20] 半導体基板の第 1主面側に所定の深さのビアホールを形成する工程と、
前記ビアホール内に金属を埋め込んで貫通電極を形成する工程と、
第 2主面側から前記半導体基板をエッチングして、または研磨とエッチングを行つ て、前記貫通電極を前記半導体基板の第 2主面から突出させる工程と、
前記貫通電極の、前記第 2主面から突出した部分を覆うように、前記半導体基板の 前記第 2主面上に榭脂層を形成する工程と、
前記榭脂層と前記貫通電極を研磨して、前記貫通電極の表面と前記榭脂層の表 面を平坦ィ匕する工程と、
を含む半導体装置の製造方法。
[21] 半導体基板の第 1主面側に所定の深さのビアホールを形成する工程と、
前記ビアホール内に金属を埋め込んで貫通電極を形成する工程と、
第 2主面側から前記半導体基板をエッチングして、または研磨とエッチングを行つ て、前記貫通電極を前記半導体基板の第 2主面から突出させる工程と、
前記半導体基板の前記第 2主面上に絶縁膜を形成する工程と、
前記貫通電極の前記第 2主面から突出した部分を覆うように、前記半導体基板の 前記第 2主面上にもう 1つの榭脂層をさらに形成する工程と、
前記両榭脂層と前記貫通電極を研磨して、前記貫通電極の表面と前記榭脂層の 表面を平坦化する工程と、
を含む半導体装置の製造方法。
[22] 前記半導体基板の前記第 1主面側に前記ビアホールを形成する工程は、前記半 導体基板の前記第 1主面上に絶縁膜を形成する工程と、該絶縁膜にフォトリソグラフ ィ法により開口を形成する工程と、前記絶縁膜をマスクとして前記半導体基板をエツ チングする工程とを含んで 、る、請求項 20または 21に記載の半導体装置の製造方 法。
[23] 前記ビアホール内に金属を埋め込んで前記貫通電極を形成する工程は、前記密 着層を含むめっき下地層を形成する工程と、電解めつきを行う工程と、前記半導体基 板の表面上の電解めつき層と、前記密着層を含むめっき下地層とを除去する工程と を含み、
前記電解めつき層と、前記密着層を含むめっき下地層とを除去する際に、前記半 導体基板の前記第 1主面上に前記絶縁膜を残す、
請求項 22に記載の半導体装置の製造方法。
[24] 前記ビアホール内に金属を埋め込んで前記貫通電極を形成する工程は、前記密 着層を含むめっき下地層を形成する工程と、電解めつきを行う工程と、前記半導体基 板の表面上の電解めつき層と、前記密着層を含むめっき下地層とを除去する工程と を含む、
請求項 20または 21に記載の半導体装置の製造方法。
[25] 前記密着層を含むめっき下地層を形成する工程は気相法により行われる、請求項
23または 24に記載の半導体装置の製造方法。
[26] 前記貫通電極の表面と前記榭脂層の表面を平坦ィ匕する工程が終了した後に、前 記榭脂層を除去する、請求項 20から 25のいずれかに記載の半導体装置の製造方 法。
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