JP2009021604A - 半導体チップとその製造方法及びこれを有する積層パッケージ - Google Patents

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Abstract

【課題】半導体チップと、その製造方法及びこれを含む積層パッケージを提供する。
【解決手段】ウエハー１１０と、前記ウエハー１１０上に形成された半導体素子１２０と、前記半導体素子１２０と電気的に繋がれたトップメタル１５２と、前記ウエハー１１０及び前記ウエハー１１０上に配置される複数の絶縁層１３１、１３２、１３３を貫くディープビア１６２と、前記ディープビア１６２の端部を覆って、前記ディープビア１６２と電気的に繋がって、前記トップメタル１５２と電気的に繋がる配線層１７０を含める。
【選択図】図１

Description

実施例は、半導体チップとその製造方法及びこれを有する積層パッケージについて開示される。
現在の電子製品市場は、ポータブルの方向へと急激に拡大されている。ポータブル電子製品に実装される各部品は軽薄短小化にならなければならない。各部品の軽薄短小化のために、実装部品である半導体パッケージの個別大きさを縮める技術と、多数個別の各半導体チップを一つのチップ(one chip)にするＳＯＣ(system on chip)技術及び多数個別の各半導体チップを一つのパッケージで集積するＳＩＰ(system in package)技術が必要である。
多数個別の各半導体チップを一つのパッケージで集積する時、パッケージの物理的な強度と、パッケージ中に配置された各チップの間の性能及び信頼度が向上されなければならない。
本発明は、半導体チップと、その製造方法及びこれを有する積層パッケージを提供することを課題とする。
また、本発明は、各半導体素子と各配線及びディープビアの位置に構わずに半導体チップ積層パッケージを設計することができる半導体チップを提供することを課題とする。
また、本発明は、各半導体素子と各配線及びディープビアの位置に構わずに半導体チップ積層パッケージを設計することができる半導体チップの製造方法を提供することを課題とする。
また、本発明は、半導体チップ内部に配置された、各半導体素子と各配線及びディープビアの位置に構わずに設計することができる半導体チップ積層パッケージとその製造方法を提供することを課題とする。
本発明による半導体チップは、ウエハーと、前記ウエハー上に形成された半導体素子と、前記半導体素子と電気的に繋がれたトップメタルと、前記ウエハー及び前記ウエハー上に配置される複数の絶縁層（誘電体層）を貫くビア(Deep Via)と、前記ビアの端部を覆って、前記ビアと電気的に繋がって、前記トップメタルと電気的に繋がる配線層を含む。
実施例による半導体チップの製造方法は、ウエハー上に半導体素子と、前記半導体素子を覆う複数の絶縁層及び前記複数の半導体素子に電気的に繋がるトップメタルを形成する段階と、前記トップメタルを覆う第１保護膜を形成する段階と、前記ウエハーの一部と前記複数の絶縁層及び前記第１保護膜を貫くディープビアを形成する段階と、前記ディープビアの一端部を覆って、前記ディープビアと電気的に繋がって、前記トップメタルと電気的に繋がる配線層を形成する段階を含む。
本発明による半導体チップ積層パッケージは、ウエハーと、前記ウエハー上に形成された半導体素子と、前記半導体素子と電気的に繋がれたトップメタルと、前記ウエハー及び前記ウエハー上に配置される複数の絶縁層を貫くディープビア及び前記ディープビアの端部を覆って、前記ディープビアと電気的に繋がって、前記トップメタルと電気的に繋がる配線層を含む第１半導体チップと、前記第１半導体チップ上に積層される第２半導体チップと、前記配線層上に配置されて、前記配線層と電気的に繋がって、前記第２半導体チップと電気的に繋がる導電部材を含む。
本発明は配線層によって、各半導体素子、各配線及びディープビアの位置に構わずに半導体チップ積層パッケージを設計することができる半導体チップ及びその製造方法を提供できる。
本発明は半導体チップ内部に配置された各半導体素子、各配線及びディープビアの位置に構わずに半導体積層パッケージが設計されることができるように配線層を持つ半導体チップを含む半導体チップ積層パッケージを提供できる。
（半導体チップ）
図１は実施例による半導体チップの断面図である。
図１を参照すれば、半導体チップは、シリコンウエハー１１０と、半導体素子１２０と、第１乃至第３絶縁層１３１、１３２、１３３と、第１及び第２ビア１４１、１４２と、下部配線１５１と、トップメタル１５２と、第１乃至第３の保護膜１３４、１３７、１３８と、バッファー膜１３５と、バリアーメタル１６１と、ディープビア１６２及び配線層１７０を含む。
前記シリコンウエハー１１０は、プレート(plate)形状（矩形形状）を持つ。前記シリコンウエハー１１０として使われることができる物質の例としては、単結晶シリコン(single crystal silicon)である。前記シリコンウエハー１１０の厚さＨは、例えば、約４０μｍ乃至６０μｍである。
前記半導体素子１２０は、前記シリコンウエハー１１０上に形成される。前記半導体素子１２０の例としては、ＤＭＯＳトランジスター(DMOS transistor)とＣＭＯＳトランジスター(CMOS transistor)とバイジャンクショントランジスター(bi-junction transistor)とダイオード(diode)などを挙げることができる。前記半導体素子１２０はゲート電極とソース電極とドレーン電極及びチャンネル領域などを含むことができる。
前記第１絶縁層１３１は前記半導体素子１２０を覆って、前記第１絶縁層１３１は前記半導体素子１２０を絶縁する。前記第２絶縁層１３２は前記下部配線１５１を覆って、前記第２絶縁層１３２は前記下部配線１５１を絶縁する。前記第３絶縁層１３３は前記第２絶縁層１３２上に配置されて、前記第３絶縁層１３３は前記トップメタル１５２の対面（上面）を露出する。前記第３絶縁層１３３は前記トップメタル１５２の側面を絶縁する。
前記第１ビア１４１は前記第１絶縁層１３１を貫いて、前記第１ビア１４１は前記半導体素子１２０と電気的に繋がっている。前記第２ビア１４２は前記第２絶縁層１３２を貫いて、前記第２ビア１４２は前記下部配線１５１に電気的に繋がる。
前記下部配線１５１は前記第１絶縁層１３１上に形成されて、前記下部配線１５１は前記第１ビア１４１に電気的に繋がる。すなわち、前記半導体素子１２０及び前記下部配線１５１は前記第１ビア１４１によって電気的に繋がる。
前記トップメタル１５２は前記第２絶縁層１３２上に形成されて、前記トップメタル１５２は前記第２ビア１４２に電気的に繋がる。すなわち、前記下部配線１５１及び前記トップメタル１５２は前記第２ビア１４２によって電気的に繋がる。
したがって、前記トップメタル１５２は前記第１及び第２ビア１４１、１４２及び前記下部配線１５１を通じて、前記半導体素子１２０と電気的に繋がる。
前記第１ビア１４１と前記下部配線１５１と前記第２ビア１４２及び前記トップメタル１５２として使われることができる物質の例としては、銅(Ｃｕ)とタングステン(Ｗ)及びアルミニウム(Ａｌ)などを挙げることができる。
前記第１保護膜１３４は前記トップメタル１５２を覆って、前記第１保護膜１３４は前記トップメタル１５２の一部を露出する第１ホールを含む。前記第１保護膜１３４として使われることができる物質の例としては、窒化物などを挙げることができ、前記第１保護膜１３４の厚さは約２０００Å乃至約３０００Åである。
ディープビアホール１６０は、前記シリコンウエハー１１０と前記第１絶縁層１３１と前記第２絶縁層１３２と前記第３絶縁層１３３及び前記第１保護膜１３４を貫く。前記ディープビアホール１６０の直径は約１０μｍ乃至約３０μｍである。
前記バッファー膜１３５は、前記第１保護膜１３４の上面及び前記ディープビアホール１６０の内側面に上に配置される。前記バッファー膜１３５として使われることができる物質の例としては酸化物などを挙げることができる。前記バッファー膜１３５は前記トップメタル１５２の一部を露出する第２ホールを含む。前記バッファー膜１３５は前記ディープビア１６２を成す金属が前記シリコンウエハー１１０または前記第１乃至第３絶縁層１３１、１３２、１３３に拡散することを防ぐ。
前記バリアーメタル１６１は前記バッファー膜１３５上に配置される。前記バリアーメタル１６１は、後述されるディープビア１６２を成す金属が前記シリコンウエハー１１０または前記第１乃至第３絶縁層１３１、１３２、１３３に拡散することを防ぐ。
前記ディープビア１６２は、前記ディープビアホール１６０内側に配置される。前記ディープビア１６２として使われることができる物質の例として、銅、銅合金、タングステン及び銀などを挙げることができる。前記ディープビア１６２は、例えば、柱形状を持つことができ、前記ディープビア１６２は、例えば、円筒形象を持つことができる。ディープビア１６２は、前記ディープビアホール１６０内側にシード金属を形成し、電気メッキ方式または無電解メッキ方式によってディープビア金属をメッキして、ディープビア１６２を形成する。
前記ディープビア１６２は端部（下端部）１６３、端部（上端部）１６４を持ち、両端部１６３、１６４中、一つの端部１６４は後述される配線層１７０によって覆われて、残り一つの端部１６３は露出する。
前記配線層１７０は前記バッファー膜１３５上に配置されて、前記配線層１７０は前記ディープビア１６２の一端部１６４を覆う。前記配線層１７０は前記第１ホール及び前記第２ホールによって露出されたトップメタル１５２を覆い、前記配線層１７０は前記ディープビア１６２及び前記トップメタル１５２と電気的に繋がる。前記配線層１７０は第１配線１７１、第２配線１７２及びパッド部１７４を含む。
前記第１配線１７１は前記ディープビア１６２の一端部１６４を覆い、前記第１ホール及び前記第２ホールによって露出されたトップメタル１５２を覆う。前記第１配線１７１は、後述される第２配線１７２として使われる金属が、前記トップメタル１５２及び前記ディープビア１６２に拡散することを防ぐ。前記第１配線１７１として使われることができる金属の例としては、チタン、チタンナイトライド、チタンシリコンナイトライド、タンタル、タンタルナイトライド及びタンタルシリコンナイトライドなどを挙げることができる。
前記第１配線１７１は、前記ディープビア１６２と前記第２配線１７２を連結する。すなわち、前記第１配線１７１は、前記ディープビア１６２が銅で構成され、前記第２配線１７２がアルミニウムで構成された場合、二つの金属を連結させるバッファー層機能を遂行する。
前記第２配線１７２は、前記第１配線１７１上に積層されて形成される。前記第２配線１７２として使われることができる物質の例としては、アルミニウム及びアルミニウム合金などを挙げることができる。
前記パッド部１７４は、後述される第３ホール及び第４ホールによって露出されて、前記パッド部は、導電部材等を通じて他の半導体チップまたはＰＣＢ基板などに電気的に接続されることができる。
前記第２保護膜１３７は、前記バッファー膜１３５上に配置されて、前記第２保護膜１３７は、前記配線層１７０の一部を覆う。前記第２保護膜１３７は、前記配線層１７０を保護して、前記第２保護膜１３７は、前記パッド部１７４を露出する第３ホールを含む。前記第２保護膜１３７として使われることができる物質の例としては、酸化物などを挙げることができる。
前記第３保護膜１３８は、前記第２保護膜１３７上に配置されて、前記第３保護膜１３８は、前記配線層１７０を保護する。前記第３保護膜１３８は、前記パッド部１７４を露出する第４ホールを含み、前記第３保護膜１３８として使われることができる物質の例としては、窒化物を挙げることができる。
実施例による半導体チップ上に、他の半導体チップが積層されることができる。この時、前記他の半導体チップは、前記パッド部１７４上に配置される導電部材を通じて電気的に接続される。この時、前記パッド部１７４は、前記半導体チップの上面の望む位置に形成されることができる。よって、実施例は、半導体チップ積層パッケージをより自由に設計することができる半導体チップを提供する。また実施例は、前記ディープビア１６２を望む位置に形成することができる半導体チップを提供する。
（半導体チップの製造方法）
図２Ａ乃至図２Ｋは、実施例の、半導体チップの製造方法による工程を図示した断面図である。
図２Ａを参照すれば、シリコンウエハー１１０上に複数の半導体素子１２０が形成されて、前記各半導体素子１２０を覆う第１絶縁層１３１が形成される。また、前記第１絶縁層１３１を貫いて前記各半導体素子１２０に電気的に繋がる第１ビア１４１が形成されて、前記第１絶縁層１３１上に前記第１ビア１４１と電気的に繋がる下部配線１５１が形成される。
前記下部配線１５１を覆う第２絶縁層１３２が形成されて、前記第２絶縁層１３２を貫いて、前記下部配線１５１と電気的に繋がる第２ビア１４２が形成される。前記第２絶縁層１３２上に前記第２ビア１４２と電気的に繋がるトップメタル１５２が形成される。
以後、前記トップメタル１５２を覆う第３絶縁層１３３が形成されて、前記トップメタル１５２及び第３絶縁層１３３は、化学的機械的研磨(chemical mechanical polishing：CMP)工程によって平坦化されて、前記トップメタル１５２の上部が露出される。
前記第１ビア１４１、前記下部配線１５１、前記第２ビア１４２及び前記トップメタル１５２として使われることができる物質の例としては、銅(Ｃｕ)及びタングステン(Ｗ)などを挙げることができる。
図２Ｂを参照すれば、前記ＣＭＰ工程の後に、前記トップメタル１５２及び前記第３絶縁層１３３を覆う第１窒化膜１３４ａが形成される。前記第１窒化膜１３４ａとして使われることができる物質の例としては、窒化物などを挙げることができる。前記第１窒化膜１３４ａは、化学的気相成長法(chemical vapor deposition：CVD)によって形成されることができる。前記第１窒化膜１３４ａの厚さは、約２０００乃至３０００Åである。
図２Ｃを参照すれば、前記第１窒化膜１３４ａが形成された後、前記シリコンウエハー１１０の一部、前記第１絶縁層１３１、前記第２絶縁層１３２、前記第３絶縁層１３３及び前記第１窒化膜１３４ａを貫くディープビアホール１６０が形成される。
前記ディープビアホール１６０を形成するため、前記第１窒化膜１３４ａ上にフォトレジストフィルムが形成される。前記フォトレジストフィルムの厚さは約２乃至５μｍであって、前記フォトレジストフィルムの選択度(selectivity)は９０:１である。前記第１窒化膜、第１乃至第３絶縁層１３１、１３２、１３３及びシリコンウエハー１１０が、エッチング液によって９０の厚さが除去される間、フォトレジストフィルムは１の厚さが除去される。前記フォトレジストフィルムは、露光工程及び現象工程を含むフォト工程によってパターニングされて、前記第１窒化膜１３４ａ上にフォトレジストパターンが形成される。
前記シリコンウエハー１１０の一部、前記第１絶縁層１３１、前記第２絶縁層１３２、前記第３絶縁層１３３及び前記第１窒化膜１３４ａは、前記フォトレジストパターンをエッチングマスクとして使ってパターニングして、前記ディープビアホール１６０が形成される。前記ディープビアホール１６０は約１０乃至３０μｍの直径を持ち、約５０μｍ以上の深みを持つ。
図２Ｄを参照すれば、前記ディープビアホール１６０が形成された後、第１酸化膜１３５ａが形成されるが、前記第１酸化膜１３５ａは前記第１窒化膜１３４ａ上面及び前記ディープビアホール１６０内側面を覆って形成される。前記第１酸化膜１３５ａとして使われることができる物質の例としては、シリコン酸化物SiOxなどを挙げることができる。
前記第１酸化膜１３５ａが形成された後、前記第１酸化膜１３５ａ上にバリアー金属膜１６１ａが形成される。前記バリアー金属膜１６１ａとして使われることができる物質の例としては、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンシリコンナイトライド（ＴｉＳｉＮ）、タンタル（Ｔａ）、タンタルナイトライド（ＴａＮ）及びタンタルシリコンナイトライド（ＴａＳｉＮ）などを挙げることができる。前記バリアー金属膜１６１ａの厚さは例えば、約１０００乃至３０００Åであることがある。
前記第１酸化膜１３５ａ及び前記バリアー金属膜１６１ａはＣＶＤ工程によって形成されることができる。
前記バリアー金属膜１６１ａが形成された後、前記バリアー金属膜１６１ａ上及び前記ディープビアホール１６０内側にディープビア金属１６２ａが形成される。前記ディープビア金属１６２ａとして使われることができる物質の例としては、銅、銅合金、タングステン及び銀などを挙げることができる。
図２Ｅを参照すれば、前記ディープビア金属１６２ａが形成された後、ＣＭＰ工程によって、前記第１窒化膜１３４ａ上に形成された第１酸化膜１３５ａの一部、前記第１窒化膜１３４ａ上に形成されたバリアー金属膜１６１ａ、前記第１窒化膜１３４ａ上に形成されたディープビア金属１６２ａは除去されて、前記第１酸化膜１３５ａは平たくなって、バリアーメタル１６１及びディープビア１６２が形成される。
図２Ｆを参照すれば、前記第１酸化膜１３５ａ上に第２窒化膜１３６が形成されるが、前記第２窒化膜１３６を成す物質は前記第１窒化膜１３４ａを成す物質と同一である。前記第２窒化膜１３６は前記ディープビア１６２の酸化を防ぐ。
図２Ｇを参照すれば、前記第２窒化膜１３６が形成された後、前記第２窒化膜１３６上にフォトレジストフィルムが形成される。前記フォトレジストフィルムは現像工程及び露光工程を含むフォト工程によってパターニングされて、前記トップメタル１５２の一部に対応する第２窒化物を露出するフォトレジストパターンが前記第２窒化膜１３６上に形成される。
前記フォトレジストパターンをエッチングマスクとして使って、前記第１窒化膜１３４ａの一部、前記第１酸化膜１３５ａ及び前記第２窒化膜１３６はパターニングされる。この時、前記トップメタル１５２の一部に対応する第２窒化膜１３６及び前記トップメタル１５２の一部に対応する第１酸化膜１３５ａは除去される。
しかし、前記トップメタル１５２の一部に対応する第１窒化膜１３４ａの一部は所定の厚さ分残って、前記トップメタル１５２の一部に対応する第１窒化膜１３４ａの上部のみ除去される。前記厚さは第２窒化膜１３６の厚さと同じである。
図２Ｈを参照すれば、前記第２窒化膜１３６及び所定の厚さ分残っている第１窒化膜１３４ａは、ブランケット(blanket)エッチング工程によって除去されて、第１保護膜１３４及びバッファー膜１３５が形成される。前記第１保護膜１３４及び前記バッファー膜１３５は前記トップメタル１５２の一部を露出する。前記ディープビア１６２の一端部１６４は前記第２窒化膜１３６が除去されことで露出される。
図２Ｉを参照すれば、前記第２窒化膜１３６及び前記所定の厚さ分残っている第１窒化膜１３４ａが除去された後、前記第１酸化膜１３５ａ（バッファー膜１３５）、前記トップメタル１５２の一部及び前記ディープビア１６２の一端部１６４を覆う第１再配線金属膜が全面的にかけて形成される。
前記第１再配線金属膜として使われることができる物質の例としては、チタン、チタンナイトライド、チタンシリコンナイトライド、タンタル、タンタルナイトライド及びタンタルシリコンナイトライドなどを挙げることができる。
以後、前記第１再配線金属膜を覆う第２再配線金属膜が全面的にかけて形成される。前記第２再配線金属膜として使われることができる物質の例としては、アルミニウム及びアルミニウム合金などを挙げることができる。
前記第１再配線金属膜及び前記第２再配線金属膜はマスク工程を通じてパターニングされて、前記露出されたトップメタル１５２及び前記露出されたディープビア１６２の一端部を覆う配線層１７０が形成される。前記配線層１７０は前記トップメタル１５２及び前記ディープビア１６２に電気的に繋がる。
図２Ｊを参照すれば、前記配線層１７０が形成された後、前記配線層１７０及び前記バッファー膜１３５上に、第２酸化膜及び第３窒化膜が順次に形成される。前記第２酸化膜として使われることができる物質の例としては、ＵＳＧ(Undoped Silicate Glass)またはＴＥＯＳ(Tetra Ethyl Ortho Silicate)などを含むことができる。前記第２酸化膜の厚さは約１００００Å乃至１５０００Åである。前記第３窒化膜として使われることができる物質の例としては、シリコン窒化物(ＳｉＮｘ)などを挙げることができ、前記第３窒化膜の厚さは約１００００Å乃至約１３０００Åである。
前記第２酸化膜及び第３窒化膜は、マスク工程を通じてパターニングされて、前記配線層１７０の一部を露出する第２保護膜１３７及び第３保護膜１３８が形成される。前記露出された配線層１７０によって外部と電気的に繋がることができるパッド部１７４が形成される。
図２Ｋを参照すれば、前記第２保護膜１３７及び第３保護膜１３８が形成された後、前記シリコンウエハー１１０の下部、前記バッファー膜１３５、前記バリアーメタル１６１層及び前記ディープビア１６２の一部が切断されて、前記ディープビア１６２の一端部（下端部）が露出される。この時、残っているシリコンウエハーの厚さＨは約４０μｍ乃至６０μｍである。
（半導体チップ積層パッケージ）
図３は、実施例による半導体チップを含む半導体チップ積層パッケージを図示した断面図である。半導体チップ積層パッケージに対して、第１半導体チップ及び第２半導体チップは前に説明した実施例による半導体チップを参照する。
半導体チップ積層パッケージは、第１半導体チップ１００、第２半導体チップ２００、導電部材３００及び回路基板４００を含む。
前記第１半導体チップ１００は、第１シリコンウエハー１１０、第１半導体素子１２０、第１半導体チップ１００の各絶縁層１３０、第１トップメタル１５２、第１ディープビア１６２、第１配線層１７０及び第１保護膜１３７を含む。
前記第１シリコンウエハー１１０として使われることができる物質の例としては、単結晶シリコンなどを挙げることができ、前記第１半導体素子１２０は、前記第１シリコンウエハー１１０上に形成される。
前記第１半導体チップ１００の各絶縁層１３０は、前記第１半導体素子１２０を覆って形成される。前記第１トップメタル１５２は、前記各絶縁層１３０上に形成されて、前記第１トップメタル１５２は、前記各絶縁層１３０を貫くビア１４１、１４２及び前記絶縁層１３０の間に配置される各配線１５１を通じて前記第１半導体素子１２０と電気的に繋がる。
前記第１ディープビア１６２は、前記絶縁層１３０及び前記第１シリコンウエハー１１０を貫いて、前記第１ディープビア１６２の一端部は露出する。
前記第１配線層１７０は、前記露出する端部の反対側の前記第１ディープビア１６２の端部を覆って、前記第１トップメタル１５２の一部または全部を覆う。前記第１配線層１７０は、前記第１ディープビア１６２及び前記第１トップメタル１５２に電気的に接続される。前記第１配線層１７０は、外部に露出される第１パッド部１７４を含む。
前記第１保護膜１３７は、前記第１配線層１７０を覆って、前記第１保護膜１３７は、前記第１パッド部１７４を露出するホールを含む。
前記第２半導体チップ２００は、前記第１半導体チップ１００上に配置される。前記第２半導体チップ２００は、第２シリコンウエハー２１０、第２半導体素子２２０、第２半導体チップの絶縁層２３０、第２トップメタル２５２、第２ディープビア２６２、第２配線層２７２及び第２保護膜２３７を含む。
前記第２シリコンウエハー２１０として使われることができる物質の例としては、単結晶シリコンなどを挙げることができる。
前記第２半導体素子２２０は、前記第２シリコンウエハー２１０上に形成されて、前記絶縁層２３０は、前記第２半導体素子２２０を覆って形成される。
前記第２トップメタル２５２は、前記絶縁層２３０上に形成されて、前記第２トップメタル２５２は、前記絶縁層２３０を貫くビア２４１、２４２及び前記絶縁層２３０の間に配置される配線２５１を通じて前記第２半導体素子２２０と電気的に繋がる。
前記第２ディープビア２６２は、前記絶縁層２３０及び前記第２シリコンウエハー２１０を貫いて、前記第２ディープビア２６２の一端部は、前記導電部材３００と接触されて、前記導電部材３００に電気的に繋がる。
前記第２配線層２７２は、前記導電部材３００に電気的に繋がる端部の反対側の前記第２ディープビア２６２の端部を覆って、前記第２トップメタル２５２の一部を覆う。前記第２配線層２７２は、前記第２ディープビア２６２及び前記第２トップメタル２５２に電気的に接続される。前記第２配線層２７２は、外部に露出される第２パッド部２７４を含む。
前記第２保護膜２３７は、前記第２配線層２７２を覆って、前記第２保護膜２３７は、前記第２パッド部２７４を露出するホールを含む。
前記導電部材３００は、第１導電部材３１０及び第２導電部材３２０を含む。
前記第１導電部材３１０は、前記第１半導体チップ１００及び前記第２半導体チップ２００の間に介在されて、前記第１導電部材３１０は、前記第１パッド部１７４及び前記第２パッド部２７４に接続された第２ディープビア２６２と接触して電気的に接続される。すなわち、前記第１導電部材３１０は、前記第１半導体チップ１００及び第２半導体チップ２００を電気的に連結する。
前記第２導電部材３２０は、前記第１半導体チップ１００及び後述される回路基板４００の間に介在されて、前記第２導電部材３２０は、前記第１パッド部１７４に第１導電部材３１０を介して接続された第２配線層２７２等及び後述される第３パッド部４１０と接触して電気的に接続される。すなわち、前記第２導電部材３２０は、第２半導体チップ２００を介して前記第１半導体チップ１００及び後述される回路基板４００を電気的に連結する。
前記導電部材３００は、例えば、銀ソルダーペースト(Ag Solder paste)であることがある。
前記回路基板４００は、前記第２半導体チップ２００上に配置される。前記回路基板４００は、内部に印刷配線を含み、前記印刷配線に電気的に繋がって、外部に露出された第３パッド部４１０を含む。前記回路基板４００は、前記第２導電部材３２０及び前記第３パッド部４１０が互いに接触するように前記第２半導体チップ２００上に配置される。
前記第１パッド部１７４は、望む位置に形成することができるから、前記第１パッド部１７４に対応して形成される前記第２ディープビア２６２の位置も望む位置に形成することができる。よって、半導体チップ積層パッケージは、前記第１半導体素子１２０、前記第１トップメタル１５２及び前記第１ディープビア１６２の位置に構わずに設計されることができる。
すなわち、前記第１及び第２配線層１７０、２７２によって、前記第１及び第２半導体素子１２０、２２０、前記配線１５１、２５１、前記第１及び第２トップメタル１５２、２５２及び前記第１及び第２ディープビア１６２、２６２の位置に構わずに、前記第１半導体チップ１００及び前記第２半導体チップ２００は、望む位置に配置されることができる。これによって、半導体チップを効率的に配置することができる半導体チップ積層パッケージが形成される。
また、前記第１及び第２配線層１７０、２７２は、二つの層に形成されることができて、二つの中で一つの層は、前記第１及び第２ディープビア１６２、２６２と接触して電気的に繋がる。
実施例による半導体チップの断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例の半導体チップの製造方法による工程を図示した断面図である。 実施例による半導体チップ積層パッケージの断面図である。
符号の説明
１００ 第１半導体チップ、 １１０ シリコンウエハー、 １２０ 半導体素子、 １３１ 第１絶縁層、 １３２ 第２絶縁層、 １３３ 第３絶縁層、 １３４ 第１保護膜、 １３５ バッファー膜、１３７ 第２保護膜、 １３８ 第３保護膜、 １４１ 第１ビア、 １４２ 第２ビア、 １５１ 下部配線、 １５２ トップメタル、 １６０ ディープビアホール、 １６１ バリアーメタル、 １６２ ディープビア、 １６３ 端部、 １６４ 端部、 １７０ 配線層、 １７１ 第１配線、 １７２ 第２配線、 １７４ パッド部、 ２００ 第２半導体チップ、 ２２０ 第２半導体素子、 ２３０ 絶縁層、 ２３７ 第２保護膜、 ２４１ ビア、 ２４２ ビア、 ２５１ 配線、 ２５２ 第２トップメタル、 ２６２ 第２ディープビア、 ２７２ 第２配線層、 ２７４ 第２パッド部、 ３００ 導電部材、 ３１０ 第１導電部材、 ３２０ 第２導電部材、 ４００ 回路基板、 ４１０ 第３パッド部、 １３４ａ 第１窒化膜、 １３５ａ 第１酸化膜、 １６１ａ バリアー金属膜、 １６２ａ ディープビア金属。

Claims (16)

  1. ウエハーと、前記ウエハー上に形成された半導体素子と、前記半導体素子と電気的に繋がれたトップメタルと、前記ウエハー及び前記ウエハー上に配置される複数の絶縁層を貫くビアと、前記ビアの端部を覆って、前記ビアと電気的に繋がって、前記トップメタルと電気的に繋がる配線層を含む半導体チップ。
  2. 前記トップメタルの一部を露出する保護膜を含む請求項１に記載の半導体チップ。
  3. 前記トップメタル及び前記配線層の間に介在されるバリアー層を含む請求項１に記載の半導体チップ。
  4. 前記ビアのまわりを取り囲むバリアー層を含む請求項１に記載の半導体チップ。
  5. 前記配線層は、外部の装置と電気的に連結するために露出するパッドを含む請求項１に記載の半導体チップ。
  6. ウエハー上に半導体素子と、前記半導体素子を覆う複数の絶縁層及び前記複数の半導体素子に電気的に繋がるトップメタルを形成する段階と、前記トップメタルを覆う第１保護膜を形成する段階と、前記ウエハーの一部と前記複数の絶縁層及び前記第１保護膜を貫くディープビアを形成する段階と、前記ディープビアの一端部を覆って、前記ディープビアと電気的に繋がって、前記トップメタルと電気的に繋がる配線層を形成する段階を含む半導体チップの製造方法。
  7. 前記ウエハーの一部及び前記ディープビア一端部をいっぺんに切断する段階を更に含む請求項６に記載の半導体チップの製造方法。
  8. 前記ディープビアを形成する段階は、前記ウエハーの一部と前記複数の絶縁層及び前記第１保護膜を貫くディープビアホールを形成する段階と、前記保護膜及び前記ディープビアホール内側面を覆うバッファー層を形成する段階と、前記バッファー層上にバリアーメタル層を形成する段階と、前記ディープビアホール内側にディープビアを形成する段階を含む請求項６に記載の半導体チップの製造方法。
  9. 前記ディープビアを形成する段階は、前記ウエハーの一部、前記複数の絶縁層及び前記第１保護膜を貫くディープビアホールを形成する段階と、前記ディープビアホール内側にシード金属を形成する段階と、電気メッキ方式または無電解メッキ方式によってディープビア金属をメッキして、ディープビアを形成する段階を含む請求項６に記載の半導体チップの製造方法。
  10. 前記第１保護膜を形成する段階は、前記トップメタルを露出するホールを形成する段階を含むことと、前記配線層を形成する段階は、前記露出したトップメタル及び前記ディープビアの一端部を覆う第１配線を形成する段階と、前記第１配線上に第２配線を形成する段階を含む請求項６に記載の半導体チップの製造方法。
  11. 前記配線層を形成した後、前記配線層を覆って、前記配線層の一部を露出する第２保護膜を形成する段階を更に含む請求項６に記載の半導体チップの製造方法。
  12. 前記第２保護膜はＵＳＧ、ＴＥＯＳ及びシリコン窒化物の中で少なくとも一つを含む請求項１１に記載の半導体チップの製造方法。
  13. ウエハーと、前記ウエハー上に形成された半導体素子と、前記半導体素子と電気的に繋がれたトップメタルと、前記ウエハー及び前記ウエハー上に配置される複数の絶縁層を貫くディープビア及び前記ディープビアの端部を覆って、前記ディープビアと電気的に繋がって、前記トップメタルと電気的に繋がる配線層を含む第１半導体チップと、前記第１半導体チップ上に積層される第２半導体チップと、前記配線層上に配置されて、前記配線層と電気的に繋がって、前記第２半導体チップと電気的に繋がる導電部材を含む半導体チップ積層パッケージ。
  14. 前記配線層は、前記ディープビアと接触する第１配線及び前記第２配線上に配置される第２配線を含む請求項１３に記載の半導体チップ積層パッケージ。
  15. 前記配線層は、前記第１配線及び前記第２配線に電気的に繋がるパッド部を含む請求項１４に記載の半導体チップ積層パッケージ。
  16. 前記第１配線は、前記ディープビアと前記第２配線を電気的に連結するバッファー機能を遂行する請求項１４に記載の半導体チップ積層パッケージ。
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