KR20210145568A - 기판들이 스택된 반도체 장치 및 제조 방법 - Google Patents

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KR20210145568A
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diffusion barrier
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pad
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김기범
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Abstract

반도체 장치는 제1반도체 기판에 수직하게 스택된 제2반도체 기판을 포함한다. 제1반도체 기판은, 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층, 및 제1확산 배리어층의 제2표면에 제3표면이 드러난 관통 비아를 포함한다. 제2반도체 기판은, 제2반도체 기판 바디와, 제1확산 배리어층의 표면에 직접적으로 본딩된 제2확산 배리어층, 및 관통 비아의 표면 보다 작은 표면적의 가지면서 관통 비아의 표면에 직접적으로 본딩된 프런트 패드를 포함한다.

Description

기판들이 스택된 반도체 장치 및 제조 방법{Semiconductor devices including stacked substrates and method for fabricating the same}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 반도체 기판들이 3차원적으로 스택된 반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 장치(semiconductor device)는 다양한 전자 제품(electronic application)에 사용되고 있다. 반도체 장치는 개인용 컴퓨터, 휴대폰이나 카메라 등에 사용될 수 있다. 반도체 기판 또는 반도체 웨이퍼 상에 반도체 물질의 층, 도전층, 유전층 또는 절연층들을 증착하고, 이들 층들을 패터닝하여 회로 부품들과 회로 요소들(circuit components and elements)을 형성하는 공정들과, 반도체 기판 또는 웨이퍼(wafer)를 개별 다이들(dies)로 분리하고 개별 다이들을 패키지들로 패키징(packaging)하는 공정들에 의해 반도체 장치가 제조될 수 있다.
트랜지스터나 커패시터 및 다이오드들과 같은 다양한 전자 부품들의 집적 밀도(integration density)가 증가되고 좀더 작은 크기의 패키지들(smaller packages) 이 요구되면서, 3차원 반도체 장치가 최근 개발되고 있다. 3차원 반도체 장치는 패키지 온 패키지(PoP: package on package)나 시스템 인 패키지(SiP)와 같은 패키지 형태로 개발되고 있다.
본 출원은 반도체 기판들이 3차원적으로 스택되고, 관통비아(trough via)와 프런트 패드(front pad)가 직접적으로 본딩(direct bonding)되면서 반도체 기판들이 서로 스택된 구조를 포함한 반도체 장치 및 반도체 장치를 제조하는 방법을 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 기판; 및 상기 제1반도체 기판에 수직하게 스택된 제2반도체 기판;을 포함한 반도체 장치를 제시한다.
상기 제1반도체 기판은, 제1반도체 기판 바디; 상기 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층; 및 상기 제1확산 배리어층의 제2표면에 제3표면이 드러난 관통 비아;를 포함할 수 있다.
상기 제2반도체 기판은, 상기 제1반도체 기판 바디 상에 배치된 제2반도체 기판 바디; 상기 제2반도체 기판 바디의 상기 제1반도체 기판 바디를 바라보는 제4표면을 덮고, 상기 제1확산 배리어층의 제2표면에 제5표면의 일부 부분이 직접적으로 본딩된 제2확산 배리어층; 및 상기 제2확산 배리어층의 제5표면에 드러난 제6표면이 상기 관통 비아의 제3표면 보다 작은 표면적을 가지면서 상기 관통 비아의 제3표면에 직접적으로 본딩된 프런트 패드;를 포함할 수 있다.
본 출원의 일 관점은, 제1반도체 기판; 및 상기 제1반도체 기판에 수직하게 스택된 제2반도체 기판;을 포함하는 반도체 장치를 제시한다.
상기 제1반도체 기판은, 제1반도체 기판 바디; 상기 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층; 및 상기 제1확산 배리어층의 제2표면에 제3표면이 드러난 제1관통 비아;를 포함할 수 있다.
상기 제2반도체 기판은, 상기 제1반도체 기판 바디 상에 배치된 제2반도체 기판 바디; 상기 제2반도체 기판 바디의 상기 제1반도체 기판 바디를 바라보는 제4표면을 덮고, 상기 제1확산 배리어층의 제2표면에 제5표면의 일부 부분이 직접적으로 본딩된 제2확산 배리어층; 상기 제2확산 배리어층의 제5표면에 드러난 제6표면이 상기 제1관통 비아의 제3표면 보다 작은 표면적을 가지면서 상기 제1관통 비아의 제3표면에 직접적으로 본딩된 프런트 패드; 및 상기 프런트 패드에 전기적으로 접속되면서 상기 제2반도체 기판 바디를 관통하는 제2관통 비아;를 포함할 수 있다.
본 출원의 일 관점은, 반도체 장치 제조 방법은 제1반도체 기판에 제2반도체 기판을 스택한다. 반도체 장치 제조 방법은, 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층, 및 상기 제1확산 배리어층의 제2표면에 제3표면이 드러난 제1관통 비아를 포함한 제1반도체 기판을 형성하는 단계; 제2반도체 기판 바디의 제4표면을 덮는 제2확산 배리어층, 상기 제2확산 배리어층의 제5표면에 드러난 제6표면이 상기 제1관통 비아의 제3표면 보다 작은 표면적을 가지는 프런트 패드를 포함한 제2반도체 기판을 형성하는 단계; 및 상기 제2반도체 기판을 상기 제1반도체 기판에 스택하여, 상기 제1확산 배리어층의 제2표면에 상기 제2확산 배리어층의 제5표면의 일부 부분을 직접적으로 본딩하면서, 상기 프런트 패드의 제6표면을 상기 제1관통 비아의 제3표면에 직접적으로 본딩하는 단계;를 포함할 수 있다.
본 출원의 실시예들에 따르면, 반도체 기판들이 3차원적으로 스택되고, 관통비아와 프런트 패드가 직접적으로 본딩되면서 반도체 기판들이 서로 스택된 구조를 포함한 반도체 장치를 제시할 수 있다. 또한, 반도체 장치를 제조하는 방법을 제시할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 보여주는 개략적인 단면도이다.
도 2는 도 1의 반도체 장치의 제1반도체 기판을 보여주는 개략적인 단면도이다.
도 3은 도 1의 반도체 장치의 제2반도체 기판을 보여주는 개략적인 단면도이다.
도 4는 도 1의 제1관통 비아와 프런트 범프의 본딩 구조를 확대하여 보여주는 개략적인 단면도이다.
도 5는 비교예에 따른 관통 비아와 범프의 본딩 구조에서의 구리 오염을 보여주는 개략적인 단면도이다.
도 6은 일 실시예에 따른 반도체 장치를 보여주는 개략적인 단면도이다.
도 7 내지 도 10은 도 1의 반도체 장치를 제조하는 방법의 공정 단계들을 보여주는 개략적인 단면도들이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 장치는 반도체 기판 또는 복수의 반도체 기판들이 스택된 구조를 포함할 수 있다. 반도체 장치는 반도체 기판들이 스택된 구조가 패키징(packaging)된 반도체 패키지 구조를 지시할 수 있다. 반도체 기판들은 전자 부품 및 요소들이 집적된 반도체 웨이퍼, 반도체 다이 또는 반도체 칩을 지시할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 지시할 수 있다. 반도체 장치는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 장치는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 보여주는 개략적인 단면도이다. 도 3은 도 1의 반도체 장치의 제2반도체 기판을 보여주는 개략적인 단면도이다.
도 1을 참조하면, 반도체 장치(10)는 제1반도체 기판(100)과 제2반도체 기판(200)을 포함할 수 있다. 제2반도체 기판(200)이 제1반도체 기판(100)에 실질적으로 수직하게 스택(stack)될 수 있다. 제1반도체 기판(100)은 반도체 웨이퍼로부터 분리된 개별 반도체 다이 형태를 가질 수 있다. 제2반도체 기판(200)은 반도체 웨이퍼로부터 분리된 개별 반도체 다이 형태를 가질 수 있다. 반도체 장치(10)는 반도체 다이들 또는 반도체 기판들(100, 200)이 3차원 스택된 구조를 가질 수 있다. 반도체 장치(10)는 웨이퍼 레벨(wafer level)에서 반도체 기판 상에 다른 반도체 기판들을 배치(placing)한 구조를 가질 수도 있다. 다른 일 실시예에서, 제1 및 제2반도체 기판들(100, 200)은 반도체 웨이퍼 형태를 가질 수도 있다.
제2반도체 기판(200)은 제1반도체 기판(100)에 직접적으로 본딩(direct bonding)될 수 있다. 제2반도체 기판(200)과 제1반도체 기판(100)은 사이에 다른 별도의 부재를 도입하지 않고, 제2반도체 기판(200)과 제1반도체 기판(100)의 서로 마주보는 표면들이 서로 접촉되고 밀착되면서 서로 본딩될 수 있다. 제1반도체 기판(100)에 제2반도체 기판(200)이 직접적으로 본딩된 본딩면(bonded interface)에는 별도의 접착 물질(adhesive material)이나 언더필 물질(underfill material)이 도입되지 않는다. 이와 같이 기판들을 직접 본딩하는 것은 기판들을 하이브리드 본딩(hybrid bonding)하는 방법을 지시할 수도 있다.
도 2는 도 1의 반도체 장치(10)의 제1반도체 기판(100)을 보여주는 개략적인 단면도이다.
도 2 및 도 1을 참조하면, 제1반도체 기판(100)은 제1반도체 기판 바디(semiconductor substrate body; 110), 제1관통 비아(through via: 120), 및 제1확산 배리어층(diffusion barrier layer: 140)을 포함할 수 있다. 제1반도체 기판(100)은 제2다층 배선 구조(131), 접속 패드(150), 및 외측 커넥터(outer connector: 160)를 더 포함할 수 있다. 제1반도체 기판(100)은 제1측면 배리어층(side barrier layer: 126), 및 제1버퍼층(buffer layer: 125)을 더 포함할 수 있다.
제1반도체 기판 바디(110)는 실리콘(silicon)이나 다른 반도체 물질을 포함할 수 있다. 제1반도체 기판 바디(110)는 서로 상하로 마주보는 제1표면(110B)과 제7표면(110F)를 포함할 수 있다. 제1반도체 기판 바디(110)의 제7표면(110F)는 집적회로 요소(도시되지 않음)들이 집적되는 활성 영역(active region: 도시되지 않음)을 제공하는 앞면(front side)일 수 있다. 제1반도체 기판 바디(110)의 제1표면(110B)은 제7표면(110F)의 반대측에 위치하는 후면(back side)일 수 있다. 제1반도체 기판 바디(110)의 제1표면(110B)에는 집적회로가 집적되지 않는다.
제1확산 배리어층(140)은 제1반도체 기판 바디(110)의 제1표면(110B)을 덮도록 형성될 수 있다. 제1확산 배리어층(140)은 유전 물질이나 절연 물질을 포함하는 층으로 형성될 수 있다. 제1확산 배리어층(140)은 실리콘 산화물(silicon oxide)에 대비하여 구리(Cu) 이온(ion)의 확산을 감소시키거나 방지할 수 있는 확산 배리어 물질을 포함할 수 있다. 제1확산 배리어층(140)은 실리콘 질화물(Si3N4)의 층을 포함할 수 있다. 일 실시예에서 제1확산 배리어층(140)은 실리콘탄화질화물(SiCN)의 층을 포함할 수 있다. 제1확산 배리어층(140)과 제1반도체 기판 바디(110)의 제1표면(110B) 사이에 다른 유전층이 더 도입될 수 있다.
제1관통 비아(120)는 제1반도체 기판 바디(110)를 상하로 실질적으로 관통하는 수직 연결 요소로 도입될 수 있다. 제1관통 비아(120)는 관통실리콘비아(TSV: through silicon via)의 요소로 도입될 수 있다. 제1관통 비아(120)는 제1반도체 기판 바디(110)의 제7표면(110F)으로부터 적어도 제1표면(110B)까지 연장되는 도전 패턴으로 형성될 수 있다. 제1관통 비아(120)는 제1반도체 기판 바디(110)의 제1표면(110B) 상측으로 돌출되도록 연장될 수 있다. 제1관통 비아(120)는 제1확산 배리어층(140)을 실질적으로 상하로 관통하도록 더 연장될 수 있다.
제1관통 비아(120)의 끝단의 제3표면(120B)은 제1확산 배리어층(140)의 제2표면(140B)에 드러나 노출될 수 있다. 제1관통 비아(120)의 끝단의 제3표면(120B)과 제1확산 배리어층(140)의 제2표면(140B)은 서로 실질적으로 동일한 표면 레벨(level)을 가질 수 있다. 제1관통 비아(120)의 끝단의 제3표면(120B)과 제1확산 배리어층(140)의 제2표면(140B)은 이들 사이에 단차를 가지지 않고 서로 이어지는 글로벌 평탄면(globally planar surface)을 제공할 수 있다.
제1관통 비아(120)는 알루미늄(Al)이나 폴리실리콘(polysilicon)에 비해 전기 저항이 낮은 구리(Cu)를 포함할 수 있다. 제1측면 배리어층(side barrier layer: 126)이 제1관통 비아(120)의 측면(120S)를 덮도록 형성될 수 있다. 제1측면 배리어층(126)은 제1관통 비아(120)의 측면(120S)으로부터 제1반도체 기판 바디(110)로 구리 이온이 확산되는 것을 유효하게 막아주는 층으로 도입된다. 제1측면 배리어층(126)은 제1반도체 기판 바디(110)를 제1관통 비아(120)로부터 격리하여, 제1반도체 기판 바디(110)가 구리 오염되는 것을 유효하게 막아줄 수 있다.
제1버퍼층(buffer layer: 125)이 제1측면 배리어층(126)의 측면 상에 형성될 수 있다. 제1버퍼층(125)은 제1확산 배리어층(126)과 제1측면 배리어층(126) 사이 및 제1반도체 기판 바디(110)와 제1측면 배리어층(126) 사이에 위치하도록 형성될 수 있다. 제1측면 배리어층(126)은 제1반도체 기판 바디(110)와 제1관통 비아(120) 사이를 실질적으로 격리하면서, 제1확산 배리어층(126)과 제1관통 비아(120) 사이에 위치하도록 형성될 수 있다.
제1측면 배리어층(126)은 제1관통 비아(120)의 구리 이온이 확산되는 것을 방지하는 확산 배리어 물질로 형성될 수 있다. 제1측면 배리어층(126)은 탄탈륨 질화물(TaN)의 층을 포함할 수 있다. 제1버퍼층(125)은 제1측면 배리어층(126)과 제1반도체 기판 바디(110)을 격리하는 층으로 도입될 수 있다. 제1버퍼층(125)은 제1측면 배리어층(126)과 제1반도체 기판 바디(110) 사이에 수반될 수 있는 스트레스(stress)를 완화하거나 감소시키는 층으로 도입될 수 있다. 제1버퍼층(125)은 제1관통 비아(120)와 제1반도체 기판 바디(110) 사이에 수반될 수 있는 스트레스를 완화하거나 감소시키는 층으로 도입될 수 있다. 제1버퍼층(125)은 테트라에틸오소실리케이트(TEOS: tetraethylorthosilicate)와 같은 실리콘 산화물(SiO2)의 층을 포함할 수 있다.
제1반도체 기판(100)은 제1관통 비아(120)에 전기적으로 접속하는 제2다층 배선 구조(131)를 더 포함할 있다. 제2다층 배선 구조(131)는 제1반도체 기판 바디(110)의 제7표면(110F) 상에 배치될 수 있다. 제2다층 배선 구조(131)는 서로 층간 연결된 복수의 배선층들을 포함할 수 있다. 제2다층 배선 구조(131)는 제1유전층(132) 내에 위치하고, 제1유전층(132)에 의해 절연되도록 형성될 수 있다. 제2다층 배선 구조(131)의 일부 부분은 제1관통 비아(120)에 전기적으로 연결될 수 있다. 제2다층 배선 구조(131)의 다른 일부 부분은 제1반도체 기판 바디(110)의 제7표면(110F)에 집적된 집적회로 요소(도시되지 않음)들에 전기적으로 연결될 수 있다.
제1반도체 기판(100)은 제1반도체 기판 바디(110)의 제7표면(110F) 상에 배치된 접속 패드(150)를 더 포함할 수 있다. 접속 패드(150)는 제2다층 배선 구조(131)에 전기적으로 접속되는 도전 패턴으로 형성될 수 있다. 접속 패드(150)는 알루미늄(Al)이나 구리(Cu)와 같은 금속 물질을 포함하는 도전 패턴으로 형성될 수 있다. 제2유전층(180)이 접속 패드(150)를 드러내면서 제1유전층(132)을 덮어 보호하도록 형성될 수 있다. 제2유전층(180)은 패시베이션층(passivation layer)으로 도입될 수 있다.
접속 패드(150)에 외측 커넥터(outer connector: 160)가 접속될 수 있다. 외측 커넥터(160)는 반도체 장치(10)를 외부의 다른 전자 기기 또는 전자 모듈(module), 또는 다른 인쇄회로기판(PCB: printed circuit board)에 전기적으로 연결시키는 연결 요소로 도입될 수 있다. 외측 커넥터(160)는 도전 범프(bump) 또는 솔더 볼(solder ball)과 같은 접속 요소로 도입될 수 있다.
도 3은 도 1의 반도체 장치(10)의 제2반도체 기판(200)을 보여주는 개략적인 단면도이다.
도 3 및 도 1을 참조하면, 제2반도체 기판(200)은 제2반도체 기판 바디(210), 제2확산 배리어층(280), 및 프런트 패드(front pad: 260)을 포함할 수 있다. 제2반도체 기판(200)은 베이스 패드(base pad: 250), 및 제1다층 배선 구조(231)를 더 포함할 수 있다. 제1반도체 기판(100)은 제2관통 비아(220), 제2측면 배리어층(226), 및 제2버퍼층(225)을 더 포함할 수 있다.
제2반도체 기판 바디(210)는 제1반도체 기판 바디(110) 상에 배치될 수 있다. 제2반도체 기판 바디(210)는 실리콘이나 다른 반도체 물질을 포함할 수 있다. 제2반도체 기판 바디(210)는 서로 상하로 마주보는 제4표면(210F)과 제10표면(210B)를 포함할 수 있다. 제2반도체 기판 바디(210)의 제4표면(210F)은 집적회로 요소(도시되지 않음)들이 집적되는 활성 영역(도시되지 않음)을 제공하는 앞면일 수 있다. 제2반도체 기판 바디(210)의 제10표면(210B)은 제4표면(210F)의 반대측에 위치하는 후면일 수 있다. 제2반도체 기판 바디(210)의 제10표면(110B)에는 집적회로가 집적되지 않는다.
제2확산 배리어층(280)은 제2반도체 기판 바디(210)의 제4표면(210F)을 덮도록 형성될 수 있다. 제2반도체 기판 바디(210)의 제4표면(210F)은 제1반도체 기판 바디(110)를 바라보는 표면일 수 있다. 제2확산 배리어층(280)은 제1확산 배리어층(140)을 마주보는 층으로 도입될 수 있다. 제2확산 배리어층(280)은 제1확산 배리어(140)의 제2표면(140B)를 마주보는 제5표면(280F)를 포함할 수 있다. 제2확산 배리어층(280)의 제5표면(280F) 또는 제5표면(280F)의 일부 부분은 제1확산 배리어층(140)의 제2표면(140B)에 직접적으로 본딩된다. 제1확산 배리어층(140)의 제2표면(140B)과 제2확산 배리어층(280)의 제5표면(280F)은 직접적 본딩에 의해서, 서로 직접 접합된 표면들일 수 있다. 제2표면(140B)과 제5표면(280F) 사이에 접착층이나 다른 층들이 개재되지 않는다. 직접적인 본딩을 위해서, 제2확산 배리어층(280)과 제1확산 배리어층(140)은 실질적으로 동일한 유전 물질의 층들로 도입될 수 있다.
제2확산 배리어층(280)은 유전 물질이나 절연 물질을 포함하는 층으로 형성될 수 있다. 제2확산 배리어층(280)은 실리콘 산화물에 대비하여 구리(Cu) 이온의 확산을 감소시키거나 방지할 수 있는 확산 배리어 물질을 포함할 수 있다. 제2확산 배리어층(280)은 실리콘 질화물(Si3N4)의 층을 포함할 수 있다. 일 실시예에서 제2확산 배리어층(280)은 실리콘탄화질화물(SiCN)의 층을 포함할 수 있다. 제2확산 배리어층(280)과 제2반도체 기판 바디(210)의 제4표면(210F) 사이에 다른 유전층이 더 도입될 수 있다.
프런트 패드(260)가 제2확산 배리어층(280)에 드러나도록 배치될 수 있다. 프런트 패드(260)는 제2확산 배리어층(280)의 제5표면(280F)에 드러나 노출되는 제6표면(260F)를 가지는 도전 패턴일 수 있다. 프런트 패드(260)의 제6표면(260F)와 제2확산 배리어층(280)의 제5표면(280F)은 서로 실질적으로 동일한 표면 레벨을 가질 수 있다. 프런트 패드(260)의 제6표면(260F)와 제2확산 배리어층(280)의 제5표면(280F)은 이들 사이에 단차를 가지지 않고 서로 이어지는 글로벌 평탄면을 제공할 수 있다.
프런트 패드(260)는 제2확산 배리어층(280)을 실질적으로 상하로 관통하는 도전 패턴일 수 있다. 프런트 패드(260)의 제6표면(260F)은 제1반도체 기판(100)의 제1관통 비아(120)의 제3표면(120B)에 직접적으로 본딩될 수 있다. 프런트 패드(260)의 제6표면(260F)과 제1관통 비아(120)의 제3표면(120B)은 직접적 본딩에 의해서, 서로 직접 접합된 표면들일 수 있다. 프런트 패드(260)의 제6표면(260F)과 제1관통 비아(120)의 제3표면(120B) 사이에 접착층이나 다른 층들이 개재되지 않는다. 프런트 패드(260)의 제6표면(260F)과 제1관통 비아(120)의 제3표면(120B)이 직접적으로 본딩되어 서로 결합되기 위해서, 프런트 패드(260)와 제1관통 비아(120)는 실질적으로 동일한 도전 물질을 포함할 수 있다. 프런트 패드(260)와 제1관통 비아(120)는 모두 구리(Cu)를 포함하는 도전층을 포함할 수 있다.
프런트 패드(260)가 제1관통 비아(120)의 제3표면(120B)의 영역을 벗어나지 않고 제3표면(120B)의 영역 내에 위치할 가능성을 높이기 위해서, 프런트 패드(260)의 제6표면(260F)의 표면적(A1)은 제1관통 비아(120)의 제3표면(120B)의 표면적(A3) 보다 작은 표면적을 가지도록 형성될 수 있다. 프런트 패드(260)는 제1관통 비아(120)의 직경 보다 작은 직경을 가지는 도전 패턴으로 형성될 수 있다. 이에 따라, 제2반도체 기판(200)이 제1반도체 기판(100)에 수직하게 스택될 때, 프런트 패드(260)가 제1관통 비아(120)의 제3표면(120B)의 영역을 벗어나지 않고 제1관통 비아(120)의 제3표면(120B) 영역 내에 위치할 수 있는 마진(margin)을 개선할 수 있다. 제2반도체 기판(200)이 제1반도체 기판(100)에 대해 정렬되어야 할 정렬 마진(alignment margin)을 개선할 수 있다.
프런트 패드(260)의 제6표면(260F)의 표면적(A1)이 제1관통 비아(120)의 제3표면(120B)의 표면적(A3) 보다 작으므로, 제2확산 배리어층(2800)의 일부 부분은 제1관통 비아(120)의 제3표면(120B)의 프런트 패드(260)의 제6표면(260F)에 바깥으로 드러난 부분을 덮도록 연장될 수 있다. 이에 따라, 제1관통 비아(120)의 제3표면(120B)의 프런트 패드(260)의 제6표면(260F) 바깥으로 드러난 부분으로부터 구리 이온이 다른 영역으로 확산되는 것은 제2확산 배리어층(2800)의 덮는 부분에 의해 유효하게 저지되거나 방지될 수 있다.
프런트 패드(260)는 베이스 패드(250)에 접속될 수 있다. 베이스 패드(250)는 프런트 패드(260)를 지지하는 도전 패턴으로 도입될 수 있다. 베이스 패드(250)는 프런트 패드(260) 보다 넓은 선폭을 가지는 도전 패턴일 수 있다. 베이스 패드(250)는 프런트 패드(260)와 동일한 도전 물질을 포함할 수 있다. 베이스 패드(250)는 구리(Cu)를 포함하는 금속 패드를 포함할 수 있다. 베이스 패드(250)는 알루미늄(Al)을 포함하는 금속 패드일 수 있다.
제1다층 배선 구조(231)가 베이스 패드(250)에 전기적으로 접속할 수 있다. 제1다층 배선 구조(231)는 제2반도체 기판 바디(210)의 제4표면(210F) 상에 배치될 수 있다. 제1다층 배선 구조(231)는 서로 층간 연결된 복수의 배선층들을 포함할 있다. 제1다층 배선 구조(231)는 제2유전층(232) 내에 위치하고, 제2유전층(132)에 의해 절연되도록 형성될 수 있다. 제1다층 배선 구조(231)의 일부 부분은 제2반도체 기판 바디(210)의 제4표면(210F)에 집적된 집적회로 요소(도시되지 않음)들에 전기적으로 연결될 수 있다.
제1다층 배선 구조(231)의 다른 일부 부분은 제2관통 비아(220)에 전기적으로 연결될 수 있다. 제2관통 비아(220)는 제2반도체 기판 바디(210)를 상하로 실질적으로 관통하는 수직 연결 요소로 도입될 수 있다. 제2관통 비아(220)는 관통실리콘비아(TSV)의 요소로 도입될 수 있다. 제2관통 비아(220)는 제2반도체 기판 바디(210)의 제4표면(210F)으로부터 적어도 제10표면(210B)까지 연장되는 도전 패턴으로 형성될 수 있다. 제2관통 비아(220)는 제2반도체 기판 바디(210)의 제10표면(210B) 상측으로 돌출되도록 연장될 수 있다. 제2관통 비아(220)는 제3확산 배리어층(240)을 실질적으로 상하로 관통하도록 더 연장될 수 있다. 제2관통 비아(220)의 끝단의 제8표면(220B)은 제3확산 배리어층(240)의 제11표면(240B)에 드러나 노출될 수 있다. 제2관통 비아(220)의 끝단의 제8표면(220B)의 표면적(A2)은 프런트 패드(260)의 표면적(A1) 보다 클 수 있다. 제2관통 비아(220)의 끝단의 제8표면(220B)의 표면적(A2)은, 도 2의 제1관통 비아(120)의 제3표면(120B)의 표면적(A3)과 실질적으로 동일할 수 있다.
제3확산 배리어층(240)은 제2반도체 기판 바디(210)의 제10표면(210B)을 덮도록 형성될 수 있다. 제3확산 배리어층(240)은 유전 물질이나 절연 물질을 포함하는 층으로 형성될 수 있다. 제3확산 배리어층(240)은 실리콘 산화물에 대비하여 구리(Cu) 이온(ion)의 확산을 감소시키거나 방지할 수 있는 확산 배리어 물질을 포함할 수 있다. 제3확산 배리어층(240)은 실리콘 질화물(Si3N4)의 층을 포함할 수 있다. 일 실시예에서 제3확산 배리어층(240)은 실리콘탄화질화물(SiCN)의 층을 포함할 수 있다.
제2관통 비아(220)는 알루미늄(Al)이나 폴리실리콘에 비해 전기 저항이 낮은 구리(Cu)를 포함할 수 있다. 제2측면 배리어층(226)이 제2관통 비아(220)의 측면(220S)를 덮도록 형성될 수 있다. 제2측면 배리어층(226)은 제2관통 비아(220)의 측면(220S)으로부터 제2반도체 기판 바디(210)로 구리 이온이 확산되는 것을 유효하게 막아주는 층으로 도입된다. 제2버퍼층(225)이 제2측면 배리어층(226)의 측면 상에 형성될 수 있다. 제2측면 배리어층(226)은 제2관통 비아(220)의 구리 이온이 확산되는 것을 방지하는 확산 배리어 물질로 형성될 수 있다. 제2측면 배리어층(226)은 탄탈륨 질화물(TaN)의 층을 포함할 수 있다. 제1버퍼층(225)은 테트라에틸오소실리케이트(TEOS)와 같은 실리콘 산화물(SiO2)의 층을 포함할 수 있다.
도 4는 도 1의 제1관통 비아(120)와 프런트 범프(260)의 본딩 구조를 확대하여 보여주는 개략적인 단면도이다. 도 5는 비교예에 따른 관통 비아(12L)와 범프(26U)의 본딩 구조(1R)에서의 구리 오염을 보여주는 개략적인 단면도이다.
도 4를 참조하면, 제1반도체 기판(100)에 제2반도체 기판(200)이 스택되면서 직접 본딩될 수 있다. 제1관통 비아(120)의 제3표면(120B)의 표면적(A3)이 프런트 범프(260)의 제6표면(260F)의 표면적(A) 보다 작으므로, 제1관통 비아(120)에 대한 프런트 범프(260)의 정렬 마진(M)이 제1관통 비아(120)의 직경과 프런트 범프(260)의 직경의 차이에 의존하여 개선될 수 있다. 제1관통 비아(120)의 제3표면(120B)의 표면적(A3)과 프런트 범프(260)의 제6표면(260F)의 표면적(A)의 차이가 클수록, 제1관통 비아(120)의 직경과 프런트 범프(260)의 직경의 차이가 커지고, 제1관통 비아(120)에 대한 프런트 범프(260)의 정렬 마진(M)이 증가할 수 있다. 정렬 마진(M)이 커질수록, 제1관통 비아(120)의 제3표면(120B) 내에 프런트 범프(260)가 위치할 가능성이 높아진다. 정렬 마진(M)이 커질수록, 프런트 범프(260)가 제1관통 비아(120)의 제3표면(120B)의 벗어나 제1버퍼층(125)에 중첩될 가능성이 낮아질 수 있다.
도 5의 비교예에 따른 관통 비아(12L)와 범프(26U)의 본딩 구조(1R)에서, 하부 반도체 기판(1L)의 관통 비아(12L)의 직경(D2) 보다 상부 반도체 기판(1U)의 범프(26U)의 직경(D1)이 더 크다. 이 경우에 상부 반도체 기판(1U)의 범프(26U)는 하부 반도체 기판(1L)의 버퍼층(15L)에 중첩될 수 있다. 범프(26U)가 구리로 구성될 경우에, 범프(26U)로부터 구리 이온이 버퍼층(15L)의 실리콘 산화물을 통해서 하부 반도체 기판 바디(11L)로 확산될 수 있다. 이러한 구리 이온의 확산에 의해서 하부 반도체 기판 바디(11L)이 구리 이온으로 오염될 수 있다.
이에 반해, 도 4의 제1관통 비아(120)와 프런트 범프(260)의 본딩 구조에서, 프런트 범프(260)가 제1관통 비아(120)의 제3표면(120B) 내에 위치할 수 있도록, 프런트 범프(260)는 제1관통 비아(120) 보다 작은 직경을 가진다. 이에 따라, 프런트 범프(260)가 제1버퍼층(125)에 중첩될 가능성을 낮출 수 있어, 구리를 포함하는 프런트 범프(260)로부터 구리 이온이 제1반도체 기판 바디(110)로 확산되는 것을 감소시키거나 저지할 수 있다. 이에 따라, 제1반도체 기판 바디(110)에 구리 오염이 발생되는 것을 유효하게 억제하거나 방지하거나 감소시킬 수 있다.
프런트 범프(260)는 제1관통 비아(120)에 비해 1/2배 내지 1/6배 크기의 직경을 가질 수 있다. 프런트 범프(260)의 제6표면(260F)의 표면적(A1)은 제1관통 비아(120)의 제3표면(120B)의 표면적(A3)에 비해 1/4배 내지 1/36배의 표면적을 가질 수 있다. 프런트 범프(260)는 대략 1.0㎛ 내지 2.0㎛ 내외의 직경을 가질 수 있는 반면, 제1관통 비아(120)는 4.0㎛ 내지 6.0㎛ 내외의 직경을 가질 수 있다.
도 6은 일 실시예에 따른 반도체 장치(30)를 보여주는 개략적인 단면도이다.
도 6을 함께 참조하면, 반도체 장치(30)는 제1반도체 기판(100)에 제2반도체 기판(200)을 직접 본딩한 구조에 제3반도체 기판(200-1)이 직접 본딩된 구조를 포함할 수 있다. 제1반도체 기판(100)에 제2반도체 기판(200)이 직접 본딩된 구조는, 도 1의 반도체 장치(10)와 실질적으로 동일한 구조를 가질 수 있다. 제3반도체 기판(200-1)은 도 1 및 3을 인용하여 설명한 제2반도체 기판(200)과 실질적으로 동일한 구조를 가질 수 있다.
제3반도체 기판(200-1)은 제2반도체 기판(200)의 프런트 패드(260)에 대응되는 또 다른 프런트 패드(360)를 포함할 수 있다. 제3반도체 기판(200-1)의 프런트 패드(360)의 제9표면(360F)은 제2관통 비아의 끝단 제8표면(220B)에 직접적으로 본딩될 수 있다.
도 7 내지 도 10은 도 1의 반도체 장치(10)를 제조하는 방법의 공정 단계들을 보여주는 개략적인 단면도들이다.
도 7을 참조하면, 제2반도체 기판(200)의 제2반도체 기판 바디(210)의 제4표면(210F) 상에 제1다층 배선 구조(231)를 형성한다. 제1다층 배선 구조(231)에 접속하는 베이스 패드(250)을 형성한다. 제2반도체 기판 바디(210)에는 제2관통 비아(220)가 구비될 수 있다.
도 8을 참조하면, 제2확산 배리어층(280)이 제2반도체 기판 바디(210)의 제4표면(220F) 상을 덮도록 형성될 수 있다. 제2확산 배리어층(280)은 제1다층 배선 구조(231)를 절연하는 제2유전층(232)을 덮도록 형성될 수 있다. 제2확산 배리어층(250)의 제5표면(280F) 상에 레지스트 패턴(290)을 형성할 수 있다. 레지스트 패턴(290)는 프런트 범프(도 1의 260)이 위치할 부분에 관통홀 형태의 오프닝(opening: 290H)을 구비할 수 있다. 레지스트 패턴(290)은 포토레지스트층을 도포하고, 노광 및 현상하여 형성할 수 있다.
제2확산 배리어층(280)의 레지스트 패턴(290)에 의해 드러난 부분을 선택적으로 제거하여 다마신 홀(damascene hole: 280H)을 형성할 수 있다. 레지스트 패턴(290)을 식각 마스크(etch mask)로 사용하는 선택적 식각 공정을 진행하여, 다마신 홀(280H)을 제2확산 배리어층(280)에 형성할 수 있다.
도 9를 참조하면, 다마신 홀(280H)을 채우는 도전층(260L)을 형성한다. 도전층(260L)은 구리 도금 공정으로 형성될 수 있다. 도전층(260L)을 일부 두께 제거하여 다마신 홀(280H) 내에 도전층의 일부가 잔존하도록 한다. 도전층의 잔존하는 부분은 프런트 패드(도 3의 260)로 패터닝된다. 프런트 패드(260)는 다마신 홀(도 3의 280H) 내에 위치하는 도전 패턴으로 패터닝된다.
도 10을 참조하면, 제2반도체 기판(200)은, 제2반도체 기판 바디(210)의 제4표면(210F)을 실질적으로 덮는 제2확산 배리어층(280), 제2확산 배리어층(280)의 제5표면(280F)에 드러난 제6표면(260F)이 제1관통 비아(120)의 제3표면(120B) 보다 작은 표면적(A1)을 가지는 프런트 패드(260)를 포함하도록 형성될 수 있다.
제1반도체 기판(100)은 제1반도체 기판 바디(110)의 제1표면(110B)을 덮는 제1확산 배리어층(140), 및 제1확산 배리어층(140)의 제2표면(140B)에 제3표면(120B)이 드러난 제1관통 비아(120)를 포함하도록 형성될 수 있다.
제2반도체 기판(200)을 제1반도체 기판(100)에 스택할 수 있다. 제1확산 배리어층(140)의 제2표면(140B)에 제2확산 배리어층(280)의 제5표면(280F)의 일부 부분을 직접적으로 본딩하면서, 프런트 패드(260)의 제6표면(260F)을 제1관통 비아(120)의 제3표면(120B)에 직접적으로 본딩할 수 있다. 이에 따라, 제1반도체 기판(100) 및 제2반도체 기판(200)이 직접 본딩되면서, 제1반도체 기판(100) 및 제2반도체 기판(200)의 스택을 포함한 반도체 장치(10)가 구현될 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
100, 200, 200-1: 반도체 기판,
120, 220: 관통 비아,
140, 280: 확산 배리어층,
260: 프런트 패드.

Claims (21)

  1. 제1반도체 기판; 및
    상기 제1반도체 기판에 수직하게 스택된 제2반도체 기판;을 포함하고,
    상기 제1반도체 기판은,
    제1반도체 기판 바디;
    상기 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층; 및
    상기 제1확산 배리어층의 제2표면에 제3표면이 드러난 관통 비아;를 포함하고,
    상기 제2반도체 기판은,
    상기 제1반도체 기판 바디 상에 배치된 제2반도체 기판 바디;
    상기 제2반도체 기판 바디의 상기 제1반도체 기판 바디를 바라보는 제4표면을 덮고, 상기 제1확산 배리어층의 제2표면에 제5표면의 일부 부분이 직접적으로 본딩된 제2확산 배리어층; 및
    상기 제2확산 배리어층의 제5표면에 드러난 제6표면이 상기 관통 비아의 제3표면 보다 작은 표면적을 가지면서 상기 관통 비아의 제3표면에 직접적으로 본딩된 프런트 패드;를 포함한 반도체 장치.
  2. 제1항에 있어서,
    상기 제2확산 배리어층의 일부 부분은
    상기 관통 비아의 제3표면의 상기 프런트 패드의 제6표면에 바깥으로 드러난 부분을 덮도록 연장된 반도체 장치.
  3. 제1항에 있어서,
    상기 관통 비아는
    상기 제1확산 배리어층 및 상기 제1반도체 기판 바디를 관통하도록 연장된 반도체 장치.
  4. 제2항에 있어서,
    상기 관통 비아의 측면을 덮는 측면 배리어층; 및
    상기 제1확산 배리어층과 상기 측면 배리어층 사이 및 상기 제1반도체 기판 바디와 상기 측면 배리어층 사이에 형성된 버퍼층을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 관통 비아는 구리(Cu)를 포함하고,
    상기 측면 배리어층은 탄탄륨 질화물(TaN)을 포함하고,
    상기 버퍼층은 실리콘 산화물(SiO2)을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1확산 배리어층은
    실리콘 질화물(Si3N4) 또는 실리콘탄화질화물(SiCN)을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2확산 배리어층은
    실리콘 질화물(Si3N4) 또는 실리콘탄화질화물(SiCN)을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 프런트 패드는
    구리를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 프런트 패드가 접속되고
    상기 프런트 패드 보다 넓은 베이스 패드를 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 베이스 패드는
    상기 프런트 패드와 동일한 물질을 포함하는 반도체 장치.
  11. 제9항에 있어서,
    상기 베이스 패드는
    구리(Cu) 또는 알루미늄(Al)을 포함하는 반도체 장치.
  12. 제9항에 있어서,
    상기 베이스 패드에 전기적으로 접속하는 제1다층 배선 구조를 더 포함하는 반도체 장치.
  13. 제1항에 있어서,
    상기 제1반도체 기판 바디의 제1표면에 반대되는 제7표면 상에 배치되고, 상기 관통 비아에 전기적으로 접속하는 제2다층 배선 구조;
    상기 제2다층 배선 구조에 접속된 접속 패드; 및
    상기 접속 패드에 접속된 외측 커넥터를 더 포함하는 반도체 장치.
  14. 제1반도체 기판; 및
    상기 제1반도체 기판에 수직하게 스택된 제2반도체 기판;을 포함하고,
    상기 제1반도체 기판은,
    제1반도체 기판 바디;
    상기 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층; 및
    상기 제1확산 배리어층의 제2표면에 제3표면이 드러난 제1관통 비아;를 포함하고,
    상기 제2반도체 기판은,
    상기 제1반도체 기판 바디 상에 배치된 제2반도체 기판 바디;
    상기 제2반도체 기판 바디의 상기 제1반도체 기판 바디를 바라보는 제4표면을 덮고, 상기 제1확산 배리어층의 제2표면에 제5표면의 일부 부분이 직접적으로 본딩된 제2확산 배리어층;
    상기 제2확산 배리어층의 제5표면에 드러난 제6표면이 상기 제1관통 비아의 제3표면 보다 작은 표면적을 가지면서 상기 제1관통 비아의 제3표면에 직접적으로 본딩된 프런트 패드; 및
    상기 프런트 패드에 전기적으로 접속되면서 상기 제2반도체 기판 바디를 관통하는 제2관통 비아;를 포함한 반도체 장치.
  15. 제14항에 있어서,
    상기 프런트 패드가 접속되고 상기 프런트 패드 보다 넓은 베이스 패드;
    상기 베이스 패드에 접속하는 제1다층 배선 구조; 및
    상기 제1다층 배선 구조에 전기적으로 접속되면서 상기 제2반도체 기판 다이를 관통하는 제2관통 비아;를 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제2관통 비아의 끝단 제8표면에 제9표면이 직접적으로 본딩된 또 다른 프런트 패드를 포함한 제3반도체 기판을 더 포함하는 반도체 장치.
  17. 제14항에 있어서,
    상기 제1반도체 기판 바디의 제1표면에 반대되는 제7표면 상에 배치되고, 상기 제1관통 비아에 전기적으로 접속하는 제2다층 배선 구조;
    상기 제2다층 배선 구조에 접속된 접속 패드; 및
    상기 접속 패드에 접속된 외측 커넥터를 더 포함하는 반도체 장치.
  18. 제14항에 있어서,
    상기 제2확산 배리어층의 일부 부분은
    상기 제1관통 비아의 제3표면의 상기 프런트 패드의 제6표면에 바깥으로 드러난 부분을 덮도록 연장된 반도체 장치.
  19. 제1반도체 기판 바디의 제1표면을 덮는 제1확산 배리어층, 및 상기 제1확산 배리어층의 제2표면에 제3표면이 드러난 제1관통 비아를 포함한 제1반도체 기판을 형성하는 단계;
    제2반도체 기판 바디의 제4표면을 덮는 제2확산 배리어층, 상기 제2확산 배리어층의 제5표면에 드러난 제6표면이 상기 제1관통 비아의 제3표면 보다 작은 표면적을 가지는 프런트 패드를 포함한 제2반도체 기판을 형성하는 단계; 및
    상기 제2반도체 기판을 상기 제1반도체 기판에 스택하여, 상기 제1확산 배리어층의 제2표면에 상기 제2확산 배리어층의 제5표면의 일부 부분을 직접적으로 본딩하면서, 상기 프런트 패드의 제6표면을 상기 제1관통 비아의 제3표면에 직접적으로 본딩하는 단계;를 포함하는 반도체 장치 제조 방법.
  20. 제19항에 있어서,
    상기 프런트 패드는
    상기 제2확산 배리어층의 제5표면 상에 레지스트 패턴을 형성하는 단계;
    상기 제2확산 배리어층의 상기 레지스트 패턴에 의해 드러난 부분을 선택적으로 제거하여 다마신 홀을 형성하는 단계;
    상기 다마신 홀을 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 일부 두께 제거하여 상기 다마신 홀 내에 위치하는 상기 프런트 패드를 패터닝하는 단계;를 포함하는 반도체 장치 제조 방법.
  21. 제19항에 있어서,
    상기 제2반도체 기판은
    상기 프런트 패드에 전기적으로 접속되면서 상기 제2반도체 기판 바디를 관통하는 제2관통 비아를 더 포함하는 반도체 장치 제조 방법.
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