TW202226501A - 具有呈階梯結構的接墊的半導體封裝 - Google Patents

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semiconductor
semiconductor wafer
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鄭命杞
鄭顯秀
兪泰元
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南韓商三星電子股份有限公司
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13563—Only on parts of the surface of the core, i.e. partial coating
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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Abstract

本發明提供一種半導體封裝，包含第一半導體晶片、設置於第一半導體晶片上的第二半導體晶片以及設置於第二半導體晶片上的第三半導體晶片。第一接墊設置於第二半導體晶片的頂表面上，且包含第一部分及在豎直方向上自第一部分突出的第二部分。第一部分在第一水平方向上的寬度大於第二部分在第一水平方向上的寬度。第二接墊設置於第三半導體晶片的面向第二半導體晶片的頂表面的底表面上，且焊球設置為在第一接墊與第二接墊之間環繞第一接墊的第二部分的側壁。

Description

具有呈階梯結構的接墊的半導體封裝
本揭露是關於半導體封裝，且更特定言之，是關於具有呈階梯結構的接墊的半導體封裝。
近來，由於對實施高效能裝置的需求已提高，因此半導體晶片及對應半導體封裝的尺寸亦已增大。另一方面，需要減小半導體封裝的厚度以使得可使電子裝置更薄。
同時，半導體封裝已發展為具有較大多功能性、較高容量以及改良的小型化。為此目的，若干半導體晶片通常整合於一個半導體封裝中，由此在大大減小半導體封裝的尺寸的同時實現高容量及多功能的半導體封裝。
本發明概念的實施例提供一種半導體封裝，包含：第一半導體晶片；第二半導體晶片，位於第一半導體晶片上；第三半導體晶片，位於第二半導體晶片上；第一接墊，位於第二半導體晶片的頂表面上，所述第一接墊包含第一部分及在豎直方向上自第一部分突出的第二部分，第一部分在第一水平方向上的寬度大於第二部分在第一水平方向上的寬度；第二接墊，位於第三半導體晶片的底表面上，所述底表面面向第二半導體晶片的頂表面；以及焊球，在第一接墊與第二接墊之間環繞第一接墊的第二部分的側壁。
本發明概念的實施例進一步提供一種半導體封裝，包含：第一結構；第二結構，位於第一結構上；第一接墊，位於第一結構的頂表面上，所述第一接墊包含第一部分及在豎直方向上自第一部分突出的第二部分，第一部分在第一水平方向上的寬度大於第二部分在第一水平方向上的寬度；第二接墊，位於第二結構的底表面上，所述底表面面向第一結構的頂表面；以及焊球，位於第一接墊與第二接墊之間，所述焊球環繞第一接墊的第二部分的側壁。第一接墊的第二部分與第二接墊接觸，且焊球在第一水平方向上的寬度小於第一接墊的第一部分在第一水平方向上的寬度。
本發明概念的實施例又另外提供一種半導體封裝，包含：第一半導體晶片；第二半導體晶片，位於第一半導體晶片上；第三半導體晶片，位於第二半導體晶片上；第一接墊，位於第二半導體晶片的頂表面上，所述第一接墊包含第一部分及在豎直方向上自第一部分突出的第二部分，所述第一部分在第一水平方向上的寬度大於第二部分在第一水平方向上的寬度，所述第一部分在垂直於第一水平方向的第二水平方向上的寬度大於第二部分在第二水平方向上的寬度；第二接墊，位於第三半導體晶片的底表面上，所述底表面面向第二半導體晶片的頂表面；第一焊球，位於第一半導體晶片的底表面上；第二焊球，位於第一接墊與第二接墊之間且環繞第一接墊的第二部分的側壁；穿孔，在豎直方向上穿透第二半導體晶片且連接至第一接墊；以及黏著層，設置於第二半導體晶片與第三半導體晶片之間且環繞第一接墊、第二接墊以及第二焊球中的每一者的側壁。第一接墊的第二部分在豎直方向上的厚度不小於第一接墊的第一部分在豎直方向上的厚度，第一接墊的第一部分在豎直方向上的厚度為0.1微米至2微米，且第一接墊的第二部分在豎直方向上的厚度為0.1微米至5微米。
本發明概念的實施例亦提供一種半導體封裝，包含：第一半導體晶片，具有第一表面；第二半導體晶片，位於第一半導體晶片上方，所述第二半導體晶片具有面向第一半導體晶片的第一表面的第一表面；第一接墊，位於第一半導體晶片的第一表面上，所述第一接墊包含第一部分及在第一方向上自第一部分朝向第二半導體晶片的第一表面突出的第二部分，第一部分在沿著第一半導體晶片的第一表面延伸的第二方向上的寬度大於第二部分在第二方向上的寬度；第二接墊，位於第二半導體晶片的第一表面上；以及焊球，位於第一接墊與第二接墊之間且環繞第一接墊的第二部分的側壁。
在下文中，將參考圖1至圖3描述根據本發明概念的一些實施例的半導體封裝。
圖1示出根據本發明概念的一些實施例的半導體封裝。圖2示出圖1的區域R1的放大圖。圖3示出圖1中所繪示的第一接墊的平面圖。
參考圖1至圖3，根據本發明概念的一些實施例的半導體封裝包含第一半導體晶片100、第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114、第一絕緣層121、第二絕緣層122、穿孔128、第一接墊130、第二接墊140、第一焊球151、第二焊球152、黏著層160以及模製層165。
第一半導體晶片100、第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114可為記憶體半導體晶片。記憶體半導體晶片可為例如諸如動態隨機存取記憶體（dynamic random access memory；DRAM）或靜態隨機存取記憶體（static random access memory；SRAM）的揮發性記憶體半導體晶片，或諸如相變隨機存取記憶體（phase-change random access memory；PRAM）、磁阻式隨機存取記憶體（magnetoresistive random access memory；MRAM）、鐵電隨機存取記憶體（ferroelectric random access memory；FeRAM）或電阻式隨機存取記憶體（resistive random access memory；RRAM）的非揮發性記憶體半導體晶片。第一半導體晶片100可為例如緩衝器半導體晶片。
在一些其他實施例中，第一半導體晶片100可為邏輯半導體晶片，且第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114可為記憶體半導體晶片。舉例而言，第一半導體晶片100可為控制器半導體晶片，其控制諸如電連接至第一半導體晶片100的第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的輸入/輸出的操作。
在圖1中，繪示五個半導體晶片堆疊於半導體封裝中，但此僅為描述的簡單起見而不應為限制性的。在其他實施例中，半導體封裝可包含多於或少於五個半導體晶片。
第一半導體晶片100可包含第一半導體裝置層、第一半導體基底以及第一絕緣層121。第一半導體晶片100的頂表面可由第一絕緣層121限定，且第一半導體晶片100的底表面可由第一半導體裝置層限定。第一半導體基底可設置於第一半導體裝置層與第一絕緣層121之間。第一絕緣層121可包含絕緣材料。
第一半導體基底可為塊體矽或絕緣體上矽（silicon-on-insulator；SOI）結構。或者，第一半導體基底可為矽基底或可包含其他材料，諸如矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵以及其他材料。然而，應理解，半導體基底不限於上述材料。
第一半導體裝置層可包含多個各種類型的個別裝置及層間絕緣層。多個個別裝置可包含各種微電子裝置，諸如例如互補金屬氧化物半導體（complementary metal-oxide-semiconductor；CMOS）電晶體的金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field effect transistors；MOSFET）、系統大規模積體電路（system large scale integration；LSI）、快閃記憶體、DRAM、SRAM、EEPROM、PRAM、MRAM、RRAM、諸如CMOS成像感測器（CMOS imaging sensor；CIS）的影像感測器、微機電系統（micro-electro-mechanical system；MEMS）、主動裝置、被動裝置或其類似者。多個個別裝置可電連接至形成於第一半導體基底中的導電區。第一半導體裝置層可包含多個個別裝置中的至少兩者，或將多個個別裝置電連接至第一半導體基底的導電區的導電線或導電插塞。另外，多個個別裝置可各自藉由絕緣層與其他相鄰個別裝置電分離。
穿孔128可設置於第一半導體晶片100內部。穿孔128可在豎直方向DR3上穿透第一半導體晶片100。
多個穿孔128可設置於第一半導體晶片100內部。舉例而言，多個穿孔128可在第一水平方向DR1上彼此間隔開。舉例而言，多個穿孔128可在第一水平方向DR1上彼此間隔開10微米至30微米的間隔P。
穿孔128可取決於其形成的時間點而以不同形狀延伸，亦即所述穿孔128是形成於前段（front end of line；FEOL）製程之前、形成於FEOL製程與後段（back end of line；BEOL）製程之間或形成於BEOL製程期間或在BEOL製程之後。
第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114可依序堆疊於第一半導體晶片100上。
舉例而言，第二半導體晶片111可包含分別與所描述的第一半導體裝置層及第一半導體基底類似的第二半導體裝置層及第二半導體基底以及第二絕緣層122。第二半導體晶片111的頂表面可由第二絕緣層122限定，且第二半導體晶片111的底表面可由第二半導體裝置層限定。第二半導體基底可設置於第二半導體裝置層與第二絕緣層122之間。第二絕緣層122可包含絕緣材料。
穿孔128可設置於第二半導體晶片111內部。穿孔128可在豎直方向DR3上穿透第二半導體晶片111。
第三半導體晶片112及第四半導體晶片113中的每一者的結構可與第二半導體晶片111的結構類似。因此，將省略第三半導體晶片112及第四半導體晶片113中的每一者的詳細描述。
第五半導體晶片114可包含分別與第二半導體裝置層及第二半導體基底類似的半導體裝置層及半導體基底。第五半導體晶片114的頂表面可由對應半導體基底限定，且第五半導體晶片114的底表面可由對應半導體裝置層限定。穿孔128不設置於第五半導體晶片114內部。
第一接墊（諸如第一接墊130）可設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112以及第四半導體晶片113中的每一者的頂表面上。具體而言且舉例而言，第一接墊（諸如第一接墊130）可設置於第一絕緣層121及第二絕緣層122中的每一者上。在下文中，為簡單起見，第一接墊130的描述可指諸如第一接墊130的上述第一接墊中的任一者。
如圖2中所繪示，舉例而言，第一接墊130可在豎直方向上DR3上與設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112或第四半導體晶片113內部的穿孔128交疊。第一接墊130可電連接至設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112或第四半導體晶片113內部的穿孔128。
第一接墊130可包含第一部分131及在豎直方向DR3上自第一部分131突出的第二部分132。如圖3中所繪示，舉例而言，第一接墊130的第一部分131及第二部分132中的每一者在平面圖中可具有圓形形狀。然而，在其他實施例中，第一部分131及第二部分132在平面圖中可具有除圓形以外的形狀。
第一接墊130的第一部分131在第一水平方向DR1上的寬度W1可大於第一接墊130的第二部分132在第一水平方向DR1上的寬度W2。另外，第一接墊130的第一部分131在垂直於第一水平方向DR1的第二水平方向DR2上的寬度W3可大於第一接墊130的第二部分132在第二水平方向DR2上的寬度W4。亦即，第一接墊130的第一部分131的邊緣在豎直方向DR3上不與第一接墊130的第二部分132交疊。
舉例而言，第一接墊130的第一部分131在第一水平方向DR1上的寬度W1與第一接墊130的第二部分132在第一水平方向DR1上的寬度W2之間的差可為1微米至8微米。舉例而言，第一接墊130的第一部分131在第一水平方向DR1上的寬度W1相對於在第一水平方向DR1上的多個穿孔128之間的距離P的比率可為40%至80%。
舉例而言，第一接墊130的第一部分131在豎直方向DR3上的厚度t1可為0.1微米至2微米。舉例而言，第一接墊130的第二部分132在豎直方向DR3上的厚度t2可為0.1微米至5微米。
第一接墊130可包含例如鋁（Al）、銅（Cu）、鎳（Ni）、鎢（W）、鉑（Pt）或金（Au）中的至少一者。
接墊（諸如第二接墊140）可設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114中的每一者的底表面上。如圖2中所繪示，舉例而言，第二接墊140可在豎直方向DR3上與第一接墊130交疊。舉例而言，設置於第三半導體晶片112的底表面上的第二接墊140可設置為面向設置於第二半導體晶片111的頂表面上的第一接墊130。
接墊（諸如設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112以及第四半導體晶片113中的每一者的底表面上的第二接墊140）可電連接至設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112或第四半導體晶片113內部的穿孔128。
第二接墊140在第一水平方向DR1上的寬度W5可與第一接墊130的第一部分131在第一水平方向DR1上的寬度W1相同。然而，在其他實施例中，寬度W1與寬度W5可不彼此相同。
舉例而言，第二接墊140在豎直方向DR3上的厚度t3可為0.1微米至7微米。在一些實施例中，第二接墊140在豎直方向DR3上的厚度t3可與第一接墊130的第一部分131在豎直方向DR3上的厚度t1相同。在一些其他實施例中，第二接墊140在豎直方向DR3上的厚度t3可等於第一接墊130的第一部分131在豎直方向DR3上的厚度t1及第一接墊130的第二部分132在豎直方向DR3上的厚度t2的總和。
第二接墊140可包含例如鋁（Al）、銅（Cu）、鎳（Ni）、鎢（W）、鉑（Pt）或金（Au）中的至少一者。
第一焊球151可設置於第一半導體晶片100下方。第一焊球151可接觸設置於第一半導體晶片100的底表面上的第二接墊140。第一焊球151可設置為自設置於第一半導體晶片100的底表面上的第二接墊140突出。
第一焊球151可包含例如錫（Sn）、銦（In）、鉍（Bi）、銻（Sb）、銅（Cu）、銀（Ag）、鋅（Zn）、鉛（Pb）以及/或其合金。舉例而言，第一焊球151可包含Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn、Sn-Bi-Zn或其類似者。
第二焊球152可設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114之間。如圖2中所繪示，舉例而言，第二焊球152可設置於第一接墊130與第二接墊140之間。舉例而言，第二焊球152可設置於在第二半導體晶片111的頂表面上設置的第一接墊130與在第三半導體晶片112的底表面上設置的第二接墊140之間。
第二焊球152可接觸第一接墊130及第二接墊140中的每一者。第二焊球152可接觸第一接墊130的第一部分131的頂表面及第二接墊140的底表面中的每一者。第二焊球152可環繞第一接墊130的第二部分132的側壁。第二焊球152可接觸第一接墊130的第二部分132的頂表面。在圖1及圖2中，繪示第二焊球152不接觸第一接墊130的側壁及第二接墊140的側壁中的每一者。然而，在其他實施例中，第二焊球152可接觸第一接墊130的側壁及第二接墊140的側壁中的每一者。
第二焊球152在第一水平方向DR1上的寬度W6可大於第一接墊130的第一部分131在第一水平方向DR1上的寬度W1。詳言之，第二焊球152的至少一部分可橫向地突出超出第一接墊130的第一部分131的側表面。然而，在一些其他實施例中，第二焊球152在第一水平方向DR1上的寬度W6可小於第一接墊130的第一部分131在第一水平方向DR1上的寬度W1。
第二焊球152可包含例如錫（Sn）、銦（In）、鉍（Bi）、銻（Sb）、銅（Cu）、銀（Ag）、鋅（Zn）、鉛（Pb）以及/或其合金。舉例而言，第二焊球152可包含Sn、Pb、Sn-Pb、Sn-Ag、Sn-Au、Sn-Cu、Sn-Bi、Sn-Zn、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Ag-Zn、Sn-Cu-Bi、Sn-Cu-Zn、Sn-Bi-Zn或其類似者。
黏著層160可設置於第一半導體晶片100、第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114之間。黏著層160可環繞第一接墊130的第一部分131的側壁、第二接墊140的側壁以及第二焊球152的側壁。黏著層160可橫向地突出超出第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114中的每一者的側壁，但不限於如所描述的突出。黏著層160可包含例如絕緣材料。
模製層165可設置於第一半導體晶片100的頂表面上。模製層165可設置為覆蓋第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114中的每一者的側壁。另外，模製層165可設置為覆蓋黏著層160的側壁。在圖1中，繪示模製層165設置為覆蓋第五半導體晶片114的頂表面。然而，在一些其他實施例中，模製層165的頂表面可形成於與第五半導體晶片114的頂表面相同的平面上。
模製層165可含有例如環氧樹脂模塑化合物（epoxy molding compound；EMC）或兩種或大於兩種類型的矽混合材料。
在根據本發明概念的一些實施例的半導體封裝中，形成具有階梯部分的接墊130，由此提高設置於接墊130與接墊140之間的焊球152的穩定性。因此，有可能防止焊球152之間發生短路。
在下文中，將參考圖4描述根據本發明概念的一些實施例的半導體封裝。以下描述將集中於圖4的半導體封裝與圖1至圖3中所示出的半導體封裝之間的差異，且將省略類似元件及配置的描述。
圖4示出根據本發明概念的一些其他實施例的半導體封裝的放大圖。
在根據圖4的半導體封裝中，第一接墊230可包含第一部分131、第二部分132以及第一金屬層233。
第一金屬層233可設置於第一接墊230的第二部分132的頂表面上。舉例而言，第一金屬層233在第一水平方向DR1上的寬度可與第一接墊230的第二部分132在第一水平方向DR1上的寬度W2（參看圖2）相同。
第一金屬層233可包含金屬。第一金屬層233可包含例如銅（Cu）或金（Au）。
在下文中，將參考圖5及圖6描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖5及圖6的半導體封裝與圖1至圖3中所示出的半導體封裝之間的差異，且將省略類似元件及配置的描述。
圖5示出根據本發明概念的另其他實施例的半導體封裝。圖6示出圖5的區域R2的放大圖。
參考圖5及圖6，第二接墊340可包含第一部分341及第二部分342。
第二接墊340的第一部分341可設置為面向第一接墊130的第一部分131。第二接墊340的第一部分341在第一水平方向DR1上的寬度可與第一接墊130的第一部分131在第一水平方向DR1上的寬度W1（參看圖2）相同。然而，在一些實施例中，第一部分341與第一部分131的寬度可不相同。
第二接墊340的第一部分341在豎直方向上DR3上的厚度t4可與第一接墊130的第一部分131在豎直方向DR3上的厚度t1相同。然而，在一些實施例中，厚度t4與厚度t1可不相同。
第二接墊340的第二部分342可設置為面向第一接墊130的第二部分132。第二接墊340的第二部分342可自第二接墊340的第一部分341朝向第一接墊130的第二部分132突出。第二接墊340的第二部分342可在豎直方向DR3上與第一接墊130的第二部分132間隔開。
第二接墊340的第二部分342在第一水平方向DR1上的寬度W7可與第一接墊130的第二部分132在第一水平方向DR1上的寬度W2相同。然而，在一些實施例中，寬度W2與寬度W7可不相同。
第二接墊340的第二部分342在豎直方向DR3上的厚度t5可與第一接墊130的第二部分132在豎直方向DR3上的厚度t2相同。然而，在一些實施例中，厚度t5與厚度t2可不相同。
第二焊球352可接觸第一接墊130的第一部分131的頂表面及第二接墊340的第一部分341的底表面。第二焊球352可環繞第一接墊130的第二部分132的側壁及第二接墊340的第二部分342的側壁中的每一者。第二焊球352可設置於第一接墊130的第二部分132的頂表面與第二接墊340的第二部分342的底表面之間。
在下文中，將參考圖7描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖7的半導體封裝與圖5及圖6中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖7示出根據本發明概念的另其他實施例的半導體封裝的放大圖。
參考圖7，第一接墊430可包含第一部分131、第二部分132以及第一金屬層433，且第二接墊440可包含第一部分341、第二部分342以及第二金屬層443。
第一金屬層433可設置於第一接墊430的第二部分132的頂表面上。舉例而言，第一金屬層433在第一水平方向DR1上的寬度可與第一接墊430的第二部分132在第一水平方向DR1上的寬度W2（參看圖6）相同。
第二金屬層443可設置於第二接墊440的第二部分342的底表面上。舉例而言，第二金屬層443在第一水平方向DR1上的寬度可與第二接墊440的第二部分342在第一水平方向DR1上的寬度W7（參看圖6）相同。
第一金屬層433及第二金屬層443中的每一者可包含金屬。第一金屬層433及第二金屬層443中的每一者可包含例如銅（Cu）或金（Au）。
在下文中，將參考圖8及圖9描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖8及圖9的半導體封裝與圖1至圖3中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖8示出根據本發明概念的另其他實施例的半導體封裝。圖9示出圖8的區域R3的放大圖。
參考圖8及圖9，第一接墊530與第二接墊140可直接接觸彼此。
第一接墊530可包含第一部分131及在豎直方向DR3上自第一部分131突出的第二部分532。第一接墊530的第二部分532可延伸至第二接墊140的底表面。亦即，第一接墊530的第二部分532可接觸第二接墊140的底表面。
第二焊球552可接觸第一接墊530的第一部分131的頂表面及第二接墊140的底表面。第二焊球552可環繞第一接墊530的第二部分532的側壁。
在下文中，將參考圖10描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖10的半導體封裝與圖8及圖9中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖10示出根據本發明概念的另其他實施例的半導體封裝的放大圖。
參考圖10，第一接墊630可包含第一部分131、第二部分632以及第一金屬層633。
第一金屬層633可設置於第一接墊630的第二部分632的頂表面上。第一金屬層633可接觸第一接墊630的第二部分632的頂表面及第二接墊140的底表面。
舉例而言，第一金屬層633在第一水平方向DR1上的寬度可與第一接墊630的第二部分632在第一水平方向DR1上的寬度相同。第一金屬層633可包含金屬。第一金屬層633可包含例如銅（Cu）或金（Au）。
在下文中，將參考圖11描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖11的半導體封裝與圖8及圖9中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖11示出根據本發明概念的另其他實施例的半導體封裝的放大圖。
參考圖11，第一接墊730可包含第一部分131、第二部分732、第一金屬層733以及第二金屬層734。另外，第二接墊740可包含第一部分141及第三金屬層743。
第二金屬層734可設置於第一接墊730的第一部分131的頂表面上。第二金屬層734在第一水平方向DR1上的寬度可與第一接墊730的第一部分131在第一水平方向DR1上的寬度相同。
第一接墊730的第二部分732可設置為在豎直方向DR3上自第二金屬層734突出。第一金屬層733可設置於第一接墊730的第二部分732的頂表面上。第一金屬層733在第一水平方向DR1上的寬度可與第一接墊730的第二部分732在第一水平方向DR1上的寬度相同。
第三金屬層743可設置於第二接墊740的第一部分141的底表面上。第三金屬層743在第一水平方向DR1上的寬度可與第二接墊740的第一部分141在第一水平方向DR1上的寬度相同。第三金屬層743可接觸第一金屬層733。
第一金屬層733、第二金屬層734以及第三金屬層743中的每一者可包含金屬。第一金屬層733、第二金屬層734以及第三金屬層743中的每一者可包含例如銅（Cu）或金（Au）
在下文中，將參考圖12及圖13描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖12及圖13的半導體封裝與圖8及圖9中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖12示出根據本發明概念的另其他實施例的半導體封裝。圖13示出圖12的區域R4的放大圖。
參考圖12及圖13，半導體封裝可包含設置於第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114中的每一者的底表面上的第三絕緣層823。
舉例而言，第三絕緣層823可設置於第三半導體晶片112的底表面上。第三絕緣層823可環繞第二接墊140的側壁。第三絕緣層823可環繞第二焊球552的側壁的至少一部分。然而，在一些其他實施例中，第三絕緣層823可不與第二焊球552接觸。第三絕緣層823可包含絕緣材料。
設置於第二半導體晶片111、第四半導體晶片113以及第五半導體晶片114中的每一者的底表面上的第三絕緣層823可具有與設置於第三半導體晶片112的底表面上的第三絕緣層823類似的結構。
黏著層860可設置於第三絕緣層823與第一半導體晶片100、第二半導體晶片111、第三半導體晶片112以及第四半導體晶片113中的每一者的頂表面之間。
在下文中，將參考圖14及圖15描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖14及圖15的半導體封裝與圖8及圖9中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖14示出根據本發明概念的另其他實施例的半導體封裝。圖15示出圖14的區域R5的放大圖。
參考圖14及圖15，第二焊球952的寬度可小於第一接墊530的第一部分131的寬度。
為描述簡單起見，將第二半導體晶片111限定為第一結構，且將第三半導體晶片112限定為第二結構。
舉例而言，第二焊球952可設置於可表徵為第一結構的第二半導體晶片111與可表徵為第二結構的第三半導體晶片112之間。具體而言，第二焊球952可設置於在第二半導體晶片111的頂表面上設置的第一接墊530的第一部分131與在第三半導體晶片112的底表面上設置的第二接墊140之間。
第一接墊530的第二部分532可在第一接墊530的第一部分131與第二接墊140之間進行連接。第二焊球952可在第一接墊530的第一部分131與第二接墊140之間環繞第一接墊530的第二部分532的側壁。
第二焊球952在第一水平方向DR1上的寬度W8可小於第一接墊530的第一部分131在第一水平方向DR1上的寬度W1。另外，第二焊球952在第一水平方向DR1上的寬度W8可小於第二接墊140在第一水平方向DR1上的寬度。因此，第一接墊530的第一部分131的頂表面的至少一部分可接觸黏著層160。另外，第二接墊140的底表面的至少一部分可接觸黏著層160。
在下文中，將參考圖16至圖18描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖16至圖18的半導體封裝與圖8及圖9中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖16示出根據本發明概念的另其他實施例的半導體封裝。圖17示出圖16的區域R6的放大圖。圖18示出圖16的區域R7的放大圖。
參考圖16至圖18，半導體封裝可包含基底1000、第一半導體晶片1011、第二半導體晶片1012、第一接墊1030、第二接墊1040、第三接墊1080、第四接墊1090以及第五接墊1001、第一焊球1051、第二焊球1052以及第三焊球1053、第一黏著層1061、第二黏著層1062以及中介層1070。值得注意的是，第一半導體晶片1011繪示為沿著第一水平方向DR1緊鄰第二半導體晶片1012的第一側，且另一第一半導體晶片1011繪示為沿著第一水平方向DR1緊鄰第二半導體晶片1012的第二側。
為了描述簡單起見，將基底1000限定為第一結構，中介層1070限定為第二結構，以及第一半導體晶片1011及第二半導體晶片1012限定為第三結構。
作為第一結構的基底1000可為例如印刷電路板（printed circuit board；PCB）或陶瓷基底。然而，在其他實施例中，基底1000可為其他材料。
第五接墊1001可設置於基底1000的底表面上。第一焊球1051可設置為自第五接墊1001突出。
作為第二結構的中介層1070可設置於基底1000的頂表面上方。中介層1070可為例如印刷電路板（PCB）或陶瓷基底。然而，在一些其他實施例中，中介層1070可為包含矽的中介層。
配線層1071可設置於中介層1070內部。配線層1071可包含多個佈線及將佈線彼此連接的多個通孔。
第一接墊1030、第二接墊1040、第二焊球1052以及第一黏著層1061可設置於基底1000與中介層1070之間。
第一接墊1030可設置於基底1000的頂表面上。第一接墊1030可包含與基底1000的頂表面接觸的第一部分1031，以及在豎直方向DR3上自第一部分1031突出的第二部分1032。第一接墊1030的第二部分1032可接觸第二接墊1040。
第二接墊1040可設置於中介層1070的底表面上。第二接墊1040的頂表面可接觸中介層1070。
如圖18中所繪示，舉例而言，第一接墊1030的第二部分1032在第一水平方向DR1上的寬度可小於第一接墊1030的第一部分1031在第一水平方向DR1上的寬度W11。另外，第一接墊1030的第二部分1032在第一水平方向DR1上的寬度可小於第二接墊1040在第一水平方向DR1上的寬度。
第二焊球1052可設置於第一接墊1030的第一部分1031與第二接墊1040之間。第二焊球1052可環繞第一接墊1030的第二部分1032的側壁。
第二焊球1052在第一水平方向DR1上的寬度W12可小於第一接墊1030的第一部分1031在第一水平方向DR1上的寬度W11。另外，第二焊球1052在第一水平方向DR1上的寬度W12可小於第二接墊1040在第一水平方向DR1上的寬度。
第一黏著層1061可在基底1000與中介層1070之間環繞第一接墊1030的第一部分1031的側壁、第二接墊1040的側壁以及第二焊球1052的側壁。
作為第三結構的第一半導體晶片1011及第二半導體晶片1012可設置於中介層1070的頂表面上方。舉例而言，第二半導體晶片1012可在第一水平方向DR1上與第一半導體晶片1011間隔開。在圖16中，繪示第二半導體晶片1012設置於兩個第一半導體晶片1011之間，但此僅是為描述簡單起見，且本發明概念不限於此。舉例而言，半導體封裝可包含單個第一半導體晶片1011或任何數目個第一半導體晶片1011。
第一半導體晶片1011可為例如包含多個記憶體半導體晶片的記憶體封裝。第二半導體晶片1012可為例如邏輯半導體晶片。第二半導體晶片1012可為微處理器。第二半導體晶片1012可為例如中央處理單元（central processing unit；CPU）、控制器、特殊應用積體電路（application specific integrated circuit；ASIC）或其類似者。
第一半導體晶片1011及第二半導體晶片1012中的每一者可電連接至中介層1070。第一半導體晶片1011可經由設置於中介層1070內部的配線層1071電連接至第二半導體晶片1012。
第三接墊1080、第四接墊1090、第三焊球1053以及第二黏著層1062可設置於中介層1070與第一半導體晶片1011之間以及中介層1070與半導體晶片1012之間。
第三接墊1080可設置於中介層1070的頂表面上。第三接墊1080可包含與中介層1070的頂表面接觸的第一部分1081及在豎直方向DR3上自第一部分1081突出的第二部分1082。第三接墊1080的第一部分1081可連接至設置於中介層1070內部的配線層1071。第三接墊1080的第二部分1082可接觸第四接墊1090。
第四接墊1090可設置於第一半導體晶片1011或第二半導體晶片1012的底表面上。第四接墊1090的頂表面可接觸第一半導體晶片1011或第二半導體晶片1012。
如圖17中所繪示，舉例而言，第三接墊1080的第二部分1082在第一水平方向DR1上的寬度可小於第三接墊1080的第一部分1081在第一水平方向DR1上的寬度W9。另外，第三接墊1080的第二部分1082在第一水平方向DR1上的寬度可小於第四接墊1090在第一水平方向DR1上的寬度。
第三焊球1053可設置於第三接墊1080的第一部分1081與第四接墊1090之間。第三焊球1053可環繞第三接墊1080的第二部分1082的側壁。
第三焊球1053在第一水平方向DR1上的寬度W10可小於第三接墊1080的第一部分1081在第一水平方向DR1上的寬度W9。另外，第三焊球1053在第一水平方向DR1上的寬度W10可小於第四接墊1090在第一水平方向DR1上的寬度。
第二黏著層1062可設置於中介層1070與第一半導體晶片1011之間以及中介層1070與第二半導體晶片1012之間。第二黏著層1062可環繞第三接墊1080的第一部分1081的側壁、第四接墊1090的側壁以及第三焊球1053的側壁。
在下文中，將參考圖19至圖21描述根據本發明概念的另其他實施例的半導體封裝。以下描述將集中於圖19至圖21的半導體封裝與圖8及圖9中所示出的半導體封裝之間的差異，且可省略類似元件及配置的描述。
圖19示出根據本發明概念的另其他實施例的半導體封裝。圖20示出圖19的區域R8的放大圖。圖21示出圖19的區域R9的放大圖。
參考圖19至圖21，半導體封裝可包含第一封裝10以及設置於第一封裝10上的第二封裝20。
為描述簡單起見，將第一封裝10限定為第一結構，第二封裝20限定為第二結構，第一基底1100限定為第三結構，以及第一半導體晶片1111限定為第四結構。
作為第一結構的第一封裝10可包含第一基底1100、第一半導體晶片1111、第一接墊1130、第二接墊1140、第五接墊1101以及第一焊球1151、第二焊球1152、第一黏著層1161、第一模製層1165以及穿孔1168。
作為第三結構的第一基底1100可為例如印刷電路板（PCB）或陶瓷基底。然而，在其他實施例中，第一基底1100可由其他材料製成。
第五接墊1101可設置於第一基底1100的底表面上。第一焊球1151可設置為自第五接墊1101突出。
作為第四結構的第一半導體晶片1111可設置於第一基底1100上。在一些實施例中，第一半導體晶片1111可包含一個半導體晶片。在一些其他實施例中，第一半導體晶片1111可為包含多個半導體晶片的封裝。
第一接墊1130、第二接墊1140、第二焊球1152以及第一黏著層1161可設置於第一基底1100與第一半導體晶片1111之間。
第一接墊1130可設置於第一基底1100的頂表面上。第一接墊1130可包含與第一基底1100的頂表面接觸的第一部分1131及在豎直方向DR3上自第一部分1131突出的第二部分1132。第一接墊1130的第二部分1132可接觸第二接墊1140。
第二接墊1140可設置於第一半導體晶片1111的底表面上。第二接墊1140的頂表面可接觸第一半導體晶片1111。
如圖21中所繪示，舉例而言，第一接墊1130的第二部分1132在第一水平方向DR1上的寬度可小於第一接墊1130的第一部分1131在第一水平方向DR1上的寬度W15。另外，第一接墊1130的第二部分1132在第一水平方向DR1上的寬度可小於第二接墊1140在第一水平方向DR1上的寬度。
第二焊球1152可設置於第一接墊1130的第一部分1131與第二接墊1140之間。第二焊球1152可環繞第一接墊1130的第二部分1132的側壁。
第二焊球1152在第一水平方向DR1上的寬度W16可小於第一接墊1130的第一部分1131在第一水平方向DR1上的寬度W15。另外，第二焊球1152在第一水平方向DR1上的寬度W16可小於第二接墊1140在第一水平方向DR1上的寬度。
第一黏著層1161可在第一基底1100與第一半導體晶片1111之間環繞第一接墊1130的第一部分1131的側壁、第二接墊1140的側壁以及焊球1152的側壁。
第一模製層1165可設置於第一基底1100的頂表面上。第一模製層1165可環繞第一半導體晶片1111的側壁及第一黏著層1161的側壁。在圖19中，繪示第一模製層1165的頂表面形成於與第一半導體晶片1111的頂表面相同的平面上，但在一些其他實施例中，第一模製層1165可覆蓋第一半導體晶片1111的頂表面。
第一模製層1165可包含例如環氧樹脂模塑化合物（EMC）或兩種或大於兩種類型的矽混合材料。
穿孔1168可在第一半導體晶片1111的側壁處或附近在豎直方向DR3上穿透第一模製層1165。穿孔1168可自第一基底1100的頂表面延伸至第一模製層1165的頂表面。
作為第二結構的第二封裝20可設置於第一封裝10上方。第二封裝20可包含第二基底1110、第二半導體晶片1112、與第一接墊1130類似的第一接墊、與第二接墊1140類似的第二接墊、第四焊球154、第二黏著層1162以及第二模製層1166。
第二基底1110可為例如印刷電路板（PCB）或陶瓷基底。然而，在其他實施例中，第二基底1110可由其他材料製成。
第二半導體晶片1112可設置於第二基底1110上方。在一些實施例中，第二半導體晶片1112可包含一個半導體晶片。在一些其他實施例中，第二半導體晶片1112可為包含多個半導體晶片的封裝。
上述設置於第二基底1110與第二半導體晶片1112之間的第一接墊、第二接墊、第四焊球1154以及第二黏著層1162可具有與設置於第一基底1100與第一半導體晶片1111之間的第一接墊1130、第二接墊1140、第二焊球1152以及第一黏著層1161類似的結構。
第二模製層1166可設置於第二基底1110的頂表面上。第二模製層1166可環繞第二半導體晶片1112的側壁及第二黏著層1162的側壁。在圖19中，繪示第二模製層1166的頂表面覆蓋第二半導體晶片1112的頂表面，但在一些其他實施例中，第二模製層1166的頂表面可形成於與第二半導體晶片1112的頂表面相同的平面上。
第三接墊1180、第四接墊1190以及第三焊球1153可設置於作為第一結構的第一封裝10與作為第二結構的第二封裝20之間。
第三接墊1180可設置於第一封裝10的頂表面上。第三接墊1180可包含與第一封裝10的頂表面接觸的第一部分1181及在豎直方向DR3上自第一部分1181突出的第二部分1182。第三接墊1180的第二部分1182可接觸第四接墊1190。
第四接墊1190可設置於第二封裝20的底表面上。第四接墊1190的頂表面可接觸第二封裝20。
如圖20中所繪示，舉例而言，第三接墊1180的第二部分1182在第一水平方向DR1上的寬度可小於第三接墊1180的第一部分1181在第一水平方向DR1上的寬度W13。另外，第三接墊1180的第二部分1182在第一水平方向DR1上的寬度可小於第四接墊1190在第一水平方向DR1上的寬度。
第三焊球1153可設置於第三接墊1180的第一部分1181與第四接墊1190之間。第三焊球1153可環繞第三接墊1180的第二部分1182的側壁。
第三焊球1153在第一水平方向DR1上的寬度W14可小於第三接墊1180的第一部分1181在第一水平方向DR1上的寬度W13。另外，第三焊球1153在第一水平方向DR1上的寬度W14可小於第四接墊1190在第一水平方向DR1上的寬度。
在下文中，將參考圖1及圖22至圖26描述製造圖1中所繪示的半導體封裝的方法。
圖22至圖26示出製造圖1中所繪示的半導體封裝的方法的中間步驟說明。
參考圖22，可形成包含第二絕緣層122的第二半導體晶片111。隨後，形成穿透第二半導體晶片111的穿孔128，且在第二半導體晶片111的頂表面上形成第一接墊130（參看圖1）的第一部分131。此外，在第二半導體晶片111的底表面上形成第二接墊140，且形成與第二接墊140接觸的第二焊球152。
隨後，在第二半導體晶片111的底表面上形成第一釋放層2以覆蓋第二接墊140及第二焊球152。第一釋放層2可包含例如感光性絕緣材料。第一釋放層2可包含例如環氧樹脂或聚醯亞胺。然而，在一些其他實施例中，第一釋放層2可為無機釋放層以引入穩定可拆卸特性。
接著，在第一釋放層2的底表面上形成第一載板基底1。第一載板基底1可包含例如矽、金屬、玻璃、塑膠、陶瓷或其類似者，但不限於此且可包含其他材料。
參考圖23，在第一接墊130的第一部分131上形成第一接墊130的第二部分132。第一接墊130的第二部分132可使用掩模圖案形成於第一接墊130的第一部分131上。第一接墊130的第二部分132在第一水平方向DR1上的寬度可形成為小於第一接墊130的第一部分131在第一水平方向DR1上的寬度。
參考圖24，類似於第二半導體晶片111，在第三半導體晶片112處形成與穿孔128類似的穿孔、與第一接墊130類似的第一接墊、與第二接墊140類似的第二接墊以及與第二焊球152類似的焊球。另外，在第三半導體晶片112的底表面上形成黏著層160以覆蓋第二接墊140及第二焊球152。
參考圖25，將第三半導體晶片112附接至第二半導體晶片111的頂表面。在此情況下，將形成於第三半導體晶片112的底表面上的第二焊球152附接至形成於第二半導體晶片111的頂表面上的第一接墊130。第二焊球152可環繞第一接墊130的第二部分132的側壁。
參考圖26，將第四半導體晶片113附接至第三半導體晶片112上，在所述第四半導體晶片113處形成與穿孔128類似的穿孔、與第一接墊130類似的第一接墊、與第二接墊140類似的第二接墊以及與第二焊球152類似的第二焊球。另外，將第五半導體晶片114附接至第四半導體晶片113上，在所述第五半導體晶片114上形成與第二接墊140類似的第二接墊及與第二焊球152類似的第二焊球。
隨後，移除形成於第二半導體晶片111的底表面上的第一釋放層2及第一載板基底1，且接著在第二半導體晶片111的底表面上形成黏著層160。黏著層160可在第二半導體晶片111的底表面上覆蓋第二接墊140及第二焊球152。經由此製程，形成堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構。
除其中堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構以外，亦形成包含第一絕緣層121的第一半導體晶片100。隨後，形成與穿透第一半導體晶片100的穿孔128類似的穿孔，且在第一半導體晶片100的頂表面上形成與第一接墊130類似的第一接墊。此外，在第一半導體晶片100的底表面上形成與第二接墊140類似的第二接墊，且第一焊球151可形成為與第二接墊接觸。
隨後，在第一半導體晶片100的底表面上形成第二釋放層4以覆蓋第二接墊及第一焊球151。另外，在第二釋放層4的底表面上形成第二載板基底3。
接著，將堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構附接至第一半導體晶片100的頂表面。在此情況下，將形成於第二半導體晶片111的底表面上的第二焊球152附接至形成於第一半導體晶片100的頂表面上的第一接墊。第二焊球152可環繞第一接墊的第二部分的側壁。
隨後，在第一半導體晶片100的頂表面上形成模製層165（參看圖1）以覆蓋第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114，且接著移除第二釋放層4及第二載板基底3。因此，可製造圖1中所繪示的半導體封裝。
在下文中，將參考圖8及圖27至圖31描述製造圖8中所繪示的半導體封裝的方法。以下描述將集中於圖27至圖31中所示出的製造半導體封裝的方法與圖22至圖26中所示出的製造半導體封裝的方法之間的差異，且可省略類似元件、配置以及製造製程的描述。
圖27至圖31示出製造圖8中所繪示的半導體封裝的方法的中間步驟說明。
參考圖27，形成包含第二絕緣層122、第二半導體晶片111、穿孔128、第一接墊530（參看圖8）的第一部分131、第二接墊140以及第二焊球552的堆疊結構。
第二焊球552可形成為與第二接墊140完全交疊。在圖27中，第二焊球552繪示為具有矩形橫截面，但不限於此。
隨後，在第二半導體晶片111的底表面上形成第一釋放層2及第一載板基底1。
參考圖28，第一接墊530的第二部分532形成於第一接墊530的第一部分131上。第一接墊530的第二部分532可使用掩模圖案形成於第一接墊530的第一部分131上。第一接墊530的第二部分532在第一水平方向DR1上的寬度可形成為小於第一接墊530的第一部分131在第一水平方向DR1上的寬度。
第一接墊530的第二部分532在豎直方向DR3上的厚度可形成為與第二焊球552在豎直方向DR3上的厚度相同，但不限於此。
參考圖29至圖31，類似於圖24至圖26形成堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構。在此情況下，第一接墊530的第二部分532接觸第二接墊140。
除堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構以外，形成包含第一絕緣層121、第一半導體晶片100、與穿孔128類似的穿孔、與第一接墊530類似的第一接墊、與第二接墊140類似的第二接墊、第一焊球151、第二釋放層4以及第二載板基底3的堆疊結構。
隨後，將堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構附接至第一半導體晶片100的頂表面。
隨後，在第一半導體晶片100的頂表面上形成模製層165（參看圖8）以覆蓋第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114，且接著移除第二釋放層4及第二載板基底3。因此，可製造圖8中所繪示的半導體封裝。
在下文中，將參考圖14、圖32以及圖33描述製造圖14中所繪示的半導體封裝的方法。以下描述將集中於圖32及圖34中所示出的製造半導體封裝的方法與圖22至圖26中所示出的製造半導體封裝的方法之間的差異，且可省略類似元件、配置以及製造製程的描述。
圖32及圖33示出製造圖14中所繪示的半導體封裝的方法的中間步驟說明。
參考圖32，類似於圖29及圖30形成堆疊有第二半導體晶片111及第三半導體晶片112的堆疊結構。在此情況下，如圖33中所繪示，第一接墊530的第二部分532接觸第二接墊140。另外，第二焊球952在第一水平方向DR1上的寬度可形成為小於第一接墊530的第一部分131在第一水平方向DR1上的寬度。
隨後，類似於圖31，形成堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構。另外，形成包含第一半導體晶片100、與第二釋放層4類似的第二釋放層以及與第二載板基底3類似的第二載板基底的堆疊結構。
隨後，將堆疊有第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114的堆疊結構附接至第一半導體晶片100的頂表面。接著，在第一半導體晶片100的頂表面上形成模製層165（參看圖14）以覆蓋第二半導體晶片111、第三半導體晶片112、第四半導體晶片113以及第五半導體晶片114，且接著移除第二釋放層及第二載板基底。因此，可製造圖14中所繪示的半導體封裝。
綜上所述，所屬領域中具通常知識者應瞭解，在實質上不背離本發明概念的情況下，可對實施例作出許多變化及修改。因此，所揭露的本發明概念的實施例僅用於一般及描述性意義，且並非出於限制性目的。
1:第一載板基底 2:第一釋放層 3:第二載板基底 4:第二釋放層 10:第一封裝 20:第二封裝 100、1011、1111:第一半導體晶片 111、1012、1112:第二半導體晶片 112:第三半導體晶片 113:第四半導體晶片 114:第五半導體晶片 121:第一絕緣層 122:第二絕緣層 128、1168:穿孔 130、430、530、630、730、1030、1130:第一接墊 131、341、1031、1081、1131、1181:第一部分 132、342、532、632、732、1032、1082、1132、1182:第二部分 140、440、740、1040、1140:第二接墊 151、1051、1151:第一焊球 152、352、552、952、1052、1152:第二焊球 154:第四焊球 160、860:黏著層 165:模製層 233、433、633、733:第一金屬層 443、734:第二金屬層 743:第三金屬層 823:第三絕緣層 1000:基底 1001、1101:第五接墊 1053、1153:第三焊球 1061、1161:第一黏著層 1062、1162:第二黏著層 1070:中介層 1071:配線層 1080、1180:第三接墊 1090、1190:第四接墊 1100:第一基底 1110:第二基底 1165:第一模製層 1166:第二模製層 DR1:第一水平方向 DR2:第二水平方向 DR3:豎直方向 P:間隔/距離 R1、R2、R3、R4、R5、R6、R7、R8、R9:區域 t1、t2、t3、t4、t5:厚度 W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11、W12、W13、W14、W15、W16:寬度
本揭露的上述及其他態樣及特徵鑒於如參考隨附圖式進行的例示性實施例的以下詳細描述將變為更顯而易見，在隨附圖式中： 圖1示出根據本發明概念的一些實施例的半導體封裝。 圖2示出圖1的區域R1的放大圖。 圖3示出圖1中所繪示的第一接墊的平面圖。 圖4示出根據本發明概念的一些其他實施例的半導體封裝的放大圖。 圖5示出根據本發明概念的另其他實施例的半導體封裝。 圖6示出圖5的區域R2的放大圖。 圖7示出根據本發明概念的另其他實施例的半導體封裝的放大圖。 圖8示出根據本發明概念的另其他實施例的半導體封裝。 圖9示出圖8的區域R3的放大圖。 圖10示出根據本發明概念的另其他實施例的半導體封裝的放大圖。 圖11示出根據本發明概念的另其他實施例的半導體封裝的放大圖。 圖12示出根據本發明概念的另其他實施例的半導體封裝。 圖13示出圖12的區域R4的放大圖。 圖14示出根據本發明概念的另其他實施例的半導體封裝。 圖15示出圖14的區域R5的放大圖。 圖16示出根據本發明概念的另其他實施例的半導體封裝。 圖17示出圖16的區域R6的放大圖。 圖18示出圖16的區域R7的放大圖。 圖19示出根據本發明概念的另其他實施例的半導體封裝。 圖20示出圖19的區域R8的放大圖。 圖21示出圖19的區域R9的放大圖。 圖22、圖23、圖24、圖25以及圖26示出根據本發明概念的實施例的製造圖1中所繪示的半導體封裝的方法的中間步驟說明。 圖27、圖28、圖29、圖30以及圖31示出根據本發明概念的實施例的製造圖8中所繪示的半導體封裝的方法的中間步驟說明。 圖32及圖33示出根據本發明概念的實施例的製造圖14中所繪示的半導體封裝的方法的中間步驟說明。
100:第一半導體晶片
111:第二半導體晶片
112:第三半導體晶片
113:第四半導體晶片
114:第五半導體晶片
121:第一絕緣層
122:第二絕緣層
128:穿孔
130:第一接墊
131:第一部分
132:第二部分
140:第二接墊
151:第一焊球
152:第二焊球
160:黏著層
165:模製層
DR1:第一水平方向
DR2:第二水平方向
DR3:豎直方向
P:間隔/距離
R1:區域

Claims (20)

  1. 一種半導體封裝，包括： 第一半導體晶片； 第二半導體晶片，位於所述第一半導體晶片上； 第三半導體晶片，位於所述第二半導體晶片上； 第一接墊，位於所述第二半導體晶片的頂表面上，所述第一接墊包含第一部分及在豎直方向上自所述第一部分突出的第二部分，所述第一部分在第一水平方向上的寬度大於所述第二部分在所述第一水平方向上的寬度； 第二接墊，位於所述第三半導體晶片的底表面上，所述底表面面向所述第二半導體晶片的所述頂表面；以及 焊球，在所述第一接墊與所述第二接墊之間環繞所述第一接墊的所述第二部分的側壁。
  2. 如請求項1所述的半導體封裝，其中所述第一接墊的所述第二部分在所述豎直方向上的厚度不小於所述第一接墊的所述第一部分在所述豎直方向上的厚度。
  3. 如請求項2所述的半導體封裝，其中所述第一接墊的所述第一部分在所述豎直方向上的所述厚度為0.1微米至2微米，且 所述第一接墊的所述第二部分在所述豎直方向上的所述厚度為0.1微米至5微米。
  4. 如請求項1所述的半導體封裝，其中所述第一接墊更包含位於所述第一接墊的所述第二部分的頂表面上的第一金屬層。
  5. 如請求項1所述的半導體封裝，其中所述第二接墊包含第一部分及在豎直方向上自所述第二接墊的所述第一部分突出的第二部分，且 所述第二接墊的所述第一部分在所述第一水平方向上的寬度大於所述第二接墊的所述第二部分在所述第一水平方向上的寬度。
  6. 如請求項5所述的半導體封裝，其中所述第二接墊的所述第二部分在所述第一水平方向上的所述寬度與所述第一接墊的所述第二部分在所述第一水平方向上的所述寬度相同。
  7. 如請求項5所述的半導體封裝，其中所述第一接墊更包含位於所述第一接墊的所述第二部分的頂表面上的第一金屬層，且 所述第二接墊更包含位於所述第二接墊的所述第二部分的底表面上的第二金屬層。
  8. 如請求項1所述的半導體封裝，其中所述第一接墊的所述第二部分與所述第二接墊接觸。
  9. 如請求項8所述的半導體封裝，其中所述第一接墊更包含位於所述第一接墊的所述第二部分的頂表面上的第一金屬層及位於所述第一接墊的所述第一部分的頂表面上的第二金屬層，且 所述第二接墊更包含位於所述第二接墊的底表面上的第三金屬層。
  10. 如請求項8所述的半導體封裝，更包括： 黏著層，環繞所述第一接墊的側壁；以及 絕緣層，環繞所述焊球的側壁的至少一部分及所述第二接墊的側壁。
  11. 如請求項8所述的半導體封裝，其中所述焊球在所述第一水平方向上的寬度小於所述第一接墊的所述第一部分在所述第一水平方向上的寬度。
  12. 如請求項1所述的半導體封裝，其中所述第一接墊的所述第一部分在垂直於所述第一水平方向的第二水平方向上的寬度大於所述第一接墊的所述第二部分在所述第二水平方向上的寬度。
  13. 如請求項1所述的半導體封裝，其中所述第一接墊的所述第一部分在所述第一水平方向上的所述寬度與所述第一接墊的所述第二部分在所述第一水平方向上的所述寬度之間的差為1微米至8微米。
  14. 一種半導體封裝，包括： 第一結構； 第二結構，位於所述第一結構上； 第一接墊，位於所述第一結構的頂表面上，所述第一接墊包含第一部分及在豎直方向上自所述第一部分突出的第二部分，所述第一部分在第一水平方向上的寬度大於所述第二部分在所述第一水平方向上的寬度； 第二接墊，位於所述第二結構的底表面上，所述底表面面向所述第一結構的所述頂表面；以及 焊球，位於所述第一接墊與所述第二接墊之間且環繞所述第一接墊的所述第二部分的側壁， 其中所述第一接墊的所述第二部分與所述第二接墊接觸，且 所述焊球在所述第一水平方向上的寬度小於所述第一接墊的所述第一部分在所述第一水平方向上的所述寬度。
  15. 如請求項14所述的半導體封裝，更包括： 第一半導體晶片，位於所述第一結構下方， 其中所述第一結構為第二半導體晶片，且 所述第二結構為第三半導體晶片。
  16. 如請求項14所述的半導體封裝，更包括在所述第一結構下方的基底， 其中所述第一結構為中介層， 所述第二結構包含第一半導體晶片及在所述第一水平方向上與所述第一半導體晶片間隔開的第二半導體晶片，且 所述第一半導體晶片經由所述第一結構電連接至所述第二半導體晶片。
  17. 如請求項14所述的半導體封裝，更包括位於所述第二結構上的在所述第一水平方向上彼此間隔開的第一半導體晶片及第二半導體晶片， 其中所述第一結構為基底， 所述第二結構為中介層，且 所述第一半導體晶片經由所述第二結構電連接至所述第二半導體晶片。
  18. 如請求項14所述的半導體封裝，其中所述第一結構為包含第一半導體晶片的第一封裝，且所述第二結構為包含第二半導體晶片的第二封裝。
  19. 如請求項14所述的半導體封裝，其中所述第一結構為基底，且所述第二結構為半導體晶片。
  20. 一種半導體封裝，包括： 第一半導體晶片； 第二半導體晶片，位於所述第一半導體晶片上； 第三半導體晶片，位於所述第二半導體晶片上； 第一接墊，位於所述第二半導體晶片的頂表面上，所述第一接墊包含第一部分及在豎直方向上自所述第一部分突出的第二部分，所述第一部分在第一水平方向上的寬度大於所述第二部分在所述第一水平方向上的寬度，所述第一部分在垂直於所述第一水平方向的第二水平方向上的寬度大於所述第二部分在所述第二水平方向上的寬度； 第二接墊，位於所述第三半導體晶片的底表面上，所述底表面面向所述第二半導體晶片的所述頂表面； 第一焊球，位於所述第一半導體晶片的底表面上； 第二焊球，位於所述第一接墊與所述第二接墊之間，且環繞所述第一接墊的所述第二部分的側壁； 穿孔，在所述豎直方向上穿透所述第二半導體晶片且連接至所述第一接墊；以及 黏著層，位於所述第二半導體晶片與所述第三半導體晶片之間，且環繞所述第一接墊、所述第二接墊以及所述第二焊球中的每一者的側壁， 其中所述第一接墊的所述第二部分在所述豎直方向上的厚度不小於所述第一接墊的所述第一部分在所述豎直方向上的厚度， 所述第一接墊的所述第一部分在所述豎直方向上的厚度為0.1微米至2微米，且 所述第一接墊的所述第二部分在所述豎直方向上的厚度為0.1微米至5微米。
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