KR102609302B1 - 반도체 패키지의 제조 방법 - Google Patents

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    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

반도체 패키지의 제조 방법이 제공된다. 반도체 패키지의 제조 방법은 제1 캐리어 기판 상에 이형층(release layer) 및 식각 정지막을 순차적으로 형성하고, 식각 정지막 상에 제1 복수의 배선 및 제1 복수의 배선을 감싸는 제1 절연막을 포함하는 제1 재배선층을 형성하고, 제1 재배선층 상에 제1 반도체 칩을 형성하고, 제1 반도체 칩 상에 제2 캐리어 기판을 형성하고, 제1 캐리어 기판, 이형층 및 식각 정지막을 제거하고, 제1 재배선층 상에 솔더볼을 형성하고, 제2 캐리어 기판을 제거하는 것을 포함한다.

Description

반도체 패키지의 제조 방법{Method for fabricating semiconductor package}
본 발명은 반도체 패키지의 제조 방법에 관한 것이다.
최근 고성능의 소자 구현이 요구되면서, 반도체 칩 사이즈의 증가 및 그에 따른 반도체 패키지 사이즈가 증가하고 있다. 반면, 전자 장치의 슬림화 경향에 따라 반도체 패키지의 두께는 오히려 감소하고 있다.
한편, 반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 칩을 하나의 반도체 패키지 안에 통합함으로써, 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행할 수 있게 되었다.
본 발명이 해결하고자 하는 과제는, 캐리어 기판과 재배선층 사이에 금속을 포함하는 식각 정지막을 형성하여, 캐리어 기판의 디본딩 과정에서 재배선층이 손상되는 것을 방지하는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법의 몇몇 실시예는, 제1 캐리어 기판 상에 이형층(release layer) 및 식각 정지막을 순차적으로 형성하고, 식각 정지막 상에 제1 복수의 배선 및 제1 복수의 배선을 감싸는 제1 절연막을 포함하는 제1 재배선층을 형성하고, 제1 재배선층 상에 제1 반도체 칩을 형성하고, 제1 반도체 칩 상에 제2 캐리어 기판을 형성하고, 제1 캐리어 기판, 이형층 및 식각 정지막을 제거하고, 제1 재배선층 상에 솔더볼을 형성하고, 제2 캐리어 기판을 제거하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법의 다른 몇몇 실시예는, 제1 캐리어 기판 상에 이형층(release layer)을 형성하고, 이형층 상에 금속을 포함하는 식각 정지막을 형성하고, 식각 정지막 상에 제1 복수의 배선 및 제1 복수의 배선을 감싸는 제1 절연막을 포함하는 제1 재배선층을 형성하고, 제1 재배선층 상에 제1 반도체 칩을 형성하고, 제1 반도체 칩을 덮도록 몰딩층을 형성하고, 제1 캐리어 기판, 이형층 및 식각 정지막을 제거하고, 제1 재배선층 상에 솔더볼을 형성하는 것을 포함하되, 이형층 및 제1 절연막은 동일한 물질을 포함한다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법의 또 다른 몇몇 실시예는, 제1 캐리어 기판 상에 이형층(release layer)을 형성하고, 이형층 상에 금속을 포함하는 식각 정지막을 형성하고, 식각 정지막 상에 제1 복수의 배선 및 제1 복수의 배선을 감싸는 제1 절연막을 포함하는 제1 재배선층을 형성하고, 제1 재배선층 상에 제1 반도체 칩을 형성하고, 제1 반도체 칩을 덮도록 몰딩층을 형성하고, 몰딩층 상에 제2 캐리어 기판을 형성하고, 제1 캐리어 기판, 이형층 및 식각 정지막을 제거하고, 제1 재배선층 상에 솔더볼을 형성하고, 제2 캐리어 기판을 제거하는 것을 포함하되, 이형층 및 제1 절연막은 동일한 물질을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 2 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 및 도 10은 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11 내지 도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15 내지 도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 팬-아웃 패키지(Fan-Out Package)를 제조하는 방법일 수 있다. 예를 들어, 반도체 칩이 재배선층 상에 형성될 수 있다. 반도체 칩은 재배선층 및 재배선층에 형성된 솔더볼을 통해 외부 장치에 전기적으로 접속될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 1을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
반도체 패키지는 제1 재배선층(130), 제1 반도체 칩(140), 제1 언더필재(141), 제1 몰딩층(145), 제1 솔더볼(151) 및 제2 솔더볼(152)을 포함할 수 있다.
제1 재배선층(130)은 제1 복수의 배선(131), 제1 재배선 비아(132) 및 제1 절연막(133)을 포함할 수 있다.
제1 복수의 배선(131)은 서로 수평 방향(예를 들어, 제1 방향(X))으로 서로 이격된 복수의 배선들을 포함할 수 있다. 또한, 제1 복수의 배선(131)은 수직 방향(예를 들어, 제2 방향(Y)으로 서로 이격된 복수의 배선들을 포함할 수 있다. 즉, 제1 복수의 배선(131)은 수평 방향으로 이격되고, 서로 다른 레벨에 형성된 복수의 배선들을 포함할 수 있다.
제1 복수의 배선(131)에 포함된 각각의 배선들은 도전성 물질을 포함할 수 있다. 제1 복수의 배선(131)에 포함된 각각의 배선들은 예를 들어, 구리(Cu)를 포함할 수 있다. 제1 복수의 배선(131)에 포함된 각각의 배선들은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다.
제1 재배선 비아(132)는 서로 다른 레벨에 형성된 제1 복수의 배선(131) 사이를 전기적으로 접속시킬 수 있다. 제1 재배선 비아(132)는 도전성 물질을 포함할 수 있다. 예를 들어, 제1 복수의 배선(131)과 동일한 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 절연막(133)은 제1 복수의 배선(131) 및 제1 재배선 비아(132) 각각을 감싸도록 배치될 수 있다.
제1 절연막(133)은 예를 들어, PID(photo imageable dielectric)를 포함할 수 있다. 즉, 제1 절연막(133)은 감광성 절연 물질을 포함할 수 있다. 제1 절연막(133)은 예를 들어, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 반도체 칩(140)은 로직 칩 또는 메모리 칩일 수 있다. 제1 반도체 칩(140)이 로직 칩인 경우, 제1 반도체 칩(140)은 예를 들어, 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등일 수 있다.
제1 반도체 칩(140)이 메모리 칩인 경우, 제1 반도체 칩(140)은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩일 수 있다.
제1 솔더볼(151)은 제1 재배선층(130)과 제1 반도체 칩(140) 사이에 배치될 수 있다. 제1 솔더볼(151)은 제1 재배선층(130)의 상면에 노출된 제1 복수의 배선(131)에 접할 수 있다. 또한, 제1 솔더볼(151)은 제1 반도체 칩(140)의 하면에 노출된 도전성 단자에 접할 수 있다.
제1 반도체 칩(140)은 제1 솔더볼(151)을 통해 제1 재배선층(130)과 전기적으로 전속될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 반도체 칩(140)은 와이어 본딩을 통해 제1 재배선층(130)에 전기적으로 접속될 수 있다.
제1 솔더볼(151)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 언더필재(141)는 제1 재배선층(130)과 제1 반도체 칩(140) 사이에 배치될 수 있다. 제1 언더필재(141)는 제1 솔더볼(151)의 측면을 감싸도록 배치될 수 있다.
제1 언더필재(141)는 제1 반도체 칩(140)의 측면으로부터 측방향으로 더 돌출되도록 형성될 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 몰딩층(145)은 제1 재배선층(130) 상에 배치될 수 있다. 제1 몰딩층(145)은 제1 반도체 칩(140)과 마주보는 제1 재배선층(130)의 상면, 제1 언더필재(141)의 측면 및 제1 반도체 칩(140)의 측면을 감싸도록 배치될 수 있다.
도 1에는 제1 몰딩층(145)의 상면이 제1 반도체 칩(140)의 상면과 동일 평면 상에 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 몰딩층(145)의 제1 반도체 칩(140)의 상면을 덮도록 배치될 수 있다.
제1 몰딩층(145)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
제2 솔더볼(152)은 제1 재배선층(130)의 하면에 배치될 수 있다. 제2 솔더볼(152)은 제1 재배선층(130)의 하면에 노출된 제1 복수의 배선(131)에 접할 수 있다. 제2 솔더볼(152)은 제1 재배선층(130)의 하면으로부터 볼록하게 돌출될 수 있다. 제2 솔더볼(152)은 제1 재배선층(130)이 외부 장치와 전기적으로 접속되는 부분일 수 있다.
제2 솔더볼(152)은 예를 들어, 주석(Sn), 인듐(In), 납(Pb), 아연(Zn), 니켈(Ni), 금(Au), 은(Ag), 구리(Cu), 안티모니(Sb), 비스무트(Bi) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.
도 2 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2를 참조하면, 제1 캐리어 기판(100) 상에 이형층(release layer)(110)이 형성될 수 있다.
제1 캐리어 기판(100)은 예를 들어, 실리콘, 금속, 유리, 플라스틱, 세라믹 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이형층(110)은 제1 캐리어 기판(100)에 접할 수 있다. 이형층(110)은 제1 캐리어 기판(100) 상에 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이형층(110)은 제1 절연막(도 1의 133)과 동일한 물질을 포함할 수 있다. 이형층(110)은 예를 들어, 감광성 절연 물질을 포함할 수 있다. 이형층(110)은 예를 들어, 에폭시(epoxy) 또는 폴리이미드(polyimide)를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 이형층(110)은 안정적인 디테처블 특성을 도입하기 위하여 무기 이형층일 수 있다. 이 경우, 이형층(110)은 예를 들어, 카본 재질일 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 이형층(110) 상에 식각 정지막(120)이 형성될 수 있다. 식각 정지막(120)은 이형층(110)에 접할 수 있다. 식각 정지막(120)은 이형층(110) 상에 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
식각 정지막(120)은 이형층(110)보다 식각 선택비가 작을 수 있다. 이로 인해, 후속 공정에서 제1 캐리어 기판(100) 및 이형층(110)을 선택적으로 제거할 수 있다.
식각 정지막(120)은 금속을 포함할 수 있다. 식각 정지막(120)은 예를 들어, 티타늄(Ti)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 식각 정지막(120)은 이형층(110)보다 식각 선택비가 작은 다른 금속을 포함할 수 있다.
식각 정지막(120)의 제2 방향(Y)의 두께(t1)는 예를 들어, 100nm 내지 500nm 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 3을 참조하면, 식각 정지막(120) 상에 제1 재배선층(130)이 형성될 수 있다.
제1 재배선층(130)은 제1 복수의 배선(131)과, 제1 복수의 배선(131) 각각을 연결하는 제1 재배선 비아(132)와, 제1 복수의 배선(131) 및 제1 재배선 비아(132)를 감싸는 제1 절연막(133)을 포함할 수 있다.
도 4를 참조하면, 제1 재배선층(130) 상에 제1 반도체 칩(140)이 형성될 수 있다. 제1 반도체 칩(140)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 제1 반도체 칩(140)은 제1 솔더볼(151)을 통해 제1 재배선층(130)과 전기적으로 접속될 수 있다.
도 4에는 제1 반도체 칩(140)이 제1 솔더볼(151)을 통해 제1 재배선층(130)과 전기적으로 전속되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 반도체 칩(140)은 와이어 본딩을 통해 제1 재배선층(130)에 전기적으로 접속될 수 있다.
도 5를 참조하면, 제1 재배선층(130)과 제1 반도체 칩(140) 사이에서 제1 솔더볼(151)의 측면을 감싸도록 제1 언더필재(141)가 형성될 수 있다.
이어서, 제1 반도체 칩(140)을 덮도록 제1 몰딩층(145)이 형성될 수 있다. 구체적으로, 제1 몰딩층(145)이 제1 반도체 칩(140)의 측면 및 상면, 제1 언더필재(141)의 측면 및 제1 반도체 칩(140)의 측면을 감싸도록 배치될 수 있다.
이어서, 평탄화 공정을 통해 제1 몰딩층(145)의 일부를 식각하여 제1 반도체 칩(140)의 상면이 노출될 수 있다. 이 경우, 제1 몰딩층(145)의 상면은 제1 반도체 칩(140)의 상면과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 평탄화 공정을 통해 제1 몰딩층(145)은 제1 반도체 칩(140)의 상면을 덮도록 남겨질 수 있다.
도 6을 참조하면, 제1 반도체 칩(140) 및 제1 몰딩층(145) 상에 제2 캐리어 기판(160)이 형성될 수 있다. 제2 캐리어 기판(160)은 예를 들어, 실리콘, 금속, 유리, 플라스틱, 세라믹 등을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 7을 참조하면, 제2 캐리어 기판(160)을 형성한 후에, 소자의 상하를 반전시킨다.
이어서, 제1 캐리어 기판(100) 및 이형층(110)이 제거될 수 있다. 제1 캐리어 기판(100) 및 이형층(110)은 예를 들어, 레이저 디본딩(laser debonding) 공정을 통해 제거될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 캐리어 기판(100) 및 이형층(110)이 제거되는 과정에서, 이형층(110)보다 식각 선택비가 작은 식각 정지막(120)에 의해 제1 재배선층(130)이 손상되는 것을 방지할 수 있다.
도 8을 참조하면, 식각 정지막(120)이 제거될 수 있다. 이어서, 식각 정지막(120)이 제거된 후에 노출된 제1 재배선층(130) 상에 제2 솔더볼(152)이 형성될 수 있다.
도 1을 참조하면, 제2 솔더볼(152)을 형성한 후에, 소자의 상하를 반전시킨다. 이어서, 제2 캐리어 기판(160)이 제거될 수 있다.
이어서, 소잉(Sawing) 공정을 통해 도 1에 도시된 반도체 패키지가 제조될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 캐리어 기판(100)과 재배선층(130) 사이에 금속을 포함하는 식각 정지막(120)을 형성하여, 캐리어 기판(100)의 디본딩 과정에서 재배선층(130)이 손상되는 것을 방지할 수 있다.
이하에서, 도 9 및 도 10을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 1 내지 도 8에 도시된 반도체 패키지의 제조 방법과의 차이점을 중심으로 설명한다.
도 9 및 도 10은 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 제1 캐리어 기판(100) 상에 이형층(110), 식각 정지막(120) 및 금속막(270)이 순차적으로 형성될 수 있다.
금속막(270)은 식각 정지막(120)에 접할 수 있다. 금속막(270)은 식각 정지막(120) 상에 컨포말하게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속막(270)은 식각 정지막(120)과 다른 물질을 포함할 수 있다. 금속막(270)은 제1 복수의 배선(도 10의 131)과 동일한 물질을 포함할 수 있다. 금속막(270)은 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다.
금속막(270)의 제2 방향(Y)의 두께(t2)는 예를 들어, 50nm 내지 350nm 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10을 참조하면, 금속막(270) 상에 제1 재배선층(130)이 형성될 수 있다.
제1 재배선층(130)은 제1 복수의 배선(131)과, 제1 복수의 배선(131) 각각을 연결하는 제1 재배선 비아(132)와, 제1 복수의 배선(131) 및 제1 재배선 비아(132)를 감싸는 제1 절연막(133)을 포함할 수 있다.
제1 복수의 배선(131) 중에서 금속막(270)과 접하는 배선은 금속막(270)을 시드층으로 하여 형성될 수 있다.
이어서, 도 4 내지 도 8에 도시된 공정을 수행한 후에, 도 1에 도시된 반도체 패키지가 제조될 수 있다.
이하에서, 도 11 내지 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 1 내지 도 8에 도시된 반도체 패키지의 제조 방법과의 차이점을 중심으로 설명한다.
도 11 내지 도 14는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 도 2 내지 도 5에 도시된 공정을 순차적으로 수행한 후에, 제1 몰딩층(145)을 제2 방향(Y)으로 관통하는 비아(380)가 형성될 수 있다. 비아(380)는 제1 반도체 칩(140)의 측면 상에 형성될 수 있다.
비아(380)는 제1 재배선층(130)의 상면에 노출된 제1 복수의 배선(131)과 전기적으로 접속될 수 있다.
비아(380)는 도전성 물질을 포함할 수 있다. 비아(380)는 예를 들어, 구리(Cu)를 포함할 수 있다. 비아(380)는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수도 있다.
도 12를 참조하면, 제1 반도체 칩(140) 상에 제2 반도체 칩(340)이 형성될 수 있다. 제2 반도체 칩(340)은 예를 들어, 메모리 칩일 수 있다. 제2 반도체 칩(340)은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static RAM)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change RAM), MRAM(Magneto resistive RAM), FeRAM(Ferroelectric RAM) 또는 RRAM(Resistive RAM)과 같은 비휘발성 메모리 칩일 수 있다.
제3 솔더볼(353)은 비아(380)와 제2 반도체 칩(340) 사이에 배치될 수 있다. 제3 솔더볼(353)은 제1 몰딩층(145) 상에 노출된 비아(380)에 접할 수 있다. 또한, 제3 솔더볼(353)은 제2 반도체 칩(340)의 하면에 노출된 도전성 단자에 접할 수 있다.
제2 반도체 칩(340)은 제3 솔더볼(353) 및 비아(380)를 통해 제1 재배선층(130)과 전기적으로 접속될 수 있다.
도 13을 참조하면, 제2 반도체 칩(340)을 덮도록 제1 몰딩층(145) 상에 제2 몰딩층(385)이 형성될 수 있다.
제2 몰딩층(385)은 제1 몰딩층(145)의 상면, 제1 반도체 칩(140)의 상면, 제3 솔더볼(353) 및 제2 반도체 칩(340) 감싸도록 형성될 수 있다.
제2 몰딩층(385)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
이어서, 제2 몰딩층(385) 상에 제2 캐리어 기판(160)이 형성될 수 있다.
도 14를 참조하면, 도 7 및 도 8에 도시된 공정을 순차적으로 수행한 후에, 도 14에 도시된 반도체 패키지가 제조될 수 있다.
구체적으로, 제2 캐리어 기판(160)이 형성된 후에, 소자의 상하를 반전시킨다.
이어서, 제1 캐리어 기판(100), 이형층(110) 및 식각 정지막(120)을 제거한 후에, 제1 재배선층(130) 상에 제2 솔더볼(152)이 형성될 수 있다.
이어서, 소자의 상하를 반전시킨 후에, 제2 캐리어 기판(160)이 제거될 수 있다. 이어서, 소잉(Sawing) 공정을 통해 도 14에 도시된 반도체 패키지가 제조될 수 있다.
이하에서, 도 15 내지 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 1 내지 도 8에 도시된 반도체 패키지의 제조 방법과의 차이점을 중심으로 설명한다.
도 15 내지 도 18은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 도 2 내지 도 5에 도시된 공정을 순차적으로 수행한 후에, 제1 몰딩층(145)을 제2 방향(Y)으로 관통하는 비아(480)가 형성될 수 있다. 비아(480)는 제1 반도체 칩(140)의 측면 상에 형성될 수 있다.
이어서, 제1 반도체 칩(140), 제1 몰딩층(145) 및 비아(480) 상에 제2 재배선층(490)이 형성될 수 있다.
제2 재배선층(490)은 제2 복수의 배선(491)과, 제2 복수의 배선(491) 각각을 연결하는 제2 재배선 비아(492)와, 제2 복수의 배선(491) 및 제2 재배선 비아(492)를 감싸는 제2 절연막(493)을 포함할 수 있다.
제2 재배선층(490)의 하면에 노출된 제2 복수의 배선(491)은 비아(480)와 전기적으로 접속될 수 있다.
도 16을 참조하면, 제2 재배선층(490) 상에 제2 반도체 칩(440)이 형성될 수 있다. 제2 반도체 칩(440)은 예를 들어, 메모리 칩일 수 있다.
제3 솔더볼(453)은 제2 재배선층(490)과 제2 반도체 칩(440) 사이에 형성될 수 있다. 제3 솔더볼(453)은 제2 재배선층(490) 상에 노출된 도전성 단자에 접할 수 있다. 또한, 제3 솔더볼(453)은 제2 반도체 칩(440)의 하면에 노출된 도전성 단자에 접할 수 있다.
제2 반도체 칩(440)은 제3 솔더볼(453), 제2 재배선층(490) 및 비아(480)를 통해 제1 재배선층(130)과 전기적으로 접속될 수 있다.
도 17을 참조하면, 제2 반도체 칩(440)을 덮도록 제2 재배선층(490) 상에 제2 몰딩층(485)이 형성될 수 있다.
제2 몰딩층(485)은 제2 재배선층(490)의 상면, 제3 솔더볼(453) 및 제2 반도체 칩(440) 감싸도록 형성될 수 있다.
제2 몰딩층(485)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 이종 이상의 실리콘 하이브리드 물질을 포함할 수 있다.
이어서, 제2 몰딩층(485) 상에 제2 캐리어 기판(160)이 형성될 수 있다.
도 18을 참조하면, 도 7 및 도 8에 도시된 공정을 순차적으로 수행한 후에, 도 18에 도시된 반도체 패키지가 제조될 수 있다.
구체적으로, 제2 캐리어 기판(160)이 형성된 후에, 소자의 상하를 반전시킨다.
이어서, 제1 캐리어 기판(100), 이형층(110) 및 식각 정지막(120)을 제거한 후에, 제1 재배선층(130) 상에 제2 솔더볼(152)이 형성될 수 있다.
이어서, 소자의 상하를 반전시킨 후에, 제2 캐리어 기판(160)이 제거될 수 있다. 이어서, 소잉(Sawing) 공정을 통해 도 18에 도시된 반도체 패키지가 제조될 수 있다.
이하에서, 도 19를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 1 내지 도 8에 도시된 반도체 패키지의 제조 방법과의 차이점을 중심으로 설명한다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 19를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 도 2 내지 도 5, 도 11, 도 6 내지 도 8, 도 1에 도시된 공정을 순차적으로 수행한 후에, 제1 패키지(10) 상에 제2 패키지(20)가 형성될 수 있다.
제2 패키지(20)는 기판(21), 제2 반도체 칩(22), 제4 솔더볼(23), 제2 언더필재(24) 및 제2 몰딩층(25)을 포함할 수 있다.
기판(21)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board, PCB) 또는 세라믹 기판일 수 있다. 또한, 기판(21)은 인터포저(interposer)일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 반도체 칩(22)은 예를 들어, 메모리 칩일 수 있다. 제4 솔더볼(23)은 기판(21)과 제2 반도체 칩(22) 사이에 형성될 수 있다. 제4 솔더볼(23)은 기판(21) 상에 노출된 도전성 단자에 접할 수 있다. 또한, 제4 솔더볼(23)은 제2 반도체 칩(22)의 하면에 노출된 도전성 단자에 접할 수 있다.
제2 언더필재(24)는 기판(21)과 제2 반도체 칩(22) 사이에서 제4 솔더볼(23)의 측면을 감싸도록 형성될 수 있다. 제2 몰딩층(25)은 제2 반도체 칩(22)과 마주보는 기판(21)의 상면, 제2 언더필재(24)의 측면 및 제2 반도체 칩(22)을 감싸도록 형성될 수 있다.
제3 솔더볼(553)은 비아(580)와 기판(21) 사이에 형성될 수 있다. 제3 솔더볼(553)은 제1 몰딩층(145) 상에 노출된 비아(580)에 접할 수 있다. 또한, 제3 솔더볼(553)은 기판(21)의 하면에 노출된 도전성 단자에 접할 수 있다.
제2 패키지(20)는 제3 솔더볼(553) 및 비아(580)를 통해 제1 패키지(10)와 전기적으로 접속될 수 있다.
이하에서, 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명한다. 도 1 내지 도 8에 도시된 반도체 패키지의 제조 방법과의 차이점을 중심으로 설명한다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법에 의해 제조된 반도체 패키지를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 패키지의 제조 방법은 도 2 내지 도 5, 도 15, 도 6 내지 도 8, 도 1에 도시된 공정을 순차적으로 수행한 후에, 제2 재배선층(690) 상에 제2 패키지(20)가 형성될 수 있다.
제2 재배선층(690)은 제2 복수의 배선(691)과, 제2 복수의 배선(691) 각각을 연결하는 제2 재배선 비아(692)와, 제2 복수의 배선(691) 및 제2 재배선 비아(692)를 감싸는 제2 절연막(693)을 포함할 수 있다.
제2 패키지(20)는 기판(21), 제2 반도체 칩(22), 제4 솔더볼(23), 제2 언더필재(24) 및 제2 몰딩층(25)을 포함할 수 있다.
제2 반도체 칩(22)은 예를 들어, 메모리 칩일 수 있다. 제4 솔더볼(23)은 기판(21)과 제2 반도체 칩(22) 사이에 형성될 수 있다. 제4 솔더볼(23)은 기판(21) 상에 노출된 도전성 단자에 접할 수 있다. 또한, 제4 솔더볼(23)은 제2 반도체 칩(22)의 하면에 노출된 도전성 단자에 접할 수 있다.
제2 언더필재(24)는 기판(21)과 제2 반도체 칩(22) 사이에서 제4 솔더볼(23)의 측면을 감싸도록 형성될 수 있다. 제2 몰딩층(25)은 제2 반도체 칩(22)과 마주보는 기판(21)의 상면, 제2 언더필재(24)의 측면 및 제2 반도체 칩(22)을 감싸도록 형성될 수 있다.
제3 솔더볼(653)은 제2 재배선층(690)과 기판(21) 사이에 형성될 수 있다. 제3 솔더볼(653)은 제2 재배선층(690) 상에 노출된 도전성 단자에 접할 수 있다. 또한, 제3 솔더볼(653)은 기판(21)의 하면에 노출된 도전성 단자에 접할 수 있다.
제2 패키지(20)는 제3 솔더볼(653), 제2 재배선층(690) 및 비아(680)를 통해 제1 패키지(10)와 전기적으로 접속될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 캐리어 기판 110: 이형층
120: 식각 정지막 130: 제1 재배선층
140: 제1 반도체 칩 160: 제2 캐리어 기판
270: 금속막 380: 비아
340, 440: 제2 반도체 칩 490, 690: 제2 재배선층

Claims (10)

  1. 제1 캐리어 기판 상에 이형층(release layer) 및 식각 정지막을 순차적으로 형성하고,
    상기 식각 정지막 상에 제1 복수의 배선 및 상기 제1 복수의 배선을 감싸는 제1 절연막을 포함하는 제1 재배선층을 직접적으로(directly) 형성하고,
    상기 제1 재배선층이 형성된 후에, 상기 제1 재배선층 상에 제1 반도체 칩을 형성하고,
    상기 제1 반도체 칩 상에 제2 캐리어 기판을 형성하고,
    상기 제1 캐리어 기판, 상기 이형층 및 상기 식각 정지막을 제거하고,
    상기 제1 재배선층 상에 솔더볼을 형성하고,
    상기 제2 캐리어 기판을 제거하는 것을 포함하되,
    상기 식각 정지막 및 상기 제1 복수의 배선은 서로 다른 물질을 포함하는 반도체 패키지의 제조 방법.
  2. 제 1항에 있어서,
    상기 식각 정지막을 형성한 후에,
    상기 식각 정지막 상에 상기 식각 정지막과 다른 물질을 포함하는 금속막을 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  3. 제 2항에 있어서,
    상기 금속막 및 상기 제1 복수의 배선은 동일한 물질을 포함하는 반도체 패키지의 제조 방법.
  4. 제 1항에 있어서,
    상기 이형층 및 상기 제1 절연막은 동일한 물질을 포함하는 반도체 패키지의 제조 방법.
  5. 제 1항에 있어서,
    상기 식각 정지막의 두께는 100nm 내지 500nm 인 반도체 패키지의 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 반도체 칩을 형성한 후에,
    상기 제1 반도체 칩 상에 제2 반도체 칩을 형성하는 것을 더 포함하고,
    상기 제2 반도체 칩 상에 상기 제2 캐리어 기판이 형성되는 반도체 패키지의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 반도체 칩을 형성한 후에,
    상기 제1 반도체 칩 상에 제2 복수의 배선 및 상기 제2 복수의 배선을 감싸는 제2 절연막을 포함하는 제2 재배선층을 형성하는 것을 더 포함하는 반도체 패키지의 제조 방법.
  8. 제 7항에 있어서,
    상기 제2 재배선층을 형성한 후에,
    상기 제2 재배선층 상에 제2 반도체 칩을 형성하는 것을 더 포함하고,
    상기 제2 반도체 칩 상에 상기 제2 캐리어 기판이 형성되는 반도체 패키지의 제조 방법.
  9. 제1 캐리어 기판 상에 이형층(release layer)을 형성하고,
    상기 이형층 상에 금속을 포함하는 식각 정지막을 형성하고,
    상기 식각 정지막 상에 제1 복수의 배선 및 상기 제1 복수의 배선을 감싸는 제1 절연막을 포함하는 제1 재배선층을 직접적으로(directly) 형성하고,
    상기 제1 재배선층이 형성된 후에, 상기 제1 재배선층 상에 제1 반도체 칩을 형성하고,
    상기 제1 반도체 칩을 덮도록 몰딩층을 형성하고,
    상기 제1 캐리어 기판, 상기 이형층 및 상기 식각 정지막을 제거하고,
    상기 제1 재배선층 상에 솔더볼을 형성하는 것을 포함하되,
    상기 이형층 및 상기 제1 절연막은 동일한 물질을 포함하고,
    상기 식각 정지막 및 상기 제1 복수의 배선은 서로 다른 물질을 포함하는 반도체 패키지의 제조 방법.
  10. 제 9항에 있어서,
    상기 식각 정지막은 Ti를 포함하는 반도체 패키지의 제조 방법.
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