KR20200117838A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상은 반도체 칩; 하부 절연성 프레임, 상기 하부 절연성 프레임 상의 상부 절연성 프레임, 상기 하부 절연성 프레임을 관통하는 하부 도전성 물질층, 및 상기 상부 절연성 프레임을 관통하고 상기 하부 도전성 물질층에 연결된 상부 도전성 물질층을 포함하는 비아 프레임; 및 상기 반도체 칩과 상기 하부 도전성 물질층을 전기적으로 연결시키는 배선 패턴을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 비아 프레임을 포함하는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며, 이에 따라 반도체 패키지는 소형의 크기를 가지면서도 고밀도의 입출력 단자를 가질 것이 요구되고 있다. 최근에는 반도체 칩이 배치된 영역 외부에 입출력 단자를 형성하고, 재배선을 통해 입출력 단자와 반도체 칩을 연결시키는 팬-아웃 구조의 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 비아 프레임을 포함하는 반도체 패키지 및 상기 반도체 패키지의 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 칩; 하부 절연성 프레임, 상기 하부 절연성 프레임 상의 상부 절연성 프레임, 상기 하부 절연성 프레임을 관통하는 하부 도전성 물질층, 및 상기 상부 절연성 프레임을 관통하고 상기 하부 도전성 물질층에 연결된 상부 도전성 물질층을 포함하는 비아 프레임; 및 상기 반도체 칩과 상기 하부 도전성 물질층을 전기적으로 연결시키는 배선 패턴을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 상부 절연성 프레임 및 상기 하부 절연성 프레임은 서로 다른 물질을 포함한다.
예시적인 실시예들에서, 상기 상부 절연성 프레임은 에폭시 몰딩 컴파운드를 포함한다.
예시적인 실시예들에서, 상기 상부 도전성 물질층 및 상기 하부 도전성 물질층은 서로 다른 물질을 포함한다.
예시적인 실시예들에서, 상기 하부 도전성 물질층은 상기 하부 절연성 프레임에 포위되고 수직 방향으로 연장된 관통 전극; 상기 하부 절연성 프레임의 하면 상에 마련되고, 상기 관통 전극의 하단에 연결된 하부 패드; 및 상기 하부 절연성 프레임의 상면 상에 마련되고, 상기 관통 전극의 상단에 연결된 상부 패드를 포함한다.
예시적인 실시예들에서, 상기 하부 패드의 폭 및 상기 상부 패드의 폭은 각각 상기 관통 전극의 폭 보다 크다.
예시적인 실시예들에서, 상기 반도체 칩 및 상기 비아 프레임을 몰딩하는 몰딩층을 더 포함한다.
예시적인 실시예들에서, 상기 비아 프레임의 두께는 상기 반도체 칩의 두께와 같거나 보다 크다.
예시적인 실시예들에서, 상기 반도체 칩의 상면 및 상기 비아 프레임의 상면은 동일 평면 상에 있다.
또한, 상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 하부 절연성 프레임, 하부 절연성 프레임을 관통하는 하부 도전성 물질층, 및 상기 하부 도전성 물질층 상의 상부 도전성 물질층, 및 상기 상부 도전성 물질층을 덮는 예비 상부 절연성 프레임을 포함하는 예비 비아 프레임을 준비하는 단계; 상기 예비 비아 프레임 및 반도체 칩을 캐리어 상에 배치하는 단계; 상기 예비 비아 프레임 및 상기 반도체 칩을 몰딩하는 몰딩층을 형성하는 단계; 및 상기 예비 상부 절연성 프레임의 일부를 제거하여 상부 도전성 물질층을 노출시키는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
예시적인 실시예들에서, 상기 하부 절연성 프레임의 두께는 상기 반도체 칩의 두께 보다 작고, 상기 예비 비아 프레임의 두께는 상기 반도체 칩의 두께 보다 크다.
예시적인 실시예들에서, 상기 상부 절연성 프레임은 상기 하부 절연성 프레임과 상이한 물질로 형성된다.
예시적인 실시예들에서, 상기 상부 도전성 물질층은 상기 하부 도전성 물질층과 상이한 물질로 형성된다.
본 발명의 예시적인 실시예들에 의하면, 비아 프레임은 상부 절연성 프레임의 두께를 조절하여 비아 프레임의 두께를 리사이징(resizing)함으로써, 비아 프레임의 두께를 반도체 칩의 두께와 동일 또는 유사한 수준으로 조절할 수 있다. 또한, 상부 절연성 프레임을 강성이 우수한 재료로 형성함으로써, 비아 프레임의 전체적인 강성을 향상시켜 외부 충격으로 인한 비아 프레임의 손상을 방지할 수 있고, 이로써 비아 프레임 및 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 예시적인 실시예들에 의하면, 예비 비아 프레임은 상부 절연성 프레임을 더 포함하여 두껍게 형성되므로, 예비 비아 프레임의 강성이 보다 더 향상될 수 있다. 그에 따라, 픽 앤 플레이스 공정 동안, 예비 비아 프레임이 손상되는 것을 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 2a 내지 도 2c는 본 발명의 예시적인 실시예들에 따른 비아 프레임의 제조 방법을 순차적으로 보여주는 단면도들이다.
도 3a 내지 도 3i는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순차적으로 보여주는 단면도들이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 보여주는 단면도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 비아 프레임(100), 반도체 칩(210), 몰딩층(220), 및 재배선 구조체(230)를 포함할 수 있다. 반도체 패키지(10)는 예를 들면, FOWLP(Fan Out Wafer Level Package) 형태의 반도체 패키지일 수 있다.
반도체 칩(210)을 이루는 반도체 기판은 예를 들면, 실리콘을 포함할 수 있다. 또는, 반도체 칩(210)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 칩(210)을 이루는 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다.
반도체 칩(210)을 이루는 상기 반도체 기판은 활성면과 활성면에 반대되는 비활성면을 가질 수 있다. 반도체 칩(210)의 활성면 상에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자 영역이 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
반도체 칩(210)은 상면(218) 및 상기 상면(218)에 반대된 하면(219)을 포함하며, 하면(219) 상에 마련된 칩 패드(211)를 포함할 수 있다. 칩 패드(211)는 반도체 칩(210)에 포함된 상기 반도체 소자 영역과 전기적으로 연결될 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(210)은 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
또는, 예시적인 실시예들에서, 반도체 칩(210)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(210)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
반도체 패키지(10)는 하나의 반도체 칩(210)을 포함할 수도 있고, 복수의 반도체 칩(210)을 포함할 수도 있다. 또한, 반도체 칩(210)은 복수의 반도체 칩의 스택(stack)일 수 있다. 이 경우, 상기 복수의 반도체 칩의 스택을 구성하는 반도체 칩들은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다.
또한, 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들(210)이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package) 형태의 반도체 패키지일 수 있다.
비아 프레임(100)은 반도체 칩(210)의 주변에 배치되며, 예를 들어 반도체 칩(210)의 측면으로부터 일정 거리 이격될 수 있다. 비아 프레임(100)은 반도체 패키지(10)의 강성을 향상시키는 역할을 수행할 수 있고, 반도체 패키지(10)의 전기적 연결 경로의 일부를 구성할 수 있다.
비아 프레임(100)은 하부 절연성 프레임(110), 하부 도전성 물질층(120), 상부 절연성 프레임(130), 및 상부 도전성 물질층(140)을 포함할 수 있다.
하부 절연성 프레임(110)은 절연 물질을 포함할 수 있다. 예를 들어, 하부 절연성 프레임(110)은 실리콘, 세라믹, 플라스틱, 폴리머, 유리 등을 포함할 수 있다. 예시적인 실시예들에서, 하부 절연성 프레임(110)의 하면은 비아 프레임(100)의 하면(102)을 구성할 수 있으며, 하부 절연성 프레임(110)의 하면과 반도체 칩(210)의 하면(219)은 동일 평면(coplanar) 상에 있을 수 있다.
하부 도전성 물질층(120)은 하부 절연성 프레임(110) 내에 마련될 수 있다.하부 도전성 물질층(120)은 하부 절연성 프레임(110)을 관통할 수 있다. 또한, 하부 도전성 물질층(120)은 하부 절연성 프레임(110)의 상면으로부터 돌출되고, 하부 절연성 프레임(110)의 하면으로부터 돌출될 수 있다. 하부 도전성 물질층(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 하부 도전성 물질층(120)은 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속 물질 또는 도핑된 폴리실리콘을 포함할 수 있다.
예를 들어, 하부 도전성 물질층(120)은 하부 절연성 프레임(110)의 하면 상의 하부 패드(121), 하부 절연성 프레임(110)의 상면 상의 상부 패드(123), 및 상기 하부 절연성 프레임(110)에 포위되고 수직으로 연장된 관통 전극(125)을 포함할 수 있다. 상기 하부 패드(121)는 재배선 구조체(230)의 배선 패턴(233)에 전기적으로 연결될 수 있고, 상기 상부 패드(123)는 상부 도전성 물질층(140)에 전기적으로 연결될 수 있다. 상기 관통 전극(125)은 하부 절연성 프레임(110)의 관통홀을 채우는 도전성 물질로 구성될 수 있다. 상기 관통 전극(125)의 하단은 하부 패드(121)에 연결되고 상기 관통 전극(125)의 상단은 상부 패드(123)에 연결될 수 있다. 관통 전극(125)은 상부 패드(123)와 하부 패드(121)를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 하부 패드(121)는 하부 절연성 프레임(110)의 하면을 따라 연장되고, 하부 패드(121)의 수평 방향(D1)에 따른 폭은 관통 전극(125)의 수평 방향(D1)에 따른 폭 보다 클 수 있다.
예시적인 실시예들에서, 상부 패드(123)는 하부 절연성 프레임(110)의 상면을 따라 연장되고, 상부 패드(123)의 수평 방향(D1)에 따른 폭은 관통 전극(125)의 수평 방향(D1)에 따른 폭 보다 클 수 있다.
상부 절연성 프레임(130)은 하부 절연성 프레임(110) 상에 마련될 수 있다. 상부 절연성 프레임(130)은 절연 물질을 포함할 수 있다. 상부 절연성 프레임(130)은 하부 절연성 프레임(110)이 외부에 노출되지 않도록, 하부 절연성 프레임(110)을 덮을 수 있다.
예시적인 실시예들에서, 상부 절연성 프레임(130)은 하부 절연성 프레임(110)과 상이한 물질로 이루어질 수 있다. 또는, 다른 예시적인 실시예들에서, 상부 절연성 프레임(130)은 하부 절연성 프레임(110)과 동일한 물질로 이루어질 수도 있다.
예시적인 실시예들에서, 상부 절연성 프레임(130)은 하부 절연성 프레임(110) 보다 강성이 우수한 물질로 형성될 수 있다. 예를 들어, 상부 절연성 프레임(130)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 포함할 수 있다.
예시적인 실시예들에서, 상부 절연성 프레임(130)의 상면은 비아 프레임(100)의 상면(101)을 구성할 수 있고, 상부 절연성 프레임(130)의 상면과 반도체 칩(210)의 상면(218)은 동일 평면 상에 있을 수 있다. 또는, 다른 예시적인 실시예들에서, 상부 절연성 프레임(130)의 상면은 상기 반도체 칩(210)의 상면(218) 보다 높은 레벨에 위치될 수도 있다.
예시적인 실시예들에서, 상부 절연성 프레임(130)의 측면 및 하부 절연성 프레임(110)의 측면은 비아 프레임(100)의 측면을 구성할 수 있다. 또한, 상부 절연성 프레임(130)의 측면 및 하부 절연성 프레임(110)의 측면은 동일 평면 상에 있을 수 있다.
상부 절연성 프레임(130)의 수직 방향(D2)에 따른 두께(130T)를 조절하여, 비아 프레임(100)의 수직 방향(D2)에 따른 두께를 조절할 수 있다. 예를 들어, 상부 절연성 프레임(130)의 수직 방향(D2)에 따른 두께(130T)는 상부 절연성 프레임(130)의 수직 방향(D2)에 따른 두께(130T)와 하부 절연성 프레임(110)의 수직 방향(D2)에 따른 두께(110T)를 합한 값이 반도체 칩(210)의 두께와 동일해지도록 조절될 수 있다.
상부 도전성 물질층(140)은 상부 절연성 프레임(130)을 관통할 수 있다. 상부 도전성 물질층(140)은 하부 도전성 물질층(120) 상에 배치되며, 하부 도전성 물질층(120)과 전기적으로 연결될 수 있다. 예를 들어, 상부 도전성 물질층(140)은 수직 방향(D2)으로 연장된 기둥 형상을 가질 수 있다. 상부 도전성 물질층(140)의 하단은 하부 도전성 물질층(120)에 연결되고, 상부 도전성 물질층(140)의 상단은 외부로 노출될 수 있다. 이 때, 상부 도전성 물질층(140)은 평탄화된 상면을 가질 수 있으며, 상부 도전성 물질층(140)의 상면은 상부 절연성 프레임(130)의 상면과 동일 평면 상에 있을 수 있다.
상부 도전성 물질층(140)은 도전성 물질을 포함할 수 있다. 예시적인 실시예들에서, 상부 도전성 물질층(140)은 접착성이 우수한 금속 물질을 포함할 수 있다. 예를 들어, 상부 도전성 물질층(140)은 솔더(solder)를 포함할 수 있으나, 여기에 한정되는 것은 아니다.
예시적인 실시예들에서, 상부 도전성 물질층(140)은 하부 도전성 물질층(120)과 상이한 물질로 이루어질 수 있다. 또는, 다른 예시적인 실시예들에서, 상부 도전성 물질층(140)은 하부 도전성 물질층(120)과 동일한 물질로 이루어질 수도 있다.
몰딩층(220)은 반도체 칩(210) 및 비아 프레임(100)을 몰딩할 수 있다. 몰딩층(220)은 반도체 칩(210)과 비아 프레임(100) 사이에 충진되며, 반도체 칩(210)과 비아 프레임(100)을 일체화할 수 있다. 도 1에 도시된 것과 같이, 몰딩층(220)은 반도체 칩(210)의 상면(218)이 외부에 노출되도록, 반도체 칩(210)의 상면(218)을 덮지 않을 수 있다. 또는, 도 1에 도시된 것과 다르게, 몰딩층(220)은 반도체 칩(210)의 상면(218)을 덮을 수도 있다. 예를 들어, 몰딩층(220)은 EMC로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
재배선 구조체(230)는 반도체 칩(210)의 하면(219) 및 비아 프레임(100)의 하면(102) 상에 마련될 수 있다. 재배선 구조체(230)는 절연층(231) 및 배선 패턴(233)을 포함할 수 있다. 절연층(231)은 비아 프레임(100)의 하면(102) 상에 차례로 적층된 제1 절연층(2311) 및 제2 절연층(2313)을 포함할 수 있다. 배선 패턴(233)은 제1 절연층(2311)과 제2 절연층(2313) 사이에 배치될 수 있고, 배선 패턴(233)의 일부는 제1 절연층(2311)의 개구를 통해 반도체 칩(210)의 칩 패드(211)에 연결되고, 배선 패턴(233)의 다른 일부는 제1 절연층(2311)의 다른 개구를 통해 비아 프레임(100)의 하부 도전성 물질층(120)에 연결될 수 있다. 반도체 칩(210)과 비아 프레임(100)은 배선 패턴(233)을 통해 서로 전기적으로 연결될 수 있다.
배선 패턴(233)의 일부는 제2 절연층(2313)을 통해 외부로 노출될 수 있으며, 상기 노출된 배선 패턴(233)에는 솔더 볼과 같은 외부 연결 단자(240)가 배치될 수 있다. 이 경우, 반도체 칩(210)은 외부 연결 단자(240)를 통해 반도체 칩(210)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(210)에 저장된 데이터를 외부에 제공할 수 있다.
한편, 도 1에서는 배선 패턴(233)이 단층 구조를 가지는 것으로 도시되었으나, 배선 패턴(233)은 복수의 배선층이 수직으로 적층된 다층 구조를 가질 수도 있다.
본 발명의 예시적인 실시예들에서, 비아 프레임(100)은 상부 절연성 프레임(130)의 두께(130T)를 조절하여 비아 프레임(100)의 두께를 리사이징(resizing)할 수 있다. 예를 들어, 반도체 칩(210)의 두께가 변경되더라도, 상부 절연성 프레임(130)의 두께(130T)를 조절하여 비아 프레임(100)의 두께를 반도체 칩(210)의 두께와 동일 또는 유사한 수준으로 조절할 수 있다. 또한, 상부 절연성 프레임(130)을 강성이 우수한 재료로 형성함으로써, 비아 프레임(100)의 전체적인 강성을 향상시킬 수 있다. 이에 따라, 외부 충격으로 인한 비아 프레임(100)의 손상을 방지할 수 고, 궁극적으로 비아 프레임(100) 및 반도체 패키지(10)의 신뢰성이 향상될 수 있다.
도 2a 내지 도 2c는 본 발명의 예시적인 실시예들에 따른 비아 프레임(100a)의 제조 방법을 순차적으로 보여주는 단면도들이다.
도 2a를 참조하면, 하부 절연성 프레임(110)을 준비한다. 하부 절연성 프레임(110)은 평판 형상을 가질 수 있다. 예를 들어, 하부 절연성 프레임(110)은 실리콘, 세라믹, 플라스틱, 폴리머, 유리 등을 포함할 수 있다.
다음으로, 하부 절연성 프레임(110)에 하부 도전성 물질층(120)을 형성한다. 하부 도전성 물질층(120)을 형성하기 위해, 하부 절연성 프레임(110)을 수직으로 관통하는 관통홀을 형성하고, 상기 관통홀에 도전성 물질을 채워 관통 전극(125)을 형성하고, 상기 하부 절연성 프레임(110)의 상면 상의 상부 패드(123) 및 하부 절연성 프레임(110)의 하면 상의 하부 패드(121)를 각각 형성할 수 있다.
하부 도전성 물질층(120)을 형성한 이후, 하부 도전성 물질층(120) 상에 상부 도전성 물질층(140)을 형성한다. 상부 도전성 물질층(140)은 하부 도전성 물질층(120)의 상부 패드(123) 상에 배치될 수 있다. 예를 들어, 상부 도전성 물질층(140)은 도금 방법에 의해 형성될 수 있다. 상부 도전성 물질층(140)은 접착성이 우수한 금속 물질, 예를 들어 솔더로 형성될 수 있다.
도 2b를 참조하면, 하부 절연성 프레임(110) 상에 예비 상부 절연성 프레임(130a)을 형성한다. 예비 상부 절연성 프레임(130a)은 하부 절연성 프레임(110)의 상면 상의 상부 패드(123)를 덮도록 형성될 수 있다. 예를 들어, 예비 상부 절연성 프레임(130a)은 하부 절연성 프레임(110)의 두께의 대략 0.5배 내지 3배 사이의 두께를 가지도록 형성될 수 있다.
예를 들어, 예비 상부 절연성 프레임(130a)은 EMC와 같은 몰드 수지를 이용한 몰딩 공정을 통해 형성될 수 있다. 또는, 예비 상부 절연성 프레임(130a)은 절연 필름을 이용한 라미네이션 공정을 통해 형성될 수도 있다.
도 2c를 참조하면, 도 2b의 결과물에 대한 쏘잉(sawing) 공정을 수행하여, 개별 단위로 절단된 비아 프레임(100a)을 형성할 수 있다.
도 3a 내지 도 3i는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 순차적으로 보여주는 단면도들이다.
도 3a를 참조하면, 제1 캐리어(301) 상에 예비 비아 프레임(100a) 및 적어도 하나의 반도체 칩(210)을 배치한다. 제1 캐리어(301)는 비아 프레임(100a) 및 반도체 칩(210)을 고정하기 위한 접착층(302)을 포함할 수 있다. 비아 프레임(110a)는 하부 패드(121)가 접착층(302)에 접하도록 제1 캐리어(301) 상에 배치되고, 반도체 칩(210)은 칩 패드(211)가 마련된 표면이 접착층(302)에 접하도록 제1 캐리어(301) 상에 배치될 수 있다. 상기 예비 비아 프레임(100a)은, 예를 들어 도 2a 내지 도 2c를 참조하여 설명된 비아 프레임(100a)일 수 있다.
일반적인 비아 프레임은 반도체 칩(210)보다 작은 두께를 가지도록 형성되어 외부 충격에 취약할 수 있고, 픽 앤 플레이스(pick and place) 공정을 통해 비아 프레임을 캐리어 상에 배치할 때 비아 프레임이 손상되는 문제가 있었다. 그러나, 본 발명의 기술적 사상에 의하면, 도 3a에 도시된 것과 같이, 예비 비아 프레임(100a)은 상부 절연성 프레임(130a)을 더 포함하여 두껍게 형성되므로, 예비 비아 프레임(100a)의 강성이 보다 더 향상될 수 있다. 그에 따라, 픽 앤 플레이스 공정 동안, 예비 비아 프레임(100a)이 손상되는 것을 방지할 수 있다.
또한, 일반적인 비아 프레임의 이송 과정에서 비아 프레임을 고정 및 이송하는 이송 툴이 비아 프레임의 단차진 표면을 흡착 고정하는 경우, 비아 프레임이 이송 툴에 수평 상태로 지지되지 못함으로 인해 비아 프레임이 오정렬된 상태로 캐리어 상에 위치될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 도 3a에 도시된 것과 같이, 예비 비아 프레임(100a)은 상부 절연성 프레임(130a)에 의해 단차없이 평탄화된 표면을 가지며, 픽 앤 플레이스 공정 동안 소정의 이송 툴은 단차 없이 평탄화된 예비 비아 프레임(100a)의 표면을 흡착 고정한 상태로 예비 비아 프레임(100a)을 이송하고 예비 비아 프레임(100a)을 제1 캐리어(301) 상에 배치할 수 있으므로, 예비 비아 프레임(100a)을 정해진 위치에 정렬시켜 배치할 수 있다.
도 3b를 참조하면, 반도체 칩(210) 및 예비 비아 프레임(100a)을 몰딩하여 반도체 칩(210) 및 예비 비아 프레임(100a)을 일체화하는 몰딩층(220a)을 형성한다. 몰딩층(220a)은 반도체 칩(210)의 적어도 일부 및 예비 비아 프레임(100a)의 적어도 일부를 덮도록 형성될 수 있다. 몰딩층(220a)은 EMC와 같은 몰드 수지를 이용한 몰딩 공정을 통해 형성될 수 있다. 또는, 몰딩층(220a)은 절연 필름을 이용한 라미네이션 공정을 통해 형성될 수도 있다.
예시적인 실시예들에서, 몰딩층(220a)은 예비 상부 절연성 프레임(130a)과 동일한 물질로 형성될 수 있다. 또는, 예시적인 실시예들에서, 몰딩층(220a)은 예비 상부 절연성 프레임(130a)과 상이한 물질로 형성될 수 있다.
도 3c를 참조하면, 도 3b의 결과물에서 예비 상부 절연성 프레임(130a)의 일부 및 상기 몰딩층(220a)의 일부를 제거하여, 상부 도전성 물질층(140)이 노출된 비아 프레임(100)을 얻을 수 있다. 예를 들어, 상부 도전성 물질층(140)이 노출될 때까지, 도 3b의 결과물에 대한 연마 공정을 수행할 수 있다. 예를 들어, 상부 도전성 물질층(140)이 노출될 때까지, 상부 절연성 프레임(130a)의 일부 및 몰딩층(220a)의 일부가 제거되도록 에치백(etch-back) 공정 및/또는 CMP(Chemical Mechanical Polishing) 공정을 수행할 수 있다. 상기 연마 공정에 의해 비아 프레임(100)의 두께가 감소된 결과, 비아 프레임(100)은 반도체 칩(210)의 두께와 동일 또는 유사한 수준의 두께를 가질 수 있다.
또한, 상기 연마 공정에 의해 비아 프레임(100)은 평탄화된 표면을 가질 수 있고 반도체 칩(210)의 표면이 노출될 수 있다. 비아 프레임(100)의 평탄화된 표면, 반도체 칩(210)의 노출된 표면, 및/또는 몰딩층(220)의 평탄화된 표면은 서로 동일 평면 상에 있을 수 있다.
도 3d를 참조하면, 도 3c의 결과물을 제1 캐리어(도 3c의 301)로부터 분리하고, 도 3c의 결과물을 뒤집어 제2 캐리어(303) 상에 배치한다. 제2 캐리어(303)는 비아 프레임(100) 및 반도체 칩(210)을 고정하기 위한 접착층(304)을 포함할 수 있다.
도 3e를 참조하면, 비아 프레임(100) 및 반도체 칩(210) 상에 제1 절연층(2311)을 형성한다. 예를 들어, 제1 절연층(2311)을 형성하기 위하여, 비아 프레임(100) 및 반도체 칩(210)을 덮는 절연막을 형성하고, 상기 절연막을 패터닝하여 비아 프레임(100)의 하부 패드(121)를 노출시키는 개구 및 반도체 칩(210)의 칩 패드(211)를 노출시키는 개구를 형성할 수 있다.
도 3f를 참조하면, 제1 절연층(2311) 상에 배선 패턴(233)을 형성한다. 예를 들어, 배선 패턴(233)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다.
도 3g를 참조하면, 제1 절연층(2311) 상에 제2 절연층(2313)을 형성한다. 제2 절연층(2313)을 형성하기 위하여, 제1 절연층(2311)을 덮는 절연막을 형성하고, 상기 절연막을 패터닝하여 배선 패턴(233)의 일부를 노출시키는 개구를 형성할 수 있다.
도 3h를 참조하면, 상기 제2 절연층(2313)의 개구를 통해 노출된 상기 배선 패턴(233)의 일부에 전기적으로 연결된 외부 연결 단자(240)를 형성한다. 예를 들어, 상기 외부 연결 단자(240)는 솔더 볼 또는 솔더 범프일 수 있다.
도 3i을 참조하면, 상기 도 3h의 결과물을 제2 캐리어(도 3h의 303)로부터 분리하고, 상기 도 3h의 결과물에 대한 쏘잉 공정을 수행하여, 개별 단위로 절단된 반도체 패키지(10)를 형성할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 보여주는 단면도이다. 도 4에 도시된 반도체 패키지는 상부 재배선 구조체(250)를 더 포함한다는 점을 제외하고는 도 1에 도시된 반도체 패키지와 대체로 동일한 구성을 가질 수 있다. 이하에서, 앞서 설명된 내용과 중복된 설명은 생략하거나 간단히 한다.
도 4를 참조하면, 반도체 패키지(10a)는 비아 프레임(100), 반도체 칩(210), 몰딩층(220), 하부 재배선 구조체(230), 및 상부 재배선 구조체(250)를 포함할 수 있다.
상기 하부 재배선 구조체(230)는 반도체 칩(210)의 하면(219) 및 비아 프레임(100)의 하면(102) 상에 마련되며, 하부 절연층(231) 및 하부 배선 패턴(233)을 포함할 수 있다. 하부 재배선 구조체(230)는 도 1에 도시된 재배선 구조체(230)와 실질적으로 동일할 수 있다.
상부 재배선 구조체(250)는 반도체 칩(210)의 상면(218) 및 비아 프레임(100)의 상면(101) 상에 마련될 수 있다. 상부 재배선 구조체(250)는 상부 절연층(251) 및 상부 배선 패턴(253)을 포함할 수 있다.
좀 더 구체적으로, 상부 절연층(251)은 반도체 칩(210)의 상면(218), 비아 프레임(100)의 상면(101) 및 몰딩층(220)의 상면 상에 차례로 적층된 제3 절연층(2511) 및 제4 절연층(2513)을 포함할 수 있다. 상부 배선 패턴(253)은 제3 절연층(2511)과 제4 절연층(2513) 사이에 배치될 수 있다. 상부 배선 패턴(253)의 일부는 제3 절연층(2511)의 개구를 통해 비아 프레임(100)의 상부 도전성 물질층(140)에 연결될 수 있다. 이 때, 상부 배선 패턴(253)은 비아 프레임(100)의 상부 도전성 물질층(140) 및 하부 도전성 물질층(120), 및 하부 배선 패턴(233)을 통해 반도체 칩(210)에 전기적으로 연결될 수 있다.
한편, 도 4에서는 상부 배선 패턴(253)이 단층 구조를 가지는 것으로 도시되었으나, 상부 배선 패턴(253)은 복수의 배선층이 수직으로 적층된 다층 구조를 가질 수도 있다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 보여주는 단면도이다.
도 5를 참조하면, 반도체 패키지(10b)는 하부 패키지(10L) 및 상부 패키지(10U)를 포함할 수 있다. 반도체 패키지(10b)는 예를 들면, 상부 패키지(10U)가 하부 패키지(10L) 상에 부착된 패키지 온 패키지(Package on Package) 형태인 반도체 패키지일 수 있다.
하부 패키지(10L)는 제1 반도체 칩(210), 비아 프레임(100), 제1 몰딩층(220), 및 제1 재배선 구조체(230)를 포함할 수 있다. 하부 패키지(10L)는 도 1을 참조하여 설명된 반도체 패키지(10)일 수 있다.
상부 패키지(10U)는 하부 패키지(10L) 상에 배치되며, 상부 패키지(10U)와 하부 패키지(10L) 사이에 개재된 패키지간 연결 단자(260)에 의해 전기적/물리적으로 연결될 수 있다. 상부 패키지(10U)는 제2 반도체 칩(310), 제2 몰딩층(320), 및 제2 재배선 구조체(330)를 포함할 수 있다. 제2 반도체 칩(310)은 하부 패키지(10L)에 포함된 제1 반도체 칩(210)과 동종의 반도체 칩을 수도 있고, 또는 이종의 반도체 칩일 수도 있다. 제2 재배선 구조체(330)는 제1 절연층(3311) 및 제2 절연층(3313)을 포함하는 절연층(3331)과, 배선 패턴(333)을 포함할 수 있다. 배선 패턴(333)의 일부분은 제2 반도체 칩(310)의 칩 패드(311)에 연결되고, 배선 패턴(333)의 다른 일부분은 패키지간 연결 단자(260)를 통해 비아 프레임(100)의 상부 도전성 물질층(140)에 전기적으로 연결될 수 있다.
이 때, 제2 반도체 칩(310)은 제2 재배선 구조체(330)의 배선 패턴(333), 패키지간 연결 단자(260), 비아 프레임(100)의 상부 도전성 물질층(140) 및 하부 도전성 물질층(120), 및 제1 재배선 구조체(230)의 배선 패턴(233)을 통해 하부 패키지(10L)의 제1 반도체 칩(210)과 전기적으로 연결될 수 있다. 또한, 제2 반도체 칩(310)은 제2 재배선 구조체(330)의 배선 패턴(333), 패키지간 연결 단자(260), 비아 프레임(100)의 상부 도전성 물질층(140) 및 하부 도전성 물질층(120), 제1 재배선 구조체(230)의 배선 패턴(233) 및 외부 연결 단자(240)을 통해, 제2 반도체 칩(310)의 동작을 위한 제어 신호, 전원 신호 또는 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 제2 반도체 칩(310)에 저장된 데이터를 외부로 제공할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 100: 비아 프레임
110: 하부 절연성 프레임 120: 하부 도전성 물질층
130: 상부 절연성 프레임 140: 상부 도전성 물질층
210: 반도체 칩 220: 몰딩층
230: 재배선 구조체

Claims (13)

  1. 반도체 칩;
    하부 절연성 프레임, 상기 하부 절연성 프레임 상의 상부 절연성 프레임, 상기 하부 절연성 프레임을 관통하는 하부 도전성 물질층, 및 상기 상부 절연성 프레임을 관통하고 상기 하부 도전성 물질층에 연결된 상부 도전성 물질층을 포함하는 비아 프레임; 및
    상기 반도체 칩과 상기 하부 도전성 물질층을 전기적으로 연결시키는 배선 패턴;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 상부 절연성 프레임 및 상기 하부 절연성 프레임은 서로 다른 물질을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 상부 절연성 프레임은 에폭시 몰딩 컴파운드를 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 상부 도전성 물질층 및 상기 하부 도전성 물질층은 서로 다른 물질을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 하부 도전성 물질층은,
    상기 하부 절연성 프레임에 포위되고 수직 방향으로 연장된 관통 전극;
    상기 하부 절연성 프레임의 하면 상에 마련되고, 상기 관통 전극의 하단에 연결된 하부 패드; 및
    상기 하부 절연성 프레임의 상면 상에 마련되고, 상기 관통 전극의 상단에 연결된 상부 패드;
    를 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 하부 패드의 폭 및 상기 상부 패드의 폭은 각각 상기 관통 전극의 폭 보다 큰 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 칩 및 상기 비아 프레임을 몰딩하는 몰딩층을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 비아 프레임의 두께는 상기 반도체 칩의 두께와 같거나 보다 큰 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 칩의 상면 및 상기 비아 프레임의 상면은 동일 평면 상에 있는 반도체 패키지.
  10. 하부 절연성 프레임, 하부 절연성 프레임을 관통하는 하부 도전성 물질층, 및 상기 하부 도전성 물질층 상의 상부 도전성 물질층, 및 상기 상부 도전성 물질층을 덮는 예비 상부 절연성 프레임을 포함하는 예비 비아 프레임을 준비하는 단계;
    상기 예비 비아 프레임 및 반도체 칩을 캐리어 상에 배치하는 단계;
    상기 예비 비아 프레임 및 상기 반도체 칩을 몰딩하는 몰딩층을 형성하는 단계; 및
    상기 예비 상부 절연성 프레임의 일부를 제거하여 상부 도전성 물질층을 노출시키는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  11. 제 10 항에 있어서,
    상기 하부 절연성 프레임의 두께는 상기 반도체 칩의 두께 보다 작고,
    상기 예비 비아 프레임의 두께는 상기 반도체 칩의 두께 보다 큰 반도체 패키지의 제조 방법.
  12. 제 10 항에 있어서,
    상기 상부 절연성 프레임은 상기 하부 절연성 프레임과 상이한 물질로 형성된 반도체 패키지의 제조 방법.
  13. 제 10 항에 있어서,
    상기 상부 도전성 물질층은 상기 하부 도전성 물질층과 상이한 물질로 형성된 반도체 패키지의 제조 방법.
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012531061A (ja) * 2009-06-26 2012-12-06 インテル コーポレイション パッケージ・オン・パッケージ装置の積層チップパッケージ、その組立方法、及びそれを含むシステム
KR20130048810A (ko) * 2011-11-03 2013-05-13 주식회사 네패스 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지
KR20150051304A (ko) * 2013-10-29 2015-05-12 스태츠 칩팩, 엘티디. 반도체 장치 및 더미 구리 패턴으로 내장형 pcb 유닛의 표면의 균형을 맞추는 방법
KR20160051688A (ko) * 2013-06-29 2016-05-11 인텔 코포레이션 비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조
KR101681031B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
JP2017063102A (ja) * 2015-09-24 2017-03-30 イビデン株式会社 プリント配線板およびその製造方法
KR101912290B1 (ko) * 2017-12-06 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012531061A (ja) * 2009-06-26 2012-12-06 インテル コーポレイション パッケージ・オン・パッケージ装置の積層チップパッケージ、その組立方法、及びそれを含むシステム
KR20130048810A (ko) * 2011-11-03 2013-05-13 주식회사 네패스 리드프레임을 이용한 팬-아웃 반도체 패키지 제조방법, 이에 의한 반도체 패키지 및 패키지 온 패키지
KR20160051688A (ko) * 2013-06-29 2016-05-11 인텔 코포레이션 비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조
KR20150051304A (ko) * 2013-10-29 2015-05-12 스태츠 칩팩, 엘티디. 반도체 장치 및 더미 구리 패턴으로 내장형 pcb 유닛의 표면의 균형을 맞추는 방법
JP2017063102A (ja) * 2015-09-24 2017-03-30 イビデン株式会社 プリント配線板およびその製造方法
KR101681031B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
KR101912290B1 (ko) * 2017-12-06 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지

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