KR20160051688A - 비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조 - Google Patents

비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조 Download PDF

Info

Publication number
KR20160051688A
KR20160051688A KR1020157033344A KR20157033344A KR20160051688A KR 20160051688 A KR20160051688 A KR 20160051688A KR 1020157033344 A KR1020157033344 A KR 1020157033344A KR 20157033344 A KR20157033344 A KR 20157033344A KR 20160051688 A KR20160051688 A KR 20160051688A
Authority
KR
South Korea
Prior art keywords
rdl
layer
array
vias
landing pads
Prior art date
Application number
KR1020157033344A
Other languages
English (en)
Other versions
KR102101377B1 (ko
Inventor
케빈 제이. 리
제임스 와이. 정
히시아오-강 장
존 무이르헤드
애드웨이트 텔랑
푸니쉬 푸리
지호 강
니틴 엠. 파텔
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160051688A publication Critical patent/KR20160051688A/ko
Application granted granted Critical
Publication of KR102101377B1 publication Critical patent/KR102101377B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0341—Manufacturing methods by blanket deposition of the material of the bonding area in liquid form
    • H01L2224/03424—Immersion coating, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H01L2224/03823—Immersion coating, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0382—Applying permanent coating, e.g. in-situ coating
    • H01L2224/03825—Plating, e.g. electroplating, electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/116—Manufacturing methods by patterning a pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H01L2224/11823—Immersion coating, e.g. in a solder bath
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/1182—Applying permanent coating, e.g. in-situ coating
    • H01L2224/11825—Plating, e.g. electroplating, electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1356—Disposition
    • H01L2224/13562—On the entire exposed surface of the core
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13575—Plural coating layers
    • H01L2224/1358—Plural coating layers being stacked
    • H01L2224/13583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13616—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

금속 재분포 층들(RDL들)이 TSV들과 통합되고 "레지스트를 통한 도금" 유형의 공정 흐름을 이용하는 3D 상호접속 구조 및 제조 방법이 기술된다. 이 공정 흐름 동안 기밀 장벽 및 연마 정지 층을 제공하기 위해서 실리콘 질화물 또는 실리콘 탄화물 패시베이션 층이 박화 장치 웨이퍼 후면측과 RDL들 사이에 제공될 수 있다.

Description

비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조{INTERCONNECT STRUCTURE COMPRISING FINE PITCH BACKSIDE METAL REDISTRIBUTION LINES COMBINED WITH VIAS}
본 발명은 3차원(3D) 패키징에 관한 것이고, 더 특정하게는 실리콘 관통 비아들(through-silicon vias: TSV들)을 3D 패키지들에 집적하는 것에 관한 것이다.
3D 패키징은 SOC(system on chip)와 SIP(system in package) 구성들에 관한 것이다. TSV 3D 패키지들은, 실리콘 기판들을 관통하는 비아들이 에지 배선들을 대체하여 각각의 칩상의 회로 요소들 간의 전기적 접속을 생성하는, 수직으로 적층되는 둘 이상의 칩들을 포함할 수 있다.
JEDEC(Joint Electron Devices Engineering Council)의 JEDEC "Design Registration-Micropillar Grid Array (MPGA)", DR-4.26A, Dec. 2011, Item 11.2-845(R)"와 같은 표준들은 로직 투 메모리 인터페이스를 위한 칩 투 칩 랜딩 패드 인터페이스(chip-to-chip landing pad interface)를 정의한다. 통상적으로, TSV들의 물리적인 로케이션들은 칩상의 랜딩 패드 로케이션들 바로 아래에 자리잡고 있는데, 이것은 상당한 정도의 다이 면적을 차지한다. 이는 다른 모든 회로가 TSV 로케이션들 주위에 레이아웃된다는 것을 의미한다.
TSV 공정 동안, TSV들의 어레이가 박화 장치 웨이퍼(thinned device wafer)를 관통해서 형성된다. 통상적 TSV 구조들은 박화 장치 웨이퍼의 후면측상의 절연 물질로서 실리콘 이산화물 또는 중합체들 중 어느 하나를 이용한다. 이들 물질들은 기밀성(hermetic)이 없으며, 박화 장치 웨이퍼의 후면측상에 강건한 패시베이션 층(passivation layer)을 제공하지 못한다.
본 발명의 실시예들의 특징들 및 장점들이 첨부된 청구항들, 하나 이상의 실시예들에 대한 하기 상세한 설명, 및 대응하는 도면들로부터 명백해질 것이다. 도면들에서:
도 1-17은 본 발명의 실시예들에 따라 "레지스트를 통한 도금" 처리를 이용하여 3D 상호접속부 구조를 제조하는 방법의 측단면도 도해들이다.
도 18은 본 발명의 실시예들에 따라 TSV들을 구현하는 3D 패키지의 측면도 도해이다.
도 19는 본 발명의 실시예들에 따른 시스템을 나타낸다.
다양한 실시예들에서, 3D 상호접속 구조 및 3D 상호접속 구조를 제조하는 방법이 기술된다. 그러나, 소정 실시예들은, 이들 특정 상세 사항들 중 하나 이상이 없이, 또는 다른 알려진 방법들 및 물질들과 조합하여 실시될 수 있다. 하기 설명에서는, 본 발명의 철저한 이해를 제공하기 위해서, 구체적인 물질 및 공정 등과 같은 수많은 구체적 상세 사항들이 제시된다. 다른 예들에서는, 공지된 패키징 공정 및 제조 기법은 본 발명이 불필요하게 불명료해지지 않도록 아주 상세하게 기술되지는 않았다. 이 명세서 전반에 걸쳐서 "실시예" 또는 "일 실시예"에 대한 참조는 이 실시예에 연관해서 기술되는 특정한 특징, 구조, 물질, 또는 특성이 본 발명의 적어도 일 실시예에 포함되어 있음을 의미한다. 그래서, 이 명세서 전반에 걸쳐서 다양한 곳에서 구문 "실시예에서" 또는 "일 실시예에서"가 등장하는 것은 반드시 본 발명의 동일 실시예를 가리키는 것은 아니다. 게다가, 특정한 특징, 구조, 물질, 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
일 양태에서, 본 발명의 실시예들은 TSV들을 매우 미세한 피치의 "레지스트를 통한 도금(plate through resist)" 유형(하기 논의됨)의 후면측 금속 RDL들(redistribution layers)과 조합하는 3D 상호접속 구조 및 공정을 기술한다. 이 조합은 TSV들의 물리적 로케이션들이 RDL들(때때로 RDL 라인들로 본 명세서에서 지칭됨)의 이용을 통해 칩 투 칩 랜딩 패드 로케이션들로부터 결합 해제(decouple)되는 것을 허용하고, 따라서 더 큰 회로 레이아웃 융통성을 제공한다. 이러한 방식으로 다중 트레이스가 인접한 랜딩 패드 행들 또는 열들 사이에서 뻗어갈(run) 수 있다. 예를 들어, 다중 트레이스는 10㎛ - 500㎛의 피치로 분리되는 인접한 랜딩 패드 행들 또는 열들 간에서 뻗어갈 수 있다.
본 발명의 실시예들은 기밀 밀봉된 3D 상호접속 구조 및 미세 피치 RDL 아키텍처를 허용하고, 또한 (알루미늄 RDL 라인들을 산출하기 위한 감법 에칭(subtractive etching) 공정들과 대립되는 것으로서) 구리 금속의 사용을 허용한다.
본 발명의 실시예들은 후면측 RDL들을 박화 장치 웨이퍼의 벌크 반도체(예로, 실리콘)로부터 분리하는 실리콘 질화물(silicon nitride) 또는 실리콘 탄화물(silicon carbide) 패시베이션 층을 기술한다. 실리콘 질화물 또는 실리콘 탄화물 패시베이션 층은 TSV 및 RDL 공정 동안 트레이스 금속 및 습기 오염으로부터 박화 장치 웨이퍼의 후면측을 보호하는 기밀 장벽(hermetic barrier)을 제공할 수 있다.
게다가, 실리콘 질화물 또는 실리콘 탄화물과 같은 후면측 패시베이션 층 물질들은 탄탈륨(Ta), 티타늄(Ti), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)과 같은 TSV 장벽 층 물질들보다 상당히 낮은 제거율(removal rate)을 가질 수 있어서, 패시베이션 층이, 많은 양의 과연마(overpolish)가, 상당한 양의 패시베이션 층이 제거되는 것을 또한 야기하지 않으면서, TSV 장벽 층 CMP(chemical mechanical polish) 단계에 수용되게끔 허용하도록 한다. Ta, Ti, TaN, TiN과 같은 장벽 물질들의 제거를 위해 엔지니어링되는 흔히 상업적으로 이용가능한 장벽 층 CMP 슬러리들이 실리콘 이산화물과 같은 산화물들을 제거하도록 또한 엔지니어링된다. 그래서, 몇몇 실시예들에서, 실리콘 질화물 또는 실리콘 탄화물로 형성되는 패시베이션 층은 TSV들 간의 TSV 장벽 층을 제거할 때 연마 정지 층으로서 활용될 수 있고, 그에 의해 TSV 구조의 온전함이 보호된다.
실시예들은 레지스트를 통한 도금 RDL 공정을 TSV 구조와 통합하는 방식을 기술하는데, 여기서 레지스트를 통한 도금 공정은, TSV들 사이로부터의 TSV 장벽 층 제거 동안 CMP 정지 층으로 작용하고 또한 장치의 향상된 신뢰도 성능을 제공할 수 있는 기밀 장벽 패시베이션 층을 공정 시퀀스에 통합하는 한편, 매우 미세한 피치의 후면측 RDL들의 형성 및 더 큰 회로 레이아웃 융통성을 허용할 수 있다. 단일 또는 이중 다마신(damascene) 공정들을 이용하는 대신에, RDL들을 형성하기 위한 레지스트를 통한 도금 공정의 사용은 RDL을 형성하는 데에 필요한 CMP 공정의 양을 감소시키거나 제거할 수 있다. 다시 말하면, 특히 RDL의 형성에 관하여, RDL들을 형성하기 위한 레지스트를 통한 도금 공정의 사용은 값비싼 구리 및 장벽 층 CMP 공정을 감소시킬 수 있다. 예를 들어, 레지스트를 통한 도금 공정을 이용하여 RDL의 상부면을 형성하는 것은 RDL 형성을 위한 CMP를 이용하지 않고서 행해질 수 있다.
실시예들이 실리콘 장치 웨이퍼의 TSV 공정을 참조하여 기술되지는 하였지만,실시예들은 화합물 III-V 웨이퍼 또는 II-VI 웨이퍼들과 같은 실리콘 웨이퍼들 이외의 기판에 또한 적용될 수 있음을 이해할 것이다. 또한, "비아 최종(via last)" TSV 공정(금속화 구조 이후에 만들어진 비아들)이 상세히 기술되고 도시되었지만, 본 발명의 이들 실시예들은 이런 것에만 한정되지 않으며, 본 발명의 해당 실시예들은 또한 "비아 처음(via first)" TSV 공정(마이크로 전자 장치가 형성되기 전에 만들어진 비아들) 및 "비아 중간(via middle)" TSV 공정(마이크로 전자 장치의 형성과 금속화 구조 사이에 만들어진 비아들)과 양립할 수 있음을 이해할 것이다. 예를 들어, 레지스트를 통한 도금 RDL 공정은 또한 비아 처음과 비아 중간 TSV 공정 시퀀스들에 통합될 수 있다.
도 17을 참조하면, 실시예에서, 3D 상호접속 구조(160)는 전면(102) 및 후면(104)을 갖는 반도체 기판(100), 전면(102)과 후면(104) 간의 반도체 기판(100)을 통해 연장되는 비아(예로, TSV)(142), 및 후면(104) 위에 형성되는 레지스트를 통한 도금 RDL(144)을 포함한다. 패시베이션 층(120)은 습기 및 트레이스 금속 오염물들이 반도체 기판(100) 내로 진입하는 것을 방지하기 위해서 후면(104)과 RDL(144) 사이에 배치될 수 있다. 적절한 패시베이션 층 물질들은 예를 들어 실리콘 탄화물 및 실리콘 질화물일 수 있다.
몇몇 실시예들에서, 반도체 기판(100)은 복수의 기술된 3D 상호접속 구조를 포함하는 TSV 공정을 겪은 장치 웨이퍼일 수 있다. 대안으로, TSV 공정을 겪은 장치 웨이퍼는 복수의 반도체 기판을 형성하기 위해 싱귤레이트(singulate)될 수 있고, 이들 기판들은 복수의 칩을 형성하기 위해 더 처리되거나 처리되지 않을 수 있고, 이는 이후 3D 패키징 구조들에 통합될 수 있다. 그래서, 실시예에서 3D 상호접속 구조(160)는 한 칩이다.
실시예에서, 3D 상호접속 구조(160)는 일련의 행들 및 열들로 후면(104) 위에 배열되는 랜딩 패드들의 어레이를 포함한다. 예를 들어, 어레이 내에서의 행들 및 열들은 10㎛ 내지 500㎛의 피치를 가질 수 있다. TSV들(142)과 같은 TSV들의 어레이는 이 어레이들이 랜딩 패드들의 어레이와 동일한 패턴으로 배열되지 않도록 후면(104) 아래에 배열될 수 있다. 실시예에서, TSV들의 어레이는 랜딩 패드들의 어레이의 바로 아래에 있지 않다. 그러한 실시예에서, RDL(144)(때때로 본 명세서에서 "RDL 라인"으로도 지칭됨)과 같은 복수의 RDL이 랜딩 패드들의 행들 중 두 개 사이에서 뻗어갈 수 있어서 이 두 개의 행 중 하나를 TSV들의 어레이에서의 대응하는 수의 TSV들에게 접속한다. 예를 들어, 랜딩 패드들의 두 개의 행은 10㎛ 내지 500㎛의 피치만큼 분리될 수 있다. 이러한 방식으로, RDL들은 TSV들의 물리적인 로케이션 및 회로 레이아웃에서의 융통성을 허용한다.
도 18을 참조하면, 실시예에서 3D 패키지는 인쇄 회로 기판 또는 라미네이트된 기판과 같은 베이스 기판(170)을 포함한다. 칩 적층은 베이스 기판 위에 형성되고, 여기서 칩 적층은 3D 상호접속 구조로 형성되는 칩(160)을 포함한다. 실시예에서, 칩(160)은 논리 칩이고, 하나 이상의 메모리 칩(180)이, (도전성 범프들(154)의 어레이 아래에 있는) 논리 칩의 랜딩 패드들의 어레이가 메모리 칩(180)의 대응하는 랜딩 패드들(182)의 어레이와 결합되면서, 논리 칩(160)상으로 적층되는데, 그렇지만 실시예들은 이것에만 한정되지는 않으며 다양한 칩 투 칩 구성들을 포함할 수 있다.
실시예에서, 비아(예를 들어, TSV)는 비아 최종 공정 시퀀스를 통해 형성된다. 그러한 실시예에서, 비아를 형성하기 전에, 실리콘 탄화물 또는 실리콘 질화물을 포함하는 패시베이션 층이 장치 웨이퍼의 후면 위에 형성될 수 있다. 비아 개구가 이후 장치 웨이퍼의 후면과 전면 사이의 장치 웨이퍼에 형성된다. 절연성 라이너 층이 비아 개구의 측벽들상에 형성된다. 장벽 층이 비아 개구 내에 및 패시베이션 층 위에 형성되며, 이후 비아의 벌크 볼륨이 예를 들어 전기 도금에 의해서 구리와 같은 도전성 금속으로 채워질 수 있다. 과잉으로 지워진 도전성 금속과 비아 개구들 간의 장벽 층은 이후 예를 들어 CMP에 의해서 패시베이션 층 위로부터 제거된다. 이러한 방식으로, 패시베이션 층은 습기와 트레이스 금속 오염물들이 장치 웨이퍼에 진입하는 것을 방지하는 기능을 할 수 있을 뿐만 아니라, 상당한 양의 패시베이션 층이 또한 제거되도록 야기하지 않으면서 많은 양의 과잉 연마가 TSV 장벽 층 CMP 단계에 수용되도록 허용해 주는 연마 정지 층으로서의 기능을 할 수 있다.
이제 도 1-17을 참조하면, 3D 상호접속 구조를 제조하는 방법이 도면들을 참조하여 기술된다. 도 1-17과 연계하여, 도 19의 공정 1900에 대한 참조가 또한 이루어진다.
뒤집힌 장치 웨이퍼(100)가 도 1에 도시되어 있고, 이것은 전면(102)과 후면(104)을 포함할 수 있다. 장치 웨이퍼(100)는 다양한 형성 양태들을 가질 수 있다. 예를 들어, 장치 웨이퍼는 벌크 반도체일 수 있거나, 또는 벌크 반도체 위에 놓이는 에피텍셜 층을 포함하거나, 또는 SOI(semiconductor-on-insulator) 구조를 포함할 수 있는데, 다른 구조들도 사용될 수 있다. 도시된 특정 실시예에서, 장치 웨이퍼(100)는 절연체 층(114) 위에 놓이는 반도체 층(116), 및 벌크 기판(118)을 포함하는 SOI 구조를 포함한다. 장치 웨이퍼(100)는 MOSFET들(metal-insulator-semiconductor field effect transistors), 커패시터들, 인덕터들, 저항들, 다이오드들, MEMS(micro-electro-mechanical systems), 기타 적합한 능동 또는 수동 소자들, 및 이들의 조합들과 같은 다양한 마이크로 전자 소자들을 형성하기 위해 도핑된 영역들 또는 다른 도핑된 피처들을 추가로 포함할 수 있다.
금속화 구조(metallization structure)(112)는 장치 웨이퍼(100)의 전면(102) 위에 형성될 수 있다. 도해된 것처럼, 금속화 구조(112)는 구리, 알루미늄, 기타 등등과 같은 도전성 금속들로 형성되는 다중 상호접속 층들, 및 실리콘 산화물, 탄소 도핑된 산화물, 실리콘 질화물, 기타 등등과 같은 층간 유전체 물질들을 포함한다. 패시베이션 층(113)은 물리적이고 화학적인 보호를 제공하기 위해 금속화 구조(112)의 상위 부분 위에 형성될 수 있다. 하나 이상의 도전성 패드들(108)(예로, 범프들로서 형성되거나 그렇지 않을 수 있는 구리, 알루미늄, 기타 등등)은 패시베이션 층(113)에서의 개구들 위에 제공될 수 있다. 장치 웨이퍼(100)는 상업적으로 이용가능한 일시적 본딩 접착제(208)와 설비를 이용하여(블록 1902 참조) 일시적 캐리어 웨이퍼(200)에 본딩된다. 장치 웨이퍼(100)는 이후 후면(104)을 연삭 가공하고, 화학 기계적 연마(CMP)하고, 플라즈마 에칭 및/또는 습식 에칭함으로써 되돌려 박화될 수 있다(블록 1904 참조). 예를 들어, 장치 웨이퍼(100)는 실시예에서 대략 20-200μm로 돌아가도록 박화될 수 있다(반면에 기타 실시예들은 20, 50, 100, 150, 200μm 두께들 및 그와 유사한 것을 포함할 수 있다). 도 1은 박화가 일어난 후의 웨이퍼(100)를 보여준다.
장치 웨이퍼(100)를 박화한 후에, 도 2에 도시된 바와 같이, 기밀 장벽을 제공하기 위해 패시베이션 층(120)이 후면(104) 위에 형성될 수 있다(블록 1906 참조). 패시베이션 층(120)을 위한 적합한 물질들은, 예를 들어 실리콘 탄화물 및 실리콘 질화물을 포함하는데, 그 이유는 이들 물질들이 트레이스 금속과 습기 오염으로부터 박화 장치 웨이퍼(100)의 후면 측(104)을 보호하는 기밀 장벽을 제공할 수 있기 때문이다. 실리콘 탄화물 및 실리콘 질화물은, 도 8과 관련해서 기술되는 바와 같이, TSV들 간의 패시베이션 층(120) 위로부터의 장벽 층 물질들의 후속 CMP 제거 동안 Ta 또는 Ti와 같은 후속 퇴적된 TSV 장벽 층 물질들보다 상당히 더 낮은 제거율들을 또한 가질 수 있다. 패시베이션 층(120)은 CVD(chemical vapor deposition)와 같은 적절한 방법들에 의해 퇴적될 수 있다. 패시베이션 층(120)은 대안적으로 실리콘 산화물이 실리콘 질화물 또는 실리콘 탄화물 위에 형성되어 있는 실리콘 질화물/실리콘 산화물 적층 또는 실리콘 탄화물/실리콘 산화물 적층과 같은 다중 층을 포함할 수 있고, 다운스트림 비아 개구 에칭 공정에서 하드 마스크로서 활용될 수 있다.
도 3에서 포토레지스트 층은 박화 장치 웨이퍼상으로 코팅되고, 노출되고 현상된다(블록 1908 참조, 이는 "TSV" 레지스트라고 지칭되는데, 이 레지스트가 TSV를 형성하는데 사용될 것이기 때문이다). 현상 후에는, 비아들(예로, TSV들)이 요망되는 그런 로케이션들에서 패터닝된 포토레지스트 층(122)에 개구들이 있다.
도 4에서, 비아 개구(들)(130)(예로, TSV 개구들)가 패시베이션 층(120)을 통과하고, 후면(104)과 전면(102) 간의 장치 웨이퍼(100)를 통과하고, 금속화 구조(112) 내의 구리 랜딩 패드들상에서 정지되는 플라즈마 에칭과 같은 적합한 방법을 이용하여 에칭된다. 패터닝된 포토레지스트 층(122)은 이후 제거되고 임의의 잔여 에칭 중합체들 또는 잔류물(residue)들은 세정되어 없어질 수 있다(블록 1910 참조).
도 5에서, 패시베이션 층(120) 위의 비아 개구들(130) 간의 영역들은 물론이고 비아 개구들(130)의 바닥부들 및 측벽들을 라이닝하는 절연성 라이너 층(136)이 퇴적된다(블록 1912 참조). 절연성 라이너 층(136)을 위한 적합한 물질은 실리콘 이산화물, 실리콘 질화물, 실리콘 탄화물, 및 다양한 중합체를 포함하는데, 이것들에만 한정되지는 않는다. 이들 물질들은, 예를 들어 CVD, ALD(atomic layer deposition), 및 스핀 코팅 방법들에 의해서 퇴적될 수 있다. 이후 이방성(anisotropic) 플라즈마 에칭 공정을 이용하여, 비아 개구들(130)의 측면들상에 절연성 라이너 층(136)의 실질적 두께를 보유하면서, 비아 개구들(130)의 바닥면들은 물론이고 패시베이션 층(120) 위의 비아 개구들 간의 영역들로부터 절연성 라이너 층(136)을 제거할 수 있다(블록 1914 참조). 그러한 실시예에서, 절연성 라이너 층(136)은 벌크 실리콘 기판(118)에 의해 한정되는 비아 개구(130) 측벽들상에 직접 형성될 수 있다. 그래서, 절연성 라이너 층(136)은 주위의 실리콘 기판 물질로부터 TSV를 절연하도록 최종 3D 상호접속 구조에서 기능한다.
도 6에서, 장벽 층 및 시드 층(seed layer)(138)이 이후 장치 웨이퍼 표면상으로 퇴적될 수 있다(블록 1916 참조). 설명의 단순성을 위해, 장벽 및 시드 층들이 하나의 층으로서 예시되지만, 장벽 층이 먼저 형성되고 이어서 시드 층이 장벽 층상에 형성되는 식으로 사실상 형성될 수 있다. 장벽 층(138)은, 예를 들어 탄탈륨, 티타늄, 또는 코발트를 포함할 수 있다. 시드 층은, 예를 들어 (비아를 도금하는데 사용되는 물질에 의해 지정된 대로) 구리일 수 있다.
도 7에서, 구리 층(140)이 이후 장치 웨이퍼 표면상으로 전기 도금되어 TSV 개구들(130)을 구리로 완전히 채운다(블록 1918 참조). 패시베이션 층(120) 위의 과잉으로 지워진 구리 및 장벽 층이, 도 8에 예시된 대로 이후 CMP에 의해서 제거된다(블록 1920 참조). 결과적 구조는 전면(102)과 후면(104) 사이에서 장치 웨이퍼(100)를 관통해 연장되는 TSV들(142)을 포함한다. 그러한 구성에서, 단일 금속 충전(single metal fill)(140)이 TSV들(142)의 벌크 볼륨을 차지하고, 이것은 (예로, 최종 RDL의 전기 도금을 위한) 시드 층(138)과 장벽 층(138) 및 절연성 라이너 층(136)과 정렬될 수 있다.
일 실시예에서, 과잉으로 지워진 구리(140)는 제1 슬러리에 의한 제1 CMP 작업으로 제거되고, 이어서 제1 슬러리와는 다른 제2 슬러리에 의한 제2 CMP 작업에서 장벽 층(138)이 패시베이션 층(120) 위로부터 제거된다. 장벽층(138) 제거를 위한 상업적으로 이용가능한 CMP 슬러리들은 Ta, Ti, TaN 및 TiN과 같은 장벽 물질들을 에칭하도록 엔지니어링되고, 전형적으로 산화물을 에칭하도록 또한 엔지니어링된다. 본 발명의 실시예들에 따라, 패시베이션 층(120)은 장벽 층(138)의 제거 동안 연마 정지 층으로서 기능할 수 있고, 이는 장벽 층(138) CMP 작업이 상당한 양의 패시베이션 층(120)이 제거되도록 야기하지 않으면서서 많은 양의 과연마를 수용하도록 허용한다.
도 9에서 장벽 층(171) 및 시드 층(170)은 이후 디바이스 웨이퍼 표면상으로 퇴적될 수 있다(블록 1922 참조, 이는 이들 층들이 RDL을 형성하는데 사용될 것이기 때문에 "RDL" 장벽/시드라고 지칭된다). 예를 들어, 장벽 층(171)은 Ta, Ti, TaN, TiN을 포함할 수 있다. 시드 층(170)은 예를 들어 구리일 수 있다.
도 10에서 포토레지스트 물질이 시드 층(170)상으로 코팅되고, 이후 노출되고 현상된다(블록 1924 참조). 레지스트를 현상한 후, 도 10에 예시된 것과 같이, 미세 피치 금속 RDL 라인들이 요망되는 그런 로케이션들에서 레지스트 코팅 내의 개구들(예를 들어, 개구(134))이 있다.
도 11에서, 구리 층(144)이 이후 시드 층(170)상으로 전기 도금되어, 개구(134)를 구리로 채우고(블록 1926 참조) 또한 바라는 미세 피치 금속 RDL 라인들을 형성한다. 그러므로, 레지스트(125) 내의 개구(124)는 단일 또는 이중 다마신 공정 대신에 "레지스트를 통한 도금" 작업을 제공한다.
도 12에서 재분포 포토레지스트 층이 제거되고 임의의 남아 있는 잔류물은 웨이퍼 표면으로부터 세정되어 없어진다(블록 1928 참조). 결과적 RDL(144)은 랜딩 패드를 포함할 수 있고, 여기서 비아(142)는 랜딩 패드 바로 아래에 있지 않고 장벽 층 및 시드 층(138)과 정렬될 수 있다. 그러므로, 도 11에서 RDL(144)을 산출하기 위한 레지스트를 통한 도금의 사용 덕분에, (단일 또는 이중 다마신 RDL 형성 기술들 또는 흐름들에 필요한 것과 같은) 어떤 CMP 단계도 과잉으로 지워진 구리를 제거하는 데에 요구되지 않는다. 이는 공정에 대한 비용과 시간 절약들로 이어진다.
도 13에서 미세 피치 재분포 라인들(추가적 RDL 라인들이 RDL(144)의 단면의 좌측에, 우측에, 배후에, 또는 전면에 자리잡을 수 있다는 이해를 전제하고 이들 중 하나만이 도시됨)의 사이 내의 얇은 구리 시드층(170)이 습식 또는 건식 에칭 처리를 이용하여 제거된다(블록 1930 참조). 적절한 습식 에천트들이 염화제이철 또는 황산/과산화수소 혼합물들로 구성된다. 적절한 건식 에칭 공정은 아르곤 스퍼터링을 포함한다. 미세 피치 재분포 라인들 사이 내의 얇은 티타늄 장벽(171) 층은 습식 또는 건식 에칭 처리를 이용하여 제거된다(블록 1932 참조).
도 14를 이제 참조하면, 패시베이션 층(146)은 RDL(144) 위에 퇴적된다(블록 1934 참조, 이것은 이 패시베이션 층이 도 17 및 18에서 다루어지는 논리 칩(160)과 메모리 칩 사이의 LMI(logic-memory interface)를 생성하기 위해 이용될 것이기 때문에 "LMI" 패시베이션으로 지칭함). 적합한 물질들은 RDL들(144)을 산화로부터 보호할 뿐만 아니라 트레이스 금속 및 습기 오염에 맞서서 보호하는 기밀 장벽을 제공할 수 있는 실리콘 질화물을 포함하는데, 이것에만 한정되지는 않는다. 도 15에서, 포토레지스트 물질이 이후 패시베이션 층(146) 위에 코팅되고, 노출되고, 현상되어 패터닝된 포토레지스트 층(148)을 형성한다(블록 1936 참조). 레지스트를 현상한 후에, RDL들(144)이 칩 투 칩 접속이 요망되는 랜딩 패드들에서 종단하게 되는 그런 로케이션들에서 포토레지스트 층(148) 내에 개구들(150)이 있다. 도 16에서, 개구들은 이후 마스크로서 패터닝된 포토레지스트 층(148)을 이용하고 아래에 놓인 RDL(144) 랜딩 패드들상에서 정지하는 플라즈마 에칭과 같은 적절한 기법을 이용하여 패시베이션 층(146)을 통해 에칭된다(블록 1938 참조).
도 17에서, 포토레지스트 층(148)은 이후 제거되고 임의의 남아있는 에칭치 중합체 또는 잔류물들은 세정되어 없어질 수 있다(블록 1940 참조). 도전성 범프(154)가 각각의 노출된 RDL(144) 랜딩 패드들 위에 형성된다(블록 1944 참조). 솔더 범핑(solder bumping), 패터닝 공정을 이용하는 전기 도금, 및 무전해 도금과 같은 것이지만 이것들에만 한정되지는 않는 임의의 적합한 기법이 도전성 범프(154)를 형성하기 위해 구현될 수 있다.
도 17에 예시된 특정 실시예에서, 노출된 RDL(144) 랜딩 패드들(즉, RDL 라인의 상부 면에의 접촉을 허용하는 패시베이션 층 갭 사이에 자리잡은 지역)은 땜납 친화적 표면 마감(155)으로 코팅된다. 도전성 범프(들)(154)에 대한 예시적 표면 마감은 무전해 CoP/침지 Au(electroless CoP/immersion Au), 무전해 CoWP/침지 Au, 무전해 NiP/침지 Au, 무전해 NiP/무전해 Pd/침지 Au, 무전해 Sn, 무전해 NiP/무전해 Sn, 무전해 CoP/무전해 Sn, 무전해 CoWP/무전해 Sn, 무전해 Cu/무전해 CoP/침지 Au, 무전해 Cu/무전해 CoWP/침지 Au, 무전해 Cu/무전해 NiP/침지 Au, 무전해 Cu/무전해 NiP/무전해 Pd/침지 Au, 무전해 Cu/무전해 Sn, 무전해 Cu/무전해 NiP/무전해 Sn, 무전해 Cu/무전해 CoP/침지 Au, 무전해 Cu/무전해 CoWP/무전해 Sn을 포함한다. 다른 표면 마감들이 채택될 수 있는 칩 투 칩 땝납 물질(들) 및/또는 칩 투 칩 부착 방법들에 의존하여 또한 적합할 수 있다. 또 다른 실시예에서, 도전성 범프(154)는 PbSn, Sn, SnAg, Cu, In, SnAgCu, SnCu, Au 등과 같은 물질로 형성되는 C4 또는 플립 칩 범프일 수 있다.
캐리어 웨이퍼(200) 및 접착제(208)가 이후 상업적으로 이용가능한 웨이퍼 본딩 해제 장비 및 공정을 활용하여 장치 웨이퍼(100)로부터 제거될 수 있다(블록 1946 참조). 캐리어 웨이퍼(200) 및 접착제(208)의 제거 시에, 도 17에 예시된 결과적인 복수의 3D 상호접속 구조(160)가 싱귤레이트될 수 있고, 이후 칩들을 형성하기 위해 더 처리되거나 처리되지 않을 수 있는데, 이것은 이후 3D 패키징 구조들에 통합될 수 있다.
TSV들의 어레이가 랜딩 패드들 및/또는 도전성 범프들의 어레이 바로 아래에 있지 않은 본 발명의 실시예들이 기술되었지만, TSV들 중 몇몇이 랜딩 패드들 및/또는 도전성 범프의 어레이 바로 아래에 있을 수 있다는 것을 이해할 것이다. 본 발명의 실시예들은 레지스트를 통한 도금 공정의 통합에 의해서 TSV들의 로케이션에 대한 융통성을 제공한다. 그 결과, TSV들의 어레이의 로케이션이 TSV들이 접속되는 랜딩 패드들 및/또는 도전성 범프들의 대응 어레이 바로 아래에 있을 것이 요구되지 않는다.
회로 설계 융통성을 허용해 주는 본 발명의 실시예들의 능력을 추가로 예시하기 위해서, 일 예에서, 랜딩 패드들의 어레이가 50μm의 수직 피치 및 40μm의 수평 피치를 가질 수 있으며, 랜딩 패드들(도 17의 RDL(144)의 예시된 부분과 같은 것)이 20μm의 직경을 갖는다. 이것은 하나의 특정 예에서, 랜딩 패드들의 두 개의 행 간에서 6개의 RDL이 뻗어가도록 30μm를 남겨둔다. 6개의 RDL 라인 폭 및 RDL들에 인접하고 그 사이에 있는 7개의 공간이 동일하다고 가정하면, 각각의 RDL은 2.3μm의 라인 폭을 가질 수 있다(그러나 기타 실시예들은2, 3, 4, 5, 6, 7, 8 μm 또는 그 이상의 선 폭들을 가질 수 있다). 본 발명의 실시예에 따른 레지스트를 통한 도금 유형의 공정은 그러한 예시적 미세 피치 RDL 아키텍처를 달성하는데 특히 적합할 수 있는데, 그렇더라도 실시예들은 이런 것에만 한정되지는 않으며 임의 피치의 RDL 구조에도 이용될 수 있다.
이제, 도 20을 참조하면, 본 발명의 실시예에 따른 시스템 실시예(1000)의 블록도가 도시된다. 제1 처리 요소(1070) 및 제2 처리 요소(1080)를 포함하는 다중 처리기 시스템(1000)이 도시된다. 두 개의 처리 요소(1070 및 1080)가 보여지기는 하였지만, 시스템(1000)의 실시예가 또한 하나의 그러한 처리 요소를 포함할 수 있다는 것을 이해할 것이다. 시스템(1000)은 포인트 투 포인트 상호접속부 시스템으로서 예시되는데, 여기서 제1 처리 요소(1070) 및 제2 처리 요소(1080)는 포인트 투 포인트 상호접속부(1050)을 경유해 결합된다. 예시된 임의의 또는 모든 상호접속부들이 포인트 투 포인트 상호접속부가 아니라 멀티 드롭 버스로서 구현될 수 있다는 것을 이해해야 한다. 도시된 바와 같이, 각각의 처리 요소들(1070 및 1080)은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1074a 및 1074b)과 프로세서 코어들(1084a 및 1084b))을 포함하는 멀티코어 프로세서들일 수 있다. 그와 같은 코어들(1074a, 1074b, 1084a, 1084b)은 본 명세서에서 논의되는 방법들과 유사한 방식으로 명령어 코드를 실행하도록 구성될 수 있다.
각각의 처리 요소(1070, 1080)는 적어도 하나의 공유 캐시를 포함할 수 있다. 공유 캐시는, 제각기 코어들(1074a, 1074b 및 1084a, 1084b)과 같은 프로세서의 하나 이상의 성분들에 의해 활용되는 데이터(예를 들어, 명령어들)를 저장할 수 있다. 예를 들어, 공유 캐시는 프로세서의 성분들에 의한 더 빠른 접근을 위해 메모리(1032, 1034)에 저장되는 데이터를 국지적으로 캐시할 수 있다. 하나 이상의 실시예들에서, 공유 캐시는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, 최종 레벨 캐시(LLC), 및/또는 이것들의 조합들을 포함할 수 있다.
단지 두 개의 처리 요소(1070, 1080)가 보여지지는 하였지만, 본 발명의 범위는 이것에만 제한되지는 않는다는 것을 이해해야 한다. 기타 실시예들에서, 하나 이상의 추가적 처리 요소들이 주어진 프로세서에 존재할 수 있다. 대안적으로, 처리 요소들(1070, 1080) 중 하나 이상은 가속기 또는 FPGA와 같이, 프로세서 이외의 성분일 수 있다. 예를 들어, 추가적 처리 요소(들)는 제1 프로세서(1070)와 동일한 추가적 프로세서(들), 제1 프로세서(1070)와 이종이거나 비대칭적인 추가적 프로세서(들), 가속기들(예를 들어, 그래픽 가속기들 또는 DSP 유닛들과 같은 것), FPGA들, 또는 임의의 다른 처리 요소를 포함할 수 있다. 아키텍처적, 마이크로아키텍처적, 열적, 전력 소비 특성, 및 그와 유사한 것을 포함하는 장점 판단 기준들의 범위에서 볼 때 처리 요소들(1070, 1080) 간의 다양한 차이들이 있을 수 있다. 이러한 차이들은 처리 요소들(1070, 1080) 중의 비대칭성 및 이종성으로서 그들 자신을 실제적으로 드러낼 수 있다. 적어도 일 실시예에 대해, 다양한 처리 요소들(1070, 1080)이 동일 다이 패키지에 상주할 수 있다.
제1 처리 요소(1070)는 메모리 컨트롤러(MC) 로직(1072) 및 포인트 투 포인트(P-P) 인터페이스들(1076 및 1078)을 추가로 포함할 수 있다. 유사하게, 제2 처리 요소(1080)는 MC(1082) 및 P-P 인터페이스들(1086 및 1088)을 포함할 수 있다. MC들(1072 및 1082)은 프로세서들을 제각기 메모리들, 즉 제각기 프로세서들에 국지적으로 소속되는 주 메모리의 부분들일 수 있는 메모리(1032) 및 메모리(1034)에게 결합한다. MC 로직(1072 및 1082)이 처리 요소들(1070, 1080) 내에 통합된 것으로 예시되기는 하였지만, 대안 실시예들에 대해 MC 로직은 그 가운데 통합되기보다는 처리 요소들(1070, 1080) 외부에 있는 이산 로직일 수 있다.
제1 처리 요소(1070) 및 제2 처리 요소(1080)는 제각기 P-P 인터페이스들(1076, 1086)을 통해 P-P 상호접속부들(1062, 10104)을 경유하여 I/O 서브시스템(1090)에 결합될 수 있다. 도시된 바와 같이, I/O 서브시스템(1090)은 P-P 인터페이스들(1094 및 1098)을 포함한다. 게다가, I/O 서브시스템(1090)은 I/O 서브시스템(1090)을 고성능 그래픽 엔진(1038)과 결합하기 위한 인터페이스(1092)를 포함한다. 일 실시예에서, 버스는 그래픽 엔진(1038)을 I/O 서브시스템(1090)에게 결합하는데 사용될 수 있다. 대안적으로, 포인트 투 포인트 상호접속부(1039)가 이들 성분들을 결합할 수 있다.
다음 차례로, I/O 서브시스템(1090)은 인터페이스(1096)를 경유해 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제1 버스(10110)는 PCI 버스, 또는 PCI 익스프레스 버스 또는 또 다른 3 세대 I/O 상호접속부 버스와 같은 버스일 수 있는데, 본 발명의 범위가 이것에만 제한되지는 않는다.
도시된 바와 같이, 다양한 I/O 장치들(1014, 1024)이, 제1 버스(10110)를 제2 버스(1020)에 결합할 수 있는 버스 브리지(1018)와 함께 제1 버스(10110)에 결합될 수 있다. 일 실시예에서, 제2 버스(1020)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어 키보드/마우스(1022), 통신 장치(들)(1026)(이것은 다음으로 컴퓨터 네트워크와 통신 상태에 있을 수 있음), 및 코드(1030)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 스토리지 디바이스와 같은 데이터 스토리지 유닛(1028)을 포함하는 다양한 장치들이 제2 버스(1020)에 결합될 수 있다. 코드(1030)는 위에서 기술된 방법들 중 하나 이상의 것들의 실시예들을 실행하기 위한 명령어들을 포함할 수 있다. 또한, 오디오 I/O(1024)가 제2 버스(1020)에 결합될 수 있다.
기타 실시예들이 상정된다는 것을 유의하라. 예를 들어, 도시된 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 또 다른 그와 같은 통신 토폴로지를 구현할 수 있다. 또한, 도면의 성분들은 도면에 도시된 것보다 더 많은 또는 더 적은 집적 칩들을 이용하여 대안적으로 구획될 수 있다.
시스템(300)에 도시된 성분들 중 하나 이상은, 예를 들어 도 17의 칩(160) 또는 도 18의 3D 패키지와 같은, 하나 이상의 집적 회로 반도체 패키지들에 포함될 수 있거나 이것들을 포함할 수 있다. 예를 들어, 성분들(1070, 1080, 1032, 1034, 1038, 1090) 또는 이들 성분들의 조합은 다양한 실시예들에서 기술된 상호접속 구조의 적어도 일 실시예를 포함하는 집적 회로 패키지에 포함될 수 있다.
예 1은 하기를 포함하는 상호접속 장치를 포함한다: 전면 및 후면을 갖는 반도체 기판; 전면으로부터 후면으로 연장되는 비아; 후면 및 비아 위에 형성되는 재분포 층(RDL); 및 RDL의 측면과 직접 접촉하는 제1 패시베이션 층.
RDL은 랜딩 패드를 구성할 수 있고, 이것은 확장된 RDL 라인(RDL로도 지칭됨)의 일부, 및 그와 유사한 것을 구성할 수 있다. RDL은 기판의 후면과 직접 접촉하지 않을 수 있다. 몇몇 실시예들이 RDL들용의 구리 또는 금을 포함하기는 하지만, 기타 실시예들은 이것들에만 제한되지는 않고, 특정적으로 언급되지 않은 다른 금속들 및/또는 합금들을 포함할 수 있다. 한 요소가 또 다른 요소와 "직접 접촉"할 때, 그와 같은 접촉은 2개의 요소 사이에(예를 들어, 패시베이션 층과 RDL 사이에) 어느 정도의 산화 또는 오염이 있음에도 불구하고 여전히 존재한다. 이는 "직접 접촉"을 지칭하는 본 명세서에서의 다른 곳에서도 사실이다. 또한, 시드 층은 RDL 라인과는 상이한 방식으로 그렇게 하기는 하지만 RDL 라인과 동일한 물질을 포함할 수 있다(예를 들어, 시드 층은 RDL 라인에 대해 사용되는 물질의 합금일 수 있고 및 그 역으로 되고, 시드 층은 RDL 라인과 (동일 물질들이기는 하지만) 상이한 물질 비들을 가질 수 있고, 등등과 같이 된다). 본 명세서에서 때때로, RDL 라인은 RDL 층으로 지칭될 수 있다(그 역으로도 된다). 그러나, 그렇게 하는 것은 대다수의 RDL 라인들이 단일 층으로부터 형성된다는 것을 단순히 암시한다. RDL 층은, 이것이 패터닝된 후에, 많은 RDL 라인들을 포함할 수 있다.
예 2에서 예 1의 주제는 제1 패시베이션 층이 직접적으로 RDL의 상부 면에 접촉하는 것을 선택 사항으로 포함할 수 있다.
예 3에서 예들 1 또는 2의 주제는 (a) 후면과 RDL 사이에 및 (b) 제1 패시베이션 층 아래에 배치되는 제2 패시베이션 층을 선택 사항으로 포함할 수 있다.
예 4에서 예들 1-3의 주제는 제1 패시베이션 층이 실리콘 탄화물과 실리콘 질화물 중 적어도 하나를 포함하고 제2 패시베이션 층이 실리콘 탄화물과 실리콘 질화물 중 적어도 하나를 포함하는 것을 선택 사항으로 포함할 수 있다.
예 5에서 예들 1-4의 주제는, 비아가 비아의 측면과 직접 접촉하는 절연성 라이너 층; 비아 내의 그리고 절연성 라이너와 직접 접촉하는 장벽 층; 및 비아를 채우는 도전성 금속을 추가로 포함하는 것을 선택 사항으로 포함할 수 있다.
예 6에서 예들 1-5의 주제는 RDL과 비아 사이의 장벽 층; 및 장벽 층과 RDL 사이의 시드 층 - 시드 층과 RDL은 도전성 물질을 포함함 - 을 선택 사항으로 포함할 수 있고, 장벽 층 및 시드 층은 비아와 수직으로 정렬된다.
예 7에서 예들 1-6의 주제는 일련의 행들과 열들로 후면 위에 배열되는 랜딩 패드들의 어레이; TSV들의 어레이가 랜딩 패드들의 어레이 바로 아래에 있지 않도록 후면 아래에 배열되는, 비아를 포함하는 TSV들(through-silicon vias)의 어레이; 및 랜딩 패드들의 행들 중 2개 사이에서 뻗어가며 2개의 행 중 하나를 TSV들의 어레이에서의 대응하는 수의 TSV들에게 접속하는 복수의 RDL을 선택 사항으로 포함할 수 있다.
예 8에서 예들 1-7의 주제는 랜딩 패드들의 2개의 행이 10 μm 내지 500 μm의 피치로 분리되는 것을 선택 사항으로 포함할 수 있다.
예 9에서 예들 1-8의 주제는 RDL이 2개의 RDL 측벽, 및 2개의 RDL 측벽에게 직교하고 그 사이에서 연장하고, 5 마이크로미터 미만인 RDL 라인 폭을 갖는 패터닝된 RDL 라인을 포함하는 것을 선택 사항으로 포함할 수 있다. 기타 실시예들에서, 폭은 2, 3, 4, 6, 7, 8 또는 더 큰 값의 마이크로미터일 수 있다.
예 10에서 예들 1-9의 주제는 (a) RDL의 콘택트 패드 부분 위에서 수직으로 정렬되고, 및 (b) 비아로부터 수직으로 오프셋되는 표면 마감 층을 선택 사항으로 포함할 수 있다. 표면 마감 층은 RDL의 랜딩 패드 또는 콘택트 패드 부분과 직접적으로 또는 간접적으로 접촉하는 범프상에 형성될 수 있다.
예 11에서 예들 1-10의 주제는 제1 및 제2 패시베이션 층들이 기밀식으로 기판을 밀봉하는 것을 선택 사항으로 포함할 수 있다.
예 12에서 예들 1-11의 주제는 제1 패시베이션 층이 비아와 수직으로 정렬되는 것을 선택 사항으로 포함할 수 있다. "수직으로 정렬되는 것"에 의해, 비아의 상부와 바닥부 간에서 연장하며 비아 내에 중심을 둔 수직 축이 제1 패시베이션 층의 부분과 교차할 것이다.
예 13은 베이스 기판; 및 베이스 기판 위에 형성되는 칩 적층을 포함하는 반도체 패키지를 포함하고, 여기서 칩 적층은 전면과 후면을 갖는 반도체 기판; 전면으로부터 후면으로 연장되는 비아; 후면과 비아 위에 형성되는 재분포 층(RDL); 및 RDL의 측면과 직접적으로 접촉하는 제1 패시베이션 층을 포함하는 칩을 포함한다.
예 14에서 예 13의 주제는 칩이 논리 칩인 것을 선택 사항으로 포함할 수 있다.
예 15에서 예들 13-14의 주제는, 논리 칩이 일련의 행들과 열들로 후면 위에 배열되는 랜딩 패드들의 어레이; TSV들의 어레이가 랜딩 패드들의 어레이 바로 아래에 있지 않도록 후면 아래에 배열되는 TSV들의 어레이; 및 랜딩 패드들의 행들 중 2개 사이에서 뻗어가며 2개의 행 중 하나를 TSV들의 어레이에서의 대응하는 수의 TSV들에게 접속하는 복수의 RDL을 추가로 포함하는 것을 선택 사항으로 포함할 수 있다.
예 16에서 예들 13-15의 주제는 랜딩 패드들의 어레이가 메모리 칩의 랜딩 패드들의 대응하는 어레이와 결합되는 것을 선택 사항으로 포함할 수 있다.
예 17은 전면과 후면들을 갖는 반도체 기판을 제공하는 단계; 전면으로부터 후면으로 연장하는 비아를 형성하는 단계; 후면과 비아 위에 재분포 층(RDL)을 형성하는 단계; 및 직접적으로 RDL의 측면과 접촉하는 제1 패시베이션 층을 형성하는 단계를 포함하는 상호접속 구조를 형성하는 방법을 포함한다.
예 18에서 예 17의 주제는 레지스트를 통한 도금 공정을 이용하여 RDL을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 19에서 예들 17-18의 주제는 단일 또는 이중 다마신 공정 없이 RDL을 형성하는 단계를 선택 사항으로 포함할 수 있다.
예 20에서 예들 17-19의 주제는 CMP(chemical mechanical polishing)를 이용하지 않고 RD의 상부 면을 형성하는 단계를 선택 사항으로 포함할 수 있다.
본 발명의 실시예들의 앞서의 설명은 예시 및 설명의 목적들을 위해 제공되었다. 이것은 하나도 빠짐없이 제시한다거나 또는 본 발명을 개시된 바로 그 형태들로만 한정하는 것을 의도하지 않는다. 본 설명 및 하기 청구항들은 설명의 목적을 위해 사용될 뿐이며 한정적인 것으로 간주하지 말하야 하는 좌측, 우측, 상부, 바닥부, 위에, 아래에, 상위에, 하위에, 제1, 제2 등과 같은 용어들을 포함한다. 예를 들어, 상대적인 수직 위치를 지정하는 용어들은, 기판 또는 집적 회로의 장치 측(또는 활성 표면)이 해당 기판의 "상부" 면인 상황을 지칭하는데; 기판이 실제로는 임의의 오리엔테이션에 있을 수 있어서 기판의 "상부"측이 표준 지상 기준 프레임에서 기판의 "하부" 측보다 낮을 수 있으면서도 여전히 용어 "상부"의 의미 내에 속할 수 있다. (청구항들을 포함하는) 본 명세서에서 사용되는 바와 같은 "상의(on)"라는 용어는, 구체적으로 그렇게 지시되지 않는 한, 제2 층"상의" 제1 층이 제2 층상에 직접적으로 있고 및 즉각적 접촉을 이루는 것을 나타내지 않는다; 제1 층과 제1 층상의 제2 층 사이에는 제3 층 또는 다른 구조가 있을 수 있다. 본 명세서에서 설명되는 장치 또는 물품의 실시예들은 다수의 위치 및 오리엔테이션들로 제조되거나, 사용되거나, 적재될 수 있다. 통상의 기술자들은 상기 교시에 비추어 많은 수정 및 변경이 가능하다는 것을 알 수 있다. 통상의 기술자들은 도면들에서 도시된 다양한 성분들에 대해 다양한 등가의 조합들과 치환들을 인식할 것이다. 따라서, 본 발명의 범위가 이 상세한 설명에 의해서가 아니라 여기 첨부되는 청구항들에 의해 한정되도록 의도된다.
본 발명은 제한된 수의 실시예들에 대하여 설명되었지만, 통상의 기술자들은 이들로부터의 수많은 수정들 및 변형들을 인식할 수 있을 것이다. 첨부된 청구항들은 이러한 본 발명의 진정한 사상 및 범위 내에 있는 이러한 모든 수정들 및 변형들을 포괄하도록 의도된다.

Claims (20)

  1. 상호접속 장치로서,
    전면 및 후면을 갖는 반도체 기판;
    상기 전면으로부터 상기 후면으로 연장되는 비아;
    상기 후면 및 상기 비아 위에 형성되는 재분포 층(RDL); 및
    상기 RDL의 측면과 직접 접촉하는 제1 패시베이션 층
    을 포함하는 상호접속 장치.
  2. 제1항에 있어서, 상기 제1 패시베이션 층은 상기 RDL의 상부 면에 직접적으로 접촉하는 상호접속 장치.
  3. 제2항에 있어서, (a) 상기 후면과 상기 RDL 사이에, 및 (b) 상기 제1 패시베이션 층 아래에 배치되는 제2 패시베이션 층을 포함하는 상호접속 장치.
  4. 제3항에 있어서, 상기 제1 패시베이션 층은 실리콘 탄화물과 실리콘 질화물 중 적어도 하나를 포함하고, 상기 제2 패시베이션 층은 실리콘 탄화물과 실리콘 질화물 중 적어도 하나를 포함하는 상호접속 장치.
  5. 제3항에 있어서, 상기 비아는,
    상기 비아의 측면과 직접 접촉하는 절연성 라이너 층;
    상기 비아 내의 그리고 상기 절연성 라이너와 직접 접촉하는 장벽 층; 및
    상기 비아를 채우는 도전성 금속
    을 더 포함하는 상호접속 장치.
  6. 제3항에 있어서,
    상기 RDL과 상기 비아 사이의 장벽 층; 및
    상기 장벽 층과 상기 RDL 사이의 시드 층 - 상기 시드 층과 상기 RDL은 도전성 물질을 포함함 -
    을 포함하고,
    상기 장벽 층 및 상기 시드 층은 상기 비아와 수직으로 정렬되는 상호접속 장치.
  7. 제3항에 있어서,
    일련의 행들과 열들로 상기 후면 위에 배열되는 랜딩 패드들의 어레이;
    TSV들(through-silicon vias)의 어레이가 상기 랜딩 패드들의 어레이 바로 아래에 있지 않도록 상기 후면 아래에 배열되는, 상기 비아를 포함하는 상기 TSV들의 어레이; 및
    상기 랜딩 패드들의 행들 중 2개 사이에서 뻗어가며(running) 상기 2개의 행 중 하나를 상기 TSV들의 어레이에서의 대응하는 수의 TSV들에게 접속하는 복수의 RDL
    을 더 포함하는 상호접속 장치.
  8. 제7항에 있어서, 상기 랜딩 패드들의 2개의 행은 10 μm 내지 500 μm의 피치로 분리되고 또한 상기 2개의 행 사이에 어떠한 다른 랜딩 패드들의 행도 없이 서로 인접하는 상호접속 장치.
  9. 제3항에 있어서, 상기 RDL은 2개의 RDL 측벽, 및 상기 2개의 RDL 측벽에게 직교하고 그 사이에서 연장하고, 5 마이크로미터 미만인 RDL 라인 폭을 갖는 패터닝된 RDL 라인을 포함하는 상호접속 장치.
  10. 제3항에 있어서, (a) 상기 RDL의 콘택트 패드 부분 위에서 수직으로 정렬되고, 및 (b) 상기 비아로부터 수직으로 오프셋되는 표면 마감 층을 포함하는 상호접속 장치.
  11. 제3항에 있어서, 상기 제1 및 제2 패시베이션 층들은 기판을 기밀 밀봉하는 상호접속 장치.
  12. 제2항에 있어서, 상기 제1 패시베이션 층은 상기 비아와 수직으로 정렬되는 상호접속 장치.
  13. 반도체 패키지로서,
    베이스 기판; 및
    상기 베이스 기판 위에 형성되는 칩 적층
    을 포함하고,
    상기 칩 적층은 칩을 포함하고, 상기 칩은,
    전면과 후면을 갖는 반도체 기판;
    상기 전면으로부터 상기 후면으로 연장되는 비아;
    상기 후면과 상기 비아 위에 형성되는 재분포 층(RDL); 및
    상기 RDL의 측면과 직접적으로 접촉하는 제1 패시베이션 층을 포함하는
    반도체 패키지.
  14. 제13항에 있어서, 상기 칩은 논리 칩인 반도체 패키지.
  15. 제14항에 있어서, 상기 논리 칩은,
    일련의 행들과 열들로 상기 후면 위에 배열되는 랜딩 패드들의 어레이;
    TSV들의 어레이가 상기 랜딩 패드들의 어레이 바로 아래에 있지 않도록 상기 후면 아래에 배열되는 상기 TSV들의 어레이; 및
    상기 랜딩 패드들의 행들 중 2개 사이에서 뻗어가며 상기 2개의 행 중 하나를 상기 TSV들의 어레이에서의 대응하는 수의 TSV들에게 접속하는 복수의 RDL
    을 더 포함하는 반도체 패키지.
  16. 제15항에 있어서, 상기 랜딩 패드들의 어레이는 메모리 칩의 랜딩 패드들의 대응하는 어레이와 결합되는 반도체 패키지.
  17. 상호접속 구조를 형성하는 방법으로서,
    전면과 후면들을 갖는 반도체 기판을 제공하는 단계;
    상기 전면으로부터 상기 후면으로 연장하는 비아를 형성하는 단계;
    상기 후면과 상기 비아 위에 재분포 층(RDL)을 형성하는 단계; 및
    상기 RDL의 측면과 직접적으로 접촉하는 제1 패시베이션 층을 형성하는 단계
    를 포함하는 상호접속 구조 형성 방법.
  18. 제17항에 있어서, 레지스트를 통한 도금 공정을 이용하여 상기 RDL을 형성하는 단계를 포함하는 상호접속 구조 형성 방법.
  19. 제17항에 있어서, 단일 또는 이중 다마신(damascene) 공정 없이 상기 RDL을 형성하는 단계를 더 포함하는 상호접속 구조 형성 방법.
  20. 제17항에 있어서, CMP(chemical mechanical polishing)를 이용하지 않고 상기 RDL의 상부면을 형성하는 단계를 더 포함하는 상호접속 구조 형성 방법.
KR1020157033344A 2013-06-29 2013-06-29 비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조 KR102101377B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/048792 WO2014209404A1 (en) 2013-06-29 2013-06-29 Interconnect structure comprising fine pitch backside metal redistribution lines combined with vias

Publications (2)

Publication Number Publication Date
KR20160051688A true KR20160051688A (ko) 2016-05-11
KR102101377B1 KR102101377B1 (ko) 2020-04-16

Family

ID=52142524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157033344A KR102101377B1 (ko) 2013-06-29 2013-06-29 비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조

Country Status (6)

Country Link
US (1) US9716066B2 (ko)
KR (1) KR102101377B1 (ko)
CN (1) CN105684140B (ko)
DE (1) DE112013007038B4 (ko)
GB (1) GB2530671A (ko)
WO (1) WO2014209404A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200117838A (ko) * 2019-04-04 2020-10-14 주식회사 네패스 반도체 패키지 및 그 제조 방법

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
CN103730379A (zh) * 2014-01-16 2014-04-16 苏州晶方半导体科技股份有限公司 芯片封装方法及结构
EP3178162A4 (en) 2014-08-07 2018-04-04 Intel Corporation Method and apparatus for forming backside die planar devices and saw filter
TWI566354B (zh) * 2014-08-13 2017-01-11 矽品精密工業股份有限公司 中介板及其製法
US20160284626A1 (en) 2015-03-25 2016-09-29 Micron Technology, Inc. Semiconductor devices having conductive vias and methods of forming the same
US9728498B2 (en) * 2015-06-30 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure
US10147682B2 (en) 2015-11-30 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for stacked logic performance improvement
US10418311B2 (en) * 2017-03-28 2019-09-17 Micron Technology, Inc. Method of forming vias using silicon on insulator substrate
CN110730631B (zh) * 2017-04-19 2023-02-21 传感技术股份有限公司 对分析物指示剂变化的检测和修正
KR102432627B1 (ko) 2018-01-11 2022-08-17 삼성전자주식회사 반도체 패키지
WO2020056079A1 (en) 2018-09-14 2020-03-19 Applied Materials, Inc. Simultaneous metal patterning for 3d interconnects
US10707151B2 (en) * 2018-11-20 2020-07-07 Nanya Technology Corporation Through silicon via structure and method for manufacturing the same
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11139262B2 (en) * 2019-02-07 2021-10-05 Micron Technology, Inc. Use of pre-channeled materials for anisotropic conductors
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
KR102704110B1 (ko) 2019-08-09 2024-09-06 삼성전자주식회사 두꺼운 금속층 및 범프를 갖는 반도체 소자들
CN110572593B (zh) * 2019-08-19 2022-03-04 上海集成电路研发中心有限公司 一种3d堆叠式图像传感器
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11309246B2 (en) * 2020-02-05 2022-04-19 Apple Inc. High density 3D interconnect configuration
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
DE102020124131A1 (de) * 2020-03-26 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und verfahren
KR20210120532A (ko) 2020-03-27 2021-10-07 삼성전자주식회사 반도체 패키지
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US20210375816A1 (en) * 2020-06-02 2021-12-02 Texas Instruments Incorporated Ic device with chip to package interconnects from a copper metal interconnect level
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US20230005869A1 (en) * 2021-07-05 2023-01-05 Changxin Memory Technologies, Inc. Micro bump, method for forming micro bump, chip interconnection structure and chip interconnection method
CN118695616A (zh) * 2023-03-21 2024-09-24 华为技术有限公司 一种芯片堆叠结构、电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100558A (ja) * 2004-09-29 2006-04-13 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20100090318A1 (en) * 2008-10-09 2010-04-15 Kuo-Ching Hsu Backside Connection to TSVs Having Redistribution Lines
KR20130057671A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4130158B2 (ja) * 2003-06-09 2008-08-06 三洋電機株式会社 半導体装置の製造方法、半導体装置
KR20080101635A (ko) 2007-05-18 2008-11-21 삼성전자주식회사 반도체 패키지, 그 제조 방법, 및 반도체 패키지를 이용한패키지 모듈 및 전자 제품
KR101483273B1 (ko) * 2008-09-29 2015-01-16 삼성전자주식회사 구리 패드와 패드 장벽층을 포함하는 반도체 소자와 그의 배선 구조 및 그 제조 방법들
US8759949B2 (en) 2009-04-30 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer backside structures having copper pillars
KR101697573B1 (ko) 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
WO2013062593A1 (en) 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising fine pitch single damascene backside metal redistribution lines combined with through-silicon vias
CN103890940B (zh) 2011-10-28 2017-03-01 英特尔公司 包括结合使用双镶嵌型方案制造的微细间距背侧金属再分布线的穿硅过孔的3d互连结构
US9112007B2 (en) * 2012-09-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Through via structure and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006100558A (ja) * 2004-09-29 2006-04-13 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US20100090318A1 (en) * 2008-10-09 2010-04-15 Kuo-Ching Hsu Backside Connection to TSVs Having Redistribution Lines
KR20130057671A (ko) * 2011-11-24 2013-06-03 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200117838A (ko) * 2019-04-04 2020-10-14 주식회사 네패스 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
US9716066B2 (en) 2017-07-25
DE112013007038B4 (de) 2024-08-29
WO2014209404A1 (en) 2014-12-31
KR102101377B1 (ko) 2020-04-16
DE112013007038T5 (de) 2016-01-28
GB2530671A (en) 2016-03-30
CN105684140A (zh) 2016-06-15
GB201518443D0 (en) 2015-12-02
US20160049371A1 (en) 2016-02-18
CN105684140B (zh) 2019-11-05

Similar Documents

Publication Publication Date Title
KR102101377B1 (ko) 비아들과 조합되는 미세 피치 후면측 금속 재분포 라인들을 포함하는 상호접속 구조
US10854567B2 (en) 3D packages and methods for forming the same
US11830745B2 (en) 3D packages and methods for forming the same
CN110034026B (zh) 封装件结构和方法
KR102367630B1 (ko) 통합 회로 패키지 및 방법
US10672712B2 (en) Multi-RDL structure packages and methods of fabricating the same
US8994188B2 (en) Interconnect structures for substrate
US8956966B2 (en) TSV structures and methods for forming the same
KR101620767B1 (ko) 스루-실리콘 비아들과 결합된 미세 피치 싱글 다마신 백사이드 금속 재배선 라인들을 포함하는 ３ｄ 상호연결 구조
US7514797B2 (en) Multi-die wafer level packaging
US20100187671A1 (en) Forming Seal Ring in an Integrated Circuit Die
US20110068466A1 (en) Wafer Backside Interconnect Structure Connected to TSVs
US9721886B2 (en) Preservation of fine pitch redistribution lines
TWI753623B (zh) 半導體封裝件及製造方法
US20220068862A1 (en) Semiconductor device package and method of manufacture
US20220093498A1 (en) Hybrid Dielectric Scheme in Packages
US20230095134A1 (en) Method and structure for a bridge interconnect

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant