KR101697573B1 - 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지 - Google Patents

반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지 Download PDF

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KR101697573B1
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Abstract

반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지가 제공된다. 반도체 장치는 제1 면, 및 상기 제1 면과 반대되며 트렌치가 형성된 제2 면을 갖는 기판, 상기 기판 내에 형성된 비아홀을 채우며 상기 비아홀의 내벽으로부터 순차적으로 형성된 비아홀 절연막, 배리어막, 및 도전성 연결부를 포함하는 관통 비아, 상기 제2 면 상에 형성되며 상기 관통 비아의 일정 영역을 노출하는 절연막, 및 상기 트렌치 내에 매립되며, 상기 관통 비아와 전기적으로 연결되는 재배선을 포함하되, 상기 절연막은 상기 도전성 연결부의 일정 영역과 중첩한다.

Description

반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지{Semiconductor device, fabricating method thereof, and semiconductor package comprising the semiconductor device}
본 발명은 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 멀티 칩 적층 패키지(multi-chip stacked package) 기술 또는 시스템 인 패키지(System in package) 기술이 사용된다. 멀티 칩 적층 패키지 기술 또는 시스템 인 패키지 기술은 기판 관통 전극(Through Silicon via)을 사용한다.
멀티 칩 적층 패키지 또는 시스템 인 패키지는 복수 개의 단위 반도체 소자의 기능을 단 하나의 반도체 패키지에서 수행할 수 있다. 멀티 칩 적층 패키지 또는 시스템 인 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두꺼울 수 있지만, 평면적으로는 단일 칩 패키지와 크기가 거의 유사하므로, 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서도 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.
본 발명이 해결하고자 하는 과제는, 재배선 패턴이 반도체 기판 내에 매립되고 반도체 장치의 특성 저하 방지 및 반도체 기판과 관통 전극이 쇼트(short)되는 것을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 상기 반도체 장치를 포함하는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 재배선 패턴이 반도체 기판 내에 매립되고 반도체 장치의 특성 저하 방지 및 반도체 기판과 관통 전극이 쇼트되는 것을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 일 태양은, 제1 면, 및 상기 제1 면과 반대되며 트렌치가 형성된 제2 면을 갖는 기판; 상기 기판 내에 형성된 비아홀을 채우며, 상기 비아홀의 내벽으로부터 순차적으로 형성된 비아홀 절연막, 배리어막, 및 도전성 연결부를 포함하는 관통 비아; 상기 제2 면 상에 형성되며 상기 관통 비아의 일정 영역을 노출하는 절연막; 및 상기 트렌치 내에 매립되며, 상기 관통 비아와 전기적으로 연결되는 재배선을 포함하되, 상기 절연막은 상기 도전성 연결부의 일정 영역과 중첩한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 패키지의 일 태양은, 패키지 기판; 및 상기 패키지 기판 상의 제1 반도체 장치를 포함하되,
상기 제1 반도체 장치는 제1 면, 및 상기 제1 면과 반대되며 트렌치가 형성된 제2 면을 갖는 반도체 기판; 상기 반도체 기판 내에 형성된 비아홀을 채우며, 상기 비아홀의 내벽으로부터 순차적으로 형성된 비아홀 절연막, 배리어막, 및 도전성 연결부를 포함하는 제1 관통 비아; 상기 제2 면 상에 형성되며 상기 제1 관통 비아의 일정 영역을 노출하는 절연막; 및 상기 트렌치 내에 매립되며, 상기 제1 관통 비아와 전기적으로 연결되는 재배선을 포함하며, 상기 절연막은 상기 도전성 연결부의 일정 영역과 중첩한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 일 태양은, 기판의 제1 면으로부터 일정 깊이까지 비아홀을 채우되, 상기 비아홀의 내벽으로부터 순차적으로 형성된 비아홀 절연막, 배리어막, 및 도전성 연결부를 포함하는 관통 비아를 형성하고, 상기 기판의 제 2 면에 트렌치를 형성하고, 상기 기판의 제2 면 상에 절연막을 형성하고, 상기 관통 비아와 중첩하는 상기 절연막의 일정 영역을 제거하고, 상기 트렌치를 채우는 도전막을 형성하고, 상기 절연막이 드러나도록 평탄화하는 것을 포함하되, 상기 절연막의 일정 영역을 제거하여 상기 절연막의 일 측벽이 상기 도전성 연결부 상에 위치하도록 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2는 도 1의 a 영역을 확대하여 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에서 관통 비아가 형성된 영역을 중심으로 자른 단면 사시도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형예의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 변형예의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 9는 도 8의 반도체 장치의 평면도의 일부이다.
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 18 내지 도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 22는 도 6에 도시된 본 발명의 일 실시예를 이용하는 인터포저의 단면도이다.
도 23은 도 22에 도시된 인터포저를 이용하는 반도체 패키지의 단면도이다.
도 24는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 25 및 26은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 메모리 카드를 보여주는 개략도이다.
도 28은 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 전자 시스템을 보여주는 블록도이다.
도 29는 도 28의 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다. 도 2는 도 1의 a 영역을 확대하여 도시한 도면이다. 도 3은 본 발명의 일 실시예에 따른 반도체 장치에서 관통 비아가 형성된 영역을 중심으로 자른 단면 사시도이다. 도 1을 참조하면, 반도체 기판(10)이 제공된다. 예를 들어, 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 제1 면(11) 및 제1 면에 반대되는 제2 면(12)을 포함할 수 있다. 예를 들어, 제1 면(11)은 집적 회로(13)가 배치되는 활성면(active surface)이고, 제2 면(12)은 제1 면(11)과 반대되는 후면(back side)일 수 있다.
반도체 장치(1)는 반도체 기판(10)의 제1 면(11)에 형성된 집적 회로(13)를 포함할 수 있다. 집적 회로(13)의 종류는 반도체 장치(1)의 종류에 따라서 달라질 수 있다. 예를 들어, 집적 회로(13)는 메모리 회로, 로직 회로, 및 이들의 결합을 포함할 수 있다. 또는 집적 회로(13)는 저항, 또는 캐패시터를 포함하는 수동소자일 수 있다.
비아홀(16)이 집적 회로(13)로부터 이격되어 반도체 기판(10) 내에 제공된다. 비아홀(16)은 칩 패드(71)와 중첩되도록 형성될 수 있다. 이와 달리 비아홀(16)은 주변회로 영역 또는 절단(scribe lane) 영역에 제공될 수도 있다. 비아홀(16)은 반도체 기판(10)의 제1 면(11)으로부터 제2 면(12)까지 동일한 직경을 가지거나, 서로 다른 둘 이상의 직경들을 가지거나, 또는 직경이 점차적으로 변하는 테이퍼된(tapered) 형상을 가질 수 있다.
관통 전극(20)이 비아홀(16)의 적어도 일부를 채우도록 제공될 수 있다. 관통 전극(20)은 반도체 장치(1)의 집적 회로(13)와 연결되거나, 반도체 장치(1)와 다른 반도체 장치를 연결하거나, 또는 반도체 장치(1)를 패키지 기판 또는 모듈 기판과 연결하는데 이용될 수 있다. 관통 전극(20)은 비아홀(16)의 내벽에 형성된 배리어막(barrier layer)(24)과 배리어막(24) 상에 형성된 도전성 연결부(26)를 포함할 수 있다.
도전성 연결부(26)는 비아홀(16)의 적어도 일부를 채울 수 있다. 도전성 연결부(26)의 상부면(28)은 반도체 기판(10)의 제2 면(12)으로부터 노출될 수 있으며, 도전성 연결부(26)와 인접한 반도체 기판(10)의 제2 면(12)의 일정 영역과 동일한 높이를 가질 수 있다. 또는 도전성 연결부(26)의 상부면(28)의 높이는 인접한 반도체 기판(10)의 제2 면(12)의 일정 영역의 높이보다 낮을 수 있다.
비아홀(16)에 의해 노출된 반도체 기판(10)과 배리어막(24) 사이에 비아홀 절연막(22)이 제공될 수 있다. 예를 들어, 비아홀 절연막(22)은 실리콘 산화막(SiOx), 실리콘 질화막(SixNy), 또는 실리콘 산질화막(SiOxNy)을 포함할 수 있다. 배리어막(24)은 도전성 연결부(26)를 구성하는 도전성 물질이 반도체 기판(10)으로 확산되는 것을 방지할 수 있는 물질로 구성된다. 예를 들어, 배리어막(24)은 티타늄(Ti), 탄탈륨(Ta), 티타늄나이트라이드(TiN) 또는 탄탄륨나이트라이드(TaN)을 포함할 수 있다. 도전성 연결부(26)는 구리(Cu), 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au), 인듐(In) 또는 폴리실리콘(poly silicon)을 포함할 수 있다. 비아홀 절연막(22), 배리어막(24), 및 도전성 연결부(26)는 관통 비아(23)를 구성한다.
반도체 기판(10)의 제2 면(12)에는 트렌치(103)가 형성될 수 있다. 재배선(redistributed layer)(45)이 트렌치(103)의 적어도 일부를 채우도록 제공될 수 있다. 즉 재배선(45)은 다마신(damascene) 방법으로 형성될 수 있다. 재배선(45)의 상부면(46)은 제1 절연막(35)의 최상부면과 동일한 높이에 위치하거나 그보다 낮은 높이에 위치할 수 있다. 재배선(45)이 반도체 기판(10)의 제2 면(12)에 형성된 트렌치(103) 내에 매립됨으로써 재배선(45)이 형성된 반도체 장치(1)이 일면이 평탄화될 수 있으며, 반도체 장치(1)의 높이도 낮출 수 있다. 재배선(45)은 도금(plating) 공정을 이용하여 형성될 수 있으며, 도전성 연결부(26)와 동일한 도전성 물질로 형성될 수 있다.
도 3을 참조하면, 재배선(45)은 관통 전극(20)과 전기적으로 연결되며, 반도체 장치(1)와 다른 반도체 장치를 연결할 때 다른 반도체 장치의 접속 단자가 관통 전극(20)과 대응되는 위치에 형성되어 있지 않은 경우, 재배선(45) 상에 다른 반도체 장치의 접속 단자(83)가 배치될 수 있도록 한다. 다른 반도체 장치는 재배선(45) 및 접속 단자(83)를 이용하여 반도체 장치(1)와 연결될 수 있다.
트렌치(103)에 의해 노출된 반도체 기판(10)의 제2 면(12)과 재배선(45) 사이에 제1 절연막(35)이 제공될 수 있다. 예를 들어, 제1 절연막(35)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)을 따라 컨포멀하게(conformally) 형성되며, 관통 비아(23)의 일면의 일정 영역을 노출시킨다.
제1 절연막(35)에 의해 노출된 관통 비아(23)의 일면의 일정 영역의 폭(w2)은 비아홀(16)의 폭(w1) 및 도전성 연결부(26)의 폭(w3)보다 작을 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)에 의해 노출되는 관통 비아(23)의 일면의 일부, 예를 들어 에지부를 덮을 수 있다. 제1 절연막(35)의 일부는 관통 비아(23)의 일정 영역, 예를 들어 도전성 연결부(26)의 일정 영역과 중첩할 수 있다.
도 2를 참조하면, 관통 비아(23) 상의 제1 절연막(35)의 일 측벽(36)은 비아홀(16)의 내측벽(17)과 이격되어 위치하며 도전성 연결부(26) 상에 위치할 수 있다. 제1 절연막(35)에 의해 노출된 관통 비아(23)의 일면의 일정 영역의 폭(w2)은 도전성 연결부(26)의 폭(w3)보다 작을 수 있다.
제1 절연막(35)의 일 측벽(36)이 도전성 연결부(26) 상에 위치하도록 형성되면 관통 비아(23) 상의 제1 절연막(35) 제거시 비아홀 절연막(22) 및 배리어막(24)이 노출되지 않으므로 비아홀 절연막(22) 및 배리어막(24)이 손상되는 것을 방지할 수 있다. 그 결과 비아홀 절연막(22) 및 배리어막(24)의 손상으로 인하여 도전성 연결부(26)를 형성하는 물질이 기판(10)으로 침투하는 것을 방지할 수 있으며, 그로 인하여 반도체 장치(1)의 특성이 저하되는 것을 방지할 수 있다. 또한 관통 비아(23) 상의 제1 절연막(35) 제거시 비아홀 절연막(22)이 손상되는 것을 방지함으로써 이후에 트렌치(103) 내에 재배선(45) 형성시 재배선(45)을 형성하는 물질이 비아홀 절연막(22)이 제거된 영역에 투입되는 것을 방지할 수 있으며, 그로 인하여 기판(10)과 관통 전극(20)이 쇼트(short)되는 것을 방지할 수 있다. 집적 회로(13)는 내부 배선층(50)을 통해 칩 패드(71) 및 관통 전극(20)과 전기적으로 연결될 수 있다. 내부 배선층(50)은 배선 패턴(52) 및 콘택 플러그(51, 53)를 포함할 수 있다. 관통 전극(20)도 내부 배선층(50)을 통해 칩 패드(71) 또는 집적 회로(13)와 전기적으로 연결될 수 있다. 배선 패턴(52) 및 콘택 플러그(51, 53)의 개수 및 위치는 집적 회로(13), 관통 비아(23), 및 칩 패드(71)의 위치에 따라 다양할 수 있다.
내부 배선층(50)을 덮는 제2 절연막(60)이 제공될 수 있다. 예를 들어, 제2 절연막(60)은층간 절연막(inter layer dielectric) 또는 집적 회로(13) 보호를 위한 패시베이션막(passivation layer)일 수 있다. 내부 배선층(50)은 제2 절연막(60) 하부 및 내부에 형성되거나 제2 절연막(60)에 형성된 트렌치에 매립되는 형태로 형성될 수 있다. 제2 절연막(60)은 반도체 기판(10)의 제1 면(11) 상에 순차적으로 형성된 제1 서브 절연막(61) 및 제2 서브 절연막(62)을 포함할 수 있다. 관통 비아(23)는 제2 절연막(60)의 일부, 예를 들어, 제1 서브 절연막(61)을 관통하는 비아 미들(via middle) 형태일 수 있다. 관통 비아(23)는 집적 회로(13) 및 내부 배선층(50)의 형성 과정에서 형성될 수 있다.
제2 절연막(60) 상에 칩 패드(71)를 노출하는 제3 절연막(72)이 형성될 수 있다. 외부와의 접속을 위한 제1 접속 단자(73)가 반도체 기판(10)의 제1 면(11) 상에 제공될 수 있다. 제1 접속 단자(73)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 제1 접속 단자(73)는 칩 패드(71)에 연결될 수 있다.
도 4 및 도 5를 참조하여 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 장치의 변형예를 설명한다. 도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 변형예의 단면도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 제1 절연막(35)의 측벽(36)은 비아홀 절연막(22) 상에 위치할 수 있다. 제1 절연막(35)이 반도체 기판(10)의 제2 면(12)에 의해 노출되는 관통 비아(23)의 일면의 전체를 노출하지 않고 비아홀 절연막(22)과 반도체 기판(10)의 계면을 덮도록 형성하면, 제1 절연막(35) 형성 과정에서 관통 비아(23) 상의 제1 절연막(35)을 제거할 때 반도체 기판(10)과 비아홀 절연막(22)의 계면에서 비아홀 절연막(22)이 제거되지 않으며 그로 인하여 반도체 기판(10)과 관통 전극(20)이 쇼트되는 것을 방지할 수 있다.
도 5를 참조하면, 제1 절연막(35)에 의해 노출된 도전성 연결부(26)의 상부면(28)은 비아홀 절연막(22) 및 배리어막(24)의 상부면보다 낮게 형성될 수 있다. 반도체 기판(10)의 제2 면(12)에 트렌치(103) 형성시 도전성 연결부(26)의 상부면(28) 상의 배리어막(24)이 제거되면서 도전성 연결부(26)의 상부면(28)이 약간 식각될 수도 있다.
도 6을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치를 설명한다. 도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(2)의 관통 비아(23)는 인접한 반도체 기판(10)의 제2 면(12)의 일정 영역으로부터 돌출된 돌출부(27)를 포함할 수 있다. 즉, 도전성 연결부(26)의 상부면은 인접한 반도체 기판(10)의 제2 면(12)(예를 들어, 반도체 기판(10)의 제2 면(12)의 최하부)보다 높다.
제1 절연막(35)은 관통 비아(23)의 돌출부(27)의 측벽 및 반도체 기판(10)의 제2 면(12)으로부터 노출된 상부면의 일부 영역 상에 제공된다. 제1 절연막(35)의 측벽(36)은 비아홀(16)의 내측벽(17)과 이격되어 있으며 관통 비아(23) 상에 위치할 수 있다. 예를 들어, 제1 절연막(35)의 측벽(36)은 도전성 연결부(26) 상에 위치할 수 있다.
반도체 장치(2)에서 돌출부(27)의 도전성 연결부(26)는 재배선(45)의 일부로 이용될 수 있다. 여기서 도전성 연결부(26)와 재배선(45)이 동일한 금속으로 이루어지는 경우 도전성 연결부(26)를 형성하는 금속은 반도체 장치(2)를 제조하는 공정에서 열처리 공정을 거치게 된다. 그로 인하여 도전성 연결부(26)를 형성하는 금속의 저항이 재배선(45)을 형성하는 금속의 저항보다 적을 수 있다. 따라서 관통 비아(23)가 인접한 반도체 기판(10)의 제2 면(12)으로부터 돌출되는 경우 더 적은 저항을 갖는 재배선(45)을 구현하는 것이 가능할 수 있다.
또한 관통 비아(23)가 돌출부(27)를 갖도록 형성하면, 관통 비아(23) 상의 제1 절연막(35)을 제거하기 위한 사진 식각 공정시에 도전성 연결부(26)의 상부면(28)이 인접한 반도체 기판(10)의 제2 면(12)으로부터 돌출되어 위치하므로 노광 공정의 포커스 마진을 증가시킬 수 있다. 도 7을 참조하여 도 6에 도시된 본 발명의 다른 실시예에 따른 반도체 장치의 변형예를 설명한다. 도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 변형예의 단면도이다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 관통 비아(23)는 반도체 기판(10)의 제1 면(11)으로부터 제2 면(12)을 향할수록 폭이 넓어지는 테이퍼된 형상을 가질 수 있다. 관통 비아(23)가 제2 면(12)에서 넓은 폭을 가지면 재배선(45)과의 콘택 저항을 낮출 수 있다. 반면에 반도체 기판(10)의 제1 면(11)에서는 반도체 기판(10)의 제2 면(12)에서보다 좁은 폭을 가짐으로써 활성 영역의 면적이 줄어드는 것을 방지할 수 있다.
한편, 도 7에서는 도 6의 변형예로서 관통 비아(23)가 테이퍼된 형상을 가지는 것을 도시하였으나, 테이퍼된 형상을 갖는 관통 비아(23)는 본 명세서에서 개시하는 다른 반도체 장치에도 적용될 수 있다.
도 8 및 도 9를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 도 9는 도 8의 반도체 장치의 평면도의 일부이다. 도 8은 도 9의 I-I'선을 따라 자른 단면을 도시한다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8 및 도 9를 참조하면, 관통 비아(23) 상에 형성되어 관통 비아(23)를 노출하는 트렌치(105)의 폭(w4)은 비아홀(16)의 폭(w1)보다 작을 수 있다. 즉, 비아홀 절연막(22)의 상부면의 일부는 반도체 기판(10)의 제2 면(12)에 의해 노출되지 않을 수 있다. 제1 절연막(35)은 트렌치(105)의 내측벽에만 위치할 수도 있으며, 관통 비아(23)의 상부면의 일부 영역까지 연장되어 위치할 수도 있다. 예를 들어 제1 절연막(35)의 측벽(36)은 도전성 연결부(26) 상에 위치할 수 있다.
재배선(45)은 관통 비아(23)와 중첩하는 제1 서브 재배선(47) 및 관통 비아(23)와 중첩하지 않는 제2 서브 재배선(48)을 포함할 수 있다. 여기서 제1 서브 재배선(47) 및 제2 서브 재배선(48)은 서로 다른 두께를 가질 수 있다. 예를 들어, 제2 서브 재배선(48)의 두께(d2)가 제1 서브 재배선(47)의 두께(d1)보다 두꺼울 수 있다.
도 10 내지 도 14 및 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 10 내지 도 14는 설명의 편의를 위해서, 도 1의 A 부분을 확대하여 도시한다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 10을 참조하면, 반도체 기판(10)의 제1 면(11)으로부터 초기의 제2 면(12')을 향해 연장된 비아홀(16)를 채우는 관통 전극(20)이 형성될 수 있다. 관통 전극(20)은 초기의 제2 면(12') 상으로 노출되지 않도록 형성될 수 있다. 비아홀(16)에 의해 노출된 반도체 기판(10)과 관통 전극(20) 사이에 비아홀 절연막(22)이 형성될 수 있다. 관통 전극(20)을 형성하는 것은 비아홀 절연막(22) 상에 배리어막(24) 및 도전성 연결부(26)를 순차적으로 형성하는 것을 포함할 수 있다. 비아홀(16) 및 관통 전극(20)은 반도체 기판(10)에 집적 회로(13) 및 내부 배선층(도 1의 50)을 형성하는 과정에서 형성될 수 있다.
도전성 연결부(26)는 구리(Cu), 텅스텐(W), 알루미늄(Al), 은(Ag), 금(Au), 인듐(In) 또는 폴리실리콘(poly silicon)을 포함할 수 있다. 도전성 연결부(26)가 구리(Cu)로 형성되는 경우, 도금법을 사용하여 형성될 수 있다. 도금법은 배리어막(24) 상에 씨드막(미도시)을 형성하는 것을 포함할 수 있다. 도전성 연결부(26)가 텅스텐(W), 알루미늄(Al) 또는 폴리실리콘(poly silicon)으로 형성되는 경우, 물리 기상 증착법(Physical vapor deposition) 또는 화학 기상 증착법(Chemical vapor deposition)을 이용하여 형성될 수 있다.
반도체 기판(10)의 초기의 제2 면(12') 상에 제1 포토레지스트 패턴(101)이 형성될 수 있다. 제1 포토레지스트 패턴(101)은 재배선(도 1의 45)이 형성되지 않는 영역에 대응하여 형성될 수 있다.
도 11을 참조하면, 제1 포토레지스트 패턴(101)을 식각 마스크로 이용하여 제1 포토레지스트 패턴(101)에 의해 노출된 반도체 기판(10)의 일정 영역을 제거하여 반도체 기판(10)의 초기의 제2 면(12')에 트렌치(103)를 형성할 수 있다. 식각 공정은 건식 식각을 포함할 수 있다. 식각 공정은 도전성 연결부(26)의 일면이 노출될 때까지 진행될 수 있다. 트렌치(103) 내의 반도체 기판(10)의 제2 면(12)은 노출된 도전성 연결부(26)의 일면과 동일한 높이일 수 있다. 또는 노출된 도전성 연결부(26)의 일면의 높이는 트렌치(103) 내의 반도체 기판(10)의 제2 면(12)의 높이보다 낮을 수 있다. 식각 공정을 진행한 후에 제1 포토레지스트 패턴(101)은 제거될 수 있다.
도 12를 참조하면, 트렌치(103)가 형성된 반도체 기판(10)의 제2 면(12) 상에 제1 절연막(35)이 형성될 수 있다. 제1 절연막(35)은 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성될 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)을 따라 컨포멀하게 형성될 수 있다. 제1 절연막(35) 상에 제2 포토레지스트 패턴(110)이 형성될 수 있다. 제2 포토레지스트 패턴(110)은 제거되지 않는 제1 절연막(35)의 영역에 대응하여 형성될 수 있으며, 제2 포토레지스트 패턴(110)에 의해 노출된 제1 절연막(35)의 일정 영역(35a)은 제거될 수 있다. 제거되는 제1 절연막(35)의 일정 영역(35a)의 폭(w5)이 비아홀(16)의 폭(w1) 및 도전성 연결부(26)의 폭(w3)보다 작도록 제2 포토레지스트 패턴(110)이 형성될 수 있다.
도 13을 참조하면, 제2 포토레지스트 패턴(110)을 식각 마스크로 이용하여 제2 포토레지스트 패턴(110)에 의해 노출된 제1 절연막(35)의 일정 영역(35a)을 식각한다. 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 제1 절연막(35)에 의해 노출된 관통 비아(23)의 일면의 일정 영역의 폭(w2)은 비아홀(16)의 폭(w1) 및 도전셩 연결부(26)의 폭(w3)보다 작을 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)에 의해 노출되는 관통 비아(23)의 일면의 일부, 예를 들어 에지부를 덮을 수 있다. 즉, 제1 절연막(35)의 일부는 관통 비아(23)의 일정 영역, 예를 들어 도전성 연결부(26)의 일정 영역과 중첩할 수 있다. 제1 절연막(35)의 일 측벽(36)은 비아홀(16)의 내측벽(17)과 이격되어 위치하며 도전성 연결부(26) 상에 위치할 수 있다.
제1 절연막(35)의 일 측벽(36)이 도전성 연결부(26) 상에 위치하도록 형성되면 관통 비아(23) 상의 제1 절연막(35) 제거시 비아홀 절연막(22) 및 배리어막(24)이 노출되지 않으므로 비아홀 절연막(22) 및 배리어막(24)이 손상되는 것을 방지할 수 있다. 그 결과 비아홀 절연막(22) 및 배리어막(24)의 손상으로 인하여 도전성 연결부(26)를 형성하는 물질이 기판(10)으로 침투하는 것을 방지할 수 있으며, 그로 인하여 반도체 장치(1)의 특성이 저하되는 것을 방지할 수 있다. 또한 관통 비아(23) 상의 제1 절연막(35) 제거시 비아홀 절연막(22)이 손상되는 것을 방지함으로써 이후에 트렌치(103) 내에 재배선(45) 형성시 재배선(45)을 형성하는 물질이 비아홀 절연막(22)이 제거된 영역에 투입되는 것을 방지할 수 있으며, 그로 인하여 기판(10)과 관통 전극(20)이 쇼트(short)되는 것을 방지할 수 있다.
도 14를 참조하면, 제1 절연막(35) 상에 재배선 형성용 도전막(40)이 형성될 수 있다. 재배선 형성용 도전막(40)이 구리(Cu)로 형성되는 경우, 도금법을 사용하여 형성될 수 있다. 도금법은 제1 절연막(35) 상에 씨드막(미도시)을 형성하는 것을 포함할 수 있다. 재배선 형성용 도전막(40)이 텅스텐(W), 알루미늄(Al) 또는 폴리실리콘(poly silicon)으로 형성되는 경우, 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성될 수 있다.
도 1을 참조하면, 평탄화 공정을 이용하여 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)이 노출될 수 있다. 예를 들어, 평탄화 공정은 재배선 형성용 도전막(40)을 제거할 수 있는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정일 수 있다. 평탄화 공정은 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)을 평탄화 정지막으로 이용할 수 있다. 즉, 재배선(45)은 다마신 방법으로 형성될 수 있다. 재배선(45)의 상부면(46)은 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)의 최상부면과 동일한 높이에 위치하거나 그보다 낮은 높이에 위치할 수 있다. 재배선(45)이 반도체 기판(10)의 제2 면(12)에 형성된 트렌치(103) 내에 매립됨으로써 재배선(45)이 형성된 반도체 장치(1)이 일면이 평탄화될 수 있으며, 반도체 장치(1)의 높이도 낮출 수 있다.
도 15 내지 도 17 및 도 6을 참조하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 15 내지 도 17은 설명의 편의를 위해서, 도 6의 B 부분을 확대하여 도시한다. 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 하며, 이하에서는 도 10 내지 도 14와 다른 공정을 중심으로 설명한다.
도 15를 참조하면, 도 10에서 설명된 방법과 같이 반도체 기판(10)에 관통 비아(23)가 형성되며, 반도체 기판(10)의 초기의 제2 면(12') 상에 제1 포토레지스트 패턴(101)이 형성된다. 이어서 도 11에서 설명된 방법과 같이 제1 포토레지스트 패턴(101)을 식각 마스크로 이용하여 제1 포토레지스트 패턴(101)에 의해 노출된 반도체 기판(10)의 일정 영역을 제거하여 트렌치(104)를 형성한다. 여기서 도전성 연결부(26)의 일면, 즉 상부면(28)이 노출됨에 있어서 오픈 마진(open margin)을 충분히 확보하기 위해서 반도체 기판(10)의 일정 영역이 오버 에칭(over etching)될 수 있다. 그 결과 관통 비아(23)는 인접한 반도체 기판(10)의 제2 면(12)으로부터 돌출된 돌출부(도 6의 27)를 포함할 수 있다.
도 16을 참조하면, 트렌치(104)가 형성된 반도체 기판(10)의 제2 면(12) 상에 제1 절연막(35)이 형성될 수 있다. 제1 절연막(35)은 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성될 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)을 따라 컨포멀하게 형성될 수 있다. 제1 절연막(35) 상에 제2 포토레지스트 패턴(110)이 형성될 수 있다. 제2 포토레지스트 패턴(110)은 제거되지 않는 제1 절연막(35)의 영역에 대응하여 형성될 수 있으며, 제2 포토레지스트 패턴(110)에 의해 노출된 제1 절연막(35)의 일정 영역(35a)은 제거될 수 있다. 제거되는 제1 절연막(35)의 일정 영역(35a)의 폭(w4)이 비아홀(16)의 폭(w1) 및 도전성 연결부(26)의 폭(w3)보다 작도록 제2 포토레지스트 패턴(110)이 형성될 수 있다.
도 17을 참조하면, 제2 포토레지스트 패턴(110)을 식각 마스크로 이용하여 제2 포토레지스트 패턴(110)에 의해 노출된 제1 절연막(35)의 일정 영역(35a)을 식각한다. 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 제1 절연막(35)에 의해 노출된 관통 비아(23)의 일면의 일정 영역의 폭(w2)은 비아홀(16)의 폭(w1) 및 도전성 연결부(26)의 폭(w3)보다 작을 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)에 의해 노출되는 관통 비아(23)의 돌출부(도 6의 27)의 측벽 및 상부면의 일부 영역을 덮을 수 있다. 즉, 제1 절연막(35)의 일부는 관통 비아(23)의 일정 영역, 예를 들어 도전성 연결부(26)의 일정 영역과 중첩할 수 있다. 제1 절연막(35)의 일 측벽(36)은 비아홀(16)의 내측벽(17)과 이격되어 위치하며 도전성 연결부(26) 상에 위치할 수 있다.
도 6을 참조하면, 도 14에서 설명된 방법과 같이 제1 절연막(35) 상에 재배선 형성용 도전막(40)을 형성되고, 평탄화 공정을 이용하여 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)이 노출될 수 있다. 예를 들어, 평탄화 공정은 재배선 형성용 도전막(40)을 제거할 수 있는 화학적 기계적 연마 공정일 수 있다. 평탄화 공정은 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)을 평탄화 정지막으로 이용할 수 있다.
도 18 내지 도 21 및 도 8을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 18 내지 도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 18 내지 도 21은 설명의 편의를 위해서, 도 8의 C 부분을 확대하여 도시한다. 도 8과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 하며, 이하에서는 도 10 내지 도 14와 다른 공정을 중심으로 설명한다.
도 18을 참조하면, 도 10에서 설명된 방법과 같이 반도체 기판(10)에 관통 비아(23)가 형성되며, 반도체 기판(10)의 초기의 제2 면(12') 상에 제3 포토레지스트 패턴(121)이 형성된다. 제3 포토레지스트 패턴(121)은 재배선(도 7의 47, 48)이 형성되지 않는 영역에 대응하여 형성될 수 있다. 관통 비아(23) 상에서 제3 포토레지스트 패턴(121)에 의해 노출되는 영역의 폭(w6)은 비아홀(16)의 폭(w1)보다 작을 수 있다.
도 19를 참조하면, 제3 포토레지스트 패턴(121)을 식각 마스크로 이용하여 제3 포토레지스트 패턴(121)에 의해 노출된 반도체 기판(10)의 일정 영역을 제거하여 반도체 기판(10)의 초기의 제2 면(12')에 트렌치(105, 106)를 형성할 수 있다. 식각 공정은 관통 비아(23)가 형성된 영역 상에서는 도전성 연결부(26)의 상부면(28)이 노출될 때까지 진행될 수 있으며, 관통 비아(23)가 형성되지 않은 영역 상에서는 보다 깊은 깊이까지 식각 공정이 진행될 수 있다. 그 결과 관통 비아(23)가 형성된 영역에 대응하여 형성되는 제1 서브 트렌치(105)와 광통 비아(23)가 형성되지 않은 영역에 대응하여 형성되는 제2 서브 트렌치(106)의 깊이가 서로 다를 수 있다. 제2 서브 트렌치(106)의 깊이가 제1 서브 트렌치(105)의 깊이보다 더 깊을 수 있다. 한편, 제1 서브 트렌치(105)의 폭(w6)은 비아홀(16)의 폭(w1)보다 작다. 식각 공정을 진행한 후에 제3 포토레지스트 패턴(121)은 제거될 수 있다.
도 20을 참조하면, 트렌치(105, 106)가 형성된 반도체 기판(10)의 제2 면(12) 상에 제1 절연막(35)이 형성될 수 있다. 제1 절연막(35)은 물리 기상 증착법 또는 화학 기상 증착법을 이용하여 형성될 수 있다. 제1 절연막(35)은 반도체 기판(10)의 제2 면(12)을 따라 컨포멀하게 형성될 수 있다. 제1 절연막(35) 상에 제2 포토레지스트 패턴(110)이 형성될 수 있다. 제2 포토레지스트 패턴(110)은 제거되지 않는 제1 절연막(35)의 영역에 대응하여 형성될 수 있으며, 제2 포토레지스트 패턴(110)에 의해 노출된 제1 절연막(35)의 일정 영역(35a)은 제거될 수 있다. 제거되는 제1 절연막(35)의 일정 영역(35a)의 폭(w5)이 비아홀(16)의 폭(w1) 및 도전성 연결부(26)의 폭(w3)보다 작도록 제2 포토레지스트 패턴(110)이 형성될 수 있다.
도 21을 참조하면, 제2 포토레지스트 패턴(110)을 식각 마스크로 이용하여 제2 포토레지스트 패턴(110)에 의해 노출된 제1 절연막(35)의 일정 영역(35a)을 식각한다. 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 제1 절연막(35)에 의해 노출된 관통 비아(23)의 일면의 일정 영역의 폭(w2)은 비아홀(16)의 폭(w1) 및 도전성 연결부(26)의 폭(w3)보다 작을 수 있다. 제1 절연막(35)의 식각 공정시 비아홀 절연막(22)의 상부면의 일부는 반도체 기판(10)의 제2 면(12)에 의해 노출되지 않으므로, 제1 절연막(35) 식각 공정시 반도체 기판(10)과 비아홀 절연막(22)의 계면에서 비아홀 절연막(22)이 식각되는 것을 방지할 수 있다. 제1 절연막(35)의 일부는 관통 비아(23)의 일정 영역, 예를 들어 도전성 연결부(26)의 일정 영역과 중첩할 수 있다. 제1 절연막(35)의 일 측벽(36)은 비아홀(16)의 내측벽(17)과 이격되어 위치하며 도전성 연결부(26) 상에 위치할 수 있다.
도 8을 참조하면, 도 14에서 설명된 방법과 같이 제1 절연막(35) 상에 재배선 형성용 도전막(40)을 형성되고, 평탄화 공정을 이용하여 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)이 노출될 수 있다. 예를 들어, 평탄화 공정은 재배선 형성용 도전막(40)을 제거할 수 있는 화학적 기계적 연마 공정일 수 있다. 평탄화 공정은 반도체 기판(10)의 초기의 제2 면(12') 상에 형성된 제1 절연막(35)을 평탄화 정지막으로 이용할 수 있다.
도 1 내지 도 9를 참조하여 설명된 실시예들은 인터포저에도 적용될 수 있다. 이 경우 도 1 내지 도 9에서 설명된 집적 회로(13)는 형성되지 않을 수 있다.
도 22 및 도 23을 참조하여 본 발명의 일 실시예에 따른 인터포저 및 본 발명의 일 실시예에 따른 인터포저를 이용하는 본 발명의 일 실시예에 따른 반도체 패키지를 설명한다. 도 22은 도 6에 도시된 본 발명의 다른 실시예를 이용하는 인터포저의 단면도이다. 도 23은 도 22에 도시된 인터포저를 이용하는 반도체 패키지의 단면도이다. 한편, 도 22 및 도 23에서는 도 6에 도시된 반도체 장치를 이용하는 인터포저를 도시하나, 도 1 내지 도 9에 도시된 다른 반도체 장치를 이용할 수도 있다.
도 22를 참조하면, 인터포저(4)의 반도체 기판(10)은 실리콘 또는 유리 기판일 수 있다. 제2 접속 단자(76)가 반도체 기판(10)의 제1 면(11)에 형성될 수 있다. 제2 접속 단자(76)는 관통 전극(20)과 전기적으로 연결된다. 제2 접속 단자(76)는 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer), 핀 그리드 어레이(pin grid array; PGA) 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
도 23을 참조하면, 도 22의 인터포저(4)는 패키지 기판(200)에 실장될 수 있다. 패키지 기판(200)은 그 내부에 회로 패턴(204)이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 형성될 수 있다. 회로 패턴(204)은 외부로 노출된 본딩 패드(202) 또는 볼 패드(206)와 연결될 수 있다.
인터포저(4)는 도전성 연결부(26)에 접속된 제2 접속 단자(76)를 통해 본딩 패드(202)와 전기적으로 연결되며, 패키지 기판(200)의 회로 패턴(204)을 통해 외부 접속 단자(208)와 연결될 수 있다.
인터포저(4) 상에 다른 반도체 장치(300)가 적층될 수 있다. 다른 반도체 장치(300)는 제3 접속 단자(83)를 통해 인터포저(4)의 재배선(45)과 전기적으로 연결될 수 있다. 예를 들어, 다른 반도체 장치(300)는 반도체 칩일 수 있고, 제3 접속 단자(83)는 플립 칩 범프(flip-chip bump)일 수 있다. 제3 접속 단자(83) 및 관통 전극(20)이 복수개로 형성되는 경우, 제3 접속 단자(83)들 사이의 간격은 관통 전극(20)들 사이의 간격보다 작을 수 있다. 제3 접속 단자(83)들 사이의 간격이 작아 다른 반도체 장치(300)를 패키지 기판(200)의 본딩 패드(202)에 직접 접속할 수 없는 경우, 반도체 장치(300)와 패키지 기판(200) 사이에 재배선(45)을 포함한 인터포저(4)를 배치할 수 있다.
도 24를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지를 설명한다. 도 24는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 1 내지 도 9를 참조하여 설명된 실시예들은 반도체 패키지의 제1 반도체 칩(400)에 적용될 수 있다. 도 24는 제1 반도체 칩(400)으로 도 6에 도시된 반도체 장치를 이용하는 것을 도시한다.
도 24를 참조하면, 제1 반도체 칩(400) 상에 제2 반도체 칩(500)이 적층될 수 있다. 제2 반도체 칩(500)은 제1 반도체 칩(400)과 이종의 반도체 칩일 수 있다. 예를 들어, 제1 반도체 칩(400)은 로직 회로를 포함하고, 제2 반도체 칩(500)은 메모리 회로를 포함할 수 있다. 제2 반도체 칩(500)은 제1 반도체 칩(400)의 동작을 보조하기 위한 고성능 메모리 칩일 수 있다.
제1 반도체 칩(400)은 그의 제1 면(11)이 패키지 기판(200)과 마주보도록 패키지 기판(200)에 실장될 수 있다. 제1 반도체 칩(400)은 그의 제1 면(11) 상에 제1 접속 단자(73)를 포함할 수 있다. 제1 접속 단자(73)는 관통 전극(20)과 연결되고, 집적 회로(13)와 연결될 수 있다. 집적 회로(13)는 제1 접속 단자(73)를 통해 패키지 기판(200)과 직접 연결될 수 있다. 집적 회로(13)는 관통 전극(20) 및 재배선(45)을 통해 제2 반도체 칩(500)과 연결될 수 있다.
제2 반도체 칩(500)은 그의 일면에 형성된 제3 접속 단자(83)를 통해 제1 반도체 칩(400)과 연결될 수 있다. 제3 접속 단자(83)와 관통 전극(20)은 재배선(45)을 통해 연결될 수 있다. 제2 반도체 칩(500)은 제3 접속 단자, 재배선(45), 관통 전극(20) 및 제1 접속 단자(73)를 통해 패키지 기판(200)과 연결될 수 있다.
도 25 및 26은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 25를 참조하면, 도 1 내지 도 22에 도시된 반도체 장치 제조 방법을 통하여 얻어진 반도체 장치들이 형성되어 있는 반도체 웨이퍼들(100)이 제공될 수 있다. 반도체 웨이퍼들(100)이 복수개로 적층될 수 있다. 반도체 웨이퍼들(100)을 복수개 적층하고, 반도체 소자의 절단 영역을 따라 복수개의 반도체 웨이퍼들(100)을 절단함으로써, 개별 반도체 패키지로 분리될 수 있다. 절단은 커터(120) 또는 레이저를 이용하여 수행할 수 있다.
이와 달리, 도 26에 도시된 바와 같이, 반도체 웨이퍼(100) 상에 개별 반도체 소자들(100a, 100b,…)을 적층하여 반도체 패키지를 형성할 수 있다. 또는, 반도체 소자 절단 영역을 따라 절단하여 개별 반도체 소자들(100a, 100b, …)로 분리한 뒤, 복수개의 반도체 소자들(100a, 100b,…)을 적층함으로써 반도체 패키지가 형성될 수 있다.
도 27은 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 메모리 카드(800)를 보여주는 개략도이다. 도 27을 참조하면, 메모리 카드(800)는 하우징(810) 내에 제어기(820)와 메모리(830)를 포함할 수 있다. 제어기(820)와 메모리(830)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(820)의 명령에 따라서, 메모리(830)와 제어기(820)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(830)에 데이터를 저장하거나 또는 메모리(830)로부터 데이터를 외부로 출력할 수 있다.
제어기(820) 또는 메모리(830)는 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지 중 적어도 하나를 포함할 수 있다. 예를 들어, 제어기(820)는 시스템 인 패키지를 포함하고, 메모리(830)은 멀티 칩 패키지를 포함할 수 있다. 또는 제어기(820) 및/또는 메모리(830)가 스택 패키지로 제공될 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 카드(800)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 28은 본 발명의 일 실시예에 따른 반도체 장치가 적용되는 전자 시스템(900)을 보여주는 블록도이다. 도 28을 참조하면, 전자 시스템(900)은 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지를 적어도 하나 포함할 수 있다. 전자 시스템(900)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있고, 이들은 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(914) 및 램(916)은 각각 본 발명의 실시예들에 따른 반도체 소자 또는 반도체 패키지를 포함할 수 있다. 또는 프로세서(914)와 램(916)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수 있으며, 도 25의 메모리 카드(800)와 실질적으로 동일하게 구성될 수 있다.
전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 29는 전자 시스템(도 28의 900)이 모바일 폰(1000)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 28의 900)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 기판 13: 집적 회로
16: 비아홀 20: 관통 전극
23: 관통 비아 35: 제1 절연막
45: 재배선 50: 내부 배선층
60: 제2 절연막 71: 칩 패드
73, 76, 83: 접속 단자 200: 패키지 기판
400, 500: 반도체 칩 208: 외부 접속 단자

Claims (26)

  1. 제1 면, 및 상기 제1 면과 반대되며 트렌치가 형성된 제2 면을 갖는 기판으로서, 상기 트렌치의 측벽은 상기 기판인 기판;
    상기 기판 내에 형성된 비아홀을 채우며, 상기 비아홀의 내벽으로부터 순차적으로 형성된 비아홀 절연막, 배리어막, 및 도전성 연결부를 포함하는 관통 비아;
    상기 제2 면 상에 컨포말하게(conformally) 형성되며 상기 관통 비아의 일정 영역을 노출하는 절연막; 및
    상기 트렌치 내에 매립되며, 상기 관통 비아와 전기적으로 연결되는 재배선을 포함하되,
    상기 절연막은 상기 도전성 연결부의 일정 영역과 중첩하고,
    상기 비아홀 절연막의 상면은 상기 도전성 연결부의 상면과 동일한 평면이고,
    상기 트렌치의 단면도 상의 폭은 상기 비아홀의 단면도 상의 폭보다 넓은 반도체 장치.
  2. 제 1항에 있어서,
    상기 절연막은 상기 기판의 제2 면과 직접 접하여 형성되며,
    상기 재배선은 상기 절연막 상에 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 절연막의 측벽은 상기 도전성 연결부 상에 위치하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 절연막에 의해 노출된 상기 관통 비아의 일정 영역의 폭은 상기 도전성 연결부의 폭보다 작은 반도체 장치.
  5. 제 1항에 있어서,
    상기 재배선은 상기 절연막에 의해 노출된 상기 관통 비아의 일정 영역과 직접 접하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 절연막은 상기 트렌치의 내벽 및 상기 기판의 제2 면 상에 형성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 관통 비아는 상기 관통 비아와 인접한 상기 기판의 제2 면의 일정 영역으로부터 돌출된 돌출부를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 도전성 연결부의 상부면은 인접한 상기 기판의 제2 면의 일정 영역보다 높은 반도체 장치.
  9. 제 1항에 있어서,
    상기 재배선은 상기 관통 비아와 중첩하여 형성되는 제1 서브 재배선 및 상기 관통 비아와 중첩하지 않는 제2 서브 재배선을 포함하고,
    상기 제1 서브 재배선과 상기 제2 서브 재배선은 서로 다른 두께를 갖는 반도체 장치.
  10. 패키지 기판; 및
    상기 패키지 기판 상의 제1 반도체 장치를 포함하되,
    상기 제1 반도체 장치는
    제1 면, 및 상기 제1 면과 반대되며 트렌치가 형성된 제2 면을 갖는 반도체 기판으로서, 상기 트렌치의 측벽은 상기 반도체 기판인 반도체 기판;
    상기 반도체 기판 내에 형성된 비아홀을 채우며, 상기 비아홀의 내벽으로부터 순차적으로 형성된 비아홀 절연막, 배리어막, 및 도전성 연결부를 포함하는 제1 관통 비아;
    상기 제2 면 상에 컨포말하게 형성되며 상기 제1 관통 비아의 일정 영역을 노출하는 절연막; 및
    상기 트렌치 내에 매립되며, 상기 제1 관통 비아와 전기적으로 연결되는 재배선을 포함하며,
    상기 절연막은 상기 도전성 연결부의 일정 영역과 중첩하고,
    상기 비아홀 절연막의 상면은 상기 도전성 연결부의 상면과 동일한 평면이고,
    상기 트렌치의 단면도 상의 폭은 상기 비아홀의 단면도 상의 폭보다 넓은 반도체 패키지.
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