KR102474933B1 - 관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법 - Google Patents

관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법 Download PDF

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Abstract

반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법에 관한 기술이다. 반도체 칩은 반도체 기판, 상기 반도체 기판을 수직으로 관통하는 관통 전극, 상기 관통 전극의 제1 단부 상에 배치된 제1 도전성 범프 및 상기 관통 전극의 제2 단부 상에 배치되되, 표면으로부터 상기 관통 전극을 향하여 오목한 리세스부를 갖는 제2 도전성 범프를 포함한다.

Description

관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법{Semiconductor chip having through electrode, chip stack structure including the same and method of manufacturing semiconductor chip}
본 발명은 반도체 칩에 관한 것으로, 보다 구체적으로는 관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화에 따라 반도체 메모리의 초소형 대용량화가 요구되고 있다. 반도체 메모리의 대용량화를 위한 방법 중 하나로 여러 개의 반도체 칩을 적층하는 멀티 칩 스택 패키지 기술이 사용된다.
멀티 칩 스택 패키지는 적층되는 반도체 칩의 수 및 크기 증가에 따라 패키지 내부의 전기적 연결을 위한 배선 공간이 부족한 문제가 있다. 이러한 문제를 해결하기 위해, 관통 전극(through electrode)을 이용한 패키지 구조가 제안되었다. 예를 들어, 관통 전극은 관통 실리콘 비아(through silicon via, TSV)일 수 있다. 관통 전극을 채용한 패키지는 적층되는 각 반도체 칩 내에 관통 전극을 형성하고, 형성된 관통 전극을 이용하여 반도체 칩들을 물리적 및 전기적으로 연결한다.
그러나, 반도체 칩들을 적층하는 공정에서 하부 반도체 칩의 관통 전극에 연결된 범프와 상부 반도체 칩의 관통 전극에 연결된 범프 간의 미스 얼라인(miss alignment)이 발생할 수 있다.
이러한 범프 간의 미스 얼라인으로 인하여 콘택 면적이 감소하여 저항 증가 및 정보 이동 속도 감소에 따른 품질 저하가 발생할 수 있다. 또한, 범프 간의 미스 얼라인은 칩 스택 페일(chip stack fail)을 발생시켜 공정적 및 재정적 문제를 발생시킬 수 있다.
본 발명은 미스 얼라인을 방지하는 범프 구조를 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법을 제공하는 것이다.
본 발명의 일 실시 예에 따른 반도체 칩은 반도체 기판, 상기 반도체 기판을 수직으로 관통하는 관통 전극, 상기 관통 전극의 제1 단부 상에 배치된 제1 도전성 범프 및 상기 관통 전극의 제2 단부 상에 배치되되, 표면으로부터 상기 관통 전극을 향하여 오목한 리세스부를 갖는 제2 도전성 범프를 포함한다.
본 발명의 일 실시 예에 따른 칩 스택 구조체는 제1 관통 전극 및 상기 제1 관통 전극의 상단 및 하단 상에 각각 배치된 제1 상부 범프 및 제1 하부 범프를 갖는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 배치되고, 제2 관통 전극 및 상기 제2 관통 전극의 상단 및 하단 상에 각각 배치된 제2 상부 범프 및 제2 하부 범프를 갖는 제2 반도체 칩을 포함하고, 상기 제1 반도체 칩의 상기 제1 상부 범프는 리세스부를 포함하고, 상기 제2 반도체 칩의 상기 제2 하부 범프는 상기 제1 반도체 칩의 상기 제1 상부 범프의 상기 리세스부 내에 부분적으로 수용된다.
본 발명의 일 실시 예에 따른 반도체 칩의 제조 방법은 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장하는 관통 전극을 형성하고, 상기 반도체 기판의 상기 제1 면 상에 상기 관통 전극의 제1 단부와 연결되는 제1 도전성 범프를 형성하고, 상기 반도체 기판의 상기 제2 면 상에 상기 관통 전극의 제2 단부와 연결되는 제2 도전성 범프를 형성하고, 상기 반도체 기판의 상기 제2 면 상에 상기 제2 도전성 범프의 상면 일부를 노출시키는 개구부를 갖는 마스크 패턴을 형성하고, 상기 마스크 패턴의 개구부를 통해 노출된 상기 제2 도전성 범프를 부분적으로 제거하여 리세스부를 형성하는 것을 포함한다.
본 실시 예들에 따른 반도체 칩은 상부에 적층되는 반도체 칩과 연결되는 후면 범프에 리세스부를 형성한다. 이에 따라, 반도체 칩들의 적층 공정에서 하부 반도체 칩의 후면 범프와 상부 반도체 칩의 전면 범프 간의 미스 얼라인이 발생하더라도 후면 범프의 리세스부에 의해 전면 범프가 슬라이딩하여 후면 범프의 리세스부 내로 수용될 수 있다. 그 결과, 하부 반도체 칩의 후면 범프와 상부 반도체 칩의 전면 범프 간의 자동 정렬이 가능하게 된다.
또한, 이처럼 하부 반도체 칩의 후면 범프와 상부 반도체 칩의 전면 범프 간의 미스 얼라인을 방지함에 따라, 범프 간의 컨택 면적을 확보하여 컨택 저항을 감소시키고 동작 속도를 증가시켜 결과적으로 품질 향상을 가능하게 한다.
도 1은 본 발명의 일 실시 예에 따른 관통 전극을 갖는 반도체 칩을 설명하는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 칩 스택 구조체를 설명하는 단면도이다.
도 3 내지 도 11은 본 발명의 일 실시 예에 따른 반도체 칩의 제조 방법을 설명하는 단면도들이다.
도 12는 칩 스택 공정에서 범프 간의 미스 얼라인 발생 시 오토 얼라인되는 것을 설명하는 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 설명하도록 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시 예에 따른 관통 전극을 갖는 반도체 칩을 설명하는 단면도이다. 본 실시 예에서, 관통 전극은 관통 실리콘 비아(through silicon via, TSV)일 수 있다.
도 1을 참조하면, 본 실시 예에 따른 반도체 칩(100)은 반도체 기판(110), 관통 전극(120), 트랜지스터(130), 층간 절연 막(140), 배선 층(150), 패시베이션 층(160), 제1 도전성 범프(170) 및 제2 도전성 범프(180)를 포함할 수 있다. 도 1은 반도체 칩(100)의 전체 또는 일부를 도시한 것일 수 있다.
반도체 기판(110)은 실리콘 재질로 이루어질 수 있으며, 웨이퍼(wafer) 형태 또는 칩 단위로 분할된 형태일 수 있다. 반도체 기판(110)은 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 본 실시 예에서, 반도체 기판(110)의 제1 면(110a)은 트랜지스터(130) 같은 회로 소자들이 형성되는 활성 영역이 존재하는 면으로 전면부(front-side)를 의미할 수 있다. 상기 제2 면(110b)은 상기 제1 면(110a)과 대향하는 면으로 후면부(back-side)를 의미할 수 있다.
관통 전극(120)은 반도체 기판(110)을 수직으로 관통하는 관통 홀(121), 관통 홀(121)의 내부 측벽 상에 형성된 배리어 층(123) 및 배리어 층(123) 상에 형성되고 관통 홀(121)을 채우는 금속 층(125)을 포함할 수 있다.
관통 홀(121)은 반도체 기판(110)의 제1 면(110a)으로부터 제2 면(110b)을 향하여 연장할 수 있다. 배리어 층(123)은 금속 층(125)에 포함된 금속 물질이 반도체 기판(110)의 내부로 확산되는 것을 억제할 수 있다. 금속 층(125)은 구리(Cu)를 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
관통 전극(120)은 제1 단부(120a) 및 상기 제1 단부(120a)와 대향하는 제2 단부(120b)를 포함할 수 있다. 관통 전극(120)의 제1 단부(120a)는 반도체 기판(110)의 제1 면(110a)으로부터 돌출하고, 관통 전극(120)의 제2 단부(120b)는 반도체 기판(110)의 제2 면(110b)으로부터 돌출할 수 있다. 이에 따라, 관통 전극(120)의 제1 단부(120a)의 표면은 반도체 기판(110)의 제1 면(110a) 보다 낮은 레벨에 위치하고, 관통 전극(120)의 제2 단부(120b)의 표면은 반도체 기판(110)의 제2 면(110b) 보다 높은 레벨에 위치할 수 있다.
관통 전극(120)의 제1 단부(120a)는 후술될 배선 층(150)의 회로 패턴(151)과 연결되고, 관통 전극(120)의 제2 단부(120b)는 제2 도전성 범프(180)와 연결될 수 있다.
트랜지스터(130)는 반도체 기판(110)의 제1 면(110a) 상에 배치될 수 있다. 구체적으로, 트랜지스터(130)는 반도체 기판(110)의 제1 면(110a) 상에 형성된 게이트(131) 및 게이트(131)의 양 측의 반도체 기판(110) 내부에 형성된 소스/드레인(133)을 포함할 수 있다. 예를 들어, DRAM의 경우 반도체 기판(110)의 제1 면(100a) 상에 상술한 트랜지스터(130) 외에 비트라인 및 커패시터 등이 더 형성될 수 있다.
층간 절연 막(140)은 반도체 기판(110)의 제1 면(110a) 상에 트랜지스터(130)를 덮도록 형성될 수 있다. 상기 층간 절연 막(140)은 상기 비트 라인 및 커패시터 등을 덮도록 형성될 수 있다. 층간 절연 막(140)의 일부는 관통 전극(120)에 의해 관통될 수 있다. 일 실시 예에서, 관통 전극(120)의 제1 단부(120a)의 표면은 층간 절연 막(140)의 표면과 동일 레벨에 위치할 수 있다. 층간 절연 막(140)은 실리콘 산화물을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
배선 층(150)은 층간 절연 막(140) 상에 배치될 수 있다. 배선 층(150)은 회로 패턴(151), 본딩 패드(153), 및 절연 막(155)을 포함할 수 있다. 회로 패턴(151)은 층간 절연 막(140) 상에 형성되고, 관통 전극(120) 및 트랜지스터(130)와 전기적으로 연결될 수 있다. 본딩 패드(153)는 외부 회로기판 등과 전기적으로 연결되는 것으로, 회로 패턴(151)과 연결될 수 있다. 절연 막(155)은 층간 절연 막(140) 상에 형성되고, 회로 패턴(151) 및 본딩 패드(153)를 덮을 수 있다. 절연 막(155)은 본딩 패드(153)의 표면 일부를 노출시키는 개구부(155a)를 포함할 수 있다. 절연 막(155)의 개구부(155a)를 통해 노출된 본딩 패드(153)의 표면은 제1 도전성 범프(170)와 접촉할 수 있다. 절연 막(155)은 실리콘 산화물을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다.
패시베이션 층(160)은 반도체 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 예를 들어, 패시베이션 층(160)은 반도체 기판(110)의 제2 면(110b) 및 반도체 기판(110)의 제2 면(110b)으로부터 돌출한 관통 전극(120)의 제2 단부(120b)의 외부 측벽을 덮는 제1 패시베이션 층(161) 및 제1 패시베이션 층(161) 상의 제2 패시베이션 층(163)을 포함할 수 있다. 제1 패시베이션 층(161) 및 제2 패시베이션 층(163)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 제1 패시베이션 층(161) 및 제2 패시베이션 층(163)은 서로 다른 물질을 포함할 수 있다.
본 실시 예에서는 패시베이션 층(160)이 서로 다른 식각 선택비를 갖는 물질을 포함하는 두 개의 층으로 이루어진 것으로 설명하고 있지만, 특별히 이에 한정되는 것은 아니다. 예를 들어, 패시베이션 층(160)은 서로 다른 식각 선택비를 갖는 물질들이 교번하여 적층된 다층(multi-layer) 구조 또는 하나의 물질로 이루어진 단층 구조를 가질 수 있다.
제1 도전성 범프(170)는 반도체 기판(110)의 제1 면(110a) 상에 배치될 수 있다. 제1 도전성 범프(170)는 배선 층(150)의 본딩 패드(153)와 연결될 수 있다. 제1 도전성 범프(170)는 전면(front-side) 범프 또는 바텀(bottom) 범프를 의미할 수 있다. 제1 도전성 범프(170)는 제1 금속 필라(171) 및 제1 금속 필라(171) 상의 솔더 범프(173)를 포함할 수 있다. 제1 금속 필라(171)는 절연 막(155)의 개구부(155a)를 채우는 제1 부분 및 절연 막(155)의 표면으로부터 돌출하는 제2 부분을 포함할 수 있다. 제1 금속 필라(171)의 제1 부분의 폭은 제1 금속 필라(171)의 제2 부분의 폭보다 작을 수 있다. 제1 금속 필라(171)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 또는 금(Au) 중 적어도 하나 이상을 포함할 수 있다. 도 1에 도시하지는 않았으나, 제1 금속 필라(171)와 솔더 범프(173) 사이에 형성된 니켈(Ni) 같은 젖음층(wetting layer) 및 금(Au) 같은 산화 방지층을 더 포함할 수 있다. 또한, 제1 금속 필라(171)와 절연 막(155) 사이에 시드층(미도시)이 더 형성될 수 있다.
제2 도전성 범프(180)는 반도체 기판(110)의 제2 면(110b) 상에 배치될 수 있다. 제2 도전성 범프(180)는 관통 전극(120)의 제2 단부(120b)의 표면과 연결될 수 있다. 제2 도전성 범프(180)는 후면(back-side) 범프 또는 탑(top) 범프를 의미할 수 있다. 제2 도전성 범프(180)는 시드 층(181) 및 시드 층(181) 상의 제2 금속 필라(183)을 포함할 수 있다.
제2 금속 필라(183)는 관통 전극(120)과 수직으로 중첩하는 중심부 및 상기 중심부를 둘러싸고 반도체 기판(110)과 수직으로 중첩하는 주변부를 포함할 수 있다. 제2 금속 필라(183)의 상기 중심부에는 리세스부(183R)가 형성될 수 있다. 예를 들어, 상기 리세스부(183R)는 제2 금속 필라(183)의 중심부의 표면으로부터 관통 전극(120)을 향하여 오목한 형상을 가질 수 있다. 이에 따라, 제2 금속 필라(183)의 중심부의 수직 두께는 주변부의 수직 두께보다 작을 수 있다. 또한, 리세스부(183R)는 관통 전극(120)과 수직으로 정렬될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 칩을 포함하는 칩 스택 구조체를 설명하는 단면도이다. 본 실시 예에서 전술한 실시 예와 중복되는 내용에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 본 실시 예에 따른 칩 스택 구조체는 제1 반도체 칩(200_1) 및 제1 반도체 칩(200_1) 상에 적층된 제2 반도체 칩(200_2)을 포함할 수 있다. 도 2에서는 두 개의 반도체 칩들이 적층된 구조를 도시하고 있으나, 본 실시 예는 특별히 이에 한정되는 것은 아니며, 3 개 이상의 반도체 칩들이 적층된 구조에도 적용될 수 있음은 물론이다.
제1 반도체 칩(200_1) 및 제2 반도체 칩(200_2)은 각각 반도체 기판(210_1, 210_2), 반도체 기판(210_1, 210_2)을 관통하는 관통 전극(220_1, 220_2), 반도체 기판(210_1, 210_2)의 제1 면(210a_1, 210a_2) 상에 형성된 배선 층(250_1, 250_2), 반도체 기판(210_1, 210_2)의 제2 면(210b_1, 210b_2) 상에 형성된 패시베이션 층(260_1, 260_2), 배선 층(250_1, 250_2) 상에 배치되고 관통 전극(220_1, 220_2)의 제1 단부(220a_1, 220a_2)의 표면과 연결되는 제1 도전성 범프(270_1, 270_2), 및 패시베이션 층(260_1, 260_2) 상에 배치되고 관통 전극(220_1, 220_2)의 제2 단부(220b_1, 220b_2)의 표면과 연결되는 제2 도전성 범프(280_1, 280_2)를 포함할 수 있다. 제2 도전성 범프(280_1, 280_2)는 관통 전극(220_1, 220_2)을 향하여 오목한 리세스부(283R_1, 283R_2)를 포함할 수 있다.
제2 반도체 칩(200_2)의 제1 도전성 범프(270_2)는 제1 반도체 칩(200_1)의 제2 도전성 범프(280_1)에 연결될 수 있다. 예를 들어, 제2 반도체 칩(200_2)의 제1 도전성 범프(270_2)의 하부는 제1 반도체 칩(200_1)의 제2 도전성 범프(280_1)의 리세스부(283R_1) 내에 수용될 수 있다. 구체적으로, 제2 반도체 칩(200_2)의 제1 도전성 범프(270_2)의 솔더 범프(273_2)는 제1 반도체 칩(200_1)의 제2 도전성 범프(280_1)의 리세스부(283R_1) 내에 수용될 수 있다.
한편, 도 2에 도시한 칩 스택 구조체를 패키지 기판 상에 실장하여 멀티 칩 스택 패키지를 제조할 수 있다.
도 3 내지 도 11은 본 발명의 일 실시 예에 따른 반도체 칩을 제조하는 방법을 설명하는 단면도들이다.
도 3을 참조하면, 본 실시 예에 따른 반도체 칩의 제조 방법은 반도체 기판(210)을 준비하고, 반도체 기판(210) 상에 트랜지스터(230)를 형성하고, 반도체 기판(210)을 수직으로 관통하는 관통 전극(220)을 형성하고, 및 반도체 기판(210)의 일면 상에 관통 전극(220)과 전기적으로 연결되는 배선 층(250)을 형성하는 것을 포함할 수 있다.
상기 반도체 기판(210)은 실리콘 웨이퍼를 포함할 수 있다. 상기 반도체 기판(210)은 제1 면(210a) 및 제1 면(210a)에 대향하는 제2 면(210b)을 포함할 수 있다. 본 실시 예에서 반도체 기판(210)의 제1 면(210a)은 트랜지스터(230) 같은 소자들이 형성되는 활성 영역이 존재하는 면으로 전면부(first-side)를 의미할 수 있다. 반도체 기판(210)의 제2 면(210b)은 상기 제1 면(210a)과 대향하는 면으로 후면부(back-side)를 의미할 수 있다.
트랜지스터(230)를 형성하는 것은 반도체 기판(210)의 제1 면(210a) 상에 게이트(231)를 형성하고, 게이트(231)의 양 옆의 반도체 기판(210) 내에 소스/드레인(233)을 형성하는 것을 포함할 수 있다. 또한, 예를 들어 DRAM의 경우 반도체 기판(210)의 제1 면(210a) 상에 비트라인 및 커패시터 등을 형성하는 것을 더 포함할 수 있다. 상기 방법은 트랜지스터(230)를 형성한 후, 반도체 기판(210)의 제1 면(210a) 상에 트랜지스터(230)를 덮는 층간 절연 막(240)을 형성하는 것을 더 포함할 수 있다.
관통 전극(220)을 형성하는 것은 층간 절연 막(240)의 표면으로부터 반도체 기판(210)의 제2 면(210b)을 향하여 연장하는 트렌치 홀(221)을 형성하고, 트렌치 홀(221)의 내벽 상에 배리어 층(223)을 컨포멀하게 형성하고, 및 배리어 층(223) 상에 트렌치 홀(221)을 채우는 금속 층(225)을 형성하는 것을 포함할 수 있다. 관통 전극(220)은 반도체 기판(210)의 제1 면(210a)을 향하여 배치된 제1 단부(220a) 및 반도체 기판(210)의 제2 면(210b)을 향하여 배치된 제2 단부(22b)를 포함할 수 있다. 관통 전극(220)의 제1 단부(220a)의 표면은 층간 절연 막(240)의 표면과 동일 레벨에 위치할 수 있다. 이에 따라, 관통 전극(220)의 제1 단부(220a)의 표면은 노출될 수 있다.
배선 층(250)을 형성하는 것은 층간 절연 막(240) 상에 관통 전극(220) 및 트랜지스터(230)와 전기적으로 연결되는 회로 패턴(251) 및 본딩 패드(253)를 형성하고, 및 회로 패턴(251) 및 본딩 패드(253)을 덮는 절연 층(255)을 형성하는 것을 포함할 수 있다. 이때, 관통 전극(220)의 제1 단부(220a)의 표면은 회로 패턴(251)과 직접적으로 접촉할 수 있다.
상기 방법은 절연 층(255)에 본딩 패드(253)의 표면 일부를 노출시키는 개구부(255a)를 형성하는 것을 더 포함할 수 있다.
도 4를 참조하면, 상기 방법은 반도체 기판(210)의 제1 면(210a) 상에 제1 도전성 범프(270)를 형성하는 것을 포함할 수 있다. 제1 도전성 범프(270)는 절연층(255)의 개구부(255a)를 채우고 절연층(255)의 표면으로부터 돌출하는 제1 금속 필라(271)를 형성하고, 제1 금속 필라(271) 상에 솔더 범프(293)를 형성하는 것을 포함할 수 있다. 제1 금속 필라(271)는 구리(Cu) 등을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니다. 도 4에 도시하지는 않았으나, 제1 금속 필라(271)와 절연층(255) 사이에 시드 층(미도시)이 더 형성될 수 있다. 또한, 제1 금속 필라(271)와 솔더 범프(293) 사이에 니켈(Ni) 같은 젖음층(wetting layer) 및 금(Au) 같은 산화 방지층이 더 형성될 수 있다.
도 5를 참조하면, 상기 방법은 반도체 기판(210)의 제1 면(210a) 상에 캐리어 기판(290)을 부착하고, 반도체 기판(210)의 제2 면(210b)이 위로 향하도록 반도체 기판(210)을 뒤집고, 및 반도체 기판(210)의 제2 면(210b)을 표면으로부터 두께 방향으로 제거하여 관통 전극(220)의 제2 단부(220b)를 노출시키는 것을 포함할 수 있다.
반도체 기판(210)의 제1 면(210a)과 캐리어 기판(290)은 접착층(295)을 매개로 부착될 수 있다. 접착층(295)은 제1 도전성 범프(270)를 완전히 덮는 두께로 형성될 수 있다.
반도체 기판(210)의 제2 면(210b)을 두께 방향으로 제거하는 것은 그라인딩(grinding) 공정을 수행하여 제2 면(210b)의 표면으로부터 소정 두께만큼 제거하고, 및 선택적 식각 공정을 수행하여 반도체 기판(210) 만을 두께 방향으로 제거하는 것을 포함할 수 있으나, 특별히 이에 한정되는 것은 아니며, 그라인딩, 화학적기계적연마(chemical mechanical polishing, CMP), 등방성 식각 및 이방성 식각 중 하나 또는 둘 이상을 결합하여 수행할 수 있다. 그 결과, 관통 전극(220)의 제2 단부(220b)는 반도체 기판(210)의 제2 면(210b)으로부터 돌출할 수 있다.
도 6을 참조하면, 상기 방법은 반도체 기판(210)의 제2 면(210b) 상에 패시베이션 층(260)을 형성하는 것을 포함할 수 있다.
패시베이션 층(260)을 형성하는 것은 반도체 기판(210)의 제2 면(210b)의 표면 및 반도체 기판(210)의 제2 면(210b)으로부터 돌출한 관통 전극(220)의 제2 단부(220b)의 표면을 컨포멀하게 덮는 제1 패시베이션 층(161)을 형성하고, 및 제1 패시베이션 층(261) 상에 제2 패시베이션 층(263)을 형성하는 것을 포함할 수 있다. 제1 패시베이션 층(261) 및 제2 패시베이션 층(263)은 서로 다른 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 제1 패시베이션 층(261)의 두께는 제2 패시베이션 층(263)의 두께보다 작을 수 있다. 도 6에서는 패시베이션 층(260)이 두 개의 층으로 이루어진 것을 도시하고 있으나, 특별히 이에 한정되는 것은 아니며, 단층 또는 세 개 이상의 다층으로 이루어질 수도 있다.
도 7을 참조하면, 상기 방법은 평탄화 공정을 수행하여 관통 전극(220)의 제2 단부(220b)의 표면을 노출시키는 것을 포함할 수 있다. 이에 따라, 패시베이션 층(260)의 표면과 관통 전극(220)의 제2 단부(220b)의 표면은 동일 레벨에 위치할 수 있다.
도 8을 참조하면, 상기 방법은 반도체 기판(210)의 제2 면(220b) 상에 제2 도전성 범프(280)를 형성하는 것을 포함할 수 있다. 예를 들어, 제2 도전성 범프(280)는 관통 전극(220)의 제2 단부(220b)의 표면과 직접적으로 접촉하도록 형성될 수 있다.
제2 도전성 범프(280)를 형성하는 것은 패시베이션 층(260)의 표면 및 관통 전극(220)의 제2 단부(220b)의 표면 상에 시드 층(281)을 형성하고, 시드 층 상에 제2 금속 필라(283)가 형성될 영역을 정의하는 개구부를 갖는 마스크 패턴(미도시)을 형성하고, 도금 공정을 수행하여 개구부를 채우는 제2 금속 필라(283)를 형성하고, 마스크 패턴을 제거하고, 및 식각 공정을 수행하여 제2 금속 필라(283)와 수직으로 중첩하지 않고 노출된 시드 층(281)을 제거하는 것을 포함할 수 있다. 이때, 마스크 패턴의 개구부의 폭은 관통 전극(220)의 폭보다 클 수 있다.
도 9를 참조하면, 상기 방법은 반도체 기판(210)의 제2 면(210b) 상에 제2 도전성 범프(280)의 상면 일부를 노출시키는 개구부(O)를 갖는 마스크 패턴(MP)을 형성하는 것을 포함할 수 있다. 마스크 패턴(MP)을 포토레지스트를 포함할 수 있다. 마스크 패턴(MP)의 개구부(O)의 폭은 제2 도전성 범프(280)의 폭보다 작을 수 있다.
도 10a 및 도 10b를 참조하면, 상기 방법은 식각 공정을 수행하여 마스크 패턴(MP)의 개구부를 통해 노출된 제2 도전성 범프(280)를 두께 방향으로 제거하여 리세스부(283R)를 형성하는 것을 포함할 수 있다. 본 실시 예에서 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.
예를 들어, 등방성 식각 공정인 습식 식각 공정을 수행하면, 제2 도전성 범프(280)의 리세스부(283R)는 도 10a에 도시한 것처럼 오목한 바닥면을 가질 수 있다. 반면, 이방성 식각 공정인 건식 식각 공정을 수행하면, 제2 도전성 범프(280)의 리세스부(283R)는 도 10b에 도시한 것처럼 평평한 바닥면을 가질 수 있다. 이때, 도 10b에 도시한 것과 같이 건식 식각 공정을 수행하여 평평한 바닥면을 가진 리세스부(283R)를 형성하는 경우, 리플로우 공정을 추가적으로 수행하여 리세스부(283R)의 바닥면을 오목한 형상으로 변형시키는 것을 더 포함할 수 있다.
도 11을 참조하면, 상기 방법은 애싱(ashing) 또는 스트립(strip) 공정을 수행하여 마스크 패턴(MP)을 제거하는 것을 포함할 수 있다. 그 결과, 반도체 리세스부(283R)가 형성된 제2 도전성 범프(280)를 갖는 반도체 칩(200)이 얻어질 수 있다.
상술한 도 3 내지 도 11을 참조하여 설명된 공정들을 반복적으로 수행하여 제2 도전성 범프(280)에 리세스부(283R)가 형성된 다수 개의 반도체 칩들을 형성할 수 있으며, 형성된 다수 개의 반도체 칩들을 수직 방향으로 적층하여 도 2에 도시한 칩 스택 구조체를 형성할 수 있다.
도 12는 칩 스택 공정에서 범프 간의 미스 얼라인 발생 시 오토 얼라인되는 것을 설명하는 단면도이다.
도 12를 참조하면, 제1 반도체 칩(200_1) 상에 제2 반도체 칩(200_2)을 적층하는 과정에서 제1 반도체 칩(200_1)의 제2 도전성 범프(280_1)와 제2 반도체 칩(200_2)의 제1 도전성 범프(270_2) 간의 미스 얼라인이 발생하더라도, 제1 반도체 칩(200_1)의 제2 도전성 범프(280_1)에 형성된 리세스부(283R_1)에 의해 제2 반도체 칩(200_2)의 제1 도전성 범프(270_2)가 화살표 방향으로 슬라이딩되어 제1 반도체 칩(200_1)의 제2 도전성 범프(280_1)와 제2 반도체 칩(200_2)의 제1 도전성 범프(270_2)가 자동으로 정렬될 수 있다.
이상에서 자세히 설명한 바와 같이, 본 실시 예에 따른 반도체 칩은 상부에 적층되는 반도체 칩과 연결되는 후면 범프에 리세스부를 형성한다. 이에 따라, 반도체 칩들의 적층 공정에서 하부 반도체 칩의 후면 범프와 상부 반도체 칩의 전면 범프 간의 미스 얼라인이 발생하더라도 후면 범프의 리세스부에 의해 전면 범프가 슬라이딩하여 후면 범프의 리세스부 내로 수용될 수 있다. 그 결과, 하부 반도체 칩의 후면 범프와 상부 반도체 칩의 전면 범프 간의 자동 정렬이 가능하게 된다.
또한, 이처럼 하부 반도체 칩의 후면 범프와 상부 반도체 칩의 전면 범프 간의 미스 얼라인을 방지할 수 있으며, 기존보다 넓은 범프 간의 컨택 면적을 확보하여 컨택 저항을 감소시키고 동작 속도를 증가시켜 결과적으로 품질 향상을 가능하게 한다.
이상 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 반도체 칩 110, 210: 반도체 기판
110a, 210a: 제1 면 110b, 210b: 제2 면
120, 220: 관통 전극 121, 221: 관통 홀
123, 223: 배리어 층 125, 225: 금속 층
130, 230: 트랜지스터 131, 231: 게이트
133, 233: 소스/드레인 140, 240: 층간 절연 막
150, 250: 배선 층 151, 251: 회로 패턴
153, 253: 본딩 패드 155, 255: 절연 층
160, 260: 패시베이션 층 161, 261: 제1 패시베이션 층
163, 263: 제2 패시베이션 층 170, 270: 제1 도전성 범프
171, 271: 제1 금속 필라 173, 273: 솔더 범프
180, 280: 제2 도전성 범프 181, 281: 시드 층
183, 283: 제2 금속 필라 183R, 283R: 리세스부

Claims (20)

  1. 제1 면 및 상기 제1 면에 대향하는 제2 면을 가지는 반도체 기판;
    상기 반도체 기판을 수직으로 관통하는 관통 전극;
    상기 반도체 기판의 상기 제1 면 쪽에 위치하는 상기 관통 전극의 제1 단부 상에 배치된 제1 도전성 범프;
    상기 반도체 기판의 상기 제2 면 쪽에 위치하는 상기 관통 전극의 제2 단부 상에 배치되되, 표면으로부터 상기 관통 전극을 향하여 오목한 리세스부를 갖는 제2 도전성 범프; 및
    상기 반도체 기판의 상기 제2 면 상에서 상기 관통 전극의 상기 제2 단부의 측면을 덮도록 형성된 패시베이션 층
    을 포함하고,
    상기 패시베이션 층의 전체적인 표면과 상기 관통 전극의 상기 제2 단부의 표면이 동일 레벨에 위치하고,
    상기 제2 도전성 범프는 상기 관통 전극과 수직으로 중첩하는 중심부 및 상기 반도체 기판과 수직으로 중첩하는 주변부를 포함하며,
    상기 중심부에 상기 리세스부가 구비되어 상기 제2 도전성 범프의 상기 중심부의 수직 두께가 상기 제2 도전성 범프의 상기 주변부의 수직 두께보다 작은 반도체 칩.
  2. 제1항에 있어서,
    상기 리세스부의 바닥면은 라운드 형상을 갖는 반도체 칩.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 관통 전극의 상기 제1 단부는 상기 반도체 기판의 상기 제1 면 상으로 돌출하고, 및 상기 관통 전극의 상기 제2 단부는 상기 반도체 기판의 상기 제2 면 상으로 돌출하는 반도체 칩.
  6. 삭제
  7. 삭제
  8. 제5항에 있어서,
    상기 반도체 기판의 상기 제1 면 상에 형성되는 트랜지스터;
    상기 반도체 기판의 상기 제1 면 상에 형성되고, 상기 관통 전극의 상기 제1 단부의 측면 및 상기 트랜지스터를 덮는 층간 절연 막; 및
    상기 층간 절연 막 상에 형성되고, 상기 관통 전극 및 상기 트랜지스터와 전기적으로 연결되는 배선 층을 더 포함하는 반도체 칩.
  9. 반도체 기판, 상기 반도체 기판을 수직으로 관통하는 제1 관통 전극, 상기 제1 관통 전극의 상단 및 하단 상에 각각 배치된 제1 상부 범프 및 제1 하부 범프, 그리고 상기 반도체 기판의 상면 상에서 상기 제1 관통 전극의 상기 상단의 측면을 덮도록 형성된 패시베이션 층을 갖는 제1 반도체 칩; 및
    상기 제1 반도체 칩 상에 배치되고, 제2 관통 전극 및 상기 제2 관통 전극의 상단 및 하단 상에 각각 배치된 제2 상부 범프 및 제2 하부 범프를 갖는 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩의 상기 제1 상부 범프는 리세스부를 포함하고,
    상기 제2 반도체 칩의 상기 제2 하부 범프는 상기 제1 반도체 칩의 상기 제1 상부 범프의 상기 리세스부 내에 부분적으로 수용되고,
    상기 패시베이션 층의 전체적인 표면과 상기 제1 관통 전극의 상기 상단의 표면이 동일 레벨에 위치하고,
    상기 제1 상부 범프가 상기 제1 관통 전극과 수직으로 중첩하는 중심부 및 상기 반도체 기판과 수직으로 중첩하는 주변부를 포함하며,
    상기 중심부에 상기 리세스부가 구비되어 상기 제1 상부 범프의 상기 중심부의 수직 두께가 상기 제1 상부 범프의 상기 주변부의 수직 두께보다 작은 칩 스택 구조체.
  10. 삭제
  11. 제9항에 있어서,
    상기 제1 상부 범프의 상기 중심부의 상면 레벨은 상기 제1 상부 범프의 상기 주변부의 상면 레벨보다 낮은 칩 스택 구조체.
  12. 제9항에 있어서,
    상기 제2 하부 범프의 하면 레벨은 상기 제1 상부 범프의 상기 주변부의 상면 레벨보다 낮은 칩 스택 구조체.
  13. 제9항에 있어서,
    상기 제2 반도체 칩의 상기 제2 하부 범프, 상기 제1 반도체 칩의 상기 제1 상부 범프의 상기 리세스부, 및 상기 제1 반도체 칩의 상기 제1 관통 전극은 수직으로 정렬되는 칩 스택 구조체.
  14. 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판의 상기 제1 면으로부터 상기 제2 면을 향하여 연장하는 관통 전극을 형성하고,
    상기 반도체 기판의 상기 제1 면 상에 상기 관통 전극의 제1 단부와 연결되는 제1 도전성 범프를 형성하고,
    상기 반도체 기판의 상기 제2 면을 두께 방향으로 제거하여 상기 관통 전극의 제2 단부를 상기 반도체 기판의 상기 제2 면으로부터 돌출하도록 노출시키고,
    상기 반도체 기판의 상기 제2 면 및 상기 제2 면으로부터 돌출한 상기 관통 전극의 상기 제2 단부의 측면을 덮는 패시베이션 층을 형성하고,
    상기 반도체 기판의 상기 제2 면 상에 상기 관통 전극의 제2 단부와 연결되는 제2 도전성 범프를 형성하고,
    상기 반도체 기판의 상기 제2 면 상에 상기 제2 도전성 범프의 상면 일부를 노출시키는 개구부를 갖는 마스크 패턴을 형성하고,
    상기 마스크 패턴의 개구부를 통해 노출된 상기 제2 도전성 범프를 식각 공정에 의하여 부분적으로 제거하여 리세스부를 형성하는 것을 포함하고,
    상기 패시베이션 층의 전체적인 표면과 상기 관통 전극의 상기 제2 단부의 표면이 동일 레벨에 위치하고,
    상기 제2 도전성 범프가 상기 관통 전극과 수직으로 중첩하는 중심부 및 상기 반도체 기판과 수직으로 중첩하는 주변부를 포함하며,
    상기 중심부에 상기 리세스부가 구비되어 상기 제2 도전성 범프의 상기 중심부의 수직 두께가 상기 제2 도전성 범프의 상기 주변부의 수직 두께보다 작은 반도체 칩의 제조 방법.
  15. 제14항에 있어서,
    상기 리세스부를 형성하는 상기 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 이용하여 수행되는 반도체 칩의 제조 방법.
  16. 제15항에 있어서,
    상기 건식 식각 공정을 이용하여 상기 리세스부를 형성하는 경우,
    상기 리세스부를 형성한 후 리플로우 공정을 수행하여 상기 리세스부의 바닥면을 라운드 형상으로 변형시키는 것을 더 포함하는 반도체 칩의 제조 방법.
  17. 제14항에 있어서,
    상기 관통 전극을 형성하기 전,
    상기 반도체 기판의 상기 제1 면 상에 트랜지스터를 형성하고, 및
    상기 반도체 기판의 상기 제1 면 상에 상기 트랜지스터를 덮는 층간 절연 막을 형성하는 것을 더 포함하는 반도체 칩의 제조 방법.
  18. 삭제
  19. 제14항에 있어서,
    상기 관통 전극의 상기 제2 단부를 노출시키는 것은,
    그라인딩 공정을 수행하여 상기 반도체 기판의 상기 제2 면을 표면으로부터 소정 두께만큼 제거하거나;
    선택적 식각 공정을 수행하여 상기 반도체 기판의 상기 제2 면을 선택적으로 제거하는 것을 포함하는 반도체 칩의 제조 방법.
  20. 삭제
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