KR20200047301A - 접합성 강화를 위한 패드 구조 - Google Patents

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루-잉 후앙
융-칭 첸
유에-치오우 린
이안-리앙 쿠오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
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    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16111—Disposition the bump connector being disposed in a recess of the surface
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
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    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
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Abstract

본 출원의 다양한 실시예는 높은 강도 및 접합성을 갖춘 패드에 관한 것이다. 일부 실시예에 있어서, 집적 칩은 기판, 상호접속 구조체, 패드, 및 전도성 구조를 포함한다. 상기 상호접속 구조체는 상기 기판에 인접하며, 와이어 및 비아(via)를 포함한다. 상기 와이어 및 상기 비아는 상기 패드와 상기 기판 사이에 적층(stack)되어 있다. 상기 전도성 구조(예컨대, 와이어 접합부)는 상기 기판을 통해 상기 패드까지 연장된다. 상기 와이어 및 상기 비아를 상기 패드와 상기 기판 사이에 배치함으로써, 상기 패드는 상기 상호접속 구조체의 패시베이션 층(passivation layer) 내에 끼워질 수 있고, 상기 패시베이션 층은 상기 패드에 대한 응력을 흡수할 수 있다. 또한, 상기 패드는 상기 와이어 및 상기 비아를 상위 와이어 레벨에서 접촉시킬 수 있다. 상기 상위 와이어 레벨의 두께는 다른 와이어 레벨의 두께를 초과할 수 있으며, 이에 따라 상기 상위 와이어 레벨은 응력에 대해 더욱 내성을 나타낼 수 있다.

Description

접합성 강화를 위한 패드 구조{PAD STRUCTURE FOR ENHANCED BONDABILITY}
관련 출원
본 출원은 2018년 10월 23일자로 출원된 미국 가특허 출원 제62/749,219호에 대한 우선권을 주장하며, 상기 미국 가특허 출원의 내용은 인용함으로써 그 전체 내용이 본원에 포함된다.
기술 분야
본 발명은 접합성 강화를 위한 패드 구조에 관한 것이다.
CMOS(complementary metal-oxide semiconductor) 이미지 센서는 최신 전자 디바이스, 예컨대 이를테면 카메라, 태블릿, 스마트폰 등의 광범위한 범위에서 사용된다. CMOS 이미지 센서는 FSI(front-side illuminated)식일 수도 있고, BSI(back-side illuminated)식일 수 있다. FSI식 CMOS 이미지 센서와 비교하면, BSI식 CMOS 이미지 센서는 더 양호한 감도, 더 양호한 각 반응(angular response), 및 더 큰 금속 라우팅 유연성(metal routing flexibility)을 나타낸다.
BSI식 CMOS 이미지 센서는 2차원으로 되어 있을 수도 있고 3차원으로 되어 있을 수도 있다. 2차원 BSI식 CMOS 이미지 센서는 단일의 집적 칩 내에 픽셀 센서 어레이 및 관련 회로를 포함하는 반면, 3차원 BSI식 CMOS 이미지 센서는 픽셀 센서 어레이와 관련 회로를, 서로 접합되는 별도의 집적 칩들로 분리시킨다. 2차원 BSI식 CMOS 이미지 센서와 비교하면, 3차원 BSI식 CMOS 이미지 센서는 빠른 속도, 향상된 픽셀 밀도, 더 낮은 비용, 및 더 작은 패키지 크기를 나타낸다.
본 개시내용은 본 개시내용의 다양한 특징을 실시하기 위한, 다수의 상이한 실시예 또는 예를 제시하고 있다. 본 개시내용을 단순화시키기 위해 구성요소 및 배치에 관한 특정한 예가 아래에서 설명된다. 이는 물론 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들면, 후술하는 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하게 형성되는 것인 실시예를 포함할 수도 있으며, 또한, 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수도 있는 실시예를 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예에서 참조 번호 및/또는 참조 문자를 반복할 수도 있다. 이러한 반복은, 단순화 및 명료성을 목적으로 한 것이며, 자체로 언급되는 다양한 실시예 및/또는 구성 사이의 반복을 나타내는 것은 아니다.
또한, 공간적으로 상대적인 용어, 예컨대 "밑", "아래", "하위", "위", "상위" 등은 도면에 제시된 바와 같은 한 가지 요소 또는 특징부를 다른 요소(들) 또는 특징부(들)과의 관계로 설명하기 위한 언급을 용이하게 하기 위해 본원에서 사용될 수도 있다. 상기 공간적으로 상대적인 용어는, 도면에 도시된 배향 이외에도, 사용 시 또는 작동 시의 디바이스의 상이한 배향을 포괄하도록 의도된다. 전술한 장치는 달리 배향될 수도 있고(90도 회전하여 또는 다른 배향으로 배향될 수도 있음) 그리고 본원에서 사용되는 공간적으로 상대적인 기술어구는 이에 따라 마찬가지로 해석될 수도 있다.
일부 실시예에 있어서, BSI(backside illuminated)식 이미지 센서는 기판, 상호접속 구조체, 및 패드 구조를 포함한다. 상기 기판은 BSI식 이미지 센서의 이면측 상에 존재하며, 상기 상호접속 구조체는 BSI식 이미지 센서의 전면측 상에 존재한다. 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아(via)를 포함하며, 상기 패드 구조는 하나 이상의 전도성 컬럼(column) 및 접합 패드를 포함한다. 상기 전도성 컬럼(들)은 BSI식 이미지 센서의 전면측 상에 존재하며, 상기 와이어 및 상기 비아에 의해 규정된다. 상기 접합 패드는 BSI식 이미지 센서의 이면측 상에 존재하며, 상기 기판(예컨대, 금속 1)에 대해 가장 가까운 와이어 레벨에서 상기 기판을 통해 상기 전도성 컬럼(들)에 접촉하게 연장되는 한 쌍의 돌출부를 갖는다. 상기 패드 구조의 제1 실시예에 있어서, 상기 돌출부는 공통의 전도성 컬럼까지 돌출된다. 상기 패드 구조의 제2 실시예에 있어서, 상기 돌출부는, 공통의 와이어에 인접하고 상기 공통의 와이어에 전기적으로 결합되는 별도의 전도성 컬럼까지 돌출된다.
BSI식 이미지 센서의 패키징 중에, BSI식 이미지 센서는 상기 패드 구조를 통해 외부 구조에 접합되고 전기적으로 결합된다. 예를 들면, 전도성 범프(bump) 또는 접합 와이어의 스택(stack)이 상기 접합 패드 상에 형성되어, BSI식 이미지 센서를 상기 외부 구조에 접합시킬 수도 있고 BSI식 이미지 센서를 상기 외부 구조에 전기적으로 결합시킬 수도 있다. 그러나, 이러한 접합은 상기 접합 패드 상에서의 큰 응력을 유발하고, 예컨대 상기 접합 패드에서의 필링 결함(peeling defect) 및/또는 크랙킹 결함(cracking defect)을 유발할 수도 있다. 또한, 상기 접합 패드는 돌출되어 상기 전도성 컬럼(들)과 접촉하기 때문에, 상기 접합 패드 상에서의 응력은 상기 전도성 컬럼(들)으로 전달된다. 이는, 예를 들어, 상기 접합 패드로부터 상기 전도성 컬럼(들)으로 전파되는 크랙킹 결함을 유발할 수도 있으며, 및/또는 예를 들어 상기 접합 패드의 층간박리(delamination)를 유발할 수도 있다.
본 출원의 다양한 실시예는 높은 강도 및 접합성을 갖춘 패드 구조에 관한 것이다. 일부 실시예에 있어서, 집적 칩은 기판, 상호접속 구조체, 및 접합 패드를 포함한다. 상기 상호접속 구조체는 상기 기판에 인접하며, 다수의 와이어 및 다수의 비아를 포함한다. 상기 와이어 및 상기 비아는 상기 접합 패드와 상기 기판 사이에 교호식으로 적층되어 있다. 또한, 상기 상호접속 구조체는, 상기 기판을 통해 연장되고 상기 접합 패드를 노출시키는 패드 개구를 부분적으로 형성한다. 상기 와이어 및 상기 비아를 상기 접합 패드와 상기 기판 사이에 배치함으로써, 상기 접합 패드는 상기 상호접속 구조체의 패시베이션 층 내에 끼워질 수 있고, 상기 패시베이션 층은 상기 접합 패드에 대한 응력을 흡수할 수 있다. 이는 결국 패드 구조의 강도 및 접합성을 향상시키며, 상기 접합 패드에서 필링 결함 및/또는 크랙킹 결함의 가능성을 감소시킨다. 또한, 상기 접합 패드는 상기 상호접속 구조체의 상위 와이어 레벨(즉, 상기 기판으로부터 가장 먼 상기 상호접속 구조체의 와이어 레벨)에서 상기 와이어 및 상기 비아와 접촉할 수도 있다. 상기 상위 와이어 레벨의 두께는 다른 와이어 레벨의 두께를 초과할 수 있으며, 이에 따라 상기 상위 와이어 레벨은 응력에 대해 더욱 내성을 나타낼 수 있다. 이는 결국 상기 패드 구조의 강도 및 접합성을 더욱 향상시키며, 상기 접합 패드에서의 필링 결함 및/또는 크랙킹 결함의 가능성을 더욱 감소시킨다.
본 개시내용의 양태는, 첨부 도면과 함께 이하의 상세한 설명을 읽으면 가장 잘 이해될 것이다. 산업계에서의 표준 관례에 따라, 다양한 특징부는 축척대로 도시된 것이 아니라는 것에 주의해야 한다. 실제로, 다양한 특징부의 치수는 논의점을 명확하게 하기 위해 임의로 확대 또는 축소될 수 있다.
도 1a 및 도 1b는, 향상된 강도(strength) 및 접합성(bondability)을 갖는 패드 구조를 포함하는, 집적 칩의 일부 실시예의 다양한 도면을 제시하고 있다.
도 2는 도 1a의 집적 칩의 일부 실시예의 확대 단면도를 제시한 것이며, 여기서 집적 칩은 이미지 센서를 포함한다.
도 3은 도 1a의 집적 칩을 포함하는 3차원의 집적 칩(3DIC)의 일부 실시예의 단면도를 제시한 것이다.
도 4는 도 3의 3DIC에서의 상호접속 유전체 구조의 더욱 상세한 일부 실시예의 단면도를 제시한 것이다.
도 5는 도 3의 3DIC의 일부 실시예의 확대 단면도를 제시한 것이며, 여기서 3DIC는 이미지 센서를 포함한다.
도 6a 및 도 6b는 집적 칩 패키지의 일부 실시예의 단면도를 제시하며, 여기서는 도 3의 3DIC가 와이어 접합부 및 플립 칩 접합부(flip chip bonding)에 의해 패키지 기판에 전기적으로 결합되어 있다.
도 7a 및 도 7b는 도 6a 및 도 6b의 집적 칩 패키지의 일부 실시예의 확대 단면도를 제시하며, 여기서 집적 칩 패키지는 도 5의 3DIC를 포함한다.
도 8 내지 도 23, 도 24a 및 도 24b는, 향상된 강도 및 접합성을 갖는 패드 구조를 포함하는, 집적 칩 패키지를 형성하기 위한 방법의 일부 실시예의 일련의 단면도를 제시하고 있다.
도 25는 도 8 내지 도 23, 도 24a 및 도 24b의 방법의 일부 실시예의 블록 다이어그램을 제시한 것이다.
도 1a를 참고하면, 향상된 강도 및 향상된 접합성을 갖춘 패드 구조(104)를 포함하는 집적 칩(102)의 일부 실시예에 관한 단면도(100A)가 제시된다. 집적 칩(102)은 칩 기판(106) 및 상호접속 구조체(108)를 더 포함한다. 칩 기판(106)은 집적 칩(102)의 이면측(102b) 상에 존재하며, 상호접속 구조체(108)는 집적 칩(102)의 전면측(102f) 상에 존재한다. 상호접속 구조체(108)는 상호접속 유전체 구조(110), 패시베이션 층(111), 복수 개의 와이어(112), 및 복수 개의 비아(114)를 포함한다. 설명을 용이하게 하기 위해, 와이어(112) 중 단지 일부만이 112로 표시되고, 비아(114) 중 단지 일부만이 114로 표시된다. 상호접속 유전체 구조(110)는 패시베이션 층(111)과 칩 기판(106) 사이에 존재하며, 와이어(112) 및 비아(114)는 상호접속 유전체 구조(110) 내에 교호식으로 적층(stack)되어 있다.
패드 구조(104)는 상호접속 구조체(108)에서, 칩 기판(106) 아래에, 존재한다. 또한, 패드 구조(104)는 접합 패드(116) 및 한 쌍의 전도성 컬럼(118)을 포함한다. 접합 패드(116)는 패시베이션 층(111)과 상호접속 유전체 구조(110) 사이에서 패시베이션 층(111) 내로 끼워진다. 또한, 접합 패드(116)는, 전도성 컬럼(118)들을 함께 전기적으로 결합시키기 위해 전도성 컬럼(118) 아래에 있으며, 전도성 컬럼에 인접한다. 일부 실시예에 있어서, 접합 패드(116)는 각각 전도성 컬럼(118)까지 돌출하는 돌출부(116p)를 갖는다. 또한, 접합 패드(116)는 패드 개구(120)에 의해 노출된다. 패드 개구(120)는 칩 기판(106) 및 상호접속 구조체(108)를 통해 접합 패드(116)까지 연장되며, 적어도 부분적으로 상호접속 구조체(108)에 의해 형성된다. 전도성 컬럼(118)은 와이어(112) 및 비아(114)에 의해 규정되며, 패드 개구(120)가 전도성 컬럼(118)들 사이에 존재하도록 배치된다. 일부 실시예에 있어서, 전도성 컬럼(118)은, 위에서 아래로 볼 때 접합 패드(116) 주위의 폐쇄 경로에서 연속적으로 연장되는 단일 전도성 구조의 세그먼트(segment)이다. 상기 단일 전도성 구조는, 위에서 아래로 볼 때, 예컨대 정사각형 링 형상을 가질 수도 있고, 일부 다른 적절한 링 형상, 또는 일부 다른 적절한 폐쇄 경로 형상을 가질 수도 있다.
접합 패드(116)를 패시베이션 층(111) 내로 끼움으로써, 패시베이션 층(111)은 접합 패드(116) 상에 부과되는 응력을 흡수할 수도 있다. 이는 결국 상기 패드 구조(104)의 강도 및 접합성을 향상시키며, 상기 접합 패드(116)에서의 필링 결함 및/또는 크랙킹 결함의 가능성을 감소시킨다. 또한, 접합 패드(116)를 패시베이션 층(111) 내로 끼움으로써, 접합 패드(116)는 상호접속 구조체(108)의 상위 와이어 레벨[즉, 칩 기판(106)으로부터 가장 먼 상호접속 구조체(108)의 와이어 레벨]에서 전도성 컬럼(118)과 접촉한다. 상기 상위 와이어 레벨의 두께(Tw1)는 다른 와이어 레벨의 두께(Tw2)를 초과하며, 이에 따라 상기 상위 와이어 레벨은 응력에 더욱 내성을 갖고, 응력 하에서 크랙을 발생시킬 가능성이 덜 하다. 이는 결국 상기 패드 구조(104)의 강도 및 접합성을 더욱 향상시키며, 상기 접합 패드(116)에서의 필링 결함 및/또는 크랙킹 결함의 가능성을 더욱 감소시킨다.
일부 실시예에 있어서, 접합 패드(116)의 두께(Tbp)는 약 0.6 내지 36.0 킬로옹스트롬, 약 0.6 내지 18.0 킬로옹스트롬, 또는 약 18.0 내지 36.0 킬로옹스트롬이다. 그러나, 다른 두께도 허용 가능하다. 접합 패드(116)의 두께(Tbp)가 과도하게 작으면(예컨대, 약 0.6 킬로옹스트롬보다 작거나 또는 일부 다른 적합한 값보다 작으면), 접합 패드(116)는 약화될 것이고, 파손되는 경향이 있게 된다. 접합 패드(116)의 두께(Tbp)가 과도하게 크면(예컨대, 약 36.0 킬로옹스트롬보다 크거나 또는 일부 다른 적합한 값보다 크면), 재료가 낭비될 것이다. 일부 실시예에 있어서, 패시베이션 층(111)의 두께(Tp)는 약 10 내지 15 킬로옹스트롬, 약 10.00 내지 12.75 킬로옹스트롬, 또는 약 12.75 내지 15.00 킬로옹스트롬이다. 그러나, 다른 두께도 허용 가능하다. 패시베이션 층(111)의 두께(Tp)가 과도하게 작으면(예컨대, 약 10 킬로옹스트롬보다 작거나 또는 일부 다른 적합한 값보다 작으면), 패시베이션 층(111)은, 접합 패드(116)를 의미있게 강화시키기에 충분한 강성(rigidity) 및/또는 강도가 결여될 것이다. 패시베이션 층(111)의 두께(Tp)가 과도하게 크면(예컨대, 약 15.0 킬로옹스트롬보다 크거나 또는 일부 다른 적합한 값보다 크면), 재료가 낭비될 것이다.
일부 실시예에 있어서, 절연 구조체(122)는 칩 기판(106) 내로, 칩 기판(106)과 상호접속 구조체(108) 사이에 연장되며, 부분적으로 패드 개구(120)를 형성한다. 절연 구조체(122)는 유전체 재료를 포함하며, 예컨대 STI(shallow trench isolation) 구조 또는 일부 다른 적절한 절연 구조체일 수도 있다. 일부 실시예에 있어서, 버퍼 층(buffer layer; 124)은 집적 칩(102)의 이면측(102b) 상에서 칩 기판(106)을 라이닝(lining)하며, 부분적으로 패드 개구(120)를 형성한다. 버퍼 층(124)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적절한 유전체(들), 또는 전술한 것들의 임의의 조합일 수도 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적절한 유전체(들), 또는 전술한 것들의 임의의 조합을 포함할 수도 있다.
일부 실시예에 있어서, 칩 기판(106)은 벌크 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 일부 다른 적합한 반도체 기판이다. 일부 실시예에 있어서, 상호접속 유전체 구조(110)는 실리콘 산화물, 저 유전상수 유전체(low κ dielectric), 일부 다른 적합한 유전체(들) 또는 전술한 것들의 임의의 조합이거나, 또는 실리콘 산화물, 저 유전상수 유전체, 일부 다른 적합한 유전체(들) 또는 전술한 것들의 임의의 조합을 포함한다. 본원에서 사용될 때, 저 유전상수 유전체란, 예컨대 약 3.9, 3, 2, 또는 1 미만인 유전 상수(κ)를 갖는 유전체일 수도 있다. 일부 실시예에 있어서, 패시베이션 층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들), 또는 전술한 것들의 임의의 조합이거나, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들), 또는 전술한 것들의 임의의 조합을 포함한다. 일부 실시예에 있어서, 와이어(112), 비아(114), 및 접합 패드(116)는 구리, 텅스텐, 알루미늄 구리, 일부 다른 적합한 금속(들) 및/또는 전도성 재료(들), 또는 전술한 것들의 임의의 조합이다. 예를 들면, 와이어(112) 및 비아(114)는 구리일 수도 있고 구리를 포함할 수 있으며, 및/또는 접합 패드(116)는 알루미늄 구리일 수도 있고 알루미늄 구리를 포함할 수도 있다.
일부 실시예에 있어서, 집적 칩(102)의 전방측(102f)은 지지 기판(126)에 접합된다. 지지 기판(126)은, 예컨대, 와핑(warping) 및/또는 크랙킹(cracking)을 방지하기 위해, 집적 칩(102)에 대한 기계적인 지지를 제공할 수도 있다. 이는 결국 패드 구조(104)의 강도를 향상시켜 크랙킹 및/또는 층간박리를 방지할 수도 있다. 지지 기판(126)은 예컨대 벌크 실리콘 기판 또는 일부 다른 적합한 기판일 수도 있다. 다른 실시예에서는, 지지 기판(126)이 생략된다.
도 1b를 참고하면, 도 1a의 패드 구조(104)의 일부 실시예에 관한 상부 레이아웃(100B)이 제시된다. 도 1a의 단면도(100A)는, 예컨대 라인 A를 따라 취한 것일 수 있다. 접합 패드(116)는 정사각형 형상의 레이아웃을 갖지만, 다른 형상 및/또는 다른 레이아웃을 허용 가능하다. 도 1a의 돌출부(116p)는 단일 돌출부(116p')(가상선으로 도시되어 있음)의 세그먼트이다. 단일 돌출부(116p')는 패드 개구(120)를 에워싸기 위해 폐쇄 경로에서 접합 패드(116)의 경계를 따라 연장된다. 단일 돌출부(116p')는, 예컨대, 정사각형 링 형상의 레이아웃, 일부 다른 적합한 링 형상의 레이아웃, 또는 일부 다른 적합한 폐쇄 경로 레이아웃을 가질 수도 있다.
도 1a의 전도성 컬럼(118)은 단일 전도성 컬럼(118')의 세그먼트이다. 단일 전도성 구조(118')는 패드 개구(120)를 에워싸기 위해 폐쇄 경로에서 접합 패드(116)의 경계를 따라 연장된다. 단일 전도성 구조(118')는, 예컨대 정사각형 링 형상을 가질 수도 있고, 일부 다른 적절한 링 형상의 레이아웃, 또는 일부 다른 적합한 폐쇄 경로 레이아웃을 가질 수도 있다. 또한, 단일 전도성 구조(118')는, 도 1a의 와이어(112)에 의해 그리고 도 1a의 비아에 의해 형성된다. 와이어(112)는 복수 개의 와이어 레벨(예컨대, 도 1a에 제시된 4개의 와이어 레벨)로 그룹화되며, 단일 전도성 구조(118')는 각각의 와이어 레벨로부터의 와이어에 의해 부분적으로 형성된다. 각각의 와이어 레벨로부터의 와이어는 패드 개구(120)를 에워싸기 위해 폐쇄 경로에서 측방향으로 연장된다. 또한, 각각의 와이어 레벨로부터의 와이어는, 예컨대 단일 전도성 구조(118')와 동일한 레이아웃을 가질 수도 있고, 및/또는 예컨대 정사각형 링 형상의 레이아웃, 일부 다른 적합한 링 형상의 레이아웃, 또는 일부 다른 적합한 폐쇄 경로 레이아웃을 가질 수도 있다.
도 2를 참고하면, 도 1a의 집적 칩(102)의 일부 실시예의 확대 단면도(200)가 제시되며, 여기서 집적 칩(102)은 BSI식 CMOS(complementary metal-oxide-semiconductor) 이미지 센서 또는 일부 다른 적합한 BSI식 이미지 센서이거나, 또는 BSI식 CMOS 이미지 센서 또는 일부 다른 적합한 BSI식 이미지 센서를 포함한다. 패드 구조(104)의 다수의 인스턴스(instance)는 각각 집적 칩(102)의 대향측 상에 존재하며, 픽셀 센서(202)의 어레이는 다수의 인스턴스들 사이에 존재한다. 설명을 용이하게 하기 위해, 픽셀 센서(202)의 단지 일부만이 202로 표시되어 있다. 픽셀 센서(202)는 개별 포토디텍터(photodetector; 204) 및 개별 트랜스퍼 트랜지스터(transfer transistor; 206)를 포함한다. 설명을 용이하게 하기 위해, 포토디텍터(204) 중 단지 하나만이 204로 표시되고, 트랜스퍼 트랜지스터(206) 중 단지 하나만이 206으로 표시된다. 다른 실시예에서는, 트랜스퍼 트랜지스터(206)가 생략된다.
포토디텍터(204)는 칩 기판(106)에 존재하며, 일부 실시예에 있어서, 개별 콜렉터 영역(collector region; 208) 및 개별 캡 영역(cap region; 210)을 포함한다. 설명을 용이하게 하기 위해, 콜렉터 영역(208) 중 단지 하나만이 208로 표시되고, 캡 영역(210) 중 단지 하나만이 210으로 표시된다. 콜렉터 영역(208) 및 캡 영역(210)은 칩 기판(106)에 존재하며, 반대되는 도핑 유형을 나타낸다. 또한, 캡 영역(210)은, 포토디텍터(204)가 내부에 위치하는 (도시 생략된) 웰(well) 또는 칩 기판(106)의 벌크(bulk)와 동일한 도핑 유형을 나타낸다. 작동 중에, 포토디텍터(204)는 복사선을 흡수하여 EHP(electron hole pair)를 생성한다. 포토디텍터(204)의 PN 접합은, EHP의 구멍으로부터 EHP의 전자를 분리시키는 전기장을 형성한다. 전자는 콜렉터 영역(208)에서 축적되는 반면, 구멍은 콜렉터 영역(208)으로부터 밖으로 이동한다.
트랜스퍼 트랜지스터(206)는 칩 기판(106) 상에서 칩 기판(106)과 상호접속 구조체(108) 사이에 존재한다. 트랜스퍼 트랜지스터(206)는 개별 트랜스퍼 게이트 전극(transfer gate electrode; 212), 개별 트랜스퍼 게이트 유전체 층(214), 및 개별 소스/드레인 영역을 포함한다. 설명을 용이하게 하기 위해, 트랜스퍼 게이트 전극(212) 중 단지 하나만이 212로 표시되고, 트랜스퍼 게이트 유전체 층(214) 중 단지 하나만이 214로 표시된다. 트랜스퍼 게이트 전극(212)은 각각 트랜스퍼 게이트 유전체 층(214)과 함께 적층된다. 트랜스퍼 게이트 전극(212)의 제1 측은 콜렉터 영역(208)과 경계를 이루고, 이는 트랜스퍼 트랜지스터(206)의 제1 소스/드레인 영역을 형성한다. 트랜스퍼 게이트 전극(212)의 제2 측은 FDN(floating diffusion node; 216)과 경계를 이루고, 이는 트랜스퍼 트랜지스터(206)의 제2 소스/드레인 영역을 형성한다. 설명을 용이하게 하기 위해, FDN(216) 중 단지 하나만이 216으로 표시되어 있다.
일부 실시예에 있어서, 절연 구조체(122)는 픽셀 센서(202)들을 서로 분리시킨다. 일부 실시예에 있어서, 컬러 필터(218) 및/또는 마이크로 렌즈(220)가 픽셀 센서(202) 위에 적층된다. 컬러 필터(218)는 할당된 파장의 복사선을 통과시키는 반면, 다른 파장의 복사선을 차단하고, 마이크로 렌즈(220)는 복사선을 포토디텍터(204) 상에 포커싱(focusing)시킨다.
복수 개의 로직 디바이스(222)가, 패드 구조(104)의 적어도 하나의 인스턴스와 픽셀 센서(202)의 어레이 사이에 존재한다. 설명을 용이하게 하기 위해, 로직 디바이스(222) 중 단지 하나만이 222로 표시되어 있다. 로직 디바이스(222)는, 예를 들어, ISP(image signal processing) 회로, 판독/기록 회로, 일부 다른 적합한 회로, 또는 전술한 것들의 임의의 조합을 구현할 수도 있다. 일부 실시예에 있어서, 로직 디바이스(222)는 개별 로직 게이트 전극(logic gate electrode; 224), 개별 로직 게이트 유전체 층(226), 및 개별 소스/드레인 영역(228)을 포함한다. 설명을 용이하게 하기 위해, 로직 게이트 전극(224) 중 단지 하나만이 224로 표시되고, 로직 게이트 유전체 층(226) 중 단지 하나만이 226으로 표시되며, 소스/드레인 영역(228) 중 단지 하나만이 228로 표시된다. 로직 게이트 전극(224) 및 로직 게이트 유전체 층(226)은 칩 기판(106) 상에서 칩 회로(106)와 상호접속 구조체(108) 사이에 적층되며, 소스/드레인 영역(228)은 칩 기판(106) 내의 로직 게이트 전극(224)과 경계를 이룬다. 일부 실시예에 있어서, 절연 구조체(122)는 로직 디바이스(222)들을 서로 분리시킨다.
도 3을 참고하면, 도 1a의 제1 집적 칩(102)으로서 알려져 있는 집적 칩(102)을 포함하는 3DIC(threedimensional integrated chip; 302)의 일부 실시예의 단면도(300)가 제시되어 있다. 3DIC(302)는 제2 집적 칩(304)을 더 포함한다. 제1 집적 칩(102) 및 제2 집적 칩(304)은, 제1 집적 칩(102) 및 제2 집적 칩(304)의 전면측(102f, 304f)에서 적층되고 함께 접합된다. 제1 집적 칩(102)은 칩 기판(106)[제1 칩 기판(106)으로서 또한 알려져 있음] 그리고 상호접속 구조체(108)[제1 상호접속 구조체(108)로서 또한 알려져 있음]를 포함한다. 제1 집적 칩(102)과 마찬가지로, 제2 집적 칩(304)은 제2 칩 기판(306) 및 제2 상호접속 구조체(308)를 포함한다.
제2 칩 기판(306)은 제2 집적 칩(304)의 이면측(304b) 상에 존재하며, 제2 상호접속 구조체(308)는 제2 집적 칩(304)의 전면측(304f) 상에 존재한다. 제2 상호접속 구조체(308)는 제2 상호접속 유전체 구조(310), 제2 패시베이션 층(311), 복수 개의 제2 와이어(312), 및 복수 개의 제2 비아(314)를 포함한다. 설명을 용이하게 하기 위해, 제2 와이어(312) 중 단지 일부만이 312로 표시되고, 제2 비아(314) 중 단지 일부만이 314로 표시된다. 제2 상호접속 유전체 구조(310)는 제2 패시베이션 층(311)과 제2 칩 기판(306) 사이에 존재하며, 제2 와이어(312) 및 제2 비아(314)는 제2 상호접속 유전체 구조(310) 내에서 교호식으로 적층된다. 제2 와이어(312) 및 제2 비아(314)는 한 쌍의 제2 전도성 컬럼(316)을 규정한다. 제2 전도성 컬럼(316)은 공통의 와이어(312c)로부터 제2 칩 기판(306)까지 연장되며, 각각 패드 개구(120)의 양측에 존재한다.
한 쌍의 TSV(through substrate via; 318)는 제1 집적 칩(102)을 통해 공통의 와이어(312c)까지 연장된다. TSV(318)들은 각각 패드 개구(120)의 양측 상에 존재하며, 제1 집적 칩(102)의 전도성 컬럼(118)[제1 전도성 컬럼(118)으로서 또한 알려져 있음]은 TSV(318)들 사이에 존재한다. 또한, TSV(318)는 공통의 와이어(312c)에 의해 함께 전기적으로 결합되며, 제1 집적 칩(102)의 이면측(102b) 상에서 공통의 와이어(312c)를 한 쌍의 TSV 패드(320)에 전기적으로 결합시킨다. TSV(318) 및 TSV 패드(320)는, 예를 들면, 구리, 알루미늄 구리, 텅스텐, 일부 다른 적절한 금속(들) 및/또는 전도성 재료(들) 또는 전술한 것들의 임의의 조합일 수도 있거나, 또는 구리, 알루미늄 구리, 텅스텐, 일부 다른 적절한 금속(들) 및/또는 전도성 재료(들) 또는 전술한 것들의 임의의 조합을 포함할 수도 있다. 변형예에서는, TSV(318) 및 TSV 패드(320)가 생략된다.
일부 실시예에 있어서, 제2 절연 구조체(322)는 제2 칩 기판(306) 내로 제2 칩 기판(306)과 제2 상호접속 구조체(308) 사이에 연장된다. 제2 절연 구조체(322)는 유전체 재료를 포함하며, 예컨대 STI(shallow trench isolation) 구조 또는 일부 다른 적절한 절연 구조체일 수도 있다.
일부 실시예에 있어서, 제2 칩 기판(306)은 벌크 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 일부 다른 적합한 반도체 기판이다. 일부 실시예에 있어서, 제2 상호접속 유전체 구조(310)는 실리콘 산화물, 저 유전상수 유전체, 일부 다른 적합한 유전체(들) 또는 전술한 것들의 임의의 조합이거나, 또는 실리콘 산화물, 저 유전상수 유전체, 일부 다른 적합한 유전체(들) 또는 전술한 것들의 임의의 조합을 포함한다. 일부 실시예에 있어서, 제2 패시베이션 층(311)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들), 또는 전술한 것들의 임의의 조합이거나, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적합한 유전체(들), 또는 전술한 것들의 임의의 조합을 포함한다. 일부 실시예에 있어서, 제2 와이어(312) 및 제2 비아(314)는 구리, 텅스텐, 알루미늄 구리, 일부 다른 적합한 금속(들) 및/또는 전도성 재료(들), 또는 전술한 것들의 임의의 조합이다.
도 4를 참고하면, 도 3의 3DIC(302)의 보다 상세한 일부 실시예의 단면도(400)가 제시되며, 여기서는 제1 상호접속 유전체 구조(110) 및 제2 상호접속 유전체 구조(310)가 다수의 층을 포함한다. 제1 상호접속 유전체 구조(110) 및 제2 상호접속 유전체 구조(310)는 개별 ILD(interlayer dielectric) 층(402) 및 개별 IMD(inter-metal dielectric) 층(404)을 포함한다. 설명을 용이하게 하기 위해, IMD 층(404)의 단지 일부만이 404로 표시되어 있다. ILD 층(402)은 각각 제1 칩 기판(106) 및 제2 칩 기판(306)과 경계를 이루며, IMD 층(404)은 제1 패시베이션 층(111) 및 제2 패시베이션 층(311)과 각각의 ILD 층(402) 사이에 존재한다. ILD 층(402) 및 IMD 층(404)은, 예를 들어, 저 유전상수 유전체 및/또는 일부 다른 적합한 유전체(들)일 수도 있거나, 저 유전상수 유전체 및/또는 일부 다른 적합한 유전체(들)를 포함할 수도 있다.
일부 실시예에 있어서, 제1 상호접속 유전체 구조(110) 및 제2 상호접속 유전체 구조(310)는, IMD 층(404)을 서로로부터, ILD 층(402)으로부터, 그리고 제1 패시베이션 층(111) 및 제2 패시베이션 층(311)으로부터 분리시키는 개별 에칭 중단 층(406)을 더 포함한다. 설명을 용이하게 하기 위해, 에칭 중단 층(406)의 단지 일부만이 406으로 표시되어 있다. 에칭 중단 층(406)은, 예를 들어, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적절한 유전체 재료(들), 또는 전술한 것들의 임의의 조합일 수도 있고, 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 일부 다른 적절한 유전체 재료(들), 또는 전술한 것들의 임의의 조합을 포함할 수도 있다.
도 4는 도 3의 3DIC(302)를 이용하는 제1 상호접속 유전체 구조(110) 및 제2 상호접속 유전체 구조(302)의 다층 실시예를 제시 및 설명하고 있으나, 이러한 다층 실시예는 도 1a 및 도 2 중 임의의 도면에서의 집적 칩(102)에서 사용될 수도 있다는 것을 이해해야만 한다.
도 5를 참고하면, 도 3의 3DIC(302)의 일부 실시예의 확대 단면도(500)가 제시되어 있으며, 여기서 3DIC(302)는 3D BSI식 CMOS 이미지 센서 또는 일부 다른 적합한 BSI식 이미지 센서이거나, 3D BSI식 CMOS 이미지 센서 또는 일부 다른 적합한 BSI식 이미지 센서를 포함한다. 패드 구조(104)의 다수의 인스턴스(instance)는 각각 3DIC(302)의 양측 상에 존재하며, 픽셀 센서(202)의 어레이는 상기 다수의 인스턴스들 사이에 존재한다. 설명을 용이하게 하기 위해, 픽셀 센서(202)의 단지 일부만이 202로 표시되어 있다. 일부 실시예에 있어서, 제1 집적 칩(102)의 절연 구조체(122)는 픽셀 센서(202)들을 서로 분리시킨다. 또한, 일부 실시예에 있어서, 컬러 필터(218) 및/또는 마이크로 렌즈(220)가 픽셀 센서(202) 위에 적층된다. 픽셀 센서(202), 컬러 필터(218), 마이크로 렌즈(220) 또는 전술한 것들의 임의의 조합은, 예를 들어, 도 2와 관련하여 설명된 바와 같이 되어 있을 수도 있다.
복수의 로직 디바이스(222)는 제2 칩 기판(306) 상에서 제2 칩 기판(306)과 제2 상호접속 구조체(308) 사이에 존재한다. 설명을 용이하게 하기 위해, 로직 디바이스(222) 중 단지 일부만이 222로 표시되어 있다. 로직 디바이스(222)는, 예를 들어, ISP(image signal processing) 회로, 판독/기록 회로, 일부 다른 적합한 회로, 또는 전술한 것들의 임의의 조합을 구현할 수도 있다. 또한, 로직 디바이스(222)는, 예를 들어, 도 2와 관련하여 설명된 바와 같이 되어 있을 수도 있다.
일부 실시예에 있어서, 하이브리드 접합 구조(502)는, 제1 집적 칩(102)과 제2 집적 칩(304) 사이의 접합 및 전기적 결합을 제공하기 위해 제1 집적 칩(102)과 제2 집적 칩(304) 사이에 존재한다. 하이브리드 접합 구조(502)는 제1 패시베이션 층(111) 및 제2 패시베이션 층(311) 내의 하이브리드 접합 패드(504) 및 하이브리드 접합 비아(506)를 포함한다. 설명을 용이하게 하기 위해, 하이브리드 접합 패드(504) 중 단지 하나만이 504로 표시되고, 하이브리드 접합 비아(506) 중 단지 하나만이 506으로 표시된다. 하이브리드 접합 패드(504) 및 하이브리드 접합 비아(506)는, 예를 들면, 구리, 알루미늄, 알루미늄 구리, 일부 다른 적절한 금속(들) 및/또는 전도성 재료(들) 또는 전술한 것들의 임의의 조합일 수도 있거나, 또는 구리, 알루미늄, 알루미늄 구리, 일부 다른 적절한 금속(들) 및/또는 전도성 재료(들) 또는 전술한 것들의 임의의 조합을 포함할 수도 있다. 변형례에서는, 하이브리드 접합 구조(502)가 생략된다. 변형예에서는, TSV(318)가 생략된다.
도 6a를 참고하면, 집적 칩 패키지의 일부 실시예의 단면도(600A)가 제시되며, 여기서는 도 3의 3DIC(302)가 와이어 접합에 의해 패키지 기판(602)에 전기적으로 결합된다. 일부 실시예에 있어서, 패키지 기판(602)은 세라믹 또는 일부 다른 적합한 절연 재료이다. 패키지 기판(602)은 패키지 패드(604)를 포함하며, 접합 와이어(606)는 패키지 패드(604)로부터 3DIC(302)의 접합 패드(116)까지 연장된다. 접합 와이어(606)는, 예를 들면, 구리, 알루미늄, 알루미늄 구리, 일부 적절한 금속(들) 및/또는 전도성 재료(들) 또는 전술한 것들의 임의의 조합일 수도 있거나, 또는 구리, 알루미늄, 알루미늄 구리, 일부 적절한 금속(들) 및/또는 전도성 재료(들) 또는 전술한 것들의 임의의 조합을 포함할 수도 있다.
접합 와이어(606)의 형성은 접합 패드(116) 상에 높은 응력을 부과할 수도 있다. 접합 패드(116)는 제1 패시베이션 층(111) 내에 끼워지기 때문에, 제1 패시베이션 층(111)은 접합 패드(116) 상에 부과된 응력을 흡수한다. 이는 결국 접합 패드(116)에서의 필링 결함 및/또는 크랙킹 결함의 가능성을 줄여준다. 또한, 접합 패드(116)가 제1 상호접합 구조(108)의 상위 와이어 레벨에서 전도성 컬럼(118)과 접촉하기 때문에, 이러한 경계에서의 크랙킹이 덜 발생하게 된다. 상기 상위 와이어 레벨은 다른 와이어 레벨보다 두껍고, 이에 따라 응력에 대해 더 내성이 있으며, 덜 크랙킹된다.
일부 실시예에 있어서, 접합 와이어(606)의 두께(Tbw)는 약 1 mil, 약 2 mil, 또는 일부 다른 적합한 두께이다. 접합 와이어(606)의 두께(Tbw)가 과도하게 얇으면(예컨대, 약 1 mil보다 작거나 또는 일부 다른 적합한 값보다 작으면), 접합 와이어(606)는 약화될 수도 있고, 크랙킹 및/또는 파괴되는 경향이 있게 될 수도 있다. 접합 와이어(606)의 두께(Tbw)가 과도하게 크면(예컨대, 약 2 mil보다 크거나 또는 일부 다른 적합한 값보다 크면), 접합 와이어(606)는 과도하게 강성이게 될 것이고, 형성 중에 접합 패드(116)에 큰 응력을 부과하게 된다. 일부 실시에에 있어서, 패드 개구(122)의 폭(Wpo)은 약 60 마이크로미터보다 크며, 및/또는 패드 개구(122)의 상위 레이아웃은 정사각형 형상이다. 이러한 실시예는, 예컨대, 접합 와이어(606)의 두께(Tbw)가 약 1 mil 또는 일부 다른 적합한 값일 때 구현될 수 있다. 다른 실시예에 있어서, 패드 개구(122)의 폭(Wpo)은 일부 다른 적합한 값을 가지며, 및/또는 패드 개구(122)의 상위 레이아웃은 일부 다른 적합한 형상을 갖는다.
도 6b를 참고하면, 도 6a의 집적 칩 패키지의 일부 변형예의 단면도(600B)가 제시되며, 여기서는 도 3의 3DIC(302)가 플립 칩 접합(flip chip bonding)에 의해 패키지 기판(602)에 전기적으로 결합된다. 패키지 기판(602)은 패드 개구(120) 위로 돌출되며, 전도성 범프(608)는 접합 패드(116)로부터 패키지 패드(604)까지 적층된다. 설명을 용이하게 하기 위해, 전도성 범프(608) 중 단지 하나만이 608로 표시되어 있다. 전도성 범프(608)는, 예를 들면, 금, 은, 구리, 알루미늄, 알루미늄 구리, 일부 다른 적절한 금속(들) 및/또는 전도성 재료 또는 전술한 것들의 임의의 조합일 수도 있거나, 또는 금, 은, 구리, 알루미늄, 알루미늄 구리, 일부 다른 적절한 금속(들) 및/또는 전도성 재료 또는 전술한 것들의 임의의 조합을 포함할 수도 있다.
도 7a 및 도 7b를 참고하면, 도 6a 및 도 6b의 집적 칩 패키지 각각의 일부 실시예의 확대 단면도(700A, 700B)가 제시되며, 여기서 집적 칩 패키지는 도 5의 3DIC(302)를 포함한다.
도 6a 및 도 6b는 도 3에서의 3DIC(302)의 실시예를 이용하고 있지만, 도 4의 실시예가 대신 시용될 수 있다. 마찬가지로, 도 6a 및 도 6b는 도 3에서의 3DIC(302)를 이용하고 있지만, [지지 기판(126)과 함께 또는 지지 기판 없이] 도 1a에서의 집적 칩(102)이 대신 사용될 수도 있다. 도 7a 및 도 7b는 도 5에서의 3DIC(302)를 이용하고 있지만, [지지 기판(126)과 함께 또는 지지 기판 없이] 도 2에서의 집적 칩(102)이 대신 사용될 수도 있다.
도 8 내지 도 23, 도 24a 및 도 24b를 참고하면, 향상된 강도 및 접합성을 갖는 패드 구조를 포함하는, 집적 칩 패키지를 형성하기 위한 방법의 일부 실시예의 일련의 단면도(800 내지 2300, 2400A, 2400B)가 제시된다. 상기 방법의 제1 실시예는 도 8 내지 도 23으로부터 도 24a로 진행하여(도 24b는 건너뜀) 도 7a의 집적 칩 패키지를 형성하는 반면, 상기 방법의 제2 실시예는 도 8 내지 도 23으로부터 도 24b로 진행하여(도 24a는 건너뜀) 도 7b의 집적 칩 패키지를 형성한다.
도 8의 단면도(800)에 의해 제시되는 바와 같이, 제1 절연 구조체(122) 및 복수 개의 픽셀 센서(202)가 제1 기판(106) 상에 형성된다. 설명을 용이하게 하기 위해, 제1 절연 구조체(122) 중 단지 일부 세그먼트만이 122로 표시되고, 픽셀 센서(202) 중 단지 하나만이 202로 표시된다. 제1 절연 구조체(122)는 픽셀 센서(202)들을 서로 분리시키고, 제1 칩 패키지(106)의 패드 영역(106p)에 인접한다. 픽셀 센서(202)는 개별 포토디텍터(photodetector; 204) 및 개별 트랜스퍼 트랜지스터(transfer transistor; 206)를 포함한다. 설명을 용이하게 하기 위해, 포토디텍터(204) 중 단지 하나만이 204로 표시되고, 트랜스퍼 트랜지스터(206) 중 단지 하나만이 206으로 표시된다. 예를 들어, 포토디텍터(204) 및/또는 트랜스퍼 트랜지스터(206)는, 도 2와 관련하여 설명된 바와 같이 되어 있을 수도 있다.
일부 실시예에 있어서, 제1 절연 구조체(122)를 형성하기 위한 프로세스는 다음을 포함한다.
1) 제1 절연 구조체(122)의 레이아웃을 이용하여 절연 트렌치(isolation trench)를 형성하기 위해 제1 칩 기판(106)을 패터닝하는 단계.
2) 유전체 재료로 상기 절연 트렌치를 충전하는 단계.
일부 실시예에 있어서, 픽셀 센서(202)를 형성하기 위한 프로세스는 다음을 포함한다.
1) 제1 절연 구조체(122) 및 제1 칩 기판(106) 위에 적층되는 유전체 층 및 전도성 층을 성막하는 단계.
2) 상기 유전체 층 및 상기 전도성 층을 트랜스퍼 게이트 전극(212) 및 트랜스퍼 게이트 유전체 층(214) 내에 패터닝하는 단계.
3) 트랜스퍼 게이트 전극(212)와 경계를 형성하는 포토디텍터(204) 및 FDN(216)을 형성하기 위해 일련의 도핑 프로세스를 실시하는 단계.
설명을 용이하게 하기 위해, 트렌스퍼 게이트 전극(212) 중 단지 하나만이 212로 표시되고, 트랜스퍼 게이트 유전체 층(214) 중 단지 하나만이 214로 표시되며, FDN(216) 중 단지 하나만이 216으로 표시된다.
도 9의 단면도(900)에 의해 제시되는 바와 같이, 제1 상호접속 구조체(108)가 제1 칩 기판(106) 상에 부분적으로 형성된다. 제1 상호접속 구조체(108)는 제1 상호접속 유전체 구조(110), 복수 개의 제1 와이어(112), 및 복수 개의 제1 비아(114)를 포함한다. 설명을 용이하게 하기 위해, 제1 와이어(112) 중 단지 일부만이 112로 표시되고, 제1 비아(114) 중 단지 일부만이 114로 표시된다. 제1 와이어(112) 및 제1 비아(114)는 상호접속 유전체 구조(110)에 교호식으로 적층되고, 픽셀 센서(202)로부터 나오는 전도성 경로를 규정한다. 또한, 제1 와이어(112) 및 제1 비아(114)는, 제1 칩 기판(106)의 패드 영역(106p) 위에 놓이는 한 쌍의 전도성 컬럼(118)을 규정한다.
일부 실시예에 있어서, 제1 상호접속 구조체(108)를 부분적으로 형성하기 위한 프로세스는 다음을 포함한다.
1) 단일 다마신 프로세스에 의해 비아(114)의 최하부 레벨을 형성하는 단계.
2) 상기 단일 다마신 프로세스에 의해 와이어(112)의 최하부 레벨을 형성하는 단계.
3) 이중 다마신 프로세스를 반복적으로 실시함으로써 와이어(112)의 최하부 레벨 위에 와이어 및 비아를 형성하는 단계.
4) 와이어(112)의 최상부 레벨을 덮는 제1 상호접속 유전체 구조(110)의 상위 부분을 형성하는 단계.
그러나, 제1 상호접속 구조체(108)를 형성하기 위한 다른 프로세스도 허용 가능하다. 일부 실시예에 있어서, 상기 단일 다마신 프로세스는 다음을 포함한다.
1) 유전체 층을 성막하는 단계.
2) 전도성 특징부의 단일 레벨(예컨대, 비아의 레벨 또는 와이어의 레벨)을 위한 개구를 이용하여 상기 유전체 층을 패터닝하는 단계.
3) 전도성 특징부의 단일 레벨을 형성하기 위해 전도성 재료로 상기 개구를 충전하는 단계.
일부 실시예에 있어서, 상기 이중 다마신 프로세스는 다음을 포함한다.
1) 유전체 층을 성막하는 단계.
2) 전도성 특징부의 2개의 레벨(예컨대, 비아의 레벨 및 와이어의 레벨)을 위한 개구를 이용하여 상기 유전체 층을 패터닝하는 단계.
3) 전도성 특징부의 2개의 레벨을 형성하기 위해 전도성 재료로 상기 개구를 충전하는 단계.
단일 다마신 프로세스 및 이중 다마신 프로세스 양자 모두에 있어서, 상기 유전체 층은 제1 상호접속 유전체 구조(110)의 부분에 대응한다. 일부 실시예에 있어서, 와이어(112)의 최상부 레벨을 덮는 제1 상호접속 유전체 구조(110)의 상위 부분은, 기상 성막 및/또는 일부 다른 적합한 성막 프로세스(들)에 의해 형성된다.
도 10의 단면도(1000)에 의해 제시되는 바와 같이, 제1 상호접속 유전체 구조(110)는, 각각 전도성 컬럼(118) 위에 놓이고 전도성 컬럼(118)을 노출시키는 패드 돌출 개구(1002)를 형성하도록 패터닝된다. 상기 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 실시될 수도 있다. 일부 실시예에 있어서, 상기 포토리소그래피/에칭 프로세스는 다음을 포함한다.
1) 제1 상호접속 유전체 구조(110) 상의 패드 돌출 개구(1002)의 레이아웃을 이용하여 포토레지스트 마스크(1004)를 형성하는 단계.
2) 포토레지스트 마스크(1004)를 적소에 유지한 상태에서 제1 상호접속 유전체 구조(110)에 에칭액(1006)을 적용하는 단계.
3) 포토레지스트 마스크(1004)를 스트립핑(stripping)하는 단계.
도 11의 단면도(1100)에 의해 제시되는 바와 같이, 접합 패드 층(1102)이 제1 상호접속 유전체 구조(110) 상에 성막되어, 패드 돌출 개구(1002)를 충전시킨다(도 10 참고). 접합 패드 층(1102)은, 예를 들면, 구리, 알루미늄, 알루미늄 구리, 일부 다른 적절한 전도성 재료(들) 또는 전술한 것들의 임의의 조합일 수도 있거나, 또는 구리, 알루미늄, 알루미늄 구리, 일부 다른 적절한 전도성 재료(들) 또는 전술한 것들의 임의의 조합을 포함할 수도 있다. 일부 실시예에 있어서, 상기 성막은 화학적 기상 성막(CVD), 물리적 기상 성막(PVD), 전기도금, 무전해 도금, 일부 다른 적합한 성막 프로세스(들), 또는 전술한 것들의 임의의 조합에 의해 실시된다. 일부 실시예에 있어서, 상기 성막은, 상기 접합 패드 층(1102)이 패드 돌출 개구(1002)에서 오목부(indent; 1102i)를 갖도록 되거 있거나, 및/또는 동형(conform)을 이룬다.
도 12의 단면도(1200)에 의해 제시된 바와 같이, 접합 패드 층(1102)(도 11 참고)은 제1 칩 기판(106)의 패드 영역(106p) 위에 놓이는 접합 패드(116)를 형성하도록 패터닝된다. 또한, 접합 패드(116)는 패드 돌출 개구(1002)에서 전도성 컬럼(118)과 접촉하게 돌출되도록 형성된다(도 10 참고). 상기 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 실시될 수도 있다. 일부 실시예에 있어서, 상기 포토리소그래피/에칭 프로세스는 다음을 포함한다.
1) 접합 패드 층(1102) 상에 접합 패드(116)의 레이아웃을 이용하여 포토레지스트 마스크(1202)를 형성하는 단계.
2) 포토레지스트 마스크(1202)를 적소에 유지한 상태에서 접합 패드 층(1102)에 에칭액(1204)을 적용하는 단계.
3) 포토레지스트 마스크(1202)를 스트립핑(stripping)하는 단계.
도 13의 단면도(1300)에 의해 제시되는 바와 같이, 제1 상호접속 구조체(108)는 접합 패드(116) 주위에서 완성되며, 이에 따라 제1 집적 칩(102)을 형성한다. 제1 상호접속 구조체(108)를 완성시킴에 있어서, 제1 패시베이션 층(111) 및 제1 하이브리드 접합 구조(502a)는 접합 패드(116) 및 제1 상호접속 유전체 구조(110) 위에 형성된다. 변형례에서는, 제1 하이브리드 접합 구조(502a)가 생략된다. 제1 하이브리드 접합 구조(502a)는 제1 하이브리드 접합 패드(504a) 및 제1 하이브리드 접합 비아(506a)를 포함한다. 설명을 용이하게 하기 위해, 제1 하이브리드 접합 패드(504a) 중 단지 하나만이 504a로 표시되고, 제1 하이브리드 접합 비아(506a) 중 단지 하나만이 506a로 표시된다. 제1 하이브리드 접합 패드(504a) 및 제1 하이브리드 접합 비아(506a)는 제1 패시베이션 층(111) 내에 적층되며, 제1 하이브리드 접합 비아(502a)는 제1 하이브리드 접합 패드(504a)를 제1 와이어(112)의 최상위 레벨에 전기적으로 결합시킨다. 설명을 용이하게 하기 위해, 제1 와이어(112)의 단지 일부만이 112로 표시되어 있다.
일부 실시예에 있어서, 제1 상호접속 구조체(108)를 완성하기 위한 프로세스는 다음을 포함한다.
1) 제1 패시베이션 층(111)을 성막하는 단계.
2) 제1 하이브리드 접합 패드(504a) 및 제1 하이브리드 접합 비아(506a)를 위한 개구를 갖도록 제1 패시베이션 층(111)을 패터닝하는 단계.
3) 제1 하이브리드 접합 패드(504a) 및 제1 하이브리드 접합 비아(506a)를 형성하기 위해 전도성 재료로 상기 개구를 충전하는 단계.
다른 실시예에 있어서, 제1 상호접속 구조체(108)를 완성하기 위한 프로세스는 다음을 포함한다.
1) 제1 패시베이션 층(111)의 제1 부분을 성막하는 단계.
2) 제1 하이브리드 접합 비아(506a)를 위한 비아 개구를 갖도록 상기 제1 부분을 패터닝하는 단계.
3) 제1 하이브리드 접합 비아(506a)를 형성하기 위해 전도성 재료로 상기 비아 개구를 충전하는 단계.
4) 제1 패시베이션 층(111)의 제2 부분을 성막하는 단계.
5) 제1 하이브리드 접합 패드(504a)를 위한 패드 개구를 갖도록 상기 제2 부분을 패터닝하는 단계.
6) 제1 하이브리드 접합 패드(504a)를 형성하기 위해 전도성 재료로 상기 패드 개구를 충전하는 단계.
도 14의 단면도(1400)에 의해 제시되는 바와 같이, 제2 집적 칩(304)이 마련되거나, 또는 달리 형성된다. 제2 집적 칩(304)은, 예를 들어, 도 3 및/또는 도 5와 관련하여 설명된 바와 같이 되어 있을 수도 있다. 제2 집적 칩(304)은 제2 칩 기판(306), 복수 개의 로직 디바이스(222), 및 제2 상호접속 구조체(308)를 포함한다. 설명을 용이하게 하기 위해, 로직 디바이스(222) 중 단지 하나만이 222로 표시되어 있다.
로직 디바이스(222)는 제2 칩 기판(306) 위에 놓이며, 일부 실시예에서는 제2 절연 구조체(322)에 의해 서로 분리되어 있다. 제2 상호접속 구조체(308)는 제2 칩 기판(306) 및 로직 디바이스(222) 위에 놓인다. 또한, 제2 상호접속 구조체(308)는 제2 상호접속 유전체 구조(310), 제2 패시베이션 층(311), 복수 개의 제2 와이어(312), 복수 개의 제2 비아(314), 및 제2 하이브리드 접합 구조(502b)를 포함한다. 설명을 용이하게 하기 위해, 제2 와이어(312) 중 단지 일부만이 312로 표시되고, 제2 비아(314) 중 단지 일부만이 314로 표시된다. 변형례에서는, 제2 하이브리드 접합 구조(502b)가 생략된다. 제2 와이어(312) 및 제2 비아(314)는 제2 상호접속 유전체 구조(310) 내에 적층되며, 제2 하이브리드 접합 구조(502b)는 제2 패시베이션 층(311) 내에 존재한다. 제2 하이브리드 접합 구조(502b)는 제2 하이브리드 접합 패드(504b) 및 제2 하이브리드 접합 비아(506b)를 포함한다. 설명을 용이하게 하기 위해, 제2 하이브리드 접합 패드(504b) 중 단지 하나만이 504b로 표시되고, 제2 하이브리드 접합 비아(506b) 중 단지 하나만이 506b로 표시된다.
또한, 도 14의 단면도(1400)에 의해 제시되는 바와 같이, 제1 집적 칩(102) 및 제2 집적 칩(304)은 제1 상호접속 구조체(108) 및 제2 상호접속 구조체(308)에서 함께 접합된다. 이러한 접합은, 예를 들어, 직접 접합, 하이브리드 접합, 또는 일부 다른 적합한 평탄화 프로세스에 의해 실시될 수도 있다. 변형례에서는, 제1 집적 칩(102)이 제2 집적 칩(304) 대신 지지 기판(126)(예컨대, 도 12 참고)에 접합된다.
도 15의 단면도(1500)에 의해 제시되는 바와 같이, 제1 칩 기판(106)은 제1 칩 기판(106)의 두께(Tfcs)를 감소시키기 위해 얇아지게 된다. 이렇게 얇아지게 하는 것은, 예컨대 화학 기계적 평탄화(CMP) 또는 일부 다른 적합한 박화 프로세스(thinning process)에 의해 행해질 수 있다.
도 16의 단면도(1600)에 의해 제시되는 바와 같이, 제1 칩 기판(106)은, 접합 패드(116) 위에 놓이고 제1 절연 구조체(122)를 노출시키는 제1 패드 개구(1602)를 형성하기 위해 패터닝된다. 상기 패터닝은, 예컨대 폴리리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 행해질 수도 있다. 일부 실시예에 있어서, 상기 포토리소그래피/에칭 프로세스는 다음을 포함한다.
1) 제1 칩 기판(106) 상에 제1 패드 개구(1602)의 레이아웃을 갖는 포토레지스트 마스크(1604)를 형성하는 단계.
2) 포토레지스트 마스크(1604)가 적소에 있는 상태에서 제1 칩 기판(106)에 에칭액(1606)을 적용하는 단계.
3) 포토레지스트 마스크(1604)를 스트립핑하는 단계.
도 17의 단면도(1700)에 의해 제시되는 바와 같이, 버퍼 층(124) 및 하드 마스크 층(1702)이 제1 칩 기판(106) 상에 형성된다. 버퍼 층(124)은 제1 칩 기판(106)을 덮도록 그리고 제1 패드 개구(1602)를 라이닝하도록 형성되는 반면(도 16 참고), 하드 마스크 층(1702)은 버퍼 층(124)을 덮도록 그리고 버퍼 층(124) 위에 있는 제1 패드 개구(1602)를 채우도록 형성된다. 또한, 하드 마스크 층(1702)은, 평평하게 또는 평탄하게 된 상부 표면을 갖도록 형성된다. 버퍼 층(124)은, 예컨대, CVD, PVD, 또는 임의의 적절한 성막 프로세스에 의해 형성될 수 있다. 하드 마스크 층(1702)은, 예컨대, 하드 마스크 층(1702)을 성막하고 후속하여 하드 마스크 층(1702) 내로의 평탄화를 행하여 하드 마스크 층(1702)의 상부 표면을 평평하게 하거나 또는 달리 평탄화함으로써 형성될 수도 있다. 하드 마스크 층(1702)의 성막은, 예컨대, CVD, PVD, 또는 일부 적합한 성막 프로세스에 의해 행해질 수도 있다. 이러한 평탄화는, 예컨대, CMP 또는 일부 다른 적합한 평탄화 프로세스에 의해 행해질 수도 있다.
도 18의 단면도(1800)에 의해 제시되는 바와 같이, 하드 마스크 층(1702)은, 각각 접합 패드(116)의 대향측 상에 TSV 패드 개구(1802)를 형성하도록 패터닝된다. 상기 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 실시될 수도 있다. 일부 실시예에 있어서, 상기 포토리소그래피/에칭 프로세스는 다음을 포함한다.
1) 하드 마스크 층(1702) 상에 TSV 패드 개구(1802)의 레이아웃을 이용하여 포토레지스트 마스크(1804)를 형성하는 단계.
2) 포토레지스트 마스크(1804)를 적소에 유지한 상태에서 하드 마스크 층(1702)에 에칭액(1806)을 적용하는 단계.
3) 포토레지스트 마스크(1804)를 스트립핑(stripping)하는 단계.
도 19의 단면도(1900)에 의해 제시되는 바와 같이, 제1 집적 칩(102) 및 제2 집적 칩(304)은, 제1 칩 기판(106), 제1 상호접속 유전체 구조(110), 제1 패시베이션 층(111), 및 제2 패시베이션 층(311)을 통해 제2 와이어(312)의 최상부 레벨까지 연장되는 한 쌍의 TSV 개구(1902)를 형성하도록 패터닝된다. 상기 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 실시될 수도 있다. 일부 실시예에 있어서, 상기 포토리소그래피/에칭 프로세스는 다음을 포함한다.
1) 하드 마스크 층(1702) 상에 TSV 개구(1902)의 레이아웃을 이용하여 포토레지스트 마스크(1904)를 형성하는 단계.
2) 포토레지스트 마스크(1904)를 적소에 유지한 상태에서 제1 집적 칩(102) 및 제2 집적 칩(304)에 하나 이상의 에칭액(1906)을 적용하는 단계.
3) 포토레지스트 마스크(1904)를 스트립핑(stripping)하는 단계.
도 20의 단면도(2000)에 의해 제시되는 바와 같이, TSV 층(2002)이 형성되어 하드 마스크 층(1702)을 덮고, TSV 개구(1902)(도 19 참고) 및 TSV 패드 개구(1802)(도 18 참고)를 충전시킨다. TSV 층(2002)은, 예를 들어, CVD, PVD, 무전해 도금, 전기도금, 일부 다른 적합한 성막 프로세스(들), 또는 전술한 것들의 임의의 조합에 의해 형성될 수도 있다.
도 21의 단면도(2100)에 의해 제시되는 바와 같이, 평탄화가 TSV 층(2002)(도 20 참고)에 실시되어 TSV 개구(1902)(도 19 참고) 및 TSV 패드 개구(1802)(도 18 참고)에 각각 TSV(318) 및 TSV 패드(320)를 형성한다. 설명을 용이하게 하기 위해, TSV 패드(320) 중 단지 하나만이 320으로 표시되고, TSV(318) 중 단지 하나만이 318로 표시된다. 또한, TSV 패드(320) 및 TSV(318) 양자 모두가 TSV 층(2002)로부터 형성됨에도 불구하고, TSV(318)와 TSV 패드(320) 사이의 해싱(hashing)이 상이하여, TSV 패드(320) 및 TSV(318)을 더욱 양호하게 제시하고 있음에 주의해야 한다. 상기 평탄화는, 예를 들어, CMP 또는 일부 다른 적합한 평탄화 프로세스에 의해 실시될 수도 있다.
도 22의 단면도(2200)에 의해 제시되는 바와 같이, 하드 마스크 층(1702)(도 21 참고)이 제거된다. 이러한 제거는, 예를 들어, 에칭 프로세스 또는 일부 다른 적합한 제거 프로세스에 의해 실시될 수도 있다.
또한, 도 22의 단면도(2200)에 의해 제시되는 바와 같이, 버퍼 층(124), 제1 절연 구조체(122), 및 제1 상호접속 유전체 구조(110)가 패터닝되어, 접합 패드(116) 위에 놓이고 접합 패드를 노출시키는 제2 패드 개구(120)를 형성한다. 상기 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 일부 다른 적합한 패터닝 프로세스에 의해 실시될 수도 있다. 일부 실시예에 있어서, 상기 포토리소그래피/에칭 프로세스는 다음을 포함한다.
1) 버퍼 층(124) 상에 제2 패드 개구(120)의 레이아웃을 갖는 포토레지스트 마스크(2202)를 형성하는 단계.
2) 포토레지스트 마스크(2202)를 적소에 유지한 상태에서 제1 집적 칩(102)에 하나 이상의 에칭액(2204)을 적용하는 단계.
3) 포토레지스트 마스크(2202)를 스트립핑(stripping)하는 단계.
도 23의 단면도(2300)에 의해 제시되는 바와 같이, 컬러 필터(218) 및 마이크로 렌즈(220)가 픽셀 센서(202) 위에 적층 형성된다. 설명을 용이하게 하기 위해, 컬러 필터(218) 중 단지 하나만이 218로 표시되고, 마이크로 렌즈(220) 중 단지 하나만이 220으로 표시된다.
도 24a의 단면도(2400A)에 의해 제시되는 바와 같이, 패키지 패드(604)를 포함하는 패키지 기판(602)이 제공된다. 또한, 패키지 기판(602)은 제2 칩 기판(306)에 접합되며, 와이어 접합이 실시되어 접합 패드(116)로부터 패키지 패드(604)까지 접합 와이어(606)를 형성한다. 변형예에 있어서, 도 24b의 단면도(2400B)에 의해 제시되는 바와 같이, 플립 칩 접합이 와이어 접합 대신에 실시된다. 그 결과로서, 한 쌍의 전도성 범프(608)가 접합 패드(116)로부터 패키지 패드(604)까지 적층된다.
도 24a 및 도 24b에서의 이러한 접합은 접합 패드(116)에 큰 응력을 부과할 수 있다. 접합 패드(116)는 제1 패시베이션 층(111) 내에 끼워지기 때문에, 제1 패시베이션 층(111)은 접합 패드(116) 상에 부과된 응력을 흡수한다. 이는 결국 접합 패드(116)에서의 필링 결함 및/또는 크랙킹 결함의 가능성을 줄여준다. 또한, 상기 접합 패드가 상기 상위 와이어 레벨에서 제1 와이어(112)와 접촉하기 때문에, 이러한 경계에서의 크랙킹이 덜 발생하게 된다. 상기 상위 와이어 레벨은 다른 와이어 레벨보다 두껍고, 이에 따라 응력에 대해 더 내성이 있으며, 덜 크랙킹된다.
상기 방법이 도 7a 및 도 7b의 집적 칩 패키지를 이용하여 제시되고 있음에도 불구하고, 상기 방법은, 도 6a 및 도 6b 중 임의의 도면에서의 집적 칩 패키지, 도 3, 도 4, 및 도 5 중 임의의 도면에서의 3DIC(302), 그리고 도 1 및 도 2 중 임의의 도면에서의 집적 칩(102)을 형성하기 위해 (변경하여 또는 변경 없이) 사용될 수도 있다. 또한, 도 8 내지 도 23, 도 24a 및 도 24b에 도시된 단면도(800 내지 2300, 2400A 및 2400B)는 상기 방법을 참고하여 설명되었지만, 도 8 내지 도 23, 도 24a, 및 도 24b에 도시된 구조는 상기 방법으로 한정되지 않으며, 상기 방법를 이용하지 않고 단독으로 구현될 수도 있다는 것을 이해할 것이다.
도 25를 참고하면, 도 8 내지 도 23, 도 24a 및 도 24b의 방법의 일부 실시예의 블록 다이어그램(2500)이 제시되어 있다.
2502에서, 픽셀 센서 및 절연 구조체가 칩 기판 상에 형성된다. 예컨대 도 8을 참고하라.
2504에서, 상호접속 구조체가 상기 칩 기판 상에 부분적으로 형성되며, 여기서 상기 상호접속 구조체는 상기 칩 기판의 패드 영역 위에 놓이는 한 쌍의 전도성 컬럼을 포함한다. 예컨대 도 9를 참고하라.
2506에서, 접합 패드가 상기 상호접속 구조체 상에 형성되며, 여기서 상기 접합 패드는 상기 패드 영역 위에 놓이고, 상기 전도성 컬럼까지 돌출된다. 예컨대 도 10 내지 도 12를 참고하라.
2508에서, 상기 상호접속 구조체는 상기 접합 패드 주위에서 완성되며, 여기서 상기 완성은 상기 접합 패드를 덮는 패시베이션 층의 형성을 포함한다. 예컨대 도 13을 참고하라.
2510에서, 집적 칩이 상기 상호접속 구조체에 접합된다. 예컨대 도 14를 참고하라. 변형예에 있어서, 지지 기판(예컨대, 도 1a 및 도 2a에서의 126 참고)이 상기 집적 칩의 위치에 사용된다.
2512에서, 상기 칩 기판은 얇아지게 된다. 예컨대 도 15를 참고하라.
2514에서, 상기 칩 기판은 패터닝되어, 패드 영역 위에 놓이고 상기 절연 구조체를 노출시키는 제1 패드 개구를 형성한다. 예컨대 도 16을 참고하라.
2516에서, 상기 칩 기판을 덮고 상기 제1 패드 개구를 라이닝하는 버퍼 층이 형성된다. 예컨대 도 17을 참고하라.
2518에서는, 상기 칩 기판 및 상기 상호접속 구조체를 통해 상기 집적 칩까지 연장되는 TSV가 형성되고, 이때 TSV 상에 TSV 패드가 형성된다. 예컨대 도 18 내지 도 21을 참고하라.
2520에서, 상기 절연 구조체 및 상기 상호접속 구조체는 패터닝되어, 상기 접합 패드를 노출시키는 제2 패드 개구를 형성한다. 예컨대 도 22를 참고하라.
2522에서, 컬러 필터 및 마이크로 렌즈가 픽셀 센서 위에 적층 형성된다. 예컨대 도 23을 참고하라.
2524에서, 상기 접합 패드는 와이어 접합 또는 플립 칩 접합에 의해 패키지 패드에 접합된다. 예컨대 도 24a 및 도 24b를 참고하라.
도 25의 블록 다이어그램(2500)은 본원에서 일련의 작업 또는 이벤트(event)로서 제시 및 설명되어 있지만, 이러한 작업 또는 이벤트의 제시된 순서는 한정적인 의미로 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들면, 일부 작업들은, 본원에 제시 및/또는 설명된 순서와는 별도로, 상이한 순서로 및/또는 다른 작업 또는 이벤트와 동시에 이루어질 수도 있다. 또한, 본원에서의 설명의 하나 이상의 양태 또는 실시예를 실시하기 위한 모든 작업이 제시되어 있는 것은 아니며, 본원에 도시된 하나 이상의 작업은 하나 이상의 별도의 작업 및/또는 단계에서 행해질 수도 있다.
일부 실시예에 있어서, 본 출원은 집적 칩으로서, 기판; 이 기판에 인접한 상호접속 구조체로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아를 포함하고, 상기 와이어 및 상기 비아는 교호식으로 적층되는 것인 상호접속 구조체; 상기 상호접속 구조체 내의 패드로서, 상기 와이어 및 상기 비아는 상기 패드와 상기 기판 사이에 존재하고, 상기 상호접속 구조체는, 상기 기판을 통해 연장되고 상기 패드를 노출시키는 패드 개구를 부분적으로 형성하는 것인 패드를 포함하는 것인 집적 칩을 제공한다. 일부 실시예에 있어서, 상기 집적 칩은, 상기 패드 개구 내에 있으며 상기 패드와 접촉하는 접합 와이어를 더 포함한다. 일부 실시예에 있어서, 상기 집적 칩은, 상기 패드 개구 내에 있으며 상기 패드와 접촉하는 전도성 범프를 더 포함한다. 일부 실시예에 있어서, 상기 와이어 및 상기 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 각각 상기 패드 개구의 대향측에 존재하고 상기 패드에 인접한다. 일부 실시예에 있어서, 상기 와이어들은 다수의 와이어 레벨로 그룹화되며, 상기 다수의 와이어 레벨은 제1 와이어 레벨 및 제2 와이어 레벨을 포함하고, 상기 패드는 제1 와이어 레벨에서 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼과 접촉하도록 돌출되며, 상기 제1 와이어 레벨은 상기 제2 와이어 레벨보다 더 큰 두께를 갖는다. 일부 실시예에 있어서, 상기 집적 칩은 상기 기판 내로, 상기 기판과 상기 상호접속 구조체 사이에서 연장되는 절연 구조체를 더 포함하며, 상기 절연 구조체는 유전체 재료를 포함하고, 상기 패드 개구를 부분적으로 형성한다. 일부 실시예에 있어서, 상기 집적 칩은 상기 기판 상에서, 상기 기판과 상기 상호접속 구조체 사이에, 픽셀 센서를 더 포함하며, 상기 픽셀 센서는 상기 기판 내의 포토디텍터를 포함하고, 상기 와이어 및 상기 비아는 상기 픽셀 센서로부터 연장되는 전도성 경로를 규정한다. 일부 실시예에 있어서, 상기 집적 칩은 제2 기판; 이 제2 기판에 인접하며 상기 상호접속 구조체와 상기 제2 기판 사이에 있는 제2 상호접속 구조체로서, 상기 제2 상호접속 구조체는 복수 개의 제2 와이어 및 복수 개의 제2 비아를 포함하고, 상기 제2 와이어 및 상기 제2 비아는 교호식으로 적층되는 것인 제2 상호접속 구조체; 상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제1 TSV를 더 포함한다. 일부 실시예에 있어서, 상기 집적 칩은, 상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제2 TSV를 더 포함하며, 상기 제1 TSV 및 상기 제2 TSV는 각각 상기 패드 개구의 대향측에 존재한다. 일부 실시예에 있어서, 상기 제2 와이어 및 상기 제2 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 상기 제2 와이어 중 하나로부터 상기 제2 기판까지 연장되고, 각각 상기 패드 개구의 대향측에 존재한다.
일부 실시예에 있어서, 본 출원은 집적 칩 패키지로서, 상호접속 구조체 및 칩 패드를 포함하는 집적 칩으로서, 상기 칩 패드는 상기 상호접속 구조체 내에 존재하고, 상기 상호접속 구조체는 다수의 와이어 및 다수의 비아를 포함하며, 상기 와이어 및 상기 비아는 교호식으로 적층되고, 상기 칩 패드에 인접하는 제1 전도성 구조를 형성하며, 상기 상호접속 구조체는, 상기 전도성 구조를 통해 연장되며 상기 칩 패드를 노출시키는 개구를 형성하는 것인 집적 칩; 패키지 기판; 이 패키지 기판에 잇는 패키지 패드; 상기 칩 패드로부터 상기 패키지 패드까지 연장되고 상기 칩 패드 및 상기 패키지 패드를 전기적으로 결합시키는 제2 전도성 구조를 포함하는 집적 칩 패키지를 제공한다. 일부 실시예에 있어서, 상기 제2 전도성 구조는 접합 와이어를 포함한다. 일부 실시예에 있어서, 상기 제2 전도성 구조는 한 쌍의 전도성 범프를 포함하며, 상기 전도성 펌프들은 상기 개구 내에서 상하로 적층된다. 일부 실시예에 있어서, 상기 패키지 기판은 상기 집적 칩의 상위 코너 주위를 랩핑(wrapping)하며, 오버행 부분을 포함하고, 상기 오버행 부분은 상기 패키지 패드를 수용하며, 상기 칩 패드 및 상기 제2 전도성 구조 위로 돌출된다. 일부 실시예에 있어서, 상기 집적 칩은, 칩 기판; 상기 기판 내로, 상기 칩 기판과 상기 상호접속 구조체 사이에서 연장되는 STI 구조를 더 포함하며, 상기 STI 구조는 상기 개구를 부분적으로 형성한다.
일부 실시예에 있어서, 본 출원은 또 하나의 집적 칩으로서, 기판; 이 기판에 인접한 상호접속 구조체로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아를 포함하고, 상기 와이어 및 상기 비아는 교호식으로 적층되는 것인 상호접속 구조체; 상기 상호접속 구조체 내의 패드로서, 상기 와이어 및 상기 비아는 상기 패드와 상기 기판 사이에 존재하는 것인 패드; 상기 기판을 통해 상기 패드까지 연장되는 전도성 구조를 포함하는 것인 또 하나의 집적 칩을 제공한다. 일부 실시예에 있어서, 상기 전도성 구조는 상기 패드에 접촉하는 접합 와이어를 포함한다. 일부 실시예에 있어서, 상기 전도성 구조는 상기 패드에 접촉하는 전도성 범프를 포함한다. 일부 실시예에 있어서, 상기 와이어 및 상기 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 상기 패드에 인접하고, 상기 전도성 구조는 상기 제1 전도성 컬럼과 상기 제2 전도성 컬럼 사이에 존재한다. 일부 실시예에 있어서, 상기 와이어들은 다수의 와이어 레벨로 그룹화되며, 상기 다수의 와이어 레벨은 제1 와이어 레벨 및 제2 와이어 레벨을 포함하고, 상기 패드는 제1 와이어 레벨에서 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼과 접촉하도록 돌출되며, 상기 제1 와이어 레벨은 상기 제2 와이어 레벨보다 더 큰 두께를 갖는다. 일부 실시예에 있어서, 상기 상호접속 구조체는 상호접속 유전체 측벽을 갖춘 상호접속 유전체 층을 더 포함하며, 상기 집적 칩은 상기 기판 내로, 상기 기판과 상기 상호접속 구조체 사이에 연장되는 절연 구조체를 더 포함하며, 상기 절연 구조체는 유전체 재료를 포함하고, 절연 구조 측벽을 가지며, 상기 절연 구조 측벽은 상기 상호접속 유전체 측벽과 정렬되고, 상기 전도성 구조에 대면한다. 일부 실시예에 있어서, 상기 집적 칩은 상기 기판 상에서, 상기 기판과 상기 상호접속 구조체 사이에, 픽셀 센서를 더 포함하며, 상기 픽셀 센서는 상기 기판 내의 포토디텍터를 포함하고, 상기 와이어 및 상기 비아는 상기 픽셀 센서로부터 연장되는 전도성 경로를 규정한다. 일부 실시예에 있어서, 상기 집적 칩은 제2 기판; 이 제2 기판에 인접하며 상기 상호접속 구조체와 상기 제2 기판 사이에 있는 제2 상호접속 구조체로서, 상기 제2 상호접속 구조체는 복수 개의 제2 와이어 및 복수 개의 제2 비아를 포함하고, 상기 제2 와이어 및 상기 제2 비아는 교호식으로 적층되는 것인 제2 상호접속 구조체; 상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제1 TSV를 더 포함한다. 일부 실시예에 있어서, 상기 집적 칩은, 상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제2 TSV를 더 포함하며, 상기 전도성 구조는 상기 제1 TSV와 상기 제2 TSV 사이에 존재한다. 일부 실시예에 있어서, 상기 제2 와이어 및 상기 제2 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 상기 제2 와이어 중 하나로부터 상기 제2 기판까지 연장되고, 상기 전도성 구조는 상기 제1 전도성 컬럼과 상기 제2 전도성 컬럼 사이에 측방향으로 존재한다.
일부 실시예에 있어서, 본 출원은 또 하나의 집적 칩으로서, 패시베이션 층; 이 패시베이션 층 위에 놓이고 상기 패시베이션 층 내로 리세싱되는 패드; 상기 패드 위에 놓이고 상기 패드와 접촉하는 전도성 컬럼으로서, 상기 전도성 컬럼은 제1 폐쇄 경로에서 상기 패드의 주위를 따라 측방향으로 연장되고, 상기 전도성 컬럼은 와이어 및 비아의 교호식 스택을 포함하는 것인 전도성 컬럼; 상기 전도성 컬럼 위에 놓이는 반도체 기판; 상기 반도체 기판 및 상기 전도성 컬럼을 통해 상기 패드까지 연장되는 전도성 구조를 포함하는 또 하나의 집적 칩을 제공한다. 일부 실시예에 있어서, 상기 패드는 상기 전도성 컬럼까지 돌출하는 상향 돌출부를 가지며, 상기 상향 돌출부는 제2 폐쇄 경로에서 상기 패드의 주위를 따라 측방향으로 연장된다. 일부 실시예에 있어서, 상기 전도성 컬럼의 상부 레이아웃은 링 형상이다. 일부 실시예에 있어서, 와이어 및 비아의 상기 교호식 스택은 제1 레벨 와이어 및 제2 레벨 와이어를 가지며, 상기 제1 레벨 와이어는 상기 패드와 접촉하고, 제1 두께를 가지며, 상기 제2 레벨 와이어는 상기 제1 레벨 와이어 위에 놓이고, 상기 제1 두께보다 작은 제2 두께를 갖는다. 일부 실시예에 있어서, 상기 제1 레벨 와이어 및 상기 제2 레벨 와이어는, 상기 전도성 구조를 완전히 둘러싸기 위해 상기 패드의 둘레를 따라 각각 측방향으로 연장된다.
일부 실시예에 있어서, 본 출원은, 기판의 제1 면 상에 상호접속 구조체를 형성하는 단계로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아를 포함하고, 상기 와이어 및 상기 비아는 상기 기판으로부터 상위 레벨의 와이어까지 교호식으로 적층되는 것인 단계; 상기 상호접속 구조체 상에 패드를 형성하는 단계로서, 상기 패드는 상위 레벨의 와이어와 접촉하도록 돌출되는 것인 단계; 상기 기판 및 상기 상호접속 구조체를 통해 상기 패드까지 연장되는 개구를 형성하기 위해 상기 기판의 제2 면으로부터 상기 상호접속 구조체 내로의 에칭을 행하는 단계를 포함하는 방법을 제시한다. 일부 실시예에 있어서, 상기 방법은 상기 패드 및 상기 상호접속 구조체를 덮고 상기 패드 및 상기 상호접속 구조체에 접촉하는 패시베이션 층을 형성하는 단계를 더 포함한다. 일부 실시예에 있어서, 상기 상호접속 구조체 및 상기 기판은 제1 집적 칩을 적어도 부분적으로 형성하고, 상기 방법은, 제2 상호접속 구조체 및 제2 기판을 포함하는, 제2 집적 칩을 형성하는 단계; 상기 제1 집적 칩 및 상기 제2 집적 칩을 함께 접합시키는 단계로서, 상기 상호접속 구조체 및 상기 제2 상호접속 구조체는 상기 기판과 상기 제2 기판 사이에 존재하는 것인 단계를 더 포함한다. 일부 실시예에 있어서, 상기 제2 상호접속 구조체는 와이어를 포함하며, 상기 방법은, 상기 와이어를 노출시키는 2개의 비아 개구를 형성하기 위해 상기 기판, 상기 상호접속 구조체, 및 상기 제2 상호접속 구조체 내로의 제2 에칭을 실시하는 단계로서, 상기 패드는 상기 비아 개구들 사이에 존재하는 것인 단계; TSV를 형성하기 위해 전도성 재료로 상기 비아 개구를 충전하는 단계를 더 포함한다. 일부 실시예에 있어서, 상기 방법은, 상기 기판 상에 픽셀 센서를 형성하는 단계로서, 상기 상호접속 구조체는 픽셀 센서의 형성 이후에 형성되며 픽셀 센서를 덮는 것인 단계를 더 포함한다.
이상은, 당업자가 본 개시내용의 양태를 더욱 양호하게 이해할 수 있게 하도록 여러 실시예의 특징들을 개괄하고 있다. 당업자는, 본원에 도입된 실시예의 동일한 장점을 달성하고 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 구성 또는 변경하는 기초로서 본 개시내용을 용이하게 이용할 수도 있다는 것을 이해할 것이다. 당업자는 또한 전술한 등가적 구성이 본 개시내용의 사상 및 범위로부터 벗어나는 것이 아니라는 것을 인식해야 하며, 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본원에서의 다양한 변경, 대체, 및 변화를 채용할 수도 있다는 것을 인식해야 한다.
<부기>
1. 집적 칩으로서,
기판;
상기 기판에 인접하는 상호접속 구조체로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아(via)를 포함하며, 상기 와이어 및 상기 비아는 교호적으로 적층되는 것인 상호접속 구조체;
상기 상호접속 구조체 내의 패드로서, 상기 와이어 및 상기 비아는 상기 패드와 상기 기판 사이에 존재하는 것인 패드;
상기 기판을 통해 상기 패드까지 연장되는 전도성 구조체
를 포함하는 집적 칩.
2. 제1항에 있어서, 상기 전도성 구조체는 상기 패드에 접촉하는 접합 와이어를 포함하는 것인 집적 칩.
3. 제1항에 있어서, 상기 전도성 구조체는 상기 패드에 접촉하는 전도성 범프(conductive bump)를 포함하는 것인 집적 칩.
4. 제1항에 있어서, 상기 와이어 및 상기 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 상기 패드에 인접하고, 상기 전도성 구조체는 상기 제1 전도성 컬럼과 상기 제2 전도성 컬럼 사이에 존재하는 것인 집적 칩.
5. 제4항에 있어서, 상기 와이어들은 다수의 와이어 레벨(wire level)로 그룹화되며, 상기 다수의 와이어 레벨은 제1 와이어 레벨 및 제2 와이어 레벨을 포함하고, 상기 패드는 상기 제1 와이어 레벨에서 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼과 접촉하도록 돌출되며, 상기 제1 와이어 레벨은 상기 제2 와이어 레벨보다 더 큰 두께를 갖는 것인 집적 칩.
6. 제1항에 있어서, 상기 상호접속 구조체는 상호접속 유전체 측벽을 갖는 상호접속 유전체 층을 더 포함하며, 상기 집적 칩은,
상기 기판 내로, 상기 기판과 상기 상호접속 구조체 사이에 연장되는 절연 구조체
를 더 포함하며, 상기 절연 구조체는 유전체 재료를 포함하고, 절연 구조 측벽을 가지며, 상기 절연 구조 측벽은 상기 상호접속 유전체 측벽과 정렬되고, 상기 전도성 구조체에 대면하는 것인 집적 칩.
7. 제1항에 있어서,
상기 기판 상에서, 상기 기판과 상기 상호접속 구조체 사이에 존재하는 픽셀 센서
를 더 포함하며, 상기 픽셀 센서는 상기 기판 내의 포토디텍터를 포함하고, 상기 와이어 및 상기 비아는 상기 픽셀 센서로부터 연장되는 전도성 경로를 규정하는 것인 집적 칩.
8. 제1항에 있어서,
제2 기판;
상기 제2 기판에 인접하며, 상기 상호접속 구조체와 상기 제2 기판 사이에 존재하는 제2 상호접속 구조체로서, 상기 제2 상호접속 구조체는 복수 개의 제2 와이어 및 복수 개의 제2 비아(via)를 포함하며, 상기 제2 와이어 및 상기 제2 비아는 교호적으로 적층되는 것인 제2 상호접속 구조체;
상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제1 TSV(through substrate via)
를 더 포함하는 집적 칩.
9. 제8항에 있어서,
상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제2 TSV
를 더 포함하며, 상기 전도성 구조체는 상기 제1 TSV와 상기 제2 TSV 사이에 존재하는 것인 집적 칩.
10. 제8항에 있어서, 상기 제2 와이어 및 상기 제2 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 상기 제2 와이어 중 하나로부터 상기 제2 기판까지 연장되고, 상기 전도성 구조체는 상기 제1 전도성 컬럼과 상기 제2 전도성 컬럼 사이에서 측방향으로 연장되는 것인 집적 칩.
11. 집적 칩으로서,
패시베이션 층;
상기 패시베이션 층 위에 놓이며 상기 패시베이션 층 내로 리세싱되는 패드;
상기 패드 위에 놓이며 상기 패드와 접촉하는 전도성 컬럼으로서, 상기 전도성 컬럼은 제1 폐쇄 경로에서 상기 패드의 주위를 따라 측방향으로 연장되며, 상기 전도성 컬럼은 와이어 및 비아의 교호식 스택(stack)을 포함하는 것인 전도성 컬럼;
상기 전도성 컬럼 위에 놓이는 반도체 기판;
상기 반도체 기판 및 상기 전도성 컬럼을 통해 상기 패드까지 연장되는 전도성 구조체
를 포함하는 집적 칩.
12. 제11항에 있어서, 상기 패드는 상기 전도성 컬럼까지 돌출하는 상향 돌출부를 가지며, 상기 상향 돌출부는 제2 폐쇄 경로에서 상기 패드의 주위를 따라 측방향으로 연장되는 것인 집적 칩.
13. 제11항에 있어서, 상기 전도성 컬럼의 상부 레이아웃은 링 형상인 것인 집적 칩.
14. 제11항에 있어서, 와이어 및 비아의 상기 교호식 스택은 제1 레벨 와이어 및 제2 레벨 와이어를 포함하며, 상기 제1 레벨 와이어는 상기 패드와 접촉하고 제1 두께를 가지며, 상기 제2 레벨 와이어는 상기 제1 레벨 와이어 위에 놓이고 상기 제1 두께보다 작은 제2 두께를 갖는 것인 집적 칩.
15. 제14항에 있어서, 상기 제1 레벨 와이어 및 상기 제2 레벨 와이어는 각각, 전도성 구조체를 완전히 둘러싸기 위해 상기 패드의 둘레를 따라 측방향으로 연장되는 것인 집적 칩.
16. 기판의 제1 측 상에 상호접속 구조체를 형성하는 단계로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아(via)를 포함하며, 상기 와이어 및 상기 비아는 상기 기판으로부터 와이어의 상위 레벨까지 교호적으로 적층되는 것인 단계;
상기 상호접속 구조체 상에 패드를 형성하는 단계로서, 상기 패드는 상기 와이어의 상위 레벨과 접촉하도록 돌출되는 것인 단계;
상기 기판의 제2 측으로부터 상기 상호접속 구조체 내로 에칭을 행하여, 상기 기판 및 상기 상호접속 구조체를 통해 상기 패드까지 연장되는 개구를 형성하는 단계
를 포함하는 방법.
17. 제16항에 있어서,
상기 패드 및 상기 상호접속 구조체를 덮고 상기 패드 및 상기 상호접속 구조체와 접촉하는 패시베이션 층을 형성하는 단계
를 더 포함하는 방법.
18. 제16항에 있어서, 상기 상호접속 구조체 및 상기 기판은 적어도 부분적으로 제1 집적 칩을 형성하며, 상기 방법은,
제2 상호접속 구조체 및 제2 기판을 포함하는 제2 집적 칩을 형성하는 단계;
상기 상호접속 구조체 및 상기 제2 상호접속 구조체가 상기 기판과 상기 제2 기판 사이에 존재하도록 상기 제1 집적 칩과 상기 제2 집적 칩을 함께 접합시키는 단계
를 더 포함하는 방법.
19. 제18항에 있어서, 상기 제2 상호접속 구조체는 와이어를 포함하며, 상기 방법은,
와이어를 노출시키는 2개의 비아 개구를 형성하기 위해 상기 기판, 상기 상호접속 구조체, 및 상기 제2 상호접속 구조체 내로 제2 에칭을 행하는 단계로서, 상기 패드는 상기 비아 개구들 사이에 존재하는 것인 단계;
TSV(through substrate via)를 형성하기 위해 상기 비아 개구를 전도성 재료로 채우는 단계
를 더 포함하는 방법.
20. 제16항에 있어서,
상기 기판 상에 픽셀 센서를 형성하는 단계
를 더 포함하며, 상기 상호접속 구조체는 픽셀 센서의 형성 이후에 형성되어 픽셀 센서를 덮는 것인 방법.

Claims (10)

  1. 집적 칩으로서,
    기판;
    상기 기판에 인접하는 상호접속 구조체로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아(via)를 포함하며, 상기 와이어 및 상기 비아는 교호적으로 적층되는 것인 상호접속 구조체;
    상기 상호접속 구조체 내의 패드로서, 상기 와이어 및 상기 비아는 상기 패드와 상기 기판 사이에 존재하는 것인 패드;
    상기 기판을 통해 상기 패드까지 연장되는 전도성 구조체
    를 포함하는 집적 칩.
  2. 제1항에 있어서, 상기 와이어 및 상기 비아는 단면에서 볼 때 제1 전도성 컬럼 및 제2 전도성 컬럼을 규정하며, 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼은 상기 패드에 인접하고, 상기 전도성 구조체는 상기 제1 전도성 컬럼과 상기 제2 전도성 컬럼 사이에 존재하는 것인 집적 칩.
  3. 제2항에 있어서, 상기 와이어들은 다수의 와이어 레벨(wire level)로 그룹화되며, 상기 다수의 와이어 레벨은 제1 와이어 레벨 및 제2 와이어 레벨을 포함하고, 상기 패드는 상기 제1 와이어 레벨에서 상기 제1 전도성 컬럼 및 상기 제2 전도성 컬럼과 접촉하도록 돌출되며, 상기 제1 와이어 레벨은 상기 제2 와이어 레벨보다 더 큰 두께를 갖는 것인 집적 칩.
  4. 제1항에 있어서, 상기 상호접속 구조체는 상호접속 유전체 측벽을 갖는 상호접속 유전체 층을 더 포함하며, 상기 집적 칩은,
    상기 기판 내로, 상기 기판과 상기 상호접속 구조체 사이에 연장되는 절연 구조체
    를 더 포함하며, 상기 절연 구조체는 유전체 재료를 포함하고, 절연 구조 측벽을 가지며, 상기 절연 구조 측벽은 상기 상호접속 유전체 측벽과 정렬되고, 상기 전도성 구조체에 대면하는 것인 집적 칩.
  5. 제1항에 있어서,
    상기 기판 상에서, 상기 기판과 상기 상호접속 구조체 사이에 존재하는 픽셀 센서
    를 더 포함하며, 상기 픽셀 센서는 상기 기판 내의 포토디텍터를 포함하고, 상기 와이어 및 상기 비아는 상기 픽셀 센서로부터 연장되는 전도성 경로를 규정하는 것인 집적 칩.
  6. 제1항에 있어서,
    제2 기판;
    상기 제2 기판에 인접하며, 상기 상호접속 구조체와 상기 제2 기판 사이에 존재하는 제2 상호접속 구조체로서, 상기 제2 상호접속 구조체는 복수 개의 제2 와이어 및 복수 개의 제2 비아(via)를 포함하며, 상기 제2 와이어 및 상기 제2 비아는 교호적으로 적층되는 것인 제2 상호접속 구조체;
    상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제1 TSV(through substrate via)
    를 더 포함하는 집적 칩.
  7. 제6항에 있어서,
    상기 기판 및 상기 상호접속 구조체를 통해 상기 제2 와이어 중 하나까지 연장되는 제2 TSV
    를 더 포함하며, 상기 전도성 구조체는 상기 제1 TSV와 상기 제2 TSV 사이에 존재하는 것인 집적 칩.
  8. 집적 칩으로서,
    패시베이션 층;
    상기 패시베이션 층 위에 놓이며 상기 패시베이션 층 내로 리세싱되는 패드;
    상기 패드 위에 놓이며 상기 패드와 접촉하는 전도성 컬럼으로서, 상기 전도성 컬럼은 제1 폐쇄 경로에서 상기 패드의 주위를 따라 측방향으로 연장되며, 상기 전도성 컬럼은 와이어 및 비아의 교호식 스택(stack)을 포함하는 것인 전도성 컬럼;
    상기 전도성 컬럼 위에 놓이는 반도체 기판;
    상기 반도체 기판 및 상기 전도성 컬럼을 통해 상기 패드까지 연장되는 전도성 구조체
    를 포함하는 집적 칩.
  9. 제8항에 있어서, 상기 패드는 상기 전도성 컬럼까지 돌출하는 상향 돌출부를 가지며, 상기 상향 돌출부는 제2 폐쇄 경로에서 상기 패드의 주위를 따라 측방향으로 연장되는 것인 집적 칩.
  10. 기판의 제1 측 상에 상호접속 구조체를 형성하는 단계로서, 상기 상호접속 구조체는 복수 개의 와이어 및 복수 개의 비아(via)를 포함하며, 상기 와이어 및 상기 비아는 상기 기판으로부터 와이어의 상위 레벨까지 교호적으로 적층되는 것인 단계;
    상기 상호접속 구조체 상에 패드를 형성하는 단계로서, 상기 패드는 상기 와이어의 상위 레벨과 접촉하도록 돌출되는 것인 단계;
    상기 기판의 제2 측으로부터 상기 상호접속 구조체 내로 에칭을 행하여, 상기 기판 및 상기 상호접속 구조체를 통해 상기 패드까지 연장되는 개구를 형성하는 단계
    를 포함하는 방법.
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