KR20210012302A - 이미지 센서 칩을 포함하는 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20210012302A
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semiconductor chip
semiconductor
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image sensor
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조용회
이충선
정윤하
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삼성전자주식회사
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Abstract

반도체 패키지 및 이의 제조 방법을 제공한다. 이 반도체 패키지는 반도체 칩 구조체; 상기 반도체 칩 구조체 상에 배치되는 투명 기판; 상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및 상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되, 상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하고, 상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가깝다.

Description

이미지 센서 칩을 포함하는 반도체 패키지 및 이의 제조 방법{Semiconductor package comprising an image sensor chip and method of fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로 더욱 상세하게는 이미지 센서 칩을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
씨씨디(CCD) 센서나 씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지도 역시 소형화/고밀도화, 저전력, 다기능, 초고속 신호처리, 높은 신뢰성, 낮은 가격 및 선명한 화질 등이 요구되고 있다. 이러한 요구에 상응하기 위하여 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신호 전달 속도를 향상시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시키고 수율을 향상시킬 수 있는 반도체 패키지의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 패키지는 반도체 칩 구조체; 상기 반도체 칩 구조체 상에 배치되는 투명 기판; 상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및 상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되, 상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하되, 상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가깝고, 상기 이미지 센서 칩과 상기 로직 칩의 폭들은 상기 투명 기판의 폭보다 작다.
본 발명의 일 양태에 따른 반도체 패키지는 반도체 칩 구조체; 상기 반도체 칩 구조체 상에 배치되는 투명 기판; 상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및 상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되, 상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하되, 상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가깝고, 상기 이미지 센서 칩과 상기 로직 칩의 폭들은 상기 투명 기판의 폭보다 작으며, 상기 반도체 칩 구조체는 10㎛~100㎛의 두께를 가지고, 상기 투명 기판은 200㎛~300㎛의 두께를 가진다.
본 발명의 다른 양태에 따른 반도체 패키지는 반도체 칩 구조체; 상기 반도체 칩 구조체 상에 배치되는 투명 기판; 상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및 상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되, 상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하고, 상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가깝고, 상기 이미지 센서 칩과 상기 로직 칩의 폭들은 상기 투명 기판의 폭보다 작으며, 상기 이미지 센서 칩은 평면적 관점에서 중심부에 위치하는 마이크로 렌즈 어레이와 가장자리에 배치되며 상기 마이크로 렌즈 어레이를 둘러싸는 차광 패턴을 포함하되, 상기 접착막은 상기 차광 패턴과 접한다.
상기 다른 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 패키지의 제조 방법은, 서로 접하는 이미지 센서 칩과 로직 칩을 포함하는 반도체 칩 구조체를 준비하는 단계; 투명 기판 상에 댐을 형성하는 단계; 상기 댐 상에 접착막을 형성하는 단계; 상기 댐 상에 상기 접착막을 이용하여 상기 반도체 칩 구조체를 부착하는 단계; 및 상기 투명 기판을 자르는 단계를 포함한다.
본 발명의 개념에 따른 반도체 패키지에서는 반도체 칩 구조체가 플립 칩 본딩 방식으로 외부장치와 연결될 수 있어 신호 전달 속도를 향상시킬 수 있으며 고집적화에 유리하다.
또한 반도체 칩 구조체가 이미지 센서칩, 로직 칩 및 메모리칩을 포함하여, 동작 속도를 향상시킬 수 있으며 빠른 판독 기능이 가능하다.
본 발명의 개념에 따른 반도체 패키지의 제조 방법에서는 WSS 공정을 1회만 진행하므로 공정을 단순화시킬 수 있다. 또한 불량 반도체 칩을 제거하고 양호한 반도체 칩만 투명 기판에 부착시키므로, 투명 기판의 손실을 줄이고 수율을 향상시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’ 선으로 자른 반도체 패키지의 개략적인 단면도이다.
도 2는 도 1b의 세부 상세도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다.
도 3b는 본 발명의 실시예들에 따라 도 3a를 A-A’ 선으로 자른 반도체 패키지의 개략적인 단면도이다.
도 4a 내지 도 4e는 본 발명의 실시예들에 따라 반도체 칩을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따라 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6a는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다.
도 6b는 본 발명의 실시예들에 따라 도 6a를 A-A’ 선으로 자른 반도체 패키지의 개략적인 단면도이다.
도 7a 및 도 7b는 도 6b의 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 9a 내지 도 9c는 도 8의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A' 선으로 자른 반도체 패키지의 개략적인 단면도이다.
도 1a 및 도 1b를 참조하면, 본 예에 따른 반도체 패키지(1000)는 반도체 칩 구조체(SC)과 상기 반도체 칩 구조체(SC) 상에 배치되는 투명 기판(400)을 포함할 수 있다. 상기 반도체 칩 구조체(SC)은 서로 대향되는 제 1 면(SCa)과 제 2 면(SCb)를 포함할 수 있다. 상기 투명 기판(400)은 상기 제 1 면(SCa)에 인접하게 배치될 수 있다. 상기 투명 기판(400)은 아크릴과 같은 투명 고분자 물질을 포함하거나 또는 유리일 수 있다. 상기 반도체 칩 구조체(SC)의 가장자리에서 상기 반도체 칩 구조체(SC)과 상기 투명 기판(400) 사이에는 댐(DM)이 배치될 수 있다. 상기 댐(DM)은 절연성 물질을 포함할 수 있다. 예를 들면, 상기 댐(DM)은 DFR(Dry film resist), 에폭시, 또는 절연 물질을 포함할 수 있다. 상기 댐(DM)은 상기 투명 기판(400)과 접할 수 있다. 상기 댐(DM)은 상기 반도체 칩 구조체(SC)과 이격될 수 있다. 상기 댐(DM)은 상기 반도체 칩 구조체(SC)의 가장자리를 따라 배치되며 폐곡선 형태를 이룰 수 있다. 상기 댐(DM)에 의해 상기 투명 기판(400)과 상기 반도체 칩 구조체(SC) 사이에는 빈 공간(GAP)이 제공될 수 있다.
상기 댐(DM)과 상기 반도체 칩 구조체(SC) 사이에는 접착막(21)이 개재될 수 있다. 상기 접착막(21)에 의해 상기 빈 공간(GAP)은 밀폐되며 외부와 단절될 수 있다. 이로써 외부의 습기나 오염 물질이 상기 빈 공간(GAP) 안으로 침투하지 못한다. 상기 접착막(21)은 연장되어 상기 댐(DM)의 측벽을 덮고 상기 투명 기판(400)과 접할 수 있다. 상기 접착막(21)은 에폭시를 포함할 수 있다. 상기 투명 기판(400)과 접하는 위치에서 상기 접착막(21)의 두께는 상기 댐(DM)과 상기 반도체 칩 구조체(SC) 사이에서 상기 접착막(21)의 두께보다 두꺼울 수 있다. 상기 접착막(21)은 상기 투명 기판(400)에 가까울수록 두꺼워질 수 있다. 이런 구조는 상기 접착막(21)이 상기 댐(DM)과 상기 반도체 칩 구조체(SC) 사이에만 개재되는 구조에 비해 상기 투명 기판(400)과 상기 반도체 칩 구조체(SC) 사이의 접착력을 향상시킬 수 있다. 도시하지는 않았지만, 상기 접착막(21)의 일부는 연장되어 상기 반도체 칩 구조체(SC)의 측벽을 덮을 수 있다.
상기 반도체 칩 구조체(SC)의 폭은 상기 투명 기판(400)의 폭보다 작을 수 있다. 상기 반도체 칩 구조체(SC)은 제 1 두께(T1)를 가지고 상기 투명 기판(400)은 제 2 두께(T2)를 가질 수 있다. 상기 제 1 두께(T1)는 상기 제 2 두께(T2) 보다 작을 수 있다. 상기 제 1 두께(T1)는 바람직하게는 10㎛~100㎛일 수 있다. 상기 제 2 두께(T2)는 바람직하게는 200㎛~300㎛일 수 있다.
상기 반도체 칩 구조체(SC)의 측벽은 몰드막으로 덮이지 않고 노출될 수 있다. 이로써 상기 몰드막에 의한 부피가 줄어들어 고집적화에 유리하다. 만약 상기 몰드막이 존재하는 경우 몰드막에 크랙이 발생할 경우 크랙이 상기 반도체 칩 구조체(SC)으로 전파할 수 있다. 또한, 몰드막과 상기 반도체 칩 구조체(SC)의 열팽창 계수와 같은 물성이 다르기에 물성 차이에 의해 상기 반도체 칩 구조체(SC)에 크랙이 유발될 수 있다. 그러나 본 발명에서는 상기 반도체 칩 구조체(SC)의 측벽은 몰드막으로 덮이지 않기에 이러한 문제가 방지될 수 있다.
상기 반도체 칩 구조체(SC)는 상기 제 1 면(SCa)에 인접한 이미지 센서 칩(100)과 상기 제 2 면(SCb)에 인접한 로직 칩(200)을 포함할 수 있다. 상기 이미지 센서 칩(100)은 상기 로직 칩(200)과 접할 수 있다. 상기 이미지 센서 칩(100)의 상부면은 상기 제 1 면(SCa)에 해당할 수 있다. 상기 로직 칩(200)의 하부면은 상기 제 2 면(SCb)에 해당할 수 있다. 상기 이미지 센서 칩(100)의 측벽은 상기 로직 칩(200)의 측벽과 정렬될 수 있다. 상기 이미지 센서 칩(100)에는 상기 투명 기판(400)에 인접하도록 마이크로 렌즈 어레이(MLA)가 배치될 수 있다. 상기 마이크로 렌즈 어레이(MLA)는 복수개의 반구형의 마이크로 렌즈들을 포함할 수 있다.
상기 마이크로 렌즈 어레이(MLA) 아래에는 컬러 필터 어레이(CFA)가 배치될 수 있다. 상기 컬러 필터 어레이(CFA)는 복수개의 컬러 필터들을 포함할 수 있다. 상기 컬러 필터 어레이(CFA)는 예를 들면 하나의 단위 배열에 적색 컬러 필터, 청색 컬러 필터 및 두 개의 녹색 컬러필터를 포함하는 Bayer 구조, 또는 각각의 색의 컬러 필터들이 2X2 배열로 배치된 Tetra 구조, 또는 각각의 색의 컬러 필터들이 3X3 배열로 배치된 Nona 구조의 배열 형태를 가질 수 있다.
상기 로직 칩(200)에는 이의 적어도 일부를 관통하는 관통 전극(TSV)을 포함할 수 있다. 상기 관통 전극(TSV)은 재배선 패턴(RDL)과 전기적으로 연결될 수 있다. 상기 재배선 패턴(RDL)에는 외부 연결 단자들(SP)이 연결될 수 있다. 상기 외부 연결 단자들(SP)은 예를 들면 도전 범프나 솔더볼을 포함할 수 있다. 상기 재배선 패턴(RDL)은 재배선 절연막(PL)로 덮일 수 있다. 상기 재배선 절연막(PL)은 실리콘 질화막, 폴리이미드 및 PSR(Photo Solder Resist) 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지(1000)에서는 반도체 칩 구조체(SC)의 상기 제 1 면(SCa) 상에 와이어 본딩 패드를 위한 도전 패드가 존재하지 않는다. 대신 관통 전극(TSV)와 외부 연결 단자(SP)를 통해 외부의 장치와 플립 칩 본딩 방식으로 연결될 수 있으므로 신호 전달 속도를 향상시킬 수 있다. 또한 와이어 본딩을 위한 추가적인 공간을 필요로 하지 않고 투명 기판(400)이 상기 반도체 칩 구조체(SC)에 바로 접착될 수 있어, 전체 크기를 줄이기에 유리하다.
도 2는 도 1b의 세부 상세도이다.
도 2를 참조하면, 상기 이미지 센서 칩(100)은 제 1 기판(101)과 제 1 층간절연막(103)을 포함할 수 있다. 상기 제 1 기판(101)은 예를 들면 실리콘 단결정 기판이나 실리콘 에피택시얼층과 같은 반도체 층일 수 있다. 상기 제 1 층간절연막(103)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 1 기판(101)에는 깊은 소자분리막(DTI)가 배치되어 복수개의 화소 영역들(PX)을 분리할 수 있다. 도시하지는 않았지만, 상기 깊은 소자분리막(DTI)은 평면적으로 격자 형태를 가질 수 있다. 상기 깊은 소자분리막(DTI)는 실리콘 산화막 및 고정 전하막 중 적어도 하나를 포함할 수 있다. 상기 깊은 소자분리막(DTI)은 상기 제 1 기판(101)과 이격되는 폴리실리콘 패턴을 더 포함할 수 있다. 상기 깊은 소자분리막(DTI)은 에어갭 영역을 더 포함할 수 있다. 도시하지는 않았지만, 상기 깊은 소자분리막(DTI)로 분리된 상기 화소 영역들(PX) 내에서 상기 기판(101)에는 각각 광전변환부가 배치될 수 있다. 상기 광전 변환부에는 상기 제 1 기판(101)에 도핑된 불순물과 다른 도전형의 불순물이 도핑될 수 있다.
상기 제 1 기판(101)의 상부면은 제 1 보호막(109)으로 덮일 수 있다. 상기 보호막(109)은 반사방지막 역할을 할 수도 있다. 상기 제 1 보호막(109)은 예를 들면 실리콘 질화막을 포함할 수 있다. 도시하지는 않았지만 상기 보호막(109)과 상기 제 1 기판(101) 사이에는 고정 전하막이 개재될 수 있다. 상기 고정 전하막은 알루미늄산화막, 탄탈륨산화막, 하프늄 산화막 중에서 선택되는 적어도 하나의 금속산화막을 포함할 수 있다. 상기 보호막(109) 상에는 상기 컬러 필터 어레이(CFA)가 배치될 수 있다. 상기 컬러 필터 어레이(CFA) 상에 마이크로 렌즈 어레이(MLA)가 배치될 수 있다.
상기 제 1 층간절연막(103) 내에는 게이트 전극들, 콘택 플러그들, 비아 플러그들 및 제 1 배선들(105)이 배치될 수 있다. 상기 제 1 층간절연막(103) 내에는 상기 제 1 배선들(105)과 전기적으로 연결되는 제 1 도전 패드(107)가 배치될 수 있다. 상기 제 1 도전 패드(107)는 구리, 알루미늄 및 텅스텐과 같은 금속을 함유할 수 있다. 상기 제 1 도전 패드(107)의 하부면은 상기 제 1 층간절연막(103)의 하부면과 공면을 이룰 수 있다.
상기 로직 칩(200)은 상기 이미지 센서 칩(100)을 구동하기 위한 회로들을 포함할 수 있다. 상기 로직 칩(200)은 제 2 기판(201)과 제 2 층간절연막(203)을 포함할 수 있다. 상기 제 2 기판(201)은 예를 들면 실리콘 단결정 기판이나 실리콘 에피택시얼층과 같은 반도체 층일 수 있다. 상기 제 2 기판(201)에는 얕은 소자분리막이 배치되어 활성 영역이 한정될 수 있다. 상기 제 2 층간절연막(203)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 및 다공성 절연막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제 2 층간절연막(203) 내에는 게이트 전극들, 콘택 플러그들, 비아 플러그들 및 제 2 배선들(205)이 배치될 수 있다.
상기 제 2 층간절연막(203) 내에는 상기 제 2 배선들(205)과 전기적으로 연결되는 제 2 도전 패드(207)가 배치될 수 있다. 상기 제 2 도전 패드(207)는 구리, 알루미늄 및 텅스텐과 같은 금속을 함유할 수 있다. 상기 제 2 도전 패드(207)의 상부면은 상기 제 2 층간절연막(203)의 상부면과 공면을 이룰 수 있다. 상기 제 1 층간절연막(103)은 상기 제 2 층간절연막(203)과 접할 수 있다. 상기 제 1 도전 패드(107)는 상기 제 2 도전 패드(207)과 접할 수 있다. 또는 상기 제 1 도전 패드(107)과 상기 제 2 도전 패드(207) 사이에는 경계선이 없을 수 있으며, 상기 제 1 도전 패드(107)과 상기 제 2 도전 패드(207)이 하나의 일체형의 도전 패턴을 구성할 수 있다.
관통 전극(TSV)은 상기 제 2 기판(201)과 상기 제 2 층간절연막(203)의 적어도 일부를 관통하여 상기 제 2 배선들(205) 중 일부와 연결될 수 있다. 상기 관통 전극(TSV)은 구리, 알루미늄 및 텅스텐과 같은 금속을 함유할 수 있다. 상기 관통 전극(TSV)과 상기 제 2 기판(201) 사이에는 비아 절연막(211)이 개재될 수 있다. 상기 제 2 기판(201)의 하부면은 제 2 보호막(209)으로 덮일 수 있다. 상기 제 2 보호막(209)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 재배선 패턴(RDL)은 상기 제 2 보호막(209) 상에 배치될 수 있다. 상기 재배선 패턴(RDL)은 구리, 알루미늄 및 텅스텐과 같은 금속을 함유할 수 있다. 상기 관통 전극(TSV)은 연장되어 상기 제 2 층간 절연막(203)의 전체를 관통할 수도 있다. 더 나아가 상기 관통 전극(TSV)은 상기 제 1 층간 절연막(103) 속으로도 연장될 수도 있다.
상기 관통 전극(TSV)은 상기 이미지 센서 칩(100)의 제 1 기판(101) 속으로는 연장되지 않는다. 상기 제 1 기판(101)의 적어도 중심부에는 화소 영역들(PX)이 배치되어 상기 관통 전극(TSV)이 배치되기 어려울 수 있다. 그러나 본 발명에서는 상기 관통 전극(TSV)이 상기 로직 칩(200)에 형성되므로 상기 화소 영역들(PX)의 위치에 상관없이 임의의 위치에 형성될 수 있다. 이로써 배선 자유도를 향상시킬 수 있다.
본 예에서 상기 제 1 보호막(109)의 상부면이 상기 반도체 칩 구조체(SC)의 제 1 면(SCa)에 해당할 수 있고, 상기 재배선 절연막(PL)의 하부면이 상기 반도체 칩 구조체(SC)의 제 2 면(SCb)에 해당할 수 있다. 상기 접착막(21)은 상기 제 1 보호막(109)과 접할 수 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다. 도 3b는 본 발명의 실시예들에 따라 도 3a를 A-A' 선으로 자른 반도체 패키지의 개략적인 단면도이다.
도 3a 및 도 3b를 참조하면, 본 반도체 패키지(1001)에서는 이미지 센서 칩(100)의 가장자리에서 상기 투명 기판(400)에 인접하도록 차광 패턴들(111)이 배치될 수 있다. 평면적 관점에서 상기 차광 패턴들(111)은 반도체 칩 구조체(SC)의 가장자리를 따라 마이크로 렌즈 어레이(MLA)를 둘러싸도록 배치될 수 있다. 상기 차광 패턴들(111)은 제 1 보호막(109) 상에 배치될 수 있다. 상기 차광 패턴들(111)은 상기 컬러 필터 어레이(CFA)와 같은 높이에 위치할 수 있다. 상기 차광 패턴들(111)은 상기 컬러 필터 어레이(CFA)를 구성하는 컬러 필터들과 동일한 물질을 포함할 수 있다. 상기 차광 패턴들(111)은 검은색 안료를 포함하는 감광성 물질을 포함할 수 있다. 상기 차광 패턴들(111)은 포토리소그라피 공정으로 형성될 수 있다. 상기 차광 패턴들(111)은 상기 이미지 센서 칩(100)의 측면을 통해 상기 컬러 필터 어레이(CFA)로 입사하는 빛을 막아주어 이미지의 가장자리에서 화질이 왜곡되는 것을 방지할 수 있다. 이로써 선명한 화질을 구현할 수 있다. 그 외의 구조는 도 1a 내지 도 2를 참조하여 설명한 바와 동일/유사할 수 있다.
도 4a 내지 도 4e는 본 발명의 실시예들에 따라 반도체 칩을 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4a 및 도 2를 참조하면, 캐리어 기판(CS) 상에 WSS(Wafer support system) 공정으로 제 1 웨이퍼(W1)를 부착할 수 있다. 즉, 상기 캐리어 기판(CS)와 상기 제 1 웨이퍼(W1) 사이에는 접착 수단(11)이 개재될 수 있다. 상기 접착 수단(11)은 접착막들과 완화막들이 교대로 적층된 구조를 가질 수 있다. 상기 접착막과 상기 완화막(release layer) 중 하나는 열적으로 분해 가능하거나 자외선에 의해 분해 가능한 물질을 포함할 수 있다. 상기 완화막은 상기 접착막 보다 가교제의 함량이 낮을 수 있다.
상기 제 1 웨이퍼(W1)는 제 1 스크라이브 레인 부분들(SR1)과 이미지 센서 칩 부분들(IR)을 포함할 수 있다. 상기 이미지 센서 칩 부분들(IR)은 도 3b에 개시된 이미지 센서 칩(100)과 동일한 구조를 가질 수 있다. 상기 이미지 센서 칩 부분들(IR)에는 마이크로 렌즈 어레이(MLA)와 컬러 필터 어레이(CFA)가 배치될 수 있다. 적어도 상기 마이크로 렌즈 어레이(MLA)는 상기 접착 수단(11)과 접하며 상기 접착 수단(11) 속으로 삽입될 수 있다.
상기 제 2 웨이퍼(W2)는 제 2 스크라이브 레인 부분들(SR2)과 로직 칩 부분들(LR)을 포함할 수 있다. 상기 로직 칩 부분들(LR)은 도 3b에 개시된 로직 칩(200)에서 관통 전극(TSV), 비아 절연막(211), 제 2 보호막(209) 재배선 패턴(RDL), 재배선 절연막(PL), 및 외부 연결 단자(SP)를 배제하되, 제 2 층간절연막(203)과 제 2 기판(201) 등을 포함할 수 있다. 상기 제 2 웨이퍼(W2)는 제 3 두께(T3)를 가질 수 있다.
열-압착(Thermo-compression) 공정을 진행하여 상기 제 1 웨이퍼(W1)와 상기 제 2 웨이퍼(W2)를 본딩시킬 수 있다. 이때 상기 제 1 웨이퍼(W1)의 제 1 스크라이브 레인 부분들(SR1)과 상기 제 2 웨이퍼(W2)의 제 2 스크라이브 레인 부분들(SR2)과 중첩되도록 상기 제 2 웨이퍼(W2)를 위치시킬 수 있다. 상기 제 1 웨이퍼(W1)에 포함되는 제 1 층간절연막(103)은 상기 제 2 웨이퍼(W2)에 포함된 제 2 층간절연막(203)이 서로 접하게 위치할 수 있다. 또한 상기 제 1 웨이퍼(W1)에 포함되는 제 1 도전 패드(107)는 상기 제 2 웨이퍼(W2)에 포함된 제 2 도전 패드(207)이 서로 접할 수 있다. 상기 제 1 웨이퍼(W1)와 상기 제 2 웨이퍼(W2)는 디바이스 웨이퍼(DW)를 구성할 수 있다.
도 4b 및 도 2를 참조하면, 그라인딩 공정을 진행하여 상기 제 2 웨이퍼(W2)의 두께를 제 4 두께(T4)로 얇게 만들 수 있다. 상기 그라인딩 공정으로 상기 제 2 웨이퍼(W2)에 포함된 상기 제 2 기판(201)의 일부가 제거될 수 있다. 그리고 상기 제 2 기판(201) 상에 제 2 보호막(209)을 형성할 수 있다. 상기 그라인딩 공정으로 상기 디바이스 웨이퍼(DW)의 두께가 도 1b의 제 1 두께(T1)와 유사하게 될 수 있다.
도 4c 및 도 2를 참조하면, 상기 제 2 웨이퍼(W2)의 상기 제 2 보호막(209), 상기 제 2 기판(201)과 상기 제 2 층간절연막(203)의 적어도 일부를 식각하여 관통홀을 형성하고, 상기 관통홀의 측벽을 덮는 비아 절연막(211)을 형성할 수 있다. 상기 비아 절연막(211)은 증착과 식각 공정을 통해 형성될 수 있다. 상기 비아 절연막(211)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 그리고 도전막으로 상기 관통홀을 채우고 Chemical Mechanical Polishing(CMP) 공정을 진행하여 관통 전극(TSV)을 형성할 수 있다. 상기 제 2 보호막(209) 상에 도전막을 적층하고 패터닝하여 상기 관통 전극(TSV)과 접하는 재배선 패턴(RDL)을 형성할 수 있다. 그리고 상기 재배선 패턴(RDL)과 상기 제 2 보호막(209)을 덮는 재배선 절연막(PL)을 형성한다. 상기 재배선 절연막(PL)은 실리콘 질화막, 폴리이미드 및 PSR(Photo Solder Resist) 중 적어도 하나를 포함할 수 있다. 상기 재배선 절연막(PL)을 패터닝하여 상기 재배선 패턴(RDL)을 노출시키는 홀들을 형성한다. 그리고 상기 홀들을 통해 상기 재배선 패턴(RDL)과 접하는 외부 연결 단자들(SP)을 형성할 수 있다.
도 4d를 참조하면, 도 4c의 구조물을 뒤집어서 제 1 디본딩 테이프(TC1) 상에 부착시킨다. 이로써 상기 외부 연결 단자들(SP)과 상기 재배선 절연막(PL)이 상기 제 1 디본딩 테이프(TC1)과 접하게 될 수 있다. 상기 제 1 디본딩 테이프(TC1)은 상기 외부 연결 단자들(SP)을 보호할 수 있다.
도 4e를 참조하면, 상기 캐리어 기판(CS)을 상기 디바이스 웨이퍼(DW)로부터 분리시킨다. 이를 위해 상기 캐리어 기판(CS)과 상기 접착 수단(11) 사이에 물리적 힘을 인가할 수 있다. 이때 상기 접착 수단(11)의 일부가 상기 캐리어 기판(CS) 상에 잔존할 수도 있다. 상기 접착 수단(11)을 상기 디바이스 웨이퍼(DW)로부터 제거할 수 있다. 상기 접착 수단(11)을 제거하는 과정은 자외선(UV)을 조사하거나 또는 열을 가하여 상기 접착 수단(11)에 포함된 접착막이나 완화막을 분해하는 과정을 포함할 수 있다. 또는 상기 접착 수단(11)은 물리적인 힘을 인가하여 제거될 수 있다.
도 4f를 참조하면, 싱귤레이션(singulation) 공정을 진행하여 상기 제 2 스크라이브 레인 부분들(SR2)과 상기 제 1 스크라이브 레인 부분들(SR1)을 제거하고 서로 분리된 반도체 칩 구조체들(SC)을 형성할 수 있다. 후속으로 도시하지는 않았지만, 상기 반도체 칩 구조체들(SC)에 대해 테스트 과정을 진행하여 불량 상태의 반도체 칩 구조체들(SC)을 제거할 수 있다.
도 5a 내지 도 5c는 본 발명의 실시예들에 따라 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5a를 참조하면, 투명 기판(400)을 준비한다. 상기 투명 기판(400)은 칩 영역들(R1)과 분리 영역들(R2)을 포함할 수 있다. 상기 칩 영역(R1)의 가장자리에 댐(DM)을 형성할 수 있다. 상기 댐(DM)은 각각의 칩 영역(R1)에서 폐곡선 형태를 가질 수 있다. 상기 댐(DM)은 DFR(Dry film resist)를 적층한 후 포토리소그라피 공정을 진행하여 형성될 수 있다. 또는 상기 댐(DM)은 절연막을 적층하고 패터닝하여 형성될 수 있다. 또는 상기 댐(DM)은 노즐을 이용한 프린팅 기법으로 형성될 수 있다. 상기 댐(DM)은 상기 분리 영역(R2)에는 형성되지 않을 수 있다.
노즐 등을 이용하여 접착제를 공급하여 상기 댐(DM) 상에 접착막(21)을 형성할 수 있다. 상기 접착막(21)은 상기 댐(DM)의 상부면과 측벽을 덮도록 형성될 수 있다. 또한 상기 접착막(21)은 상기 투명 기판(400)과 접할 수 있다. 중력에 의해 상기 접착막(21)이 흘러내려 상기 접착막(21)은 상기 투명 기판(400)쪽으로 갈수록 두꺼워질 수 있다.
도 5b 및 도 5c를 참조하면, 도 4f의 반도체 칩 구조체들(SC) 중 양호한 반도체 칩만 선별하여 상기 칩 영역(R1)에서 상기 투명 기판(400) 상에 부착시킬 수 있다. 그리고 블레이드(blade)를 이용하여 쏘잉(sawing) 공정을 진행하여 상기 투명 기판(400)의 분리 영역(R2)을 제거할 수 있다. 이로써 도 1b의 반도체 패키지(1000)를 형성할 수 있다.
반도체 패키지의 크기가 작아짐에 따라 반도체 칩 구조체의 두께도 줄이는 것이 요구된다. 따라서 도 4b의 디바이스 웨이퍼(DW)의 두께도 약 100㎛이하로 얇아지게 된다. 이로써 Wafer support system(WSS) 공정 없이 상기 디바이스 웨이퍼(DW)를 핸들링 하기가 매우 어렵다. 그러나 Wafer support system 공정은 캐리어 기판 상에 접착막들과 완화막들을 교대로 적층하고 디바이스 웨이퍼를 부착시킨다. 후속 공정들을 진행한 후에는 상기 캐리어 기판을 복잡한 과정을 통해 분리하는 것이 요구되므로 전체 공정이 복잡해질 수 있다. 따라서, WSS 공정을 진행하는 회수가 증가할수록 제품 단가가 증가될 수 있다. 그러나 본 발명에서는 WSS 공정을 1회만 진행하므로 공정을 단순화시킬 수 있다. 또한 불량 반도체 칩을 제거하고 양호한 반도체 칩만 투명 기판(400)에 부착시키므로, 투명 기판의 손실을 줄이고 수율을 향상시킬 수 있다.
도 6a는 본 발명의 실시예들에 따른 반도체 패키지의 개략적인 평면도이다. 도 6b는 본 발명의 실시예들에 따라 도 6a를 A-A' 선으로 자른 반도체 패키지의 개략적인 단면도이다.
도 6a 및 도 6b를 참조하면, 본 예에 따른 반도체 패키지(1002)에서는 댐(DAM)이 투명 기판(400)의 가장자리까지 연장될 수 있다. 댐(DM)의 일 측벽은 접착막(21)으로 덮이지 않고 노출될 수 있다. 상기 댐(DM)은 반도체 칩 구조체(SC)의 측면 옆으로 돌출될 수 있다. 상기 댐(DM)의 일 측벽은 투명 기판(400)의 일 측벽과 정렬될 수 있다. 상기 댐(DM)의 상기 일 측벽은 상기 접착막(21)의 측벽과 정렬될 수 있다. 그러나 상기 접착막(21)의 측벽은 상기 반도체 칩 구조체(SC)의 일 측벽과 정렬되지 않으며 이격될 수 있다.
그 외의 구조는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7a 및 도 7b는 도 6b의 반도체 패키지를 제조하는 과정을 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 도 5a에서 댐(DM)을 형성할 때, 댐(DM)이 이웃하는 칩 영역들(R1)의 가장자리들과 이들 사이에 위치하는 분리 영역(R2)을 모두 덮도록 형성할 수 있다. 즉, 도 7a에서 댐(DM)의 폭은 도 5a의 경우보다 넓을 수 있다. 그리고 상기 댐(DM) 상에 접착막(21)을 형성할 수 있다. 반도체 칩 구조체들(SC)을 부착한 후 쏘잉 공정을 진행할 수 있다. 상기 쏘잉 공정 시에 상기 접착막(21), 상기 댐(DM) 및 상기 투명 기판(400)이 동시에 잘릴 수 있다. 그 외의 제조 공정은 도 4a 내지 도 4f 및 도 5a 내지 도 5c를 참조하여 설명한 것과 동일/유사할 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8을 참조하면, 본 예에 따른 반도체 패키지(1003)에서 반도체 칩 구조체(SC)가 이미지 센서 칩(100), 로직 칩(200) 및 메모리 칩(300)을 포함할 수 있다. 상기 로직 칩(200)은 상기 이미지 센서 칩(100)과 상기 메모리 칩(300) 사이에 개재될 수 있다. 상기 메모리 칩(300)은 내부 연결 단자(31)을 통해 상기 로직 칩(200)의 재배선 패턴(RDL)과 전기적으로 연결될 수 있다. 상기 메모리 칩(300)의 측벽은 몰드막(MD)으로 덮일 수 있다. 상기 몰드막(MD)은 EMC(Epoxy mold compound)를 포함할 수 있다. 상기 몰드막(MD)은 상기 재배선 절연막(PL)과 접할 수 있다. 상기 몰드막(MD)의 측벽은 상기 로직 칩(200)의 측벽과 정렬될 수 있다. 상기 몰드막(MD)의 일부는 상기 메모리 칩(300)과 상기 로직 칩(200) 사이에 개재될 수 있다. 상기 몰드막(MD)의 하부면은 상기 메모리 칩(300)의 하부면과 공면을 이룰 수 있다. 관통 몰드 비아(TMV)는 상기 몰드막(MD)과 상기 재배선 절연막(PL)을 관통하여 상기 재배선 패턴(RDL)과 접할 수 있다. 상기 관통 몰드 비아(TMV)는 상기 몰드막(MD)과 접할 수 있다. 상기 관통 몰드 비아(TMV) 아래에 외부 연결 단자(SP)가 부착될 수 있다.
도시하지는 않았지만, 상기 몰드막(MD)과 상기 메모리 칩(300)의 하부면에 추가적인 재배선 패턴들이 형성될 수 있으며 상기 외부 연결 단자(SP)가 상기 추가적인 재배선 패턴들에 본딩될 수도 있다. 본 예에서 상기 반도체 칩 구조체(SC)의 제 2 면(SCb)은 상기 몰드막(MD)의 하부면 또는 상기 메모리 칩(300)의 하부면에 해당될 수 있다.
상기 메모리 칩(300)은 예를 들면 디램 칩일 수 있다. 상기 메모리 칩(300)은 상기 이미지 센서 칩(100)과 상기 로직 칩(200)에서 생성된 데이터를 저장하거나 상기 이미지 센서 칩(100)과 상기 로직 칩(200)으로 전송할 데이터를 저장할 수 있다. 그 외의 구조는 도 1 내지 도 3b를 참조하여 설명한 바와 동일/유사할 수 있다.
본 예에 따른 반도체 패키지(1003)에서는 상기 메모리 칩(300)이 상기 재배선 패턴(RDL)과 상기 내부 연결 단자(31)를 통해 상기 로직 칩(200)과 전기적으로 연결되므로 이들 사이에 패키지 기판이나 인터포저 등이 개재된 경우에 비해 신호 전달 거리가 짧아져 신호 전달 속도를 향상시킬 수 있으며 빠른 판독 기능이 가능하다.
상기 메모리 칩(300)이 디램인 경우 대량 생산하여 원가를 낮추기 위해 입출력 단자들의 위치와 규격이 표준화되어 있을 수 있다. 이 경우 상기 로직 칩(200)과 상기 디램 칩(300)과 크기가 다르고 입출력 단자들의 위치가 서로 맞지 않을 수 있다. 본 발명에서는 상기 로직 칩(200)이 재배선 패턴(RDL)을 포함함으로써 상기 로직 칩(200)과 상기 메모리 칩(300) 간의 연결을 위한 배선 자유도를 증가시킬 수 있다.
도 9a 내지 도 9c는 도 8의 반도체 패키지를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a를 참조하면, 도 4c의 구조에서 외부 연결 단자(SP)를 형성하기 전에 제 2 웨이퍼(W2) 상에 내부 연결 단자들(31)을 이용하여 플립 칩 본딩 방식으로 메모리 칩들(300)을 실장할 수 있다. 상기 메모리 칩들(300)은 각각 로직 칩 부분들(LR) 상에 각각 실장될 수 있다.
도 9b 및 도 9c를 참조하면, 상기 메모리 칩들(300) 사이의 공간을 채우는 몰드막(MD)을 형성할 수 있다. 상기 몰드막(MD)과 상기 재배선 절연막(PL)을 식각하여 상기 재배선 패턴(RDL)을 노출시키는 몰드홀을 형성하고, 상기 몰드홀을 도전 물질로 채워 관통 몰드 비아(TMV)를 형성할 수 있다. 상기 관통 몰드 비아(TMV) 상에 외부 연결 단자들(SP)을 본딩할 수 있다. 그리고 싱귤레이션 공정을 진행하여 제 1 및 제 2 스크라이브 레인 부분들(SR1, SR2)과 이들과 중첩되는 상기 몰드막(MD)을 제거하여 서로 분리된 도 8의 반도체 칩 구조체들(SC)을 형성할 수 있다. 후속으로 도 5a 내지 도 5c와 같은 공정을 진행할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 10을 참조하면, 본 예에 따른 반도체 패키지(1004)에서는 패키지 기판(500)를 포함할 수 있다. 상기 패키지 기판(500)은 단층 또는 다층 인쇄회로 기판일 수 있다. 상기 패키지 기판(500) 상에 도 6b의 반도체 패키지(1002)가 제 1 외부 연결 단자(SP1)를 이용하여 플립 칩 본딩 방식으로 실장될 수 있다. 상기 패키지 기판(500) 아래에는 제 2 외부 연결 단자(SP2)가 본딩될 수 있다. 그 외의 구조는 도 6b를 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 반도체 칩 구조체;
    상기 반도체 칩 구조체 상에 배치되는 투명 기판;
    상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및
    상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되,
    상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하고,
    상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가깝고,
    상기 이미지 센서 칩과 상기 로직 칩의 폭들은 상기 투명 기판의 폭보다 작은 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 이미지 센서 칩은 중심부에 위치하는 마이크로 렌즈 어레이를 포함하고,
    상기 로직 칩은 관통 전극을 포함하며,
    상기 관통 전극은 상기 마이크로 렌즈 어레이와 중첩되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 이미지 센서 칩의 측벽과 상기 로직 칩의 측벽은 정렬되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 접착막은 연장되어 상기 댐의 측벽 및 상기 투명 기판의 표면과 접하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 이미지 센서 칩은 평면적 관점에서 중심부에 위치하는 마이크로 렌즈 어레이와 가장자리에 배치되며 상기 마이크로 렌즈 어레이를 둘러싸는 차광 패턴을 포함하되,
    상기 접착막은 상기 차광 패턴과 접하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 이미지 센서 칩은 상기 마이크로 렌즈 어레이와 접하는 컬러 필터 어레이를 더 포함하되,
    상기 차광 패턴은 상기 컬러 필터 어레이와 동일한 높이에 위치하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 차광 패턴은 상기 컬러 필터 어레이와 동일한 물질을 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 접착막, 상기 댐 및 상기 투명 기판의 측벽은 정렬되되 상기 반도체 칩 구조체의 측벽과 이격되는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 반도체 칩 구조체는 상기 로직 칩과 전기적으로 연결되는 메모리 칩을 더 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 메모리 칩은 상기 로직 칩보다 작은 폭을 가지며,
    상기 반도체 칩 구조체는 상기 메모리 칩의 측벽을 덮되 상기 로직 칩과 상기 이미지 센서 칩의 측벽을 노출시키는 몰드막을 더 포함하는 반도체 패키지.
  11. 반도체 칩 구조체;
    상기 반도체 칩 구조체 상에 배치되는 투명 기판;
    상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및
    상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되,
    상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하고,
    상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가깝고,
    상기 이미지 센서 칩과 상기 로직 칩의 폭들은 상기 투명 기판의 폭보다 작으며,
    상기 반도체 칩 구조체는 10㎛~100㎛의 두께를 가지고,
    상기 투명 기판은 200㎛~300㎛의 두께를 가지는 반도체 패키지.
  12. 반도체 칩 구조체;
    상기 반도체 칩 구조체 상에 배치되는 투명 기판;
    상기 반도체 칩 구조체의 가장자리에서 상기 반도체 칩과 상기 투명 기판 사이에 위치하는 댐; 및
    상기 댐과 상기 반도체 칩 사이에 개재되는 접착막을 포함하되,
    상기 반도체 칩 구조체는 서로 접하는 이미지 센서 칩과 로직 칩을 포함하고,
    상기 이미지 센서 칩은 상기 로직 칩보다 상기 투명 기판에 더 가까우며,
    상기 이미지 센서 칩과 상기 로직 칩의 폭들은 상기 투명 기판의 폭보다 작고,
    상기 이미지 센서 칩은 평면적 관점에서 중심부에 위치하는 마이크로 렌즈 어레이와 가장자리에 배치되며 상기 마이크로 렌즈 어레이를 둘러싸는 차광 패턴을 포함하되,
    상기 접착막은 상기 차광 패턴과 접하는 반도체 패키지.
  13. 서로 접하는 이미지 센서 칩과 로직 칩을 포함하는 반도체 칩 구조체를 준비하는 단계;
    투명 기판 상에 댐을 형성하는 단계;
    상기 댐 상에 접착막을 형성하는 단계;
    상기 댐 상에 상기 접착막을 이용하여 상기 반도체 칩 구조체를 부착하는 단계; 및
    상기 투명 기판을 자르는 단계를 포함하는 반도체 패키지의 제조 방법.
  14. 제 13 항에 있어서,
    상기 반도체 칩 구조체를 준비하는 단계는,
    이미지 센서 칩 부분들을 포함하는 제 1 웨이퍼와 로직 칩 부분들을 포함하는 제 2 웨이퍼를 부착시켜 디바이스 기판을 형성하는 단계;
    상기 디바이스 기판을 캐리어 기판 상에 부착하는 단계;
    그라인딩 공정을 진행하여 상기 제 2 웨이퍼의 일부를 제거하여 상기 제 2 웨이퍼의 두께를 얇게 만드는 단계;
    상기 디바이스 기판을 상기 캐리어 기판으로부터 분리하는 단계; 및
    상기 디바이스 기판을 자르는 단계를 포함하는 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 반도체 칩 구조체를 준비하는 단계는,
    상기 디바이스 기판을 상기 캐리어 기판으로부터 분리하는 단계 전에,
    상기 제 2 웨이퍼에 관통 전극 및 재배선 패턴을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 반도체 칩 구조체를 준비하는 단계는,
    상기 재배선에 외부 연결 단자를 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 반도체 칩 구조체를 준비하는 단계는,
    상기 제 2 웨이퍼 상에 상기 재배선과 전기적으로 연결되도록 메모리 칩을 본딩하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  18. 제 18 항에 있어서,
    상기 반도체 칩 구조체를 준비하는 단계는,
    상기 메모리 칩의 측면을 덮는 몰드막을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  19. 제 14 항에 있어서,
    상기 반도체 칩 구조체를 준비하는 단계는,
    상기 반도체 칩 구조체를 테스트하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  20. 제 13 항에 있어서,
    상기 투명 기판은 칩 영역과 분리 영역을 포함하며,
    상기 댐은 상기 칩 영역의 가장자리와 상기 분리 영역을 덮도록 형성되며,
    상기 투명 기판을 자르는 단계는, 상기 분리 영역 상의 상기 댐과 상기 접착막도 잘리는 반도체 패키지의 제조 방법.
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