KR20220021238A - 반도체 패키지 및 그 제조방법 - Google Patents

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KR20220021238A
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김효은
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한상욱
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Abstract

몰딩층; 상기 몰딩층 상의 실리콘층; 상기 실리콘층으로부터 위로 이격된 글래스; 및 상기 실리콘층에 결합되며 상기 실리콘층과 상기 글래스를 연결하는 연결 댐; 을 포함하되, 상기 실리콘층은: 실리콘층 몸체; 상기 실리콘층 몸체 내에서 상하로 연장되는 실리콘층 비아; 및 상기 실리콘층 몸체의 상면 상의 마이크로 렌즈 어레이; 를 포함하고, 상기 실리콘층 몸체의 하면은 상기 몰딩층의 상면에 접하고, 상기 몰딩층은: 몰딩층 몸체; 상기 몰딩층 몸체 내에서 상하로 연장되며 상기 실리콘층 비아에 전기적으로 연결되는 몰딩층 비아; 및 상기 몰딩층 비아의 하면에 연결되는 연결 볼; 을 포함하는 반도체 패키지가 제공된다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method thereof}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 보다 상세하게는 강도를 향상시켜 크랙을 방지할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 등의 기판 상에 반도체 칩이 실장되어 만들어진다. 반도체 패키지는 이미지 센서에도 적용될 수 있다. 이미지 센서는 빛을 받아들여 전기 신호를 생성하는 반도체 기반의 센서이다. 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라 및 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지에도 소형화/고밀도화 및 높은 신뢰성 등이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 강도를 향상시켜 크랙을 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 반도체 칩 내 KoZ(Keep out Zone)의 확대를 방지할 수 있는 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 제조 공정이 간단한 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 몰딩층; 상기 몰딩층 상의 실리콘층; 상기 실리콘층으로부터 위로 이격된 글래스; 및 상기 실리콘층에 결합되며 상기 실리콘층과 상기 글래스를 연결하는 연결 댐; 을 포함하되, 상기 실리콘층은: 실리콘층 몸체; 상기 실리콘층 몸체 내에서 상하로 연장되는 실리콘층 비아; 및 상기 실리콘층 몸체의 상면 상의 마이크로 렌즈 어레이; 를 포함하고, 상기 실리콘층 몸체의 하면은 상기 몰딩층의 상면에 접하고, 상기 몰딩층은: 몰딩층 몸체; 상기 몰딩층 몸체 내에서 상하로 연장되며 상기 실리콘층 비아에 전기적으로 연결되는 몰딩층 비아; 및 상기 몰딩층 비아의 하면에 연결되는 연결 볼; 을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지는 제1 방향으로 연장되는 복수 개의 몰딩층 비아를 포함하는 몰딩층; 상기 제1 방향으로 연장되는 복수 개의 로직 비아를 포함하는 로직 칩; 상기 로직 칩 상의 센싱 칩; 상기 센싱 칩으로부터 상기 제1 방향으로 이격되는 글래스; 및 상기 글래스와 상기 센싱 칩을 연결하는 연결 댐; 을 포함하되, 상기 복수 개의 몰딩층 비아는 서로 상기 제1 방향에 교차되는 제2 방향으로 이격되고, 상기 복수 개의 로직 비아는 서로 상기 제2 방향으로 이격되며, 상기 복수 개의 몰딩층 비아의 각각은 상기 복수 개의 로직 비아의 각각에 연결되며, 상기 몰딩층은: 상기 몰딩층 비아를 둘러싸는 몰딩층 몸체; 및 상기 몰딩층 비아의 하면에 결합되는 연결 볼; 을 더 포함하고, 상기 로직 칩의 하면은 상기 몰딩층 몸체의 상면에 접하되, 상기 로직 칩은 상기 로직 비아의 하면에 접하는 연결패드를 더 포함하며, 상기 센싱 칩은 마이크로 렌즈 어레이를 더 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시 예에 따른 반도체 패키지 제조방법은 제1 웨이퍼와 제2 웨이퍼를 접합하여 예비 실리콘층을 형성하는 것; 상기 예비 실리콘층을 절단하여 복수 개의 실리콘층을 형성하는 것; 상기 복수 개의 실리콘층을 웨이퍼 글래스 상에 결합시키는 것; 상기 복수 개의 실리콘층 상에 웨이퍼 몰딩으로 예비 몰딩층을 형성하는 것; 상기 예비 몰딩층에 비아 홀을 형성하는 것; 상기 비아 홀에 도전성 물질을 채워 몰딩층 비아를 형성하는 것; 및 상기 복수 개의 실리콘층의 각각을 기준으로 상기 예비 몰딩층 및 상기 웨이퍼 글래스를 절단하여 칩 스케일(Chip-Scale)의 패키지를 형성하는 것; 을 포함하되, 상기 복수 개의 실리콘층의 각각은 로직 칩 및 상기 로직 칩 상의 센싱 칩을 포함하고, 상기 센싱 칩은 마이크로 렌즈 어레이를 포함하며, 상기 로직 칩은 상기 몰딩층 비아에 연결되는 로직 비아를 포함하되, 상기 복수 개의 실리콘층을 웨이퍼 글래스 상에 결합시키는 것은 상기 복수 개의 실리콘층의 각각을 연결 댐을 매개로 상기 웨이퍼 글래스 상에 결합시키는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 강도를 향상시켜 크랙을 방지할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 반도체 칩 내 KoZ(Keep out Zone)의 확대를 방지할 수 있다.
본 발명의 반도체 패키지 및 그 제조방법에 따르면, 제조 공정이 간단할 수 있다.
본 발명의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1A는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
도 1B는 도 1A의 X부분을 확대하여 나타낸 확대 단면도이다.
도 2는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 저면도이다.
도 3은 본 발명의 실시 예들에 다른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 4 내지 도 12는 도 3의 반도체 패키지 제조방법에 따라 반도체 패키지를 제조하는 과정을 순차적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1A는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 단면도이다.
이하에서, 도 1A의 D1을 제1 방향, D2를 제2 방향, 제1 방향(D1) 및 제2 방향(D2)에 교차되는 D3를 제3 방향이라 칭할 수 있다.
도 1A를 참고하면, 반도체 패키지(P)가 제공될 수 있다. 반도체 패키지(P)는 이미지 센서 패키지일 수 있다. 보다 구체적으로, 반도체 패키지(P)는 CIS(C-MOS Image Sensor) 패키지일 수 있다. 반도체 패키지(P)는 실리콘층(2), 몰딩층(5), 글래스(G) 및 연결 댐(D) 등을 포함할 수 있다.
실리콘층(2)은 실리콘 웨이퍼를 절단(sawing)하여 형성될 수 있다. 실리콘층(2)은 몰딩층(5) 상에 위치할 수 있다. 보다 구체적으로, 실리콘층(2)의 하면은 몰딩층(5)의 상면에 접할 수 있다. 실리콘층(2)은 로직 칩(1) 및 센싱 칩(3) 등을 포함할 수 있다.
로직 칩(1)은 센싱 칩(3) 아래에 위치할 수 있다. 즉, 로직 칩(1)은 몰딩층(5)과 센싱 칩(3) 사이에 위치할 수 있다. 로직 칩(1)은 로직 몸체(11), 로직 비아(13), 연결패드(15) 및 로직 칩 패드(17) 등을 포함할 수 있다. 로직 몸체(11)는 로직 비아(13) 등을 감쌀 수 있다. 로직 몸체(11)는 실리콘(Si) 등을 포함할 수 있다. 즉, 로직 몸체(11)는 실리콘 기판 내에서 실리콘(Si) 물질로 구성된 영역을 의미할 수 있다. 로직 몸체(11)의 하면(11b)은 몰딩층(5)과 접할 수 있다. 이에 대한 상세한 내용은 후술하도록 한다. 로직 몸체(11)의 내에 트랜지스터 및 배선 구조 등이 제공될 수 있다. 로직 비아(13)는 로직 몸체(11) 내에서 제1 방향(D1)으로 연장될 수 있다. 로직 비아(13)는 전도성 물질을 포함할 수 있다. 예를 들어, 로직 비아(13)는 알루미늄(Al) 및/또는 구리(Cu) 등을 포함할 수 있다. 로직 비아(13)의 지름은 r1이라 칭할 수 있다. 로직 비아(13)의 지름 r1은 몰딩층 비아(53)의 직경 r2보다 작거나 같을 수 있다. 예를 들어, 로직 비아(13)의 지름 r1은 약 3μm 내지 7μm일 수 있다. 보다 구체적으로, 로직 비아(13)의 지름 r1은 약 5μm일 수 있다. 실시 예들에서, 로직 비아(13)는 복수 개가 제공될 수 있다. 복수 개의 로직 비아(13)는 서로 제2 방향(D2) 및/또는 제3 방향(D3)으로 이격될 수 있다. 그러나 이하에서, 편의 상 로직 비아(13)는 단수로 기술하도록 한다. 로직 비아(13)는 실리콘층 비아라 칭할 수도 있다. 연결패드(15)는 로직 비아(13)의 하면에 결합될 수 있다. 연결패드(15)를 통해, 로직 비아(13)는 외부에 전기적으로 연결될 수 있다. 예를 들어, 연결패드(15)를 통해, 로직 비아(13)는 몰딩층 비아(53)에 전기적으로 연결될 수 있다. 본 명세서에서 사용되는 연결된다는 표현은, 양 구성이 직접 접촉하여 연결되는 것 외에도, 양 구성이 다른 구성을 매개로 연결되는 것도 포함하는 의미도 사용될 수 있다. 실시 예들에서, 연결패드(15)는 로직 비아(13)의 개수만큼 제공될 수 있다. 그러나 이하에서 편의 상 연결패드(15)는 단수로 기술하도록 한다. 이상에서 연결패드(15)를 통해 로직 비아(13)와 몰딩층 비아(53)가 연결되는 것으로 서술하였지만, 이에 한정하는 것은 아니다. 즉, 도 1A에 도시된 것과는 달리, 로직 비아(13)와 몰딩층 비아(53)는 직접 접촉할 수도 있다. 보다 구체적으로, 연결패드(15) 없이, 로직 비아(13)의 하면과 몰딩층 비아(53)의 상면이 접촉하여, 로직 비아(13)와 몰딩층 비아(53)가 전기적으로 연결될 수도 있다. 로직 칩 패드(17)는 로직 몸체(11)의 상면(11u)에 의해 노출될 수 있다. 로직 칩 패드(17)는 도전성 물질을 포함할 수 있다. 로직 칩 패드(17)의 상면은 센싱 칩 패드(37)의 하면과 접촉할 수 있다. 따라서 로직 칩 패드(17)는 센싱 칩 패드(37)와 전기적으로 연결될 수 있다. 로직 칩 패드(17)는 복수 개가 제공될 수 있다. 복수 개의 로직 칩 패드(17)는 서로 제2 방향(D2) 및/또는 제3 방향(D3)으로 이격될 수 있다. 그러나 이하에서 편의 상 로직 칩 패드(17)는 단수로 기술하도록 한다.
센싱 칩(3)은 로직 칩(1) 상에 위치할 수 있다. 센싱 칩(3)은 센싱 몸체(31), 센싱 칩 패드(37) 및 마이크로 렌즈 어레이(39) 등을 포함할 수 있다. 센싱 몸체(31)는 실리콘(Si) 등을 포함할 수 있다. 즉, 센싱 몸체(31)는 실리콘 기판 내에서 실리콘(Si) 물질로 구성된 영역을 의미할 수 있다. 센싱 몸체(31)의 상면(31u)에 마이크로 렌즈 어레이(39)가 제공될 수 있다. 센싱 몸체(31)의 하면(31b)은 로직 몸체(11)의 상면(11u)과 접할 수 있다. 실시 예들에서, 센싱 칩(3)과 로직 칩(1)이 다이렉트 웨이퍼 본딩(Direct Wafer Bonding)에 의해 결합될 수 있다. 이에 대한 상세한 내용은 후술하도록 한다. 센싱 몸체(31) 내에 포토 다이오드 및 배선 구조 등이 제공될 수 있다. 센싱 칩 패드(37)는 센싱 몸체(31)의 하면(31b)에 의해 노출될 수 있다. 센싱 칩 패드(37)는 도전성 물질을 포함할 수 있다. 센싱 칩 패드(37)의 하면은 로직 칩 패드(17)의 상면과 접촉할 수 있다. 따라서 센싱 칩 패드(37)는 로집 칩 패드(17)와 전기적으로 연결될 수 있다. 센싱 칩 패드(37)는 복수 개가 제공될 수 있다. 복수 개의 센싱 칩 패드(37)는 서로 제2 방향(D2) 및/또는 제3 방향(D3)으로 이격될 수 있다. 그러나 이하에서 편의 상 센싱 칩 패드(37)는 단수로 기술하도록 한다. 마이크로 렌즈 어레이(39)는 센싱 몸체(31)의 상면(31u) 상에 위치할 수 있다. 마이크로 렌즈 어레이(39)는 빛을 받아들여, 센싱 몸체(31) 내부에 위치한 포토 다이오드 등에 전달할 수 있다.
실시 예들에서, 로직 몸체(11)와 센싱 몸체(31)는 실리콘층 몸체를 형성할 수 있다. 즉, 로직 몸체(11)와 센싱 몸체(31)를 합쳐 실리콘층 몸체라 칭할 수 있다. 실리콘층 몸체의 두께는 d1일 수 있다. 예를 들어, d1은 100μm 내지 200μm일 수 있다. 보다 구체적으로, d1은 약 150μm일 수 있다. 그러나 이에 한정하는 것은 아니다.
몰딩층(5)은 실리콘층(2) 하에 위치할 수 있다. 즉, 실리콘층(2)은 몰딩층(5) 상에 위치할 수 있다. 몰딩층(5)은 몰딩층 몸체(51), 몰딩층 비아(53) 및 연결 볼(55) 등을 포함할 수 있다. 몰딩층 몸체(51)는 몰딩층 비아(53) 등의 측면을 감쌀 수 있다. 몰딩층 몸체(51)는 에폭시 몰딩 컴파운드(Epoxy Molding Copound, EMC) 등을 포함할 수 있다. 몰딩층 몸체(51)의 두께는 d2라 칭할 수 있다. 예를 들어, d2는 50μm 내지 150μm일 수 있다. 보다 구체적으로, d2는 약 100μm일 수 있다. 그러나 이에 한정하는 것은 아니다. 몰딩층 몸체(51)의 수평 방향으로의 너비는, 실리콘층 몸체의 수평 방향으로의 너비와 실질적으로 동일 또는 유사할 수 있다. 보다 구체적으로, 몰딩층 몸체(51)의 평면적 관점에서의 면적은, 실리콘층 몸체의 평면적 관점에서의 면적과 실질적으로 동일 또는 유사할 수 있다. 몰딩층 몸체(51)의 상면(51u)은 실리콘층 몸체의 하면과 접할 수 있다. 즉, 몰딩층 몸체(51)의 상면(51u)은 로직 몸체(11)의 하면(11b)과 접할 수 있다. 몰딩층 몸체(51)의 하면(51b) 상에 연결 볼(55) 등이 위치할 수 있다. 몰딩층 비아(53)는 몰딩층 몸체(51) 내에서 제1 방향(D1)으로 연장될 수 있다. 몰딩층 비아(53)는 전도성 물질을 포함할 수 있다. 예를 들어, 몰딩층 비아(53)는 알루미늄(Al) 및/또는 구리(Cu) 등을 포함할 수 있다. 실시 예들에서, 몰딩층 비아(53)의 축은 로직 비아(13)의 축과 실질적으로 동일 선 상에 위치할 수 있다. 즉, 몰딩층 비아(53)의 세로 축은, 로직 비아(13)의 세로 축의 연장선 상에 위치할 수 있다. 몰딩층 비아(53)의 지름은 r2라 칭할 수 있다. 몰딩층 비아(53)의 지름 r2는 로직 비아(13)의 직경 r1보다 작거나 같을 수 있다. 예를 들어, 몰딩층 비아(53)의 지름 r2는 약 15μm 내지 25μm일 수 있다. 보다 구체적으로, 몰딩층 비아(53)의 지름 r2는 약 20μm일 수 있다. 몰딩층 비아(53)의 상면은 연결패드(15)에 접할 수 있다. 몰딩층 비아(53)는 연결패드(15)와 전기적으로 연결될 수 있다. 실시 예들에서, 몰딩층 비아(53)는 복수 개가 제공될 수 있다. 복수 개의 몰딩층 비아(53)는 서로 제2 방향(D2) 및/또는 제3 방향(D3)으로 이격될 수 있다. 복수 개의 몰딩층 비아(53)의 각각은 로직 비아(13)의 각각에 전기적으로 연결될 수 있다. 복수 개의 몰딩층 비아(53)의 각각의 축은, 그에 연결되는 로직 비아(13)의 각각의 축과 실질적으로 동일 선 상에 위치할 수 있다. 이상에서 몰딩층 비아(53)는 복수 개가 제공되는 것으로 한정하였으나, 이하에서는 편의 상 몰딩층 비아(53)는 단수로 기술하도록 한다. 연결 볼(55)은 몰딩층 비아(53)의 하면에 결합될 수 있다. 연결 볼(55)을 통해, 몰딩층 비아(53)는 외부에 전기적으로 연결될 수 있다. 실시 예들에서, 연결 볼(55)은 몰딩층 비아(53)의 개수만큼 제공될 수 있다. 그러나 이하에서 편의 상 연결 볼(55)은 단수로 기술하도록 한다.
글래스(G)는 실리콘층(2)으로부터 제1 방향(D1)으로 이격될 수 있다. 즉, 글래스(G)는 센싱 칩(3)으로부터 위로 이격될 수 있다. 글래스(G)와 센싱 칩(3) 사이에 캐비티(Ch)가 제공될 수 있다. 글래스(G)는 빛을 투과시킬 수 있다. 글래스(G)를 통과한 빛을 마이크로 렌즈 어레이(39)를 거쳐, 포토 다이오드에 입사될 수 있다. 글래스(G)의 두께는 실리콘층(2)의 두께보다 두꺼울 수 있다. 예를 들어, 글래스(G)의 두께는 약 300μm 내지 400μm일 수 있다. 보다 구체적으로, 글래스(G)의 제1 방향(D1)으로의 두께는 약 350μm일 수 있다. 그러나 이에 한정하는 것은 아니며, 글래스(G)의 두께는 구체적 설계 적용에 따라 다양하게 정해질 수 있다.
연결 댐(D)은 실리콘층(2) 상에 위치할 수 있다. 예를 들어, 연결 댐(D)은 센싱 칩(3) 상에 결합될 수 있다. 보다 구체적으로, 연결 댐(D)은 센싱 몸체(31)의 상면(31u) 상에 결합될 수 있다. 그러나 이에 한정하는 것은 아니다. 즉, 도 1에 도시된 것과는 달리 센싱 칩(3)의 수평 방향으로의 너비가 로직 칩(1)의 수평 방향으로의 너비보다 작은 경우, 연결 댐(D)은 로직 몸체(11)의 상면(11u) 상에 결합될 수도 있다. 연결 댐(D)의 두께는 약 100μm 내지 200μm일 수 있다. 보다 구체적으로, 연결 댐(D)의 제1 방향(D1)으로의 두께는 약 150μm일 수 있다. 그러나 이에 한정하는 것은 아니며, 연결 댐(D)의 두께는 구체적 설계 적용에 따라 다양하게 정해질 수 있다. 연결 댐(D)에 의해 글래스(G)가 실리콘층(2)으로부터 이격될 수 있다. 즉, 글래스(G)는 연결 댐(D)에 의해 실리콘층(2)으로부터 위로 이격된 상태로 위치가 고정될 수 있다. 연결 댐(D)에 의해, 캐비티(Ch)가 정의될 수 있다.
도 1B는 도 1A의 X부분을 확대하여 나타낸 확대 단면도이다.
도 1B를 참고하면, 로직 몸체(11)는 베이스층(111) 및 배선층(113)을 포함할 수 있다. 로직 비아(13)는 베이스층(111) 및 배선층(113) 내에서 상하로 연장될 수 있다. 배선층(113)은 베이스층(111) 상에 위치할 수 있다. 배선층(113) 내에는 배선 구조체(113a)가 위치할 수 있다. 배선 구조체(113a)는 베이스층(111) 내의 비아 및/또는 센싱 칩(3)의 패드 등과 전기적으로 연결될 수 있다. 이하에서, 편의 상 로직 칩은 도 1과 같이 간단하게 도시하도록 한다.
도 2는 본 발명의 실시 예들에 따른 반도체 패키지를 나타낸 저면도이다.
도 2를 참고하면, 반도체 패키지의 밑에는 실리콘층이 아닌 몰딩층(5)이 노출될 수 있다. 즉, 반도체 패키지의 하면은 몰딩층(5)의 하면(51b)을 의미할 수 있다. 연결 볼(55)이 몰딩층(5)의 하면(51b) 상에 위치하여 외부로 노출되어 있을 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 의하면, 실리콘층의 밑에 몰딩층이 더 구비될 수 있다. 실리콘층의 하면과 몰딩층의 상면은 결합될 수 있다. 즉, 실리콘층과 몰딩층은 기계적 강도 측면에서, 하나의 층(layer)을 형성할 수 있다. 따라서 실리콘층의 기계적 강도를 몰딩층이 보강할 수 있다. 실리콘층의 두께가 얇더라도, 몰딩층이 강도를 향상시킬 수 있다. 이에 따라 실리콘층이 얇더라도, 크랙(crack)이 발생하는 것을 방지할 수 있다. 예를 들어, 얇은 실리콘층이 상대적으로 두꺼운 글래스의 하중에 의해 깨지는 것을 방지할 수 있다. 보다 구체적으로, 실리콘층 상에 연결 댐을 이용해 글래스를 결합시킨 뒤, 이를 운반하거나 패키징 하는 과정에서 힘을 가하더라도, 두꺼운 글래스의 하중에 의해 실리콘층이 깨지는 것을 방지할 수 있다. 연결 댐과 실리콘층이 만나는 부분에서 발생되는 응력 집중 현상을 완화할 수 있다. 혹은, 연결 댐과 실리콘층이 만나는 부분에서 응력 집중 현상이 발생하더라도 실리콘층의 크랙을 방지할 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지에 의하면, 실리콘층의 기계적 강도를 확보할 수 있다. 보다 구체적으로, 실리콘층의 두께를 증가시키지 않고서도 실리콘층의 강도를 보강할 수 있다. 따라서 얇은 실리콘층을 사용하더라도, 실리콘층의 크랙을 방지할 수 있다. 즉, 실리콘층의 두께를 얇게 사용하는 것이 가능할 수 있다. 이에 따라 실리콘층을 관통하는 비아의 직경이 일정 수준 이상으로 커지는 것을 방지할 수 있다. 실리콘층을 관통하는 비아의 직경을 일정 수준 이하로 유지할 수 있므로, 실리콘층 내에서 비아가 차지하는 면적을 줄일 수 있다. 이에 따라 실리콘층 내부에서 비아가 위치한 영역 인근을 의미하는 KoZ(Keep out Zone)의 면적을 줄일 수 있다. KoZ 내에서는, 비아를 채운 도전성 물질과 비아 주변의 실리콘 간의 열팽창계수 차이로 인해, 열 응력(thermal stress)이 발생할 수 있다. 따라서 KoZ 내에서는 트랜지스터 등의 배치가 쉽지 않을 수 있다. KoZ의 면적이 증가하면, 실리콘층 내부에서 트랜지스터의 배치가 상대적으로 제한될 수 있다. 반대로 KoZ의 면적이 줄어들면, 실리콘층 내부에서 트랜지스터 등의 배치를 위한 면적이 늘어날 수 있다. 따라서 본 발명의 반도체 패키지와 같이 실리콘층의 비아의 두께를 일정 수준 이하로 유지할 수 있으면, 실리콘층 내부에서 다양한 소자의 배치가 상대적으로 자유로울 수 있다. 이에 따라 반도체 소자의 설계 제약은 줄어들 수 있다.
도 3은 본 발명의 실시 예들에 다른 반도체 패키지 제조방법을 나타낸 순서도이다.
도 3을 참고하면, 반도체 패키지 제조방법(S)은 예비 실리콘층을 형성하는 것(S1), 예비 실리콘층을 절단하는 것(S2), 실리콘층을 웨이퍼 글래스 상에 결합시키는 것(S3), 실리콘층 상에 웨이퍼 몰딩을 진행하는 것(S4), 예비 몰딩층에 비아 홀을 형성하는 것(S5), 몰딩층 비아를 형성하는 것(S6) 및 웨이퍼 글래스를 절단하는 것(S7) 등을 포함할 수 있다.
이하에서, 도 4 내지 도 12 등을 참고하여 반도체 패키지 제조방법(S)의 각 단계를 상세히 서술하도록 한다.
도 4 내지 도 12는 도 3의 반도체 패키지 제조방법에 따라 반도체 패키지를 제조하는 과정을 순차적으로 나타낸 단면도이다.
도 4 및 도 3을 참고하면, 예비 실리콘층을 형성하는 것(S1)은 제1 웨이퍼(W1)와 제2 웨이퍼(W2)를 접합시키는 것을 포함할 수 있다. 제1 웨이퍼(W1)는 로직 칩을 구성하는 다양한 능동 소자 및 수동 소자를 포함할 수 있다. 제2 웨이퍼(W2)는 센싱 칩을 구성하는 다양한 소자를 포함할 수 있다. 제1 웨이퍼(W1)와 제2 웨이퍼(W2)는 다이렉트 웨이퍼 본딩(Direct Wafer Bonding)으로 접합될 수 있다. 즉, 제1 웨이퍼(W1)와 제2 웨이퍼(W2)는 웨이퍼 온 웨이퍼(Wafer on Wafer, WOW) 본딩 공정을 통해 접합될 수 있다. 따라서 제1 웨이퍼(W1)의 상면과 제2 웨이퍼(W2)의 하면은 직접 접촉될 수 있다. 예를 들어, 제1 웨이퍼(W1)의 상면과 제2 웨이퍼(W2)의 하면이 접합되고, 제1 웨이퍼(W1)의 패드와, 제2 웨이퍼(W2)의 패드는 단순 접촉될 수 있다. 혹은, 제1 웨이퍼(W1)의 패드와, 제2 웨이퍼(W2)의 패드가 직접 접합될 수도 있다. 접합된 제1 웨이퍼(W1)와 제2 웨이퍼(W2)는 예비 실리콘층이라 칭할 수 있다.
도 5 및 도 3을 참고하면, 예비 실리콘층을 절단하는 것(S2)은 예비 실리콘층을 절단(sawing)하여 실리콘층(2)을 형성하는 것을 포함할 수 있다. 보다 구체적으로, 제1 웨이퍼(W1)와 제2 웨이퍼(W2)의 접합에 의해 예비 실리콘층이 형성된 후, 예비 실리콘층을 일정 크기로 절단할 수 있다. 예비 실리콘층은 절단되어 복수 개의 실리콘층(2)으로 나뉠 수 있다.
도 6 및 도 3을 참고하면, 실리콘층을 웨이퍼 글래스 상에 결합시키는 것(S3)은 연결 댐(D)을 이용해 실리콘층(2)을 웨이퍼 글래스(WG) 상에 결합시키는 것을 포함할 수 있다. 보다 구체적으로, 연결 댐(D)은 실리콘층(2)에서 마이크로 렌즈 어레이(39)가 노출되는 면과 웨이퍼 글래스(WG)의 일면을 연결시킬 수 있다. 실시 예들에서, 웨이퍼 글래스(WG)는 웨이퍼(wafer) 상태의 글래스 기판을 의미할 수 있다. 하나의 웨이퍼 글래스(WG) 상에는 복수 개의 실리콘층(2)이 결합될 수 있다. 복수 개의 실리콘층(2)은 서로 수평 방향으로 이격된 채 하나의 웨이퍼 글래스(WG) 상에 결합될 수 있다. 실리콘층(2)은 칩(chip) 형태를 포함할 수 있다. 따라서 웨이퍼(wafer) 상태인 하나의 웨이퍼 글래스(WG) 상에 복수 개의 칩(chip) 형태인 실리콘층(2)을 결합시키는 것은, CoW(Chip on Wafer) 공정을 의미할 수 있다.
도 7 및 도 3을 참고하면, 실리콘층 상에 웨이퍼 몰딩을 진행하는 것(S4)은 실리콘층(2) 및/또는 웨이퍼 글래스(WG) 상에 예비 몰딩층(5m)을 형성하는 것을 포함할 수 있다. 예비 몰딩층(5m)의 형성은 웨이퍼 상태인 웨이퍼 글래스(WG) 상에서 진행될 수 있다. 예비 몰딩층(5m)은 로직 몸체의 하면(11b), 연결패드(15), 실리콘층(2)의 측면 및/또는 웨이퍼 글래스(WG)의 노출면을 덮을 수 있다. 예비 몰딩층(5m)은 로직 몸체의 하면(11b)에 직접 접촉할 수 있다. 즉, 예비 몰딩층(5m)은 실리콘층(2)에 직접 접촉할 수 있다.
도 8 및 도 3을 참고하면, 예비 몰딩층에 비아 홀을 형성하는 것(S5)은 예비 몰딩층(5m)에 비아 홀(5mh)을 형성하여 연결패드(15) 또는 로직 비아(13)를 노출시키는 것을 포함할 수 있다. 비아 홀(5mh)은 예비 몰딩층(5m)의 상면에서 밑으로 함입되어 형성될 수 있다. 실시 예들에서, 비아 홀(5mh)은 복수 개가 형성될 수 있다. 복수 개의 비아 홀(5mh)은 수평 방향으로 서로 이격될 수 있다. 그러나 이하에서, 편의 상 비아 홀(5mh)은 단수로 기술하도록 한다. 비아 홀(5mh)은 다양한 방법으로 형성될 수 있다. 예를 들어, 비아 홀(5mh)은 드릴을 이용하여 형성될 수 있다. 보다 구체적으로, 비아 홀(5mh)은 레이저 드릴(laser drill)을 이용하여 형성될 수 있다. 그러나 이에 한정하는 것은 아니며, 비아 홀(5mh)은 다른 방법으로 형성될 수도 있다.
도 9 및 도 3을 참고하면, 몰딩층 비아를 형성하는 것(S6)은 비아 홀(5mh, 도 8 참고)에 도전성 물질을 채워 넣는 것을 포함할 수 있다. 비아 홀에 채워진 도전성 물질은 몰딩층 비아(53)를 형성할 수 있다. 실시 예들에서, 도전성 물질은 알루미늄(Al) 또는 구리(Cu) 등의 금속성 물질을 포함할 수 있다. 도전성 물질은 비아 홀에 다양한 방법으로 채워질 수 있다. 예를 들어, 도전성 물질은 전기도금 등의 공정을 통해 채워질 수 있다. 그러나 이에 한정하는 것은 아니며, 도전성 물질은 기타 다른 방법으로 비아 홀 내에 채워질 수도 있다. 비아 홀이 복수 개가 제공되는 경우, 복수 개의 비아 홀에 모두 도전성 물질이 채워질 수 있다. 비아 홀이 연결패드(15) 또는 로직 비아(13)를 노출시킨 상태에서 비아 홀에 도전성 물질을 채워 넣으므로, 몰딩층 비아(53)는 연결패드(15) 및/또는 로직 비아(13)와 접촉할 수 있다. 따라서 몰딩층 비아(53)는 연결패드(15) 및/또는 로직 비아(13)에 전기적으로 연결될 수 있다.
도 10을 참고하면, 몰딩층 비아(53) 상에 연결 볼(55)을 결합시킬 수 있다. 몰딩층 비아(53)가 복수 개가 제공되는 경우, 연결 볼(55)도 복수 개가 제공될 수 있다. 그러나 이하에서, 편의 상 연결 볼(55)은 단수로 기술하도록 한다. 연결 볼(55)은 솔더 볼 등을 포함할 수 있다. 연결 볼(55)은 몰딩층 비아(53)에 전기적으로 연결될 수 있다. 연결 볼(55)은 몰딩층 비아(53)를 외부와 전기적으로 연결시킬 수 있다.
도 11 및 도 3을 참고하면, 웨이퍼 글래스를 절단하는 것(S7)은 웨이퍼 상태인 웨이퍼 글래스(WG) 및/또는 예비 몰딩층(5m)을 절단(sawing)하는 것을 포함할 수 있다. 절단된 웨이퍼 글래스(WG)는 복수 개의 글래스(G)로 나뉠 수 있다. 절단된 예비 몰딩층(5m)은 복수 개의 몰딩층(5m)으로 나뉠 수 있다. 복수 개로 분리된 소자의 각각은 반도체 패키지라 칭할 수 있다. 실시 예들에서, 실리콘층(2)의 크기를 기준으로, 웨이퍼 상태인 웨이퍼 글래스(WG) 및/또는 예비 몰딩층(5m)을 절단할 수 있다. 따라서 몰딩층(5)의 평면적 관점에서의 면적은, 실리콘층(2)의 평면적 관점에서의 면적과 실질적으로 동일 또는 유사할 수 있다. 또한, 글래스(G)의 평면적 관점에서의 면적은, 실리콘층(2)의 평면적 관점에서의 면적과 실질적으로 동일 또는 유사할 수 있다. 따라서 복수 개로 나뉜 반도체 패키지의 각각은 칩 스케일 패키지(Chip-Scale Package, CSP)가 될 수 있다.
도 12를 참고하면, 절단된 반도체 패키지를 기판(PS) 상에 결합시키는 것을 더 포함할 수 있다. 기판(PS)은 인쇄회로기판(Printed Circuit Board, PCB) 또는 재배선 기판(Redistribution Layer, RDL) 등을 포함할 수 있다. 보다 구체적으로, 반도체 패키지는 연결 볼(55)에 의해 기판(PS) 상에 결합될 수 있다. 반도체 패키지는 연결 볼(55)에 의해 기판(PS)에 전기적으로 연결될 수 있다. 반도체 패키지는 기판(PS)을 매개로, 외부와 전기적으로 연결될 수 있다.
도시되지는 아니하였지만, 반도체 패키지는 메모리 칩 등을 매개로 기판(PS)에 결합될 수도 있다. 보다 구체적으로, 몰딩층(5) 아래에 메모리 칩 등이 더 배치되고, 메모리 칩이 기판 상에 결합될 수 있다. 즉, 반도체 패키지는 센싱 칩, 로직 칩 및 메모리 칩이 적층된 3-stack 형태의 반도체 패키지를 의미할 수도 있다. 그러나 이에 한정하는 것은 아니며, 반도체 패키지는 도 1에 도시된 바와 같이 센싱 칩과 로직 칩이 적층된 2-stack 형태의 반도체 패키지를 의미할 수도 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법에 의하면, 실리콘층 하에 몰딩층을 형성할 때, 웨이퍼 레벨의 몰딩을 통해 공정을 진행할 수 있다. 따라서 한 번에 몰딩을 진행하므로, 신속하고 간편한 공정이 가능할 수 있다. 이에 따라 공정 전체의 효율성이 향상될 수 있다.
본 발명의 예시적인 실시 예들에 따른 반도체 패키지 제조방법에 의하면, 몰딩 비아의 직경이 로직 비아의 직경보다 클 수 있다. 이를 위해, 몰딩 비아가 채워지는 비아 홀의 직경도 상대적으로 클 수 있다. 따라서 웨이퍼 레벨에서의 몰딩 후, 비아 홀을 형성하는 것은 용이할 수 있다. 즉, 상대적으로 큰 직경의 비아 홀을 형성하므로, 비아 홀 형성 공정의 난이도는 상대적으로 쉬울 수 있다. 이에 따라 공정이 간소화될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
2: 실리콘층
5: 몰딩층
51: 몰딩층 몸체
53: 몰딩층 비아
55: 연결 볼
1: 로직 칩
11: 로직 몸체
13: 로직 비아
15: 연결패드
17: 로직 칩 패드
3: 센싱 칩
31: 센싱 몸체
37: 센싱 칩 패드
39: 마이크로 렌즈 어레이
G: 글래스
D: 연결 댐
Ch: 캐비티

Claims (10)

  1. 몰딩층;
    상기 몰딩층 상의 실리콘층;
    상기 실리콘층으로부터 위로 이격된 글래스; 및
    상기 실리콘층에 결합되며 상기 실리콘층과 상기 글래스를 연결하는 연결 댐; 을 포함하되,
    상기 실리콘층은:
    실리콘층 몸체;
    상기 실리콘층 몸체 내에서 상하로 연장되는 실리콘층 비아; 및
    상기 실리콘층 몸체의 상면 상의 마이크로 렌즈 어레이; 를 포함하고,
    상기 실리콘층 몸체의 하면은 상기 몰딩층의 상면에 접하고,
    상기 몰딩층은:
    몰딩층 몸체;
    상기 몰딩층 몸체 내에서 상하로 연장되며 상기 실리콘층 비아에 전기적으로 연결되는 몰딩층 비아; 및
    상기 몰딩층 비아의 하면에 연결되는 연결 볼; 을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 실리콘층 몸체의 두께는 100μm 내지 200μm이고,
    상기 몰딩층 몸체의 두께는 50μm 내지 150μm인 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 몰딩층 비아의 직경은 상기 실리콘층 비아의 직경보다 큰 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 실리콘층은 로직 칩 및 상기 로직 칩 상의 센싱 칩을 포함하되,
    상기 로직 칩의 하면은 상기 몰딩층의 상면에 접하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 로직 칩의 상면과 상기 센싱 칩의 하면은 웨이퍼 본딩으로 접합되는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 실리콘층은 상기 실리콘층 몸체의 하면 상에 위치하는 연결패드를 더 포함하며,
    상기 연결패드의 상면은 상기 실리콘층 비아의 하면에 접하고,
    상기 연결패드의 하면은 상기 몰딩층 비아의 상면에 접하되,
    상기 실리콘층 비아의 축과 상기 몰딩층 비아의 축은 동일 선 상에 위치하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 실리콘층 비아의 하면과 상기 몰딩층 비아의 상면은 접하되,
    상기 실리콘층 비아의 축과 상기 몰딩층 비아의 축은 동일 선 상에 위치하는 반도체 패키지.
  8. 제1 방향으로 연장되는 복수 개의 몰딩층 비아를 포함하는 몰딩층;
    상기 제1 방향으로 연장되는 복수 개의 로직 비아를 포함하는 로직 칩;
    상기 로직 칩 상의 센싱 칩;
    상기 센싱 칩으로부터 상기 제1 방향으로 이격되는 글래스; 및
    상기 글래스와 상기 센싱 칩을 연결하는 연결 댐; 을 포함하되,
    상기 복수 개의 몰딩층 비아는 서로 상기 제1 방향에 교차되는 제2 방향으로 이격되고,
    상기 복수 개의 로직 비아는 서로 상기 제2 방향으로 이격되며,
    상기 복수 개의 몰딩층 비아의 각각은 상기 복수 개의 로직 비아의 각각에 연결되며,
    상기 몰딩층은:
    상기 몰딩층 비아를 둘러싸는 몰딩층 몸체; 및
    상기 몰딩층 비아의 하면에 결합되는 연결 볼; 을 더 포함하고,
    상기 로직 칩의 하면은 상기 몰딩층 몸체의 상면에 접하되,
    상기 로직 칩은 상기 로직 비아의 하면에 접하는 연결패드를 더 포함하며,
    상기 센싱 칩은 마이크로 렌즈 어레이를 더 포함하는 반도체 패키지.
  9. 제1 웨이퍼와 제2 웨이퍼를 접합하여 예비 실리콘층을 형성하는 것;
    상기 예비 실리콘층을 절단하여 복수 개의 실리콘층을 형성하는 것;
    상기 복수 개의 실리콘층을 웨이퍼 글래스 상에 결합시키는 것;
    상기 복수 개의 실리콘층 상에 웨이퍼 몰딩으로 예비 몰딩층을 형성하는 것;
    상기 예비 몰딩층에 비아 홀을 형성하는 것;
    상기 비아 홀에 도전성 물질을 채워 몰딩층 비아를 형성하는 것; 및
    상기 복수 개의 실리콘층의 각각을 기준으로 상기 예비 몰딩층 및 상기 웨이퍼 글래스를 절단하여 칩 스케일(Chip-Scale)의 패키지를 형성하는 것; 을 포함하되,
    상기 복수 개의 실리콘층의 각각은 로직 칩 및 상기 로직 칩 상의 센싱 칩을 포함하고,
    상기 센싱 칩은 마이크로 렌즈 어레이를 포함하며,
    상기 로직 칩은 상기 몰딩층 비아에 연결되는 로직 비아를 포함하되,
    상기 복수 개의 실리콘층을 웨이퍼 글래스 상에 결합시키는 것은 상기 복수 개의 실리콘층의 각각을 연결 댐을 매개로 상기 웨이퍼 글래스 상에 결합시키는 것을 포함하는 반도체 패키지 제조방법.
  10. 제 15 항에 있어서,
    상기 예비 몰딩층에 비아 홀을 형성하는 것은 레이저 드릴을 사용하여 상기 비아 홀을 형성하는 것을 포함하는 반도체 패키지 제조방법.



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