KR101782224B1 - 이미지 센서 칩 측벽 배선 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

이미지 센서 칩을 패키지 기판에 본딩 및/또는 전기적으로 결합시키는 측벽 배선 구조체를 갖는 이미지 센서 칩이 제공된다. 이미지 센서 칩은 입사 광을 감지하도록 구성된 집적 회로(IC)를 지지하는 기판을 포함한다. 측벽 배선 구조체는 기판의 측벽을 따라 IC와 전기적으로 결합되도록 배열된다. 이미지 센서 칩과 해당 이미지 센서 칩을 포함하는 이미지 센서 패키지를 제조하는 방법도 제공된다.

Description

이미지 센서 칩 측벽 배선{IMAGE SENSOR CHIP SIDEWALL INTERCONNECTION}
디지털 카메라와 광학 이미지 형성 장치는 이미지 센서를 채용한다. 이미지 센서는 광학 이미지를 디지털 이미지로 표현될 수 있는 디지털 데이터로 변환시킨다. 이미지 센서는 화소 센서들의 어레이와 지원 로직을 포함한다. 어레이 중의 화소 센서들은 입사 광을 측정하기 위한 단위 소자들이고, 지원 로직은 측정치의 판독을 가능케 한다. 이미지 센서들은 전하 결합 소자(CCDs), 상보적 금속 산화물 반도체(CMOS) 소자 또는 후면 조광(BSI) 소자로서 구현된다.
본 발명의 여러 측면들은 첨부 도면을 함께 판독시 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작도된 것은 아님을 밝힌다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 측벽 배선 구조체를 갖는 이미지 센서 칩을 포함하는 이미지 센서 패키지의 일부 실시예의 단면도를 나타낸다.
도 2는 도 1에 따른 이미지 센서 칩의 일부 실시예의 단면도를 나타낸다.
도 3은 도 1에 따른 이미지 센서 칩의 일부 실시예의 상면도를 나타낸다.
도 4는 측벽 배선 구조체를 갖는 이미지 센서 칩을 포함하는 이미지 센서 패키지의 대안적인 실시예의 단면도를 나타낸다.
도 5는 도 4에 따른 이미지 센서 칩의 일부 실시예의 단면도를 나타낸다.
도 6은 도 4에 따른 이미지 센서 칩의 일부 실시예의 상면도를 나타낸다.
도 7은 측벽 배선 구조체를 갖는 이미지 센서 칩을 포함하는 이미지 센서 패키지를 제조하기 위한 방법의 일부 실시예의 흐름도를 나타낸다.
도 8은 도 1-3에 따른 측벽 배선 구조체를 갖는 이미지 센서 칩을 제조하기 위한 방법의 일부 실시예의 흐름도를 나타낸다.
도 9는 도 4-6에 따른 측벽 배선 구조체를 갖는 이미지 센서 칩을 제조하기 위한 방법의 일부 실시예의 흐름도를 나타낸다.
도 10-28은 측벽 배선 구조체를 갖는 이미지 센서 칩의 여러 제조 단계에서의 일부 실시예에 대한 일련의 단면도 및 상면도를 나타낸다.
본 발명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 발명을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 발명은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
더욱이, "제1", "제2", "제3" 등의 용어는 여기서 하나의 도면 또는 일련의 도면 내에서 서로 상이한 요소 간을 구별하기 위해 설명의 편의상 사용될 수 있다. "제1", "제2", "제3" 등은 대응하는 요소를 기술하는 것으로 의도된 것이 아니다. 그러므로, 제1 도면과 관련하여 기술된 "제1 유전층"은 다른 도면과 관련하여 기술된 "제1 유전층"에 반드시 대응하는 것은 아닐 수 있다.
이미지 센서는 통상 벌크형 기판 또는 웨이퍼 위에 대량으로 제조된다. 이후, 이미지 센서들과 대응하는 다이는 분리 또는 단편화(singulated)되어 칩을 형성하는데, 칩은 통상 사용을 위해 패키징된다. 패키징은 충격과 부식에 대한 보호, 외부 장치로의 이미지 센서 칩의 접촉 및 방열을 제공한다. 패키징은 패키지 기판 위로 이미지 센서 칩을 접합하고 이미지 센서 칩을 패키지 기판에 전기적으로 결합하는 것을 포함한다. 또한, 이미지 센서 칩을 패키지 기판으로 둘러싸기(encapsulate) 위해 이미지 센서 칩 위에 하우징 구조체가 형성된다. 이후, 완성된 패키지는 플렉시블 인쇄 회로(FPC) 및/또는 외부 장치에 접합 및/또는 전기적으로 결합될 수 있다.
이미지 센서 칩을 패키징하기 위한 일부 방법에 따르면, 이미지 센서 칩은 볼 그리드 어레이(BGA)에 접합된다. BGA는 패키지 기판과, 이미지 센서 칩과 반대인 해당 패키지 기판의 측면에 배열된 땜납 볼들의 어레이를 포함한다. 이후, 이미지 센서 칩은 해당 이미지 센서 칩을 패키지 기판에 와이어 본딩하는 것에 의해 패키지 기판을 통해 땜납 볼의 어레이에 전기적으로 결합된다. 와이어 본딩 패키징 방법은 저비용이고 채용이 용이하다. 그러나, 와이어 본딩 패키징 방법은 이미지 센서 칩과 패키지 기판 사이에 높은 저항도 가져온다. 이것은 결국 저항을 증가시키는 것에 의해 이미지 센서 칩과 외부 장치 사이의 성능을 떨어뜨린다. 또한, 와이어 본딩 패키징 방법은 패키지 크기를 증가시키게 된다.
이미지 센서 칩을 패키징하기 위한 다른 방법에 따르면, 이미지 센서 칩의 본드 패드 위에 금 스터트 또는 범프가 형성된다. 이후, 이미지 센서 칩은 금 스터드 또는 범프를 통해 패키지 기판에 플립 칩/금 스터드 본딩(GSB)된다. 본딩은 금 스터드와 패키지 기판을 통해 이미지 센서 칩을 패키지 기판의 바닥 위의 땜납 볼들의 어레이에 전기적으로 결합시킨다. 플립 칩/GSB 패키징 방법은 (와이어 본딩에 비해) 패키지 크기를 작게 하고 이미지 센서 칩과 패키지 기판 사이의 저항을 낮춘다. 후자는 저항을 감소시키는 것에 의해 이미지 센서 칩과 외부 장치 간의 성능을 향상시킨다. 그러나, 플립 칩/GSB 패키징 방법은 복잡하기도 하고, 특별한 칩 설계를 필요로 하고, 수율이 낮다.
이미지 센서 칩을 패키징하기 위한 또 다른 방법에 따르면, 이미지 센서 칩은 관통 실리콘 비아(TSVs)가 해당 이미지 센서 칩의 후면 상의 본드 패드에 연결되는 것으로 형성된다. 이후, 본드 패드 위에 금 스터드 또는 범프가 형성되고, 금 스터드 또는 범프를 통해 이미지 센서가 BGA에 본딩된다. BGA는 패키지 기판과, 이미지 센서 칩과 반대인 해당 패키지 기판의 측면에 배열된 땜납 볼들의 어레이를 포함한다. 본딩은 금 스터드와 패키지 기판을 통해 이미지 센서 칩을 땜납 볼들의 어레이에 전기적으로 결합시킨다. TSV/GSB 패키징 방법은 칩-스케일의 패키지를 형성하고 이미지 센서 칩과 외부 장치 사이의 저 저항 연결을 제공한다. 그러나, TSV/GSB 패키징 방법은 고 비용이고, 특별한 칩 설계를 필요로 하며, 고성능의 하드웨어에 한정된다. 또하느 패키지의 높이는 땜납 볼의 높이에 의해 제한된다.
전술한 바에 따르면, 본 발명은 이미지 센서 칩을 패키징하는 개선된 방법을 지향한다. 개선된 방법은 이미지 센서 칩과 패키지 기판을 본딩 및/또는 전기적으로 결합하기 위해 이미지 센서 칩과 패키지 기판 사이에 측벽 배선을 적용한다. 공지된 패키징 방법에 비해, 패키지 기판은 FPC 또는 외부 장치의 성분일 수 있다. 따라서, 본 발명의 패키징 방법은 이미지 센서 칩이 FPC 또는 외부 장치의 성분에 직접 실장되게 할 수 있다. 또한, 본 발명은 개선된 방법의 성과로부터 얻어진 개선된 이미지 센서 패키지를 지향한다. 개선된 이미지 센서 패키지는 이미지 센서 칩을 패키지 기판에 본딩 및/또는 전기적으로 결합하는 측벽 배선 구조체를 채용한다.
개선된 방법과 개선된 패키지는 후면 조광(BSI) 기술과 양립 가능하며, 이미지 센서 패키지의 조립은 낮은 진입 레벨로 유리하게 단순화된다. 또한, 이미지 센서 칩과 FPC 또는 외부 장치 간에 저 저항 및 고 성능이 유리하게 달성되므로, BGA 또는 플립 칩 기판이 필요치 않다. 또한, 크기와 높이가 유리하게도 예컨대, 칩-스케일(즉, 칩의 크기의 1.2배 이하)로 감소된다.
도 1을 참조하면, 일부 실시예에 따른 이미지 센서 패키지의 단면도(100)가 제공된다. 이미지 센서 패키지는 이미지 센서 칩(102)의 외주 둘레로 이미지 센서 칩(102)의 측벽 상에 이격된 전도성 측벽 구조체(104)를 갖는 이미지 센서 칩(102)을 포함한다. 전도성 측벽 구조체(104)는 이미지 센서 칩(102)을 외부 장치 및/또는 기판에 본딩 및/또는 전기적으로 결합하기 위해 측벽을 따라 연장된다. 일부 실시예에서, 이미지 센서 칩(102)은 전하 결합 소자(CCD), 상보적 금속 산화물(CMOS) 소자 또는 BSI 소자 중 하나이다.
이미지 센서 칩(102)의 아래에는 해당 이미지 센서 칩(102)보다 작은 점유 면적의 패키지 기판(106)이 배열된다. 패키지 기판(106)의 점유 면적은 예컨대 칩-스케일의 패키지의 경우 이미지 센서 칩(102)의 폭의 1.2배와 길이의 1.2배 미만이다. 일부 실시예에서, 패키지 기판(106)은 벌크형 반도체 기판 또는 실리콘-온-인슐레이터(SOI) 기판이다. 다른 실시예에서, 패키지 기판(106)은 BGA 기판, 다른 칩 또는 집적 회로, 또는 FPC이다.
이미지 센서 칩(102)의 아래와 패키지 기판(106)의 상부 및/또는 내부에 패키지 본드 패드(108)가 배열된다. 패키지 본드 패드(108)는 전도성 측벽 구조체(104)에 수직으로 외측으로 연장되고 패키지 기판(106)을 통해 외부 장치 및/또는 외부 본드 패드(도시 생략)에 전기적으로 결합된다. 예를 들면, 패키지 본드 패드(108)는 이미지 센서 칩(102)과 반대인 패키지 기판(106)의 측면에 배열된 땜납 볼들(도시 생략)에 패키지 기판(106)을 통해 전기적으로 결합된다. 다른 예로서, 패키지 본드 패드(108)는 패키지 기판(106) 내에 배열된 전자 회로(도시 생략)에 패키지 기판(106)을 통해 전기적으로 결합된다.
이미지 센서 칩(102)을 패키지 기판(106)에 본딩 및/또는 전기적으로 결합하기 위해 대응하는 패키지 본드 패드(108)와 대응하는 전도성 측벽 구조체(104) 사이의 이미지 센서 칩(102)의 측벽을 따라 본딩 및/또는 전기적 결합(B/EC) 구조체(110)가 배열된다. 통상적으로, B/EC 구조체(110)와 전도성 측벽 구조체(104) 사이와 B/EC 구조체(110)와 패키지 본드 패드(108) 사이에는 일대일 대응이 존재한다. 또한, B/EC 구조체(110)는 통상 땜납 볼이지만, 다른 종류의 본딩 구조체도 허용될 수 있다.
본딩 및/또는 전기적 결합은 전도성 측벽 구조체(104)를 통해 이미지 센서 칩(102)의 측벽에서 유리하게 수행된다. B/EC 구조체(110) 및/또는 임의의 다른 재료의 개입 없이도 이미지 센서 칩(102)은 패키지 기판(106)에 직접 접합될 수 있고 이미지 센서 칩(102)은 패키지 본드 패드(108)에 직접 접합될 수 있다. 또한, 이미지 센서 패키지의 크기 및 높이는 재료의 개재가 필요치 않고 본딩 및/또는 전기적 결합이 이미지 센서 칩(102)의 측벽과 패키지 기판(106) 간의 작은 마진으로 달성될 수 있기 때문에 감소될 수 있다. 예를 들면, 이미지 센서 패키지의 크기와 높이는 칩-스케일(즉, 칩 크기의 1.2배 미만)로 감소될 수 있다. 또한, 이미지 센서 칩의 레이아웃에 요구되는 변경이 최소 수준이므로 이미지 센서 패키지의 조립은 단순화될 수 있다. 본딩 및/또는 전기적 결합은 BSI 기술과 양립 가능하고, 이미지 센서 칩(102)과 패키지 기판(106) 간에 저저항 및 고성능의 전기적 연결을 달성한다.
패키지 기판(106) 상에 이미지 센서 칩(102)의 외주 둘레로 제1 하우징 구조체(112)가 배열된다. 제1 하우징 구조체(112)는 이미지 센서 칩(102) 위로 수직으로 그리고 이미지 센서 칩(102) 위에서 수평 방향 내측으로 연장됨으로써 이미지 센서 칩 위로 제1 하우징 구조체의 수평 방향 연장부의 측벽 사이에 통상 원형인 제1 개구(114)가 형성된다. 일부 실시예에서, 수평 방향 연장부의 측벽을 따라 제1 나사산(116)들이 배열된다. 수평 방향 연장부의 바닥면에는 제1 본딩 구조체(120)에 의해 유리판과 같은 투명판(118)이 접합되고 이미지 센서 칩(102) 위에서 제1 개구(114)를 가로질러 연장된다.
제1 개구(114) 내부에는 통상 분리 가능하게 제2 하우징 구조체(122)가 배열된다. 일부 실시예에서, 제2 하우징 구조체(122)의 측벽을 따라서는 제1 나사산(116)들과 정합되도록 구성된 제2 나사산(124)들이 배열된다. 제2 하우징 구조체(122)는 이미지 센서 칩(102) 위로 통상 원형인 제2 개구(126)를 포함한다. 제2 개구(126) 내에는 하나 이상의 렌즈(128)가 배열된다. 렌즈(128)는 이미지 센서 칩(102)으로 광을 집광하도록 설계되며, 제2 본딩 구조체(130)에 의해 제2 하우징 구조체(122)에 고정된다.
다른 실시예에서, 이미지 센서 칩(102)은 측벽 배선 구조체를 갖는 다른 종류의 칩으로 대체될 수 있다. 다른 종류의 칩은 메모리 칩(예, 플래시 메모리 칩), 무선(RF) 칩 등을 포함한다.
도 2 및 도 3을 참조하면, 일부 실시예에 따른 이미지 센서 칩의 단면도 및 상면도(200, 300)가 제공된다. 도 3은 도 2의 A-A' 라인을 따라 취한 도면이고, 도 2는 도 3의 B-B' 라인을 따라 취한 도면이다. 이미지 센서 칩은 도 1의 이미지 센서 칩(102)으로서 사용되기 적합하다. 이미지 센서 칩은 이미지 센싱용 집적 회로(IC)를 갖는 IC 영역(202)과 패키지 기판 및/또는 외부 장치로의 외부 연결을 위해 IC 영역(202)을 둘러싸는 엣지 영역(204)을 포함한다. 이후 더 상세히 설명되는 바와 같이, 엣지 영역(204)은 IC 영역(202)을 패키지 기판 및/또는 외부 장치에 본딩 및/또는 전기적으로 결합하기 위해 측벽 배선을 채용한다. 통상, 이미지 센서 칩은 CCD 소자, CMOS 소자 또는 BSI 소자 중 하나이다.
제1 기판(206)은 능동 화소 센서와 같은 화소 센서들의 어레이(208)와 IC 영역(202) 내의 지원 로직 회로(210)(집합적으로 IC 회로)를 지지한다. 제1 기판(206)은 예컨대, 실리콘, 게르마늄 또는 III족 및 V족 원소의 벌크형 기판이다. 대안적으로, 제1 기판(206)은 예컨대 SOI 기판이다. 화소 센서들은 광학 이미지를 디지털 데이터로 변환하기 위한 단위 소자들이며 화소 센서 어레이(208)로 입사되는 광이 국한될 수 있는 최소 면적에 대응한다. 지원 로직 회로(210)는 화소 센서 어레이(208)의 판독을 지원한다. 통상, 지원 로직 회로(210)는 화소 센서 어레이(208)의 외주 둘레에 배열된다.
집합적으로 화소 센서 어레이(208)와 지원 로직 회로(210)를 형성하기 위해 제1 기판(206) 상부 및/또는 내부에 소자층(212)과 BEOL(back-end-of-line) 금속화 스택(214)이 배열된다. 소자층(212)은 이미지 센서 칩의 트랜지스터, 저항기, 캐패시터, 포토다이오드 등과 같은 전자 소자를 포함한다. 소자층(212)은 통상 화소 센서 어레이(208)를 위한 포토다이오드와 같은 광검출기와 지원 로직 회로(210)를 위한 트랜지스터를 포함한다. BEOL 금속화 스택(214)은 층간 절연막(ILD) 층(218) 내에 배열된 하나 이상의 금속화층(216)에 의해 전자 소자들을 상호 연결한다. 하나 이상의 접촉부(220)는 소자층(212)을 금속화층(216)에 전기적으로 결합시키고 하나 이상의 비아(222)는 금속화층(216)을 서로 전기적으로 결합시킨다.
일부 실시예에서, 예시된 바와 같이, 소자층(212)은 BEOL 금속화 스택(214) 위로 제2 기판(224)의 바닥면 상부 및/또는 제2 기판(224)의 내부에 배열된다. 다른 실시예에서, 제2 기판(224)은 생략되고, 소자층(212)은 BEOL 금속화 스택(214) 아래에 제1 기판(206)의 상부면 상부 및/또는 제1 기판(206)의 내부에 배열된다. 통상, 제2 기판(224)은 이미지 센서 칩이 BSI 소자인 경우에 채용되므로, 제1 기판(206)은 캐리어 기판으로서 기능하고 제2 기판(224)은 이미지 센서 기판으로서 기능한다. 제2 기판(224)은 예컨대, 실리콘, 게르마늄, 또는 III족 및 V족 원소의 벌크형 기판이다. 대안적으로 제2 기판(224)은 예컨대 SOI 기판이다.
이미지 센서 칩의 측벽을 따라 ILD 층(218)과 엣지 영역(204) 내에 이미지 센서 본드 패드(226, 228)가 배열된다. 이미지 센서 본드 패드(226, 228)는 BEOL 금속화 스택(214)을 통해 IC 영역(202)에 전기적으로 결합된다. 이미지 센서 본드 패드(226, 228)는 정상 사용시 소자층(212)을 외부 장치에 전기적으로 결합하는 하나 이상의 외부 본드 패드(226)와 웨이퍼 합격 테스팅(WAT) 또는 회로 검사 용도의 하나 이상의 테스팅 본드 패드(228)를 포함한다. 외부 본드 패드(226)와 테스팅 본드 패드(228)는 분리된 것이 유리하다. 일부 실시예에서, 도 3에 예시된 바와 같이, 이미지 센서 본드 패드(226, 228)는 이미지 센서 칩 내로 외측으로 원호를 이루는(arc) 오목한 점유 영역(footprint)을 가진다. 오목한 점유 영역과 측벽 배선의 사용은 이미지 센서 본드 패드(226, 228) 간의 피치를 감소되게 하는데, 이는 본딩과 전기적 결합을 위한 측벽 표면적이 증가되기 때문이다. 예를 들면, 피치(P)는 약 80 마이크로미터로 축소될 수 있다.
이미지 센서 칩의 외주 둘레로는 이미지 센서 본드 패드(226, 228)의 측벽에 인접되게 전도성 측벽 구조체(104)가 배열됨으로써 이미지 센서 칩의 측벽이 형성된다. 일부 실시예에서, 전도성 측벽 구조체(104)는 이미지 센서 칩 내로 외측으로 원호를 이루는 오목한 점유 영역을 가진다. 전도성 측벽 구조체(104)는 이미지 센서 칩의 그 측벽이 패키지 기판과 접합되게 한다. 또한, 전도성 측벽 구조체(104)는 이미지 센서 칩의 그 측벽이 패키지 기판과 전기적으로 결합되게 하도록 BEOL 금속화 스택(214)을 통해 IC 영역(202)과 전기적으로 결합된다. 유익하게도, 이러한 전기적 결합은 이미지 센서 칩과 패키지 기판을 통해 해당 이미지 센서 칩에 연결된 외부 장치 사이에 저저항 및 고성능의 연결을 허용한다. 또한, 이러한 본딩 및/또는 전기적 결합은 유익하게도 용이한 패키징과 감소된 프로파일 및 점유 영역을 허용한다.
IC 영역 둘레로 엣지 영역 내에 내부 밀봉 링(도시 생략)과 외부 밀봉 링(도시 생략)이 배열된다. 내부 밀봉 링은 IC 영역의 외주를 따라 외부 밀봉 링 내에 배열되며, 외부 밀봉 링은 이미지 센서 칩의 측벽을 따라 배열된다. 내부 및 외부 밀봉 링은 IC 영역을 오염(예, 나트륨)으로부터 보호하고, 그리고 반도체 웨이퍼 상에 형성된 복수의 다이를 개별 다이로 분리하도록 채용된 다이 톱 또는 다른 공정에 의해 유도되는 기계적 응력으로부터 보호하는 작용을 한다. 내부 및 외부 밀봉 링은 임의의 두께를 가질 수 있다. 그러나, 일부 실시예에서, 내부 밀봉 링 및/또는 외부 밀봉 링은 10 마이크로미터 두께이다.
화소 센서 어레이(208) 위에 컬러 필터 어레이(234)가 배열되며, 컬러 필터 어레이(234) 위에 마이크로 렌즈 어레이(236)가 배열된다. 컬러 필터 어레이(234)는 화소 센서에 컬러를 할당하도록 배치된 작은 컬러 필터들의 모자이크인데, 이는 화소 센서가 다른 컬러의 광들을 구별할 수 없기 때문이다. 예를 들면, 컬러 필터 어레이(234)는 Bayer 필터이다. Bayer 필터는 50% 녹색, 25% 적색 및 25% 청색의 필터 패턴으로 배열된 적색, 녹색 및 청색 필터의 모자이크이다. 이러한 필터의 배열은 적색, 녹색 및 청색이 다른 조합으로 혼합되어 인간의 눈으로 볼 수 있는 대부분의 컬러를 생성할 수 있으므로 유익하다. 마이크로 렌즈 어레이(236)는 컬러 필터 어레이(234)를 통해 화소 센서 어레이(208)에 광을 집광시킨다.
컬러 필터 어레이(234)와 마이크로 렌즈 어레이(236) 사이에는 평면층(238)이 배열된다. 또한, 일부 실시예에서, 평면층(238)은 제2 기판(224) 및/또는 BEOL 금속화 스택(214)의 상부면 위에 배열된다. 평면층(238)은 컬러 필터 어레이(234)의 상부면을 평탄화시켜 컬러 필터 어레이(234)의 표면 거칠기를 감소시키고 마이크로 렌즈 어레이(236)의 마이크로 렌즈 간의 표면 형태 차이를 감소시킨다. 평면층(238)은 투명하고, 예컨대 실리콘 산화물 또는 알루미늄 산화물을 포함한다.
도 4를 참조하면, 대안적인 실시예에 따른 이미지 센서 패키지의 단면도(400)가 제공된다. 이미지 센서 패키지는 이미지 센서 칩(402)을 포함하는데, 해당 이미지 센서 칩(402)의 상부를 따라 유리판과 같은 투명판(404)이 배열됨으로써 이미지 센서 칩(402)의 내부에 공동(406)이 형성된다. 공동은 이미지 센서 칩(402)의 감지 영역 위에 적절히 배열된다. 일부 실시예에서, 이미지 센서 칩(402)은 CCD, CMOS 또는 BSI 소자 중 하나이다.
이미지 센서 칩(402)의 바닥을 따라 이미지 센서 칩(402)의 도전층(408)이 배열된다. 도전층(408)은 이미지 센서 칩(402)의 바닥의 TSV 홀(410)과 이미지 센서 칩(402)의 측벽의 외측 리세스(412)를 따라 이어진다. TSV 홀(410)을 따라 이어지는 도전층(408)의 영역은 TSV(414)를 형성하고, 외측 리세스(412)를 따라 이어지는 도전층(408)의 영역은 전도성 측벽 구조체(416)를 형성한다. 전도성 측벽 구조체(416)는 이미지 센서 칩(402)을 외부 장치 및/또는 기판에 접합하거나 및/또는 이미지 센서 칩(402)을 TSV(414)를 통해 외부 장치 및/또는 기판에 전기적으로 결합시키기 위해 이미지 센서 칩(402)의 측벽 상에서 이미지 센서 칩(402)의 외주 둘레로 이격되게 배치된다. 통상적으로, 전도성 측벽 구조체(416)와 비아(414) 사이에는 일대일 대응이 존재한다.
이미지 센서 칩(402) 아래에 이미지 센서 칩(402)보다 큰 점유 면적을 갖는 패키지 기판(106)이 배열되고, 패키지 기판(106)의 상부 및/또는 내부의 이미지 센서 칩(402)의 아래에 패키지 본드 패드(108)가 배열된다. 패키지 기판(106)의 점유 면적은 예컨대 칩-스케일의 패키지의 경우 이미지 센서 칩(102)의 폭의 1.2배와 길이의 1.2배 미만이다. 패키지 본드 패드(108)는 전도성 측벽 구조체(416)에 외측으로 수직으로 연장되고 패키지 기판(106)을 통해 외부 장치 및/또는 외부 본드 패드(도시 생략)에 전기적으로 결합된다.
이미지 센서 칩(402)을 패키지 기판(106)에 본딩 및/또는 전기적으로 결합하기 위해 대응하는 패키지 본드 패드(108)와 대응하는 전도성 측벽 구조체(416) 사이의 이미지 센서 칩(402)의 측벽을 따라 본딩 및/또는 전기적 결합(B/EC) 구조체(418)가 배열된다. 통상적으로, B/EC 구조체(418)와 전도성 측벽 구조체(416) 사이와 B/EC 구조체(418)와 패키지 본드 패드(108) 사이에는 일대일 대응이 존재한다. 또한, B/EC 구조체(418)는 통상 땜납 볼이지만, 다른 종류의 본딩 구조체도 허용될 수 있다.
본딩 및/또는 전기적 결합은 전도성 측벽 구조체(416)를 통해 이미지 센서 칩(402)의 측벽에서 유리하게 수행된다. B/EC 구조체(418) 및/또는 임의의 다른 재료의 개입 없이도 이미지 센서 칩(402)은 패키지 기판(106)에 직접 접합될 수 있고 이미지 센서 칩(402)은 패키지 본드 패드(108)에 직접 접합될 수 있다. 또한, 이미지 센서 패키지의 크기 및 높이는 감소될 수 있다. 또한, 이미지 센서 패키지의 조립은 단순화될 수 있다. 본딩 및/또는 전기적 결합은 BSI 기술과 양립 가능하고, 이미지 센서 칩(402)과 패키지 기판(106) 간에 저저항 및 고성능의 전기적 연결을 달성한다.
패키지 기판(106) 상에 이미지 센서 칩(402)의 외주 둘레로 제1 하우징 구조체(112)가 배열된다. 제1 하우징 구조체(112)는 이미지 센서 칩(402) 위로 수직으로 그리고 이미지 센서 칩(402) 위에서 수평 방향 내측으로 연장됨으로써 이미지 센서 칩(402) 위로 제1 하우징 구조체의 수평 방향 연장부의 측벽 사이에 통상 원형인 제1 개구(114)가 형성된다. 일부 실시예에서, 수평 방향 연장부의 측벽을 따라 제1 나사산(116)들이 배열된다.
제1 개구(114) 내부에는 통상 분리 가능하게 제2 하우징 구조체(122)가 배열된다. 일부 실시예에서, 제2 하우징 구조체(122)의 측벽을 따라서는 제1 나사산(116)들과 정합되도록 구성된 제2 나사산(124)들이 배열된다. 제2 하우징 구조체(122)는 이미지 센서 칩(402) 위로 통상 원형인 제2 개구(126)를 포함한다. 제2 개구(126) 내에는 하나 이상의 렌즈(128)가 배열된다. 렌즈(128)는 이미지 센서 칩(402)으로 광을 집광하도록 설계되며, 본딩 구조체(130)에 의해 제2 하우징 구조체(122)에 고정된다.
도 5 및 도 6을 참조하면, 일부 실시예에 따른 이미지 센서 칩의 단면도 및 상면도(500, 600)가 제공된다. 도 6은 도 5의 C-C' 라인을 따라 취한 도면이고, 도 5는 도 6의 D-D' 라인을 따라 취한 도면이다. 이미지 센서 칩은 도 4의 이미지 센서 칩(402)으로서 사용되기 적합하다. 이미지 센서 칩은 이미지 센싱용 집적 회로(IC)를 갖는 IC 영역(502)과 패키지 기판 및/또는 외부 장치로의 외부 연결을 위해 IC 영역(502)을 둘러싸는 엣지 영역(504)을 포함한다. 이후 더 상세히 설명되는 바와 같이, 엣지 영역(504)은 IC 영역(502)을 패키지 기판 및/또는 외부 장치에 본딩 및/또는 전기적으로 결합하기 위해 측벽 배선을 채용한다. 통상, 이미지 센서 칩은 CCD 소자, CMOS 소자 또는 BSI 소자 중 하나이다.
제1 기판(506)은 능동 화소 센서와 같은 화소 센서들의 어레이(508)와 IC 영역(502) 내의 지원 로직 회로(510)(집합적으로 IC 회로)를 지지한다. 제1 기판(506)은 예컨대, 실리콘, 게르마늄 또는 III족 및 V족 원소의 벌크형 반도체 기판이다. 대안적으로, 제1 기판(506)은 예컨대 SOI 기판이다. 화소 센서들은 광학 이미지를 디지털 데이터로 변환하기 위한 단위 소자들이며 화소 센서 어레이(508)로 입사되는 광이 국한될 수 있는 최소 면적에 대응한다. 지원 로직 회로(510)는 화소 센서 어레이(508)의 판독을 지원한다. 통상, 지원 로직 회로(510)는 화소 센서 어레이(508)의 외주 둘레에 배열된다.
집합적으로 화소 센서 어레이(508)와 지원 로직 회로(510)를 형성하기 위해 제1 기판(506) 상부 및/또는 내부에 소자층(512)과 BEOL 금속화 스택(514)이 배열된다. 소자층(512)은 이미지 센서 칩의 트랜지스터, 저항기, 캐패시터, 포토다이오드 등과 같은 전자 소자를 포함한다. BEOL 금속화 스택(514)은 ILD 층(518) 내에 배열된 하나 이상의 금속화층(516)에 의해 전자 소자들을 상호 연결한다. 하나 이상의 접촉부(520)는 소자층(512)을 금속화층(516)에 전기적으로 결합시키고 하나 이상의 비아(522)는 금속화층(516)을 서로 전기적으로 결합시킨다.
일부 실시예에서, 예시된 바와 같이, 소자층(512)은 BEOL 금속화 스택(514) 위로 제2 기판(524)의 바닥면 상부 및/또는 제2 기판(524)의 내부에 배열된다. 다른 실시예에서, 제2 기판(524)은 생략되고, 소자층(512)은 BEOL 금속화 스택(514) 아래에 제1 기판(506)의 상부면 상부 및/또는 제1 기판(506)의 내부에 배열된다. 제2 기판(524)은 예컨대, 실리콘, 게르마늄, 또는 III족 및 V족 원소의 벌크형 반도체 기판이다. 대안적으로 제2 기판(524)은 예컨대 SOI 기판이다.
이미지 센서 칩의 측벽을 따라 ILD 층(518)과 엣지 영역(504) 내에 이미지 센서 본드 패드(526, 528)가 배열된다. 이미지 센서 본드 패드(526, 528)는 BEOL 금속화 스택(514)을 통해 IC 영역(502)에 전기적으로 결합된다. 이미지 센서 본드 패드(526, 528)는 정상 사용시 소자층(512)을 외부 장치에 전기적으로 결합하는 하나 이상의 외부 본드 패드(526)와 WAT 또는 회로 검사 용도의 하나 이상의 테스팅 본드 패드(528)를 포함한다.
TSV 홀(410)은 제1 기판(506)을 통해 이미지 센서 본드 패드(526, 528)까지 연장되며, 외측 리세스(412)는 대응하는 TSV 홀(410)에 인접한 제1 기판(506)의 측벽 내로 외측으로 연장된다. 외측 리세스(412)는 해당 외측 리세스(412)의 바닥이 개방되고 ILD 층(518)이 외측 리세스(412) 위로 돌출되도록 형성된다. 일부 실시예에서, TSV 홀(410)과 외측 리세스(412)는 ILD 층(518) 내로 부분적으로 연장되거나 및/또는 TSV 홀(410)과 외측 리세스(412) 사이에 일대일 대응이 존재한다. 제1 기판(506) 아래에 배열된 유전층(530)은 TSV 홀(410)의 측벽과 외측 리세스(412)를 따라 이어지며, 유전층(530) 아래에 배열된 도전층(408)은 TSV 홀(410)과 외측 리세스(412)를 따라 이어진다.
TSV 홀(410)을 따라 이어지는 도전층(408)의 영역은 TSV(414)를 형성하고, 외측 리세스(412)를 따라 이어지는 도전층(408)의 영역은 전도성 측벽 구조체(416)를 형성한다. TSV(414)는 전도성 측벽 구조체(416)를 제1 기판(506)을 통해 이미지 센서 본드 패드(526, 528)에 전기적으로 결합한다. 전도성 측벽 구조체(416)는 이미지 센서 칩의 그 측벽이 패키지 기판과 접합되게 한다. 또한, 전도성 측벽 구조체(416)는 이미지 센서 칩의 그 측벽이 BEOL 금속화 스택(514)과 TSV(414)를 통해 패키지 기판과 전기적으로 결합되게 한다. 유익하게도, 이러한 전기적 결합은 이미지 센서 칩과 패키지 기판을 통해 해당 이미지 센서 칩에 연결된 외부 장치 사이에 저저항 및 고성능의 연결을 허용한다. 또한, 이러한 본딩 및/또는 전기적 결합은 유익하게도 용이한 패키징과 감소된 프로파일 및 점유 영역을 허용한다.
IC 영역 둘레로 엣지 영역 내에 내부 밀봉 링(도시 생략)과 외부 밀봉 링(도시 생략)이 배열된다. 내부 밀봉 링은 IC 영역의 외주를 따라 외부 밀봉 링 내에 배열되며, 외부 밀봉 링은 이미지 센서 칩의 측벽을 따라 배열된다. 내부 및 외부 밀봉 링은 IC 영역을 오염(예, 나트륨)으로부터 보호하고, 그리고 반도체 웨이퍼 상에 형성된 복수의 다이를 개별 다이로 분리하도록 채용된 다이 톱 또는 다른 공정에 의해 유도되는 기계적 응력으로부터 보호하는 작용을 한다. 내부 및 외부 밀봉 링은 임의의 두께를 가질 수 있다. 그러나, 일부 실시예에서, 내부 밀봉 링 및/또는 외부 밀봉 링은 10 마이크로미터 두께이다.
화소 센서 어레이(508) 위에 컬러 필터 어레이(536)가 배열되며, 컬러 필터 어레이(536) 위에 마이크로 렌즈 어레이(538)가 배열된다. 컬러 필터 어레이(536)는 화소 센서에 컬러를 할당하도록 배치된 작은 컬러 필터들의 모자이크인데, 이는 화소 센서가 다른 컬러의 광들을 구별할 수 없기 때문이다. 예를 들면, 컬러 필터 어레이(536)는 Bayer 필터이다. 마이크로 렌즈 어레이(538)는 컬러 필터 어레이(536)를 통해 화소 센서 어레이(508)에 광을 집광시킨다.
컬러 필터 어레이(536)와 마이크로 렌즈 어레이(538) 사이에는 평면층(540)이 배열된다. 또한, 일부 실시예에서, 평면층(540)은 제2 기판(524) 및/또는 BEOL 금속화 스택(514)의 상부면 위에 배열된다. 평면층(540)은 컬러 필터 어레이(536)의 상부면을 평탄화시켜 컬러 필터 어레이(536)의 표면 거칠기를 감소시키고 마이크로 렌즈 어레이(538)의 마이크로 렌즈 간의 표면 형태 차이를 감소시킨다. 평면층(540)은 투명하고, 예컨대 실리콘 산화물 또는 알루미늄 산화물을 포함한다.
컬러 필터와 마이크로 렌즈 어레이(536, 538) 둘레로 평면층(540) 위에 에폭시 층(542)이 배열되며, 컬러 필터와 마이크로 렌즈 어레이(536, 538) 둘레로 에폭시 층(542) 위에 댐 층(544)이 배열된다. 에폭시 층(542)은 댐 층(544)과 평면층(540) 간의 본딩을 제공하고, 댐 층(544)은 마이크로 렌즈 어레이(538)와 해당 마이크로 렌즈 어레이(538)와 댐 층(544) 위에 배열된 유리판과 같은 투명판(404) 사이의 간격을 제공한다. 투명판(404)은 해당 투명판(404), 에폭시 층(542), 댐 층(544) 및 평면층(540) 사이에서 마이크로 렌즈 어레이(538) 위에 공동(406)을 형성한다.
도 7을 참조하면, 측벽 배선 구조체를 갖는 이미지 센서 칩을 포함하는 이미지 센서 패키지를 제조하기 위한 방법의 일부 실시예의 흐름도(700)가 제공된다. 이미지 센서 패키지의 예는 도 1 및 도 4에 예시된다.
702 단계에서, 제1 본드 패드 영역을 갖는 이미지 센서 다이가 제공된다. 제1 본드 패드 영역은 이미지 센서 다이의 기판 위에 측방으로 연장된다.
704 단계에서, 이미지 센서 다이와 측벽 배선 구조체를 포함하는 이미지 센서 칩이 형성된다. 측벽 배선 구조체는 이미지 센서 다이의 측벽을 따라 제1 본드 패드 영역과 전기적 통신 가능하게 배열된다.
706 단계에서, 제2 본드 패드 영역을 갖는 패키지 기판이 제공된다.
708 단계에서, 이미지 센서 칩이 측벽 배선 구조체를 통해 이미지 센서 칩의 측벽에서 제2 본드 패드 영역에 본딩 및/또는 전기적으로 결합된다.
710 단계에서, 패키지 기판과 하우징 구조체 사이의 이미지 센서 칩을 둘러싸도록 이미지 센서 칩 둘레의 패키지 기판 위에 하우징 구조체가 형성된다.
유익하게도, 이미지 센서 칩을 해당 이미지 센서 칩의 측벽에서 패키지 기판에 본딩 및/또는 전기적으로 결합하는 것에 의해, 패키지 기판과 이미지 센서 칩 사이에 저저항 및 고성능의 전기적 연결이 달성될 수 있다. 또한, 패키지 하우징의 크기는 감소될 수 있는데, 이는 패키지 기판의 측벽과 이미지 센서 칩 간의 마진이 작은 상태로 그리고 이미지 센서 칩과 패키지 기판의 상부면과 바닥면 사이에 기판 또는 다른 재료가 배열되지 않고 본딩 및/또는 전기적 결합이 달성될 수 있기 때문이다. 더욱이, 측벽 배선 구조체는 이미지 센서 칩의 레이아웃에 대한 변형을 최소화하면서 이미지 센서 칩 내에 통합될 수 있다.
도 8을 참조하면, 측벽 배선 구조체를 갖는 이미지 센서 칩을 제조하는 방법의 일부 실시예의 흐름도(800)가 제공된다. 이미지 센서 칩의 예는 도 1-3에 예시된다. 일부 실시예에서, 방법은 도 7의 704 단계를 수행하도록 채용된다.
802 단계에서, 제1 이미지 센서 다이와 제2 이미지 센서 다이가 제공된다. 제1 및 제2 이미지 센서 다이는 각각 기판 위로 측방으로 연장되는 제1 본드 패드 영역과 제2 본드 패드 영역을 포함한다.
804 단계에서, 제1 및 제2 본드 패드 영역의 측벽을 노출시키도록 제1 및 제2 이미지 센서 다이 사이에 기판 내에 개구가 형성된다.
806 단계에서, 제1 및 제2 이미지 센서 다이의 감지 영역 위에 컬러 필터 어레이가 형성되거나 또는 배열된다.
808 단계에서, 컬러 필터 어레이 위에 개구를 라이닝하도록 평면층이 형성된다.
810 단계에서, 컬러 필터 어레이 위에 마이크로 렌즈 어레이가 형성되거나 배열된다.
812 단계에서, 개구의 측벽을 라이닝하는 평면층의 영역이 제거된다.
814 단계에서, 개구의 측벽을 라이닝하고 제1 및 제2 본드 패드 영역의 측벽과 전기적 통신 가능하게 도전층이 형성된다.
816 단계에서, 개구를 컬러 필터와 마이크로 렌즈 어레이 반대로 노출시키도록 웨이퍼의 두께가 감소된다.
818 단계에서, 각각 제1 및 제2 이미지 센서 다이와 해당 제1 및 제2 이미지 센서 다이의 측벽을 따라 측벽 배선 구조체를 포함하는 제1 및 제2 이미지 센서 칩을 형성하도록 제1 및 제2 이미지 센서 다이가 분리된다.
도 9를 참조하면, 측벽 배선 구조체를 갖는 이미지 센서 칩을 제조하는 방법의 일부 실시예의 흐름도(900)가 제공된다. 이미지 센서 칩의 예는 도 4-6에 예시된다. 일부 실시예에서, 방법은 도 7의 704 단계를 수행하도록 채용된다.
902 단계에서, 제1 이미지 센서 다이와 제2 이미지 센서 다이가 제공된다. 제1 및 제2 이미지 센서 다이는 각각 기판 위에 측방향으로 연장되는 제1 본드 패드 영역과 제2 본드 패드 영역를 포함한다.
904 단계에서, 제1 및 제2 이미지 센서 다이의 감지 영역 위에 컬러 필터 어레이가 형성되거나 배열된다.
906 단계에서, 컬러 필터 어레이와 제1 및 제2 이미지 센서 다이 위에 평면층이 형성된다.
908 단계에서, 컬러 필터 어레이 위에 마이크로 렌즈가 형성되거나 배열된다.
910 단계에서, 마이크로 렌즈 어레이 사이의 평면층 위에 에폭시 층과 댐 층이 적층된다.
912 단계에서, 댐 층을 통해 기판에 유리판이 제공되어 접합된다.
914 단계에서, 컬러 필터와 마이크로 렌즈 어레이의 반대로 기판의 두께가 감소된다.
916 단계에서, 기판을 통해 제1 및 제2 본드 패드 영역에 그리고 기판을 통해 제1 및 제2 본드 패드 영역 사이에 TSV 홀이 형성된다.
918 단계에서, TSV 홀의 측벽을 라이닝(lining)하지만 제1 및 제2 본드 패드 영역은 라이닝하지 않는 유전층이 형성된다.
920 단계에서, TSV 홀의 측벽을 라이닝하고 제1 및 제2 본드 패드 영역과 전기적 통신된 도전층이 형성된다.
922 단계에서, 각각 제1 및 제2 이미지 센서 다이와 해당 제1 및 제2 이미지 센서 다이의 측벽을 따라 측벽 배선 구조체를 포함하는 제1 및 제2 이미지 센서 칩을 형성하도록 희생 구멍을 따라 제1 및 제2 이미지 센서 다이가 분리된다.
개시된 방법(예, 흐름도(700, 800, 900)에 의해 설명된 방법)은 여기서 일련의 단계 또는 이벤트로서 예시 및 설명되었지만, 이러한 단계 또는 이벤트의 예시된 순서는 한정하는 의미로 해석되어서는 안된다. 예를 들면, 일부 단계는 다른 순서로 일어나거나 및/또는 여기에 예시 및/또는 설명된 것과 다른 단계 또는 이벤트와 동시에 일어날 수 있음을 알 것이다. 또한, 여기 설명된 하나 이상의 양태 또는 실시예를 구현하는데 있어 예시된 모든 단계가 필요한 것은 아닐 수 있으며, 여기 표현된 단계 중 하나 이상은 하나 이상의 개별 단계 및/또는 국면에서 수행될 수 있다.
도 10-18을 참조로 도 8의 방법을 예시하기 위해 제조 중 다양한 단계의 이미지 센서 칩의 일부 실시예의 단면도가 제공된다. 도 10-18은 방법과 관련하여 설명되지만, 도 10-18에 개시된 구조체는 상기 방법에 한정되지 않으며, 대신에 상기 방법에 무관한 구조체로서 독립될 수 있다. 유사하게, 방법은 도 10-18과 관련하여 설명되지만, 방법은 도 10-18에 개시된 구조체에 한정되지 않으며, 대신에 도 10-18에 개시된 구조체에 무관하게 독립될 수 있음을 알 것이다.
도 10은 802 단계에 대응하는 일부 실시예의 단면도(1000)를 나타낸다.
도 10에 예시된 바와 같이, 제1 이미지 센서 다이(1002)와 제2 이미지 센서 다이(1004)를 갖는 반도체 구조체가 제공된다. 제1 및 제2 이미지 센서 다이(1002, 1004)는 반도체 구조체의 비-중첩 영역에 대응하고 제1 및 제2 이미지 센서 다이(1002, 1004) 사이에 배열된 스크라이브 라인(1006)에 의해 이격된다. 제1 및 제2 이미지 센서 다이(1002, 1004)는 해당 제1 및 제2 이미지 센서 다이(1002, 1004)에 입사되는 광을 감지 및/또는 측정하기 위한 대응하는 IC(1008, 1010)를 포함한다. IC(1008, 1010)는 예컨대 CCD 소자, CMOS 소자 또는 BSI 소자에 대응한다.
제1 기판(1012)의 상부 및/또는 내부에 소자층(1014)과 BEOL 금속화 스택(1016)이 배열됨으로써 집합적으로 IC(1008, 1010)가 형성된다. 제1 기판(1012)은 예컨대, 실리콘, 게르마늄 또는 III족 및 V족 원소의 벌크형 반도체 기판이다. 대안적으로, 제1 기판(1012)은 예컨대 SOI 기판이다. 소자층(1014)은 트랜지스터, 저항기, 캐패시터, 포토다이오드 등과 같은 전자 소자를 포함한다. BEOL 금속화 스택(1016)은 ILD 층(1020) 내에 배열된 하나 이상의 금속화층(1018)에 의해 전자 소자들을 상호 연결한다. 하나 이상의 접촉부(1022)는 소자층(1014)을 금속화층(1018)에 전기적으로 결합시키고 하나 이상의 비아(1024)는 금속화층(1018)을 서로 전기적으로 결합시킨다.
일부 실시예에서, 소자층(1014)은 BEOL 금속화 스택(1016) 위로 제2 기판(1026)의 바닥면 상부 및/또는 제2 기판(1026)의 내부에 배열된다. 다른 실시예에서, 제2 기판(1026)은 생략되고, 소자층(1014)은 BEOL 금속화 스택(1016) 아래에 제1 기판(1012)의 상부면 상부 및/또는 제1 기판(1012)의 내부에 배열된다. 제2 기판(1026)은 예컨대, 실리콘, 게르마늄, 또는 III족 및 V족 원소의 벌크형 반도체 기판이다. 대안적으로 제2 기판(1026)은 예컨대 SOI 기판이다.
제1 및 제2 이미지 센서 다이(1002, 1004) 사이의 ILD 층(1020) 내에 이미지 센서 본드 패드(1028)가 배열된다. 이미지 센서 본드 패드(1028)는 BEOL 금속화 스택(1016)을 통해 소자층(1014)에 전기적으로 결합되어 제1 및 제2 이미지 센서 다이(1002, 1004)를 외부 장치로 외부 연결되게 한다. 제1 및 제2 이미지 센서 다이(1002, 1004)는 스크라이브 라인(1006)에 의해 분리된 이미지 센서 본드 패드(1028)의 대응하는 비-중첩 영역을 포함한다.
도 11 및 도 12는 804 단계에 대응하는 일부 실시예의 단면도 및 상면도(1100, 1200)를 나타낸다. 도 12는 도 11의 E-E' 라인을 따라 취한 도면이고, 도 11은 도 12의 F-F' 라인을 따라 취한 도면이다.
도 11 및 도 12에 도시된 바와 같이, 제2 기판(1026), BEOL 금속화 스택(1016), ILD 층(1020) 및 이미지 센서 본드 패드 영역의 선택 영역을 통해 제1 기판(1012)의 선택 영역 내로 1차 식각이 수행되어 제1 및 제2 이미지 센서 다이(1002, 1004) 사이에 개구(1102)가 형성된다. 일부 실시예에서, 도 12에 예시된 바와 같이, 1차 식각은 나머지 제1 및 제2 이미지 센서 다이(1002', 1004')의 이미지 센소 본드 패드 영역 내로 측방으로 원호를 이루는 오목한 리세스(1202, 1204)도 역시 형성한다. 1차 식각을 위한 공정은 예컨대, 제2 기판(1026) 또는 BEOL 금속화 스택(1016)의 상부면 위에 제1 포토레지스트 층을 형성하고, 제1 포토레지스트 층을 패턴화하고, 제2 기판(1026) 또는 BEOL 금속화 스택(1016)에 식각제를 도포하여 상기 패턴화된 제1 포토레지스트 층(1104)에 의해 차폐되지 않은 제2 기판(1026) 또는 BEOL 금속화 스택(1016)의 영역들을 선택적으로 식각하고, 패턴화된 제1 포토레지스트 층(1104)을 제거하는 것을 포함한다.
도 13은 806, 808, 810 단계에 대응하는 일부 실시예의 단면도(1300)를 나타낸다.
도 13에 예시된 바와 같이, 대응하는 나머지 이미지 센서 다이(1002', 1004')의 감지 영역 위에 나머지 제1 및 제2 이미지 센서 다이(1002', 1004')에 대응하는 컬러 필터 어레이(1302)가 형성되거나 배열된다. 일부 실시예에서, 컬러 필터 어레이(1032)는 나머지 제2 기판(1026') 위에 형성되거나 배열된다. 다른 실시예에서, 컬러 필터 어레이(1302)는 나머지 BEOL 금속화 스택(1016') 또는 나머지 ILD 층(1020') 위에 형성되거나 배열된다. 컬러 필터 어레이(1302)는 예컨대 Bayer 필터이다.
도 13에 도시된 바와 같이, 컬러 필터 어레이(1302) 위에 개구(1102)를 라이닝하도록 평면층(1304)이 형성된다. 개구(1102)를 라이닝하는 것에 의해 나머지 이미지 센서 본드 패드(1028'), 나머지 제1 및 제2 기판(1012', 1026'), 나머지 BEOL 금속화 스택(1016') 및 나머지 ILD 층(1020')의 측벽에 막이 형성된다. 평면층(1304)은 투명하고, 컬러 필터 어레이(1302)의 상부면을 평탄화시킴으로써 컬러 필터 어레이(1302)의 표면 거칠기를 감소시킨다. 일부 실시예에서, 평면층(1304)은 예컨대, 실리콘 산화물 또는 알루미늄 산화물이거나 그것을 포함하며, 물리적 기상 증착 기술(예, CVD, PE-CVD, PVD 등)에 의해 증착될 수 있다.
역시 도 15에 도시된 바와 같이, 컬러 필터 어레이(1302)와 평면층(1304) 위에 나머지 제1 및 제2 이미지 센서 다이(1002', 1004')에 대응하는 마이크로 렌즈 어레이(1306)가 형성되거나 배열된다. 마이크로 렌즈 어레이(1306)는 IC(1008, 1010)에 의한 감지를 위해 평면층(1304)과 컬러 필터 어레이(1303)를 통해 소자층(1014)에 광을 집광시킨다.
도 14는 812 단계에 대응하는 일부 실시예의 단면도(1400)를 나타낸다.
도 14에 의해 나타낸 바와 같이, 개구(1102)의 측벽을 라이닝하는 평면층(1304)의 영역을 제거하기 위해 평면층(1304)의 선택 영역을 통해 2차 식각이 수행된다. 2차 식각은 건식 식각과 레이저 식각을 포함하는 임의의 적절한 식각 기술에 의해 수행될 수 있다. 일부 실시예에서, 2차 식각을 위한 공정은 평면층(1304)의 상부면 위에 제2 포토레지스트 층을 형성하고, 제2 포토레지스트 층을 패턴화하고, 패턴화된 제2 포토레지스트 층(1402)에 의해 마스킹되지 않은 영역 내의 평면층(1304)에 식각제를 도포하고, 패턴화된 제2 포토레지스트 층(1402)을 제거하는 것을 포함한다.
도 15 및 도 16은 814 단계에 대응하는 일부 실시예의 단면도(1500, 1600)를 나타낸다.
도 15에 의해 나타낸 바와 같이, 나머지 평면층(1304') 위에 개구(1102)를 라이닝하도록 도전층(1502)이 형성된다. 개구(1102)를 라이닝하는 것에 의해, 도전층(1502)은 나머지 이미지 센서 본드 패드(1028')의 노출된 측벽에 인접된다. 일부 실시예에서, 도전층(1502)은 나머지 제1 및 제2 이미지 센서 다이(1002', 1004')의 이미지 센서 본드 패드 영역으로 측방으로 원호를 이루는 오목한 리세스를 가진다. 도전층(1502)은 예컨대, 구리, 알루미늄, 텅스텐 또는 알루미늄 구리이거나 이들을 포함한다.
도 16에 의해 나타낸 바와 같이, 개구(1102)를 둘러싸는 도전층(1502)의 선택 영역을 통해 3차 식각이 수행되어 이들 선택 영역이 제거된다. 일부 실시예에서, 3차 식각을 위한 공정은 도전층(1502)의 상부면 위에 제3 포토레지스트 층을 형성하고, 제3 포토레지스트 층을 패턴화하고, 패턴화된 제3 포토레지스트 층(1602)에 의해 마스킹되지 않은 영역 내의 도전층(1502)에 식각제를 도포하고, 패턴화된 제3 포토레지스트 층(1602)을 제거하는 것을 포함한다.
도 17은 816 단계에 대응하는 일부 실시예들의 단면도 1700을 도시한다.
도 17에 의해 나타낸 바와 같이, 마이크로 렌즈 어레이(1306), 나머지 평면 및 도전층(1304', 1502') 및 개구(1102) 위에 테이프(1702)가 형성되거나 배열된다. 또한, 테이프(1702)가 형성되거나 배열됨에 따라, 나머지 제1 기판(112')에 대해 평탄화가 수행됨으로써 해당 나머지 제1 기판(1012')의 두께가 감소되고 개구(1102)가 노출된다. 일부 실시예에서, 평탄화는 개구(1102)를 라이닝하는 나머지 도전층(1502')의 영역에도 수행된다. 평탄화는 예컨대 화학적 기계적 평탄화 또는 연마(CMP)를 이용하여 수행될 수 있다.
도 18은 818 단계에 대응하는 일부 실시예의 단면도(1800)를 나타낸다.
도 18에 의해 나타낸 바와 같이, 나머지 제1 및 제2 이미지 센서 다이(1002", 1004")는 분리된다. 일부 실시예에서, 분리는 스크라이브 라인(1006)을 통해 테이프(1702) 내로 및/또는 테이프(1702)와 반도체 구조체를 통해 다이 톱을 이동시키는 것에 의해 수행된다. 분리는 나머지 제1 및 제2 이미지 센서 다이(1002", 1004")와 해당 나머지 제1 및 제2 이미지 센서 다이(1002", 1004")의 측벽을 따라 측벽 배선 구조체(1806)를 포함하는 제1 및 제2 이미지 센서 칩(1802, 1804)을 형성한다. 측벽 배선 구조체(1806)는 나머지 도전층(1502')으로부터 형성되고, 제1 및 제2 이미지 센서 칩(1802, 1804)을 외부 장치에 본딩 및/또는 전기적으로 결합하기 위한 외부 구조체를 제공한다.
분리 후에, 잔여 테이프(1702')가 제거되고 제1 및 제2 이미지 센서 칩(1802, 1804)이 패키징될 수 있다. 예를 들면, 제1 및 제2 이미지 센서 칩(1802, 1804)은 패키지 기판 및/또는 외부 장치에 땝납 및/또는 GSB 결합된다.
도 19-28을 참조하면, 도 9의 방법을 예시하기 위해 제조 중의 다양한 단계에서의 이미지 센서 칩의 일부 실시예의 단면도가 제공된다. 도 19-28은 방법과 관련하여 설명되지만, 도 19-28에 개시된 구조체는 상기 방법에 한정되지 않으며, 대신에 상기 방법에 무관한 구조체로서 독립될 수 있음을 알 것이다. 유사하게, 방법은 도 19-28과 관련하여 설명되지만, 방법은 도 19-28에 개시된 구조체에 한정되지 않으며, 대신에 도 19-28에 개시된 구조체에 무관하게 독립될 수 있음을 알 것이다.
도 19는 902, 904, 906, 908 단계에 대응하는 일부 실시예의 단면도(1900)를 나타낸다.
도 19에 예시된 바와 같이, 제1 이미지 센서 다이(1902)와 제2 이미지 센서 다이(1904)를 갖는 반도체 구조체가 제공된다. 제1 및 제2 이미지 센서 다이(1902, 1904)는 반도체 구조체의 비-중첩 영역에 대응하고 제1 및 제2 이미지 센서 다이(1902, 1904) 사이에 배열된 스크라이브 라인(1906)에 의해 이격된다. 제1 및 제2 이미지 센서 다이(1902, 1904)는 해당 제1 및 제2 이미지 센서 다이(1902, 1904)에 입사되는 광을 감지 및/또는 측정하기 위한 대응하는 IC(1908, 1910)를 포함한다. IC(1908, 1910)는 예컨대 CCD 소자, CMOS 소자 또는 BSI 소자에 대응한다.
제1 기판(1912)의 상부 및/또는 내부에 소자층(1914)과 BEOL 금속화 스택(1916)이 배열됨으로써 집합적으로 IC(1908, 1910)가 형성된다. 제1 기판(1912)은 예컨대, 실리콘, 게르마늄 또는 III족 및 V족 원소의 벌크형 반도체 기판이다. 대안적으로, 제1 기판(1912)은 예컨대 SOI 기판이다. 소자층(1914)은 트랜지스터, 저항기, 캐패시터, 포토다이오드 등과 같은 전자 소자를 포함한다. BEOL 금속화 스택(1916)은 ILD 층(1920) 내에 배열된 하나 이상의 금속화층(1918)에 의해 전자 소자들을 상호 연결한다. 하나 이상의 접촉부(1922)는 소자층(1914)을 금속화층(1918)에 전기적으로 결합시키고 하나 이상의 비아(1924)는 금속화층(1918)을 서로 전기적으로 결합시킨다.
일부 실시예에서, 소자층(1914)은 BEOL 금속화 스택(1916) 위로 제2 기판(1926)의 바닥면 상부 및/또는 제2 기판(1926)의 내부에 배열된다. 다른 실시예에서, 제2 기판(1926)은 생략되고, 소자층(1914)은 BEOL 금속화 스택(1916) 아래에 제1 기판(1912)의 상부면 상부 및/또는 제1 기판(1912)의 내부에 배열된다. 제2 기판(1926)은 예컨대, 실리콘, 게르마늄, 또는 III족 및 V족 원소의 벌크형 반도체 기판이다. 대안적으로 제2 기판(1926)은 예컨대 SOI 기판이다.
제1 및 제2 이미지 센서 다이(1902, 1904)의 외주를 따라 ILD 층(1920) 내에 이미지 센서 본드 패드(1928)가 배열된다. 이미지 센서 본드 패드(1928)는 BEOL 금속화 스택(1916)을 통해 소자층(1914)에 전기적으로 결합되어 제1 및 제2 이미지 센서 다이(1902, 1904)를 외부 장치로 외부 연결되게 한다.
도 19에 예시된 바와 같이, 대응하는 이미지 센서 다이(1902, 1904)의 감지 영역 위에 제1 및 제2 이미지 센서 다이(1902, 1904)에 대응하는 컬러 필터 어레이(1930)가 형성되거나 배열된다. 일부 실시예에서, 컬러 필터 어레이(1930)는 제2 기판(1926) 위에 형성되거나 배열된다. 다른 실시예에서, 컬러 필터 어레이(1930)는 나머지 BEOL 금속화 스택(1916) 또는 ILD 층(1920) 위에 형성되거나 배열된다. 컬러 필터 어레이(1930)는 예컨대 Bayer 필터이다.
도 19에 도시된 바와 같이, 컬러 필터 어레이(1930) 위에 평면층(1932)이 형성된다. 일부 실시예에서, 평면층(1932)은 제2 기판(1926) 및/또는 BEOL 금속화 스택(1916) 위에도 형성된다. 평면층(1932)은 투명하고, 컬러 필터 어레이(1930)의 상부면을 평탄화시킴으로써 컬러 필터 어레이(1930)의 표면 거칠기를 감소시킨다. 평면층(1932)은 예컨대, 실리콘 산화물 또는 알루미늄 산화물이거나 그것을 포함한다.
또한 도 19에 도시된 바와 같이, 컬러 필터 어레이(1930)와 평면층(1932) 위에 제1 및 제2 이미지 센서 다이(1902, 1904)에 대응하는 마이크로 렌즈 어레이(1934)가 형성되거나 배열된다. 마이크로 렌즈 어레이(1934)는 IC(1908, 1910)에 의한 감지를 위해 평면층(1932)과 컬러 필터 어레이(1930)를 통해 소자층(1914)에 광을 집광시킨다.
도 20은 910, 912 단계에 대응하는 일부 실시예의 단면도(2000)를 나타낸다.
도 20에 의해 나타낸 바와 같이, 마이크로 렌즈 어레이(1934) 사이와 평면층(1932), 제2 기판(1926) 및 BEOL 금속화 스택(1916) 중 하나 이상의 위에 에폭시 층(2002)과 댐 층(2004)이 그 순서대로 적층된다. 에폭시 층(2002)은 예컨대 평면층(1932), 제2 기판(1926) 또는 BEOL 금속화 스택(1916)을 통해 댐 층(2004)을 제1 기판(1912)에 접합시킨다. 댐 층(2004)은 마이크로 렌즈 어레이(1934) 위에 배열된 플랫폼을 제공한다.
또한 도 20에 의해 나타낸 바와 같이, 플랫폼 상의 댐 층(2004) 위에 유리판과 같은 투명판(2006)이 제공되고 접합된다. 댐 층(2004)은 투명판(2006)과 마이크로 렌즈 어레이(1934) 간에 간격을 제공함으로써 투명판(2006)이 마이크로 렌즈 어레이(1934)를 덮을 수 있게 한다.
도 21은 914 단계에 대응하는 일부 실시예의 단면도(2100)를 나타낸다.
도 21에 의해 나타낸 바와 같이, 투명판(2006) 위에 테이프(2102)가 형성되거나 배열된다. 또한, 테이프(2102)가 형성되거나 배열됨에 따라, 제1 기판(1912) 위에 평탄화가 수행됨으로써 제1 기판(1912)의 두께가 감소된다. 평탄화는 예컨대 CMP를 이용하여 수행될 수 있다.
도 22 및 도 23은 916 단계에 대응하는 일부 실시예의 단면도 및 상면도(2200, 2300)를 나타낸다. 도 23은 도 22의 G-G' 라인을 따라 취한 도면이고, 도 22는 도 23의 H-H 라인을 따라 취한 도면이다.
도 22 및 도 23에 의해 나타낸 바와 같이, 잔여 제1 기판(1912')의 선택 영역을 통해 잔여 제1 및 제2 이미지 센서 다이(1902', 1904')에 대해 1차 식각이 수행된다. 1차 식각은 잔여 제1 기판(1912')을 통해 이미지 센서 본드 패드(1928)로 연장되는 TSV 홀(2202)을 형성한다. 또한, 1차 식각은 잔여 제1 기판(1912')을 통해 TSV 홀(2202) 사이로 연장되고 스크라이브 라인(1906)과 중첩되는 희생 구멍(2204)을 형성한다. 일부 실시예에서, 1차 식각은 BEOL 금속화 스택(1916)과 ILD 층(1920) 내로도 수행된다. 1차 식각을 위한 공정은 잔여 제1 기판(1912')의 바닥면 아래에 제1 포토레지스트 층을 형성하고, 제1 포토레지스트 층을 패턴화하고, 상기 패턴화된 제1 포토레지스트 층(2206)에 의해 차폐되지 않은 영역 내의 잔여 제1 기판(1912')에 식각제를 도포하고, 패턴화된 제1 포토레지스트 층(2206)을 제거하는 것을 포함한다.
도 24 및 도 25는 918 단계에 대응하는 일부 실시예의 단면도(2400, 2500)를 나타낸다.
도 24에 의해 나타낸 바와 같이, 잔여 제1 및 제2 이미지 센서 다이(1902', 1904')의 아래와 잔여 제1 기판(1912')의 아래에 유전층(2402)이 형성된다. 유전층(2402)은 TSV와 희생 구멍(2202, 2204) 내의 잔여 BEOL 금속화 스택(1916')과 잔여 ILD 층(1920')의 영역들을 포함하여 TSV와 희생 구멍(2202, 2204)을 라이닝한다. 유전층(2402)는 예컨대 실리콘 이산화물, 실리콘 질화물 또는 실리콘 산질화물이거나 이들을 포함한다.
도 25에 의해 나타낸 바와 같이, TSV 홀(2202) 내의 이미지 센서 본드 패드(1928)를 커버하는 유전층(2402)의 영역을 제거하기 위해 유전층(2402)의 선택 영역을 통해 2차 식각이 수행된다. 일부 실시예에서, 2차 식각은 희생 구멍(2204) 내의 잔여 BEOL 금속화 스택(1916') 및/또는 잔여 ILD 층(1920')을 커버하는 유전층(2402)의 영역도 제거한다. 또한, 일부 실시예에서, 2차 식각은 TSV와 희생 구멍(2202, 2204)을 둘러싸는 유전층(2402)의 영역도 제거한다. 2차 식각을 위한 공정은 유전층(2402)의 바닥면 아래에 제2 포토레지스트 층을 형성하고, 제2 포토레지스트 층을 패턴화하고, 패턴화된 제2 포토레지스트 층(2502)에 의해 마스킹되지 않은 영역 내의 유전층(2402)에 식각제를 도포하고, 패턴화된 제2 포토레지스트 층(1502)을 제거하는 것을 포함한다.
도 26 및 도 27은 920 단계에 대응하는 일부 실시예의 단면도(2600, 2700)를 나타낸다.
도 26에 의해 나타낸 바와 같이, 나머지 유전층(2402') 아래에 TSV 및 희생 구멍(2202, 2204)을 라이닝하도록 도전층(2602)이 형성된다. 또한, 도전층(2602)은 TSV 홀(2202)과 희생 구멍(2204) 사이로 연속적으로 연장된다. TSV 및 희생 구멍(2202, 2204)을 라이닝하는 것에 의해, 도전층(2602)은 이미지 센서 본드 패드(1928)의 노출된 표면과 인접하고 희생 구멍(2204) 내의 도전층(2602)의 영역을 이미지 센서 본드 패드(1928)에 전기적으로 결합시킨다. 도전층(2602)은 예컨대, 구리, 알루미늄, 텅스텐 또는 알루미늄 구리이거나 이들을 포함한다.
도 27에 의해 나타낸 바와 같이, TSV 홀(2202)과 희생 구멍(2204) 사이로 연장되는 도전층(2602)의 영역을 남기면서 TSV 및 희생 구멍(2202, 2204)을 둘러싸는 도전층(2602)의 영역을 제거하도록 도전층(2602)의 선택 영역을 통해 3차 식각이 수행된다. 일부 실시예에서, 3차 식각을 위한 공정은 도전층(2602)의 바닥면 아래에 제3 포토레지스트 층을 형성하고, 제3 포토레지스트 층을 패턴화하고, 패턴화된 제3 포토레지스트 층(2702)에 의해 마스킹되지 않은 영역 내의 도전층(2602)에 식각제를 도포하고, 패턴화된 제3 포토레지스트 층(2702)을 제거하는 것을 포함한다.
도 28은 922 단계에 대응하는 일부 실시예의 단면도(2800)를 나타낸다.
도 28에 의해 나타낸 바와 같이, 나머지 제1 및 제2 이미지 센서 다이(1902", 1904")는 분리된다. 일부 실시예에서, 분리는 스크라이브 라인(1006)을 따라 테이프(2102) 내로 및/또는 테이프(2102)를 통해, 그리고 투명판(2006), 댐 층(2004), 에폭시 층(2002), 평면층(1932), 제2 기판(1926), 잔여 BEOL 금속화 스택(1916'), 잔여 ILD 층(1920') 및 잔여 도전층(2602')을 통해 다이 톱을 이동시키는 것에 의해 수행된다.
분리는 나머지 제1 및 제2 이미지 센서 다이(1902", 1904")와 측벽 배선 구조체(2806)를 포함하는 제1 및 제2 이미지 센서 칩(2802, 2804)을 형성한다. 예를 들면, 잔여 제1 및 제2 이미지 센서 다이(1902", 1904")와 측벽 배선 구조체(2806)는 잔여 투명판(2006'), 잔여 댐 층(2004'), 잔여 에폭시 층(2002'), 잔여 평면층(1932'), 잔여 제2 기판(1926'), 잔여 BEOL 금속화 스택(1916'), 잔여 ILD 층(1920') 및 잔여 도전층(2602')의 대응하는 영역들을 포함한다. 측벽 배선 구조체(2806)는 잔여 제1 및 제2 다이(1902", 1904")의 측벽을 따라 배열되고 대응하는 TSV(2808)에 전기적으로 결합된다. 측벽 배선 구조체(2806)과 TSV(2808)는 잔여 도전층(2602')으로부터 형성되고, 제1 및 제2 이미지 센서 칩(2802, 2804)을 외부 장치에 본딩 및/또는 전기적으로 결합하기 위한 외부 구조체를 제공한다.
분리 후에, 잔여 테이프(2102')가 제거되고 제1 및 제2 이미지 센서 칩(2802, 2804)이 패키징될 수 있다. 예를 들면, 제1 및 제2 이미지 센서 칩(2802, 2804)은 패키지 기판 및/또는 외부 장치에 땝납 및/또는 GSB 결합될 수 있다.
따라서, 전술한 바로부터 알 수 있는 바와 같이, 본 발명은 이미지 센서 칩을 제공한다. 기판은 입사 광을 감지하도록 구성된 집적 회로(IC)를 지지한다. 기판의 측벽을 따라 IC와 전기적으로 결합되도록 측벽 배선 구조체가 배열된다.
다른 실시예에서, 본 발명은 이미지 센서 칩을 제조하는 방법을 제공한다. 입사 광을 감지하기 위해 IC를 지지하는 기판을 갖도록 이미지 센서 다이가 제공된다. 기판의 측벽을 따라 IC와 전기적으로 결합되도록 측벽 배선 구조체가 형성된다.
또 다른 실시예에서, 본 발명은 이미지 센서 패키지를 제공한다. 패키지 기판은 패키지 본드 패드를 포함한다. 패키지 기판 위에 이미지 센서 칩이 배열된다. 이미지 센서 칩은 이미지 센서 칩의 측벽을 따라 배열된 측벽 배선 구조체와 전기적으로 결합된 IC를 포함한다. 이미지 센서 칩의 측벽을 따라 패키지 본드 패드 위에 전기적 결합 구조체가 배열된다. 전기적 결합 구조체는 IC를 측벽 배선 구조체를 통해 패키지 본드 패드에 전기적으로 결합시키도록 구성된다.
이상의 설명은 당업자가 본 발명의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 등가의 구성이 본 발명의 취지 및 범위를 벗어나지 않으며 그리고 본 발명의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.

Claims (10)

  1. 이미지 센서 칩으로서,
    입사 광을 감지하도록 구성된 집적 회로(IC)를 지지하는 기판;
    상기 기판 안쪽으로 측방향으로 연장되고, 상기 기판의 가장 바깥쪽 측벽으로부터 상기 기판의 리세싱된 측벽으로 연속적으로 연장되는 외측 리세스(lateral recess);
    상기 IC와 전기적으로 결합된 측벽 배선 구조체로서, 상기 측벽 배선 구조체는 상기 외측 리세스 내에 배열된 제1 세그먼트 및 제2 세그먼트를 포함하고, 상기 제1 세그먼트는 상기 리세스된 측벽을 따라서 연장되고, 상기 제2 세그먼트는 상기 제1 세그먼트로부터 상기 기판의 가장 바깥쪽 측벽으로 측방향으로 연장되는 것인, 상기 측벽 배선 구조체; 및
    상기 기판을 통해 상기 IC로 연장되고, 상기 측벽 배선 구조체를 상기 IC에 전기적으로 결합시키도록 구성된 반도체 관통 비아(TSV; through semiconductor via)
    를 포함하는 이미지 센서 칩.
  2. 제1항에 있어서, 상기 TSV는 상기 기판의 실리콘을 통해 연장되는 것인, 이미지 센서 칩.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 기판 위에 배열된 BEOL(Back-End-Of-Line) 금속화(metallization) 스택; 및
    상기 기판 위에 배열되고, 상기 BEOL 금속화 스택을 통해 상기 측벽 배선 구조체에 전기적으로 결합된 소자층
    을 더 포함하는 이미지 센서 칩.
  6. 제5항에 있어서, 상기 BEOL 금속화 스택 위에 배열된 제2 기판을 더 포함하고, 상기 소자층은 상기 제2 기판과 상기 BEOL 금속화 스택 사이에 배열된 것인, 이미지 센서 칩.
  7. 이미지 센서 칩을 제조하는 방법으로서,
    입사 광을 감지하는 집적 회로(IC)를 지지하는 기판을 갖는 이미지 센서 다이를 제공하는 단계;
    상기 기판의 측벽을 따라 상기 IC와 전기적 통신하는 측벽 배선 구조체를 형성하는 단계;
    상기 이미지 센서 다이에 제2 이미지 센서 다이를 제공하는 단계로서, 상기 이미지 센서 다이와 상기 제2 이미지 센서 다이는 상기 기판을 공유하는 것인, 상기 제2 이미지 센서 다이를 제공하는 단계;
    상기 이미지 센서 다이와 상기 제2 이미지 센서 다이 사이에서 상기 기판 내에 개구를 형성하는 단계로서, 상기 개구는, 상기 이미지 센서 다이와 상기 제2 이미지 센서 다이에 대응하는 이미지 센서 본드 패드 영역의 측벽을 노출시키는 것인, 상기 개구를 형성하는 단계;
    상기 개구와 상기 이미지 센서 본드 패드 영역의 측벽을 라이닝(lining)하고, 상기 이미지 센서 본드 패드 영역과 전기적 통신하는 도전층을 형성하는 단계; 및
    상기 이미지 센서 다이와 상기 제2 이미지 센서 다이를 대응하게 갖고 측벽 배선 구조체를 대응하게 갖는 이미지 센서 칩을 형성하도록, 상기 개구를 따라 상기 이미지 센서 다이와 상기 제2 이미지 센서 다이를 분리하는 단계
    를 포함하는 이미지 센서 칩 제조 방법.
  8. 삭제
  9. 이미지 센서 칩을 제조하는 방법으로서,
    입사 광을 감지하는 집적 회로(IC)를 지지하는 기판을 갖는 이미지 센서 다이를 제공하는 단계;
    상기 기판의 측벽을 따라 상기 IC와 전기적 통신하는 측벽 배선 구조체를 형성하는 단계;
    상기 이미지 센서 다이에 제2 이미지 센서 다이를 제공하는 단계로서, 상기 이미지 센서 다이와 상기 제2 이미지 센서 다이는 상기 기판을 공유하는 것인, 상기 제2 이미지 센서 다이를 제공하는 단계;
    상기 이미지 센서 다이와 상기 제2 이미지 센서 다이의 본드 패드 영역을 노출시키도록, 상기 기판을 통해 상기 이미지 센서 다이와 상기 제2 이미지 센서 다이에 대응하는 TSV 홀을 형성하는 단계;
    상기 TSV 홀 사이에서 상기 기판을 통해 희생 구멍을 형성하는 단계;
    상기 TSV 홀과 상기 희생 구멍을 라이닝하고, 상기 본드 패드 영역과 전기적 통신하는 도전층을 형성하는 단계; 및
    상기 이미지 센서 다이와 상기 제2 이미지 센서 다이를 대응하게 갖고 측벽 배선 구조체를 대응하게 갖는 이미지 센서 칩을 형성하도록, 상기 희생 구멍을 따라 상기 이미지 센서 다이와 상기 제2 이미지 센서 다이를 분리하는 단계
    를 더 포함하는 이미지 센서 칩 제조 방법.
  10. 이미지 센서 패키지로서,
    패키지 본드 패드를 갖는 패키지 기판;
    상기 패키지 기판 위에 배열된 이미지 센서 칩으로서,
    상기 이미지 센서 칩의 측벽을 따라 배열된 측벽 배선 구조체와 전기적으로 결합된 집적 회로(IC);
    입사 광을 감지하도록 구성된 상기 IC를 지지하는 기판;
    상기 기판 위에 배열된 BEOL(Back-End-Of-Line) 금속화(metallization) 스택;
    상기 BEOL 금속화 스택 위에 배열된 제2 기판; 및
    상기 BEOL 금속화 스택 위에 배열되고, 상기 제2 기판 및 상기 BEOL 금속화 스택 사이에 배열된 소자층으로서, 상기 소자층은 상기 BEOL 금속화 스택을 통해 상기 측벽 배선 구조체에 전기적으로 결합되는 것인, 상기 소자층
    을 포함하는, 상기 이미지 센서 칩; 및
    상기 이미지 센서 칩의 측벽을 따라 상기 패키지 본드 패드 위에 배열되고, 상기 측벽 배선 구조체를 통해 상기 IC를 상기 패키지 본드 패드에 전기적으로 결합시키도록 구성된 전기적 결합 구조체를 포함하고,
    상기 전기적 결합 구조체는 상기 패키지 본드 패드로부터 상기 측벽 배선 구조체의 측벽으로 연속적으로 연장되는 것인, 이미지 센서 패키지.
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