KR101640417B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents
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Abstract
반도체 패키지 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 패키지는, 제1 면, 제2 면 및 화소부를 포함하는 반도체 칩과, 상기 제1 면 상에 위치하는 제1 접착 패턴과, 상기 제1 접착 패턴과 상기 화소부 사이에 위치하고, 상기 제1 면 상에 위치하는 제2 접착 패턴과, 상기 제2 면 상에 위치하는 외부 접속 단자를 포함하되, 상기 제2 접착 패턴과 상기 외부 접속 단자가 중첩되어 위치한다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
씨씨디(CCD) 센서나 씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지도 역시 소형화/고밀도화, 저전력, 다기능, 초고속 신호처리, 높은 신뢰성, 낮은 가격 및 선명한 화질 등이 요구되고 있다. 이러한 요구에 상응하기 위하여 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 크랙(crack) 발생이 감소되거나 크랙 발생 면적이 감소된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 크랙(crack) 발생이 감소되거나 크랙 발생 면적이 감소된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 제1 면, 제2 면 및 화소부를 포함하는 반도체 칩과, 상기 제1 면 상에 위치하는 제1 접착 패턴과, 상기 제1 접착 패턴과 상기 화소부 사이에 위치하고, 상기 제1 면 상에 위치하는 제2 접착 패턴과, 상기 제2 면 상에 위치하는 외부 접속 단자를 포함하되, 상기 제2 접착 패턴과 상기 외부 접속 단자가 중첩되어 위치한다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 제1 면, 제2 면 및 화소부를 포함하는 반도체 칩을 제공하는 단계와, 상기 제1 면 상에 제1 접착 패턴을 형성하는 단계와, 상기 제1 접착 패턴과 상기 화소부 사이에 위치하도록 상기 제1 면 상에 제2 접착 패턴을 형성하는 단계와, 상기 제2 면 상에 외부 접속 단자를 형성하는 단계를 포함하되, 상기 제2 접착 패턴과 상기 외부 접속 단자가 중첩되도록 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 의한 반도체 패키지의 평면도이다.
도 2 는 도1의 I-I’선을 따라 절단한 반도체 패키지의 단면도이다.
도 3은 도 1의 II-II’선을 따라 절단한 반도체 패키지의 단면도이다.
도 4는 도 1의 ‘A’부분의 제1 확대도이다.
도 5 는 도 1의 ‘A’부분의 제2 확대도이다.
도 6a는 접합 영역과 제2 접착 패턴의 관계를 설명하기 위한 것이다.
도 6b는 도 6a의 ‘B’부분을 확대한 것이다.
도 7a 제2 접착 패턴의 다양한 실시예를 설명하기 위한 것이다.
도 7b는 도 7a의 ‘C’부분을 확대한 것이다.
도 8은 본 발명의 제2 실시예에 의한 반도체 패키지의 평면도이다.
도 9는 III-III’선을 따라 절단한 반도체 패키지의 단면도이다.
도 10은 제2 접착 패키지와 외부 접속 단자와의 관계를 설명하기 위한 것이다.
도 11은 도 10의 ‘D’부분을 확대한 것이다.
도 12는 제2 실시예에 따른 제2 접착 패턴의 다양한 실시예를 설명하기 위한 것이다.
도 13 내지 도 16은 본 발명의 제3 실시예에 의한 반도체 패키지의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 17 내지 도 20은 본 발명의 제4 실시예에 의한 반도체 패키지의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 2 는 도1의 I-I’선을 따라 절단한 반도체 패키지의 단면도이다.
도 3은 도 1의 II-II’선을 따라 절단한 반도체 패키지의 단면도이다.
도 4는 도 1의 ‘A’부분의 제1 확대도이다.
도 5 는 도 1의 ‘A’부분의 제2 확대도이다.
도 6a는 접합 영역과 제2 접착 패턴의 관계를 설명하기 위한 것이다.
도 6b는 도 6a의 ‘B’부분을 확대한 것이다.
도 7a 제2 접착 패턴의 다양한 실시예를 설명하기 위한 것이다.
도 7b는 도 7a의 ‘C’부분을 확대한 것이다.
도 8은 본 발명의 제2 실시예에 의한 반도체 패키지의 평면도이다.
도 9는 III-III’선을 따라 절단한 반도체 패키지의 단면도이다.
도 10은 제2 접착 패키지와 외부 접속 단자와의 관계를 설명하기 위한 것이다.
도 11은 도 10의 ‘D’부분을 확대한 것이다.
도 12는 제2 실시예에 따른 제2 접착 패턴의 다양한 실시예를 설명하기 위한 것이다.
도 13 내지 도 16은 본 발명의 제3 실시예에 의한 반도체 패키지의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 17 내지 도 20은 본 발명의 제4 실시예에 의한 반도체 패키지의 제조 방법을 공정 단계별로 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 의한 반도체 패키지 및 반도체 패키지의 제조 방법을 설명한다.
먼저, 도 1 내지 도 7b를 참조하여, 본 발명의 제1 실시예에 의한 반도체 패키지를 설명한다.
도 1은 본 발명의 제1 실시예에 의한 반도체 패키지의 평면도이고, 도 2 는 도1의 I-I’선을 따라 절단한 반도체 패키지의 단면도이고, 도 3은 도 1의 II-II’선을 따라 절단한 반도체 패키지의 단면도이고, 도 4는 도 1의 ‘A’부분의 제1 확대도이고, 도 5 는 도 1의 ‘A’부분의 제2 확대도이고, 도 6a는 접합 영역과 제2 접착 패턴의 관계를 설명하기 위한 것이고, 도 6b는 도 6a의 ‘B’부분을 확대한 것이고, 도 7a 제2 접착 패턴의 다양한 실시예를 설명하기 위한 것이고, 도 7b는 도 7a의 ‘C’부분을 확대한 것이다.
도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 의한 반도체 패키지(1)는 반도체 칩(10), 제1 접착 패턴(21), 제2 접착 패턴(31), 외부 접속 단자(51) 및 투명 기판(80)을 포함할 수 있다.
반도체 칩(10)은 제1 면(11), 제2 면(12) 및 화소부(PA)를 포함한다. 또한, 반도체 칩(10)은 화소부(PA)를 둘러싸는 가장자리 영역(EA)을 포함한다. 이때, 화소부(PA)는 반도체 칩(10)의 중앙부에 위치할 수 있으나, 이에 한정되는 것은 아니다. 한편, 화소부(PA)가 직사각형 형태로 도시되었으나, 화소부(PA)는 정사각형 형태를 가질 수도 있고, 이외에 필요에 따라 다른 형태를 가질 수 있다. 이러한, 화소부(PA)는 마이크로 렌즈(110) 어레이(array)를 포함할 수 있다. 이때, 화소부(PA)의 마이크로 렌즈(110) 어레이(array)는 반도체 칩(10)의 제1 면(11) 상에 위치할 수 있다. 화소부(PA)에 대한 보다 자세한 사항은 후술하기로 한다.
제1 접착 패턴(21)은 반도체 칩(10)의 제1 면(11) 상에 위치한다. 이때, 제1 접착 패턴(21)은 제1 면(11) 상에 화소부(PA)를 둘러싸도록 위치할 수 있다. 이룰 위해, 제1 접착 패턴(21)은 반도체 칩(10)의 가장자리 영역(EA)에 위치할 수 있다. 즉, 제1 접착 패턴(21)은 가장자리 영역(EA)을 따라 배치되어, 화소부(PA)를 둘러싼 폐곡선(closed-loop) 형태를 가질 수 있다.
제1 접착 패턴(21)은 투명 기판(80)을 기판(10)의 제1 면(11)상에 고정시킨다. 이를 위해, 도 2 및 3을 참조하면, 제1 접착 패턴(21)은 기판(10)과 투명 기판(80) 사이에 개재될 수 있다. 이때, 제1 접착 패턴(21)의 두께에 의해, 투명 기판(80)과 화소부(PA) 사이에 중공부(VA)가 형성될 수 있다. 한편, 제1 접착 패턴(21)이 폐곡선으로 형성될 경우, 상기 중공부(VA)는 외부와 밀폐될 수 있다. 이에 의해, 중공부(VA) 내에 위치하는 화소부(PA)가 외기로부터 보호될 수 있다. 예를 들어, 화소부(PA)의 마이크로 렌즈(110)등이 외기에 의해 영향을 받을 경우 발생될 수 있는 수광량의 감소나 화소부(PA)에 포함된 소자들의 수명 저하 등을 방지할 수 있다. 한편, 제1 접착 패턴(21)의 폭(W1)은 투명 기판(80)이 빈도체 칩 (10)의 제1 면(11) 상에 충분히 고정될 수 있을 만큼 충분한 폭(W1)을 확보하는 것이 좋다. 이를 위해, 예를 들어, 제1 접착 패턴(21)의 폭(W1)은 60 내지 150㎛일 수 있다.
이러한, 제1 접착 패턴(21)은 예를 들어, 감광성 접착성 고분자, 열경화성 고분자 및/또는 에폭시계 혼합물을 포함할 수 있다. 하나의 예로써, 제1 접착 패턴(21)은 예를 들어, 벤조시클로부텐(benzocyclobutene)을 포함할 수 있다.
제2 접착 패턴(31)은 제1 접착 패턴(21)과 화소부(PA) 사이에 위치한다. 또한, 반도체 칩 (10)의 제1 면(11) 상에 위치한다. 본 발명의 제1 실시예에 따른 제2 접착 패턴(31)은 제1 접착 패턴(21)의 일측에서 돌출되어, 화소부(PA)를 향하도록 형성된다. 이때, 제2 접착 패턴(31)은 제1 접착 패턴(21)의 일측에서 소정의 길이(L1)만큼 화소부(PA) 방향으로 돌출될 수 있다. 이때, 제2 접착 패턴(31)의 돌출 길이(L1)는 75 내지 120㎛일 수 있다. 제2 접착 패턴(31)은 제1 접착 패턴(21)과 마찬가지로 투명 기판(80)을 반도체 칩(10)의 제1 면(11) 상에 고정시킬 수 있다.
이러한, 제2 접착 패턴(31)은 제1 접착 패턴(21)을 형성하는 물질과 동일한 물질로 형성될 수 있다. 제2 접착 패턴(31)은 예를 들어, 감광성 접착성 고분자, 열경화성 고분자 및/또는 에폭시계 혼합물을 포함할 수 있다. 하나의 예로써, 제2 접착 패턴(31)은 예를 들어, 벤조시클로부텐(benzocyclobutene)을 포함할 수 있다.
한편, 제2 접착 패턴(31)도 제1 접착 패턴(21)과 동일하게 반도체 칩(10)과 투명 기판(80)사이에 개재될 수 있다. 또한, 제2 접착 패턴(31)과 제1 접착 패턴(21)에 의해 투명 기판(80)은 보다 견고하게 반도체 칩(10)의 제1 면(11) 상에 고정될 수 있다. 또한, 제2 접착 패턴(31)은 반도체 칩 (10)에 가해지는 물리적 스트레스를 완화할 수 있다. 이에 대한 보다 자세한 사항은 후술하도록 한다.
도 1 내지 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 칩(10)은 전면 수광 이미지 센서 칩일 수 있다. 구체적으로 반도체 칩(10)은 마이크로 렌즈들(110)이 위치한 제 1 면(11)의 가장자리 영역(EA)에 도전 패드(41)를 포함할 수 있다.
반도체 칩(10)의 내부를 살펴보면, 반도체 기판(1000) 내에 소자 분리막(170)들이 배치되어 활성 영역들을 정의한다. 화소부(PA)와 대응하는 반도체 기판(1000) 내에 다수의 광전 변환부(160)들이 배치될 수 있다. 한편, 도시하지는 않았지만, 반도체 기판(1000) 상에는 광전 변환부들(160)로부터 전송된 신호를 전달 및 처리하는 다수의 트랜지스터들(미도시)이 배치될 수 있다. 화소부(PA)를 제외한 영역, 즉 가장자리 영역(EA) 및 화소부(PA)와 가장자리 영역(EA) 사이에 예를 들어 트랜지스터들로 주변회로들이 구성될 수 있다.
트랜지스터들과 광전 변환부들(160)은 교대로 적층된 다층의 층간 절연막들(180)과 식각 저지막들(미도시)로 덮혀질 수 있다. 그리고 층간 절연막들(180)과 식각 저지막들 사이에 배선들(141, 142, 143) 이 배치될 수 있다.
한편, 도시하지는 않았지만, 화소부(PA)에서 광전 변환부(160)와 중첩되는 일부 층간 절연막들(180)및 식각 저지막들이 제거될 수 있다. 층간 절연막들(180)과 식각 저지막이 제거된 영역에 빛의 투과율이 우수한 수지패턴(미도시)이 배치될 수 있다. 이에 의해, 마이크로 렌즈(110) 어레이를 통해 광전 변환부들(160)로 빛이 입사될 때, 반도체 칩(10) 내에 입사된 빛이 층간 절연막(180)과 식각 저지막들에 의해반사/회절/간섭될 수 있는 것이 방지될 수 있다. 즉, 반도체 칩(10)에 입사된 빛의 손실을 줄임으로써, 광감도를 향상시키고 선명한 화질을 구현할 수 있다.
화소부(PA)에 배치된 배선들(141, 142, 143)은 소자 분리막(170)과 중첩되는 위치에 배치될 수 있다. 이에 의해, 광전 변환부(160)로 입사되는 빛이 제1 배선들(141, 142, 143)에 의해 차단/반사되는 것이 방지될 수 있다.
도전 패드(41)는 가장자리 영역(EA)에서 가장 상단에 위치하는 층간 절연막(180)의 상부면에 배치될 수 있다. 도전 패드(41)는 가장자리 영역(EA)에 배치된 배선들(미도시) 에 연결되는 비아 플러그(미도시)와 일체형으로 형성될 수 있다.
한편, 최상층의 층간 절연막(180)의 상부면 상에 평탄화층(130)이 위치할 수 있다. 또한, 화소부(PA)의 평탄화층(130) 상에는, 각각의 화소에 대응하는 광전변환부(160)와 중첩되도록 칼라필터들(120)이 배치될 수 있다. 칼라필터들(120)은 자연광을 빛의 3원색으로 분해하는 RGB(Red-Green-Blue)형 칼라필터 또는 자연광을 CYGM(cyan, yellow, green, magenta)의 4색으로 분리하는 보색형 칼라필터일 수 있다. 칼라필터(120) 상에는 마이크로 렌즈들(110)이 배치될 수 있다.
한편, 반도체 칩(10)은 도전 패드(41)와 연결되는 관통 비아(61)를 포함할 수 있다. 관통 비아(61)는 반도체 패키지의 전체 크기를 줄이고, 신호의 전달 속도를 빠르게 하기 위해 형성될 수 있다.
반도체 패키지(1)는 반도체 칩(10)의 제2 면(12) 상에 위치하는 재배선 패드(53)를 포함할 수 있다. 이때, 반도체 칩(10)의 가장자리 영역과 인접한 재배선 패드(53)는 관통 비아(61)와 전기적으로 접촉할 수 있다. 즉, 관통 비아(61)의 일측은 도전 패드(41)와 전기적으로 접촉하고, 타측은 재배선 패드(53)와 접촉할 수 있다.
한편, 반도체 패키지(1)는 반도체 칩(10)의 제2 면(12) 상에 위치하는 외부 접속 단자(51)를 포함할 수 있다. 외부 접속 단자(51)는 예를 들어 솔더볼 형상일 수 있으나, 외부 접속 단자(51)의 형상이 이에 한정되는 것은 아니다. 반도체 패키지(1)가 실장될 마더 보드의 접속단자의 형상에 따라 외부 접속 단자(51)는 다양한 형상으로 형성될 수 있다. 외부 접속 단자(51)은 재배선 패드(53) 상에 위치할 수 있다. 이때, 외부 접속 단자(51)은 재배선 패드(53)와 전기적으로 접촉하는 접합 영역(55)을 포함할 수 있다. 이에 의해, 외부 접속 단자(51)는 재배선 패드(53)를 통해 전달된 신호를 반도체 패키지(1) 외부로 전달할 수 있다. 접합 영역(55)은 반도체 칩(10)의 제2 면(13)과 마주한다.
한편, 재배선 패드(53)의 일부 영역 상에 절연막(71)이 위치할 수 있다. 즉, 절연막(71)은 재배선 패드(53)와 외부 접속 단자(51)가 접촉하지 않는 재배선 패드(53)의 일부 영역 상에 위치할 수 있다. 절연막(71)은 재배선 패드(53)와 반도체 칩(10)의 외부가 전기적으로 단락되는 것을 방지할 수 있다. 이에 의해, 반도체 칩(10)내에 불필요한 신호가 전달되는 것이 방지될 수 있다.
한편, 도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 칩(10)은 후면 수광 이미지 센서 칩일 수 있다. 이 경우, 마이크로 렌즈(110)와 칼라필터(120)을 통해 입사되는 빛은 광전 변환부(160)으로 바로 입사될 수 있다. 이때 입사되는 빛의 광 경로를 줄이기 위해 반도체 기판(1000)의 일부가 제거될 수 있다. 후면 수광 이미지 센서는 빛이 반도체 기판(1000)을 통해 광전 변환부(160)로 바로 입사되는 구조를 가질 수 있으므로, 배선들(141, 142, 143)의 위치에 제약을 받지 않는 구조이다.
도 1 내지 도 3, 도 6a 및 도 6b를 참조하면, 제2 접착 패턴(31)과 외부 접속 단자(51)는 서로 중첩되어 위치할 수 있다. 여기서, 제2 접착 패턴(31)은 외부 접속 단자(51)의 접합 영역(55)와 중첩될 수 있다.
한편, 제2 접착 패턴(31)과 외부 접속 단자(51)가 중첩됨으로써, 반도체 칩(10)에 발생될 수 있는 크랙(crack)의 발생이나 크랙이 발생되는 면적이 증가되는 것을 방지할 수 있다. 상술한 바와 같이 반도체 칩(10)과 투명 기판(80) 사이에는 중간에 개재된 접착 패턴등에 의해 중공부(VA)가 형성될 수 있다. 또한, 반도체 패키지(1)는 반도체 칩(10)이 마더 보드 등에 실장될 수 있도록 외부 접속 단자(51)를 포함할 수 있다. 이때, 예를 들어, 외부 접속 단자(51)가 솔더볼 형태로 형성되면, 반도체 패키지(1)에 가해지는 외력이 솔더볼에 집중될 수 있다. 특히, 반도체 패키지(1)에 형성된 중공부(VA)에 의해 솔더볼 주변의 반도체 칩(10) 영역에 외력이 집중될 수 있다. 이때, 반도체 칩(10)이 상기 외력을 견딜 만큼 충분한 강도를 갖지 못한다면, 집중된 외력에 의해 반도체 칩(10)에 크랙이 발생될 수 있다. 만약, 제2 접착 패턴(31)이 형성되어 있지 않다면, 제1 접착 패턴(21)의 주변에 대응하는 반도체 칩(10)의 영역에 크랙이 발생될 수 있다. 특히, 제1 접착 패턴(21) 중 화소부(PA)와 마주하는 제1 접착 패턴(21) 측과 대응하는 반도체 칩(10)의 영역에 크랙 발생이 현저할 수 있다. 이에 의해 소자의 소자의 신뢰성이 크게 저하될 수 있다.
한편, 본 발명의 제1 실시예에 의한 반도체 패키지(1)는 제1 접착 패턴(21)의 일측으로부터 화소부(PA) 방향으로 L1길이만큼 돌출된 제2 접착 패턴(31)을 포함함으로써, 반도체 칩(10)의 강도를 보완할 수 있어 반도체 칩(10)에 크랙이 발생되는 것을 최소로 할 수 있다. 또한, 제2 접착 패턴(31)과 외부 접속 단자(51)를 중첩시킴으로써, 외부 접속 단자(51)에 집중된 외력에 의해 반도체 칩(10)에 발생되는 크랙의 형성 면적이 감소될 수 있다. 즉, 제2 접착 패턴(31)이 형성됨으로써, 화소부(PA)와 마주하는 제2 접착 패턴(31)의 단부와 대응하는 반도체 칩(10)의 영역에 크랙이 발생되도록 유도할 수 있다. 즉, 제2 접착 패턴(31)의 단부 주변과 대응하는 영역에 크랙이 형성됨으로써, 제1 접착 패턴(21)의 주변과 대응하는 영역에 크랙이 형성될 때에 비해, 크랙 형성이 반도체 칩(10)의 내측으로 유도되어 크랙이 발생되는 면적이 전체적으로 감소될 수 있는 것이다.
한편, 제2 접착 패턴(31)에 의해 크랙이 발생되는 면적을 감소시키기 위해, 제2 접착 패턴(31)은 외부 접속 단자(51)의 접합 영역(55)의 중심과 중첩되도록 위치할 수 있다. 이때, 제2 접착 패턴(31)의 단부는 외부 접속 단자(51)의 접합 영역(55)의 중심을 지나도록 위치할 수 있다.
한편, 제2 접착 패턴(31)의 돌출된 길이(L1)에 대한 제1 접착 패턴(21)의 폭(W1)의 비(W1/L1)는 0.5 내지 2일 수 있다. 제2 접착 패턴(31)의 돌출된 길이(L1)에 대한 제1 접착 패턴(21)의 폭의 비가 0.5미만이면, 제2 접착 패턴(31)에 의한 크랙 발생 면적의 감소 효과가 경미할 수 있다. 한편, 제2 접착 패턴(31)의 돌출된 길이(L1)에 대한 제1 접착 패턴(21)의 폭의 비가 2를 초과하면, 초과된 길이에 상응하는 만큼의 크랙 발생 면적의 감소 효과가 발생되지 않을 수 있다.
한편, 도 7a 및 7b를 참조하면, 제2 접착 패턴(32, 33, 34, 35)은 다양한 형상으로 형성될 수 있다. 즉, 제2 접착 패턴(32, 33, 34, 35)은 다각형 형상 또는 곡선 패턴을 갖는 형상으로 형성될 수 있다. 다만, 도 7a에 도시된 제2 접착 패턴(32, 33, 34, 35)의 다양한 형상은 예시에 지나지 않으며, 필요에 따라 도시된 형상과 다른 다양한 형상을 갖는 제2 접착 패턴(31)이 형성될 수 있다.
한편, 제2 접착 패턴(34, 35)은 제1 접착 패턴(21)으로부터 돌출된 제1 돌기부(35_1)와 제1 돌기부(35_1)로부터 연장된 제2 돌기부(35_2)를 포함할 수 있다. 이때, 제1 돌기부(35_1)와 제2 돌기부(35_2)는 서로 다른 형상으로 형성될 수 있다. 예를 들어, 제1 돌기부(35_1)는 막대형상으로 형성될 수 있고, 제2 돌기부(35_2)는 사다리꼴로 형성될 수 있다. 또는 제2 돌기부(35_2)는 곡선 형상을 포함하는 패턴으로 형성될 수 있다. 또한, 제1 돌기부(35_1)의 폭과 제2 돌기부(35_2)의 폭이 서로 다르게 되도록 제2 접착 패턴(34, 35)이 형성될 수 있다. 예를 들어, 제2 돌기부(35_2)의 폭이 제1 돌기부(35_2)의 폭보다 넓게 형성될 수 있다. 이에 의해, 제2 돌기부(35_2)에서 반도체 칩(10)의 강도가 상대적으로 강하게 보완될 수 있다. 이에 따라, 보다 효과적으로 제2 돌기부(35_2)의 단부 주변과 대응하는 반도체 칩(10)의 영역에 크랙 발생이 유도될 수 있다. 한편, 제1 돌기부(35_1)와 제2 돌기부(35_2)의 형상은 도 7a 및 도 7b에 도시된 것에 한정되는 것은 아니고, 필요에 다양한 형상의 제2 접착 패턴(34, 35)이 형성될 수 있다.
다음으로, 도 8 내지 도 12를 참조하여 본 발명의 제2 실시예에 의한 반도체 페키지를 설명한다.
도 8은 본 발명의 제2 실시예에 의한 반도체 패키지의 평면도이고, 도 9는 III-III’선을 따라 절단한 반도체 패키지의 단면도이고, 도 10은 제2 접착 패키지와 외부 접속 단자와의 관계를 설명하기 위한 것이고, 도 11은 도 10의 ‘D’부분을 확대한 것이고, 도 12는 제2 실시예에 따른 제2 접착 패턴의 다양한 실시예를 설명하기 위한 것이다. 한편, 설명의 편의상 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
제2 실시예의 반도체 패키지(2)는, 도 8 및 도 9에 나타낸 바와 같이, 제1 실시예의 반도체 패키지(1)와 다음을 제외하고는 기본적으로 동일한 구조를 갖는다. 즉, 도 8 및 도 9에 도시된 바와 같이, 제2 반도체 패키지(2)에 포함된 제2 접착 패턴(210)은 제1 접착 패턴(21)과 소정 간격 이격된 섬(island) 형상으로 형성될 수 있다. 즉, 제2 실시예에 의한 제2 접착 패턴(210)은 제1 접착 패턴(21)에서 돌출되어 형성되는 것이 아니라 제1 접착 패턴(21)과 분리된 섬 형상으로 형성될 수 있다. 이때, 제1 접착 패턴(21)의 폭(W1)이 60 내지 150㎛이라면, 제2 접착 패턴(210)의 폭(W2)은 75 내지 120㎛일 수 있다. 즉, 제2 접착 패턴(210)의 폭(W2)에 대한 제1 접착 패턴(21)의 폭(W1)의 비(W1/W2)는 0.5 내지 2일 수 있다.
한편, 제2 접착 패턴(210)은 외부 접속 단자(51)과 중첩되어 반도체 칩(10)의 제1 면상(11) 상에 위치한다. 상술한 바와 같이 외부 접속 단자(51)는 반도체 칩(10)의 제2 면(12)과 마주하는 접합 영역(55)을 포함하는데, 제2 접착 패턴(210)은 외부 접속 단자(51)의 접합 영역(55)과 중첩된다. 이때, 제2 접착 패턴(210)은 상기 접합 영역(55) 면적의 1/4이상과 중첩될 수 있다. 한편, 제2 접착 패턴(210)이 상기 접합 영역(55) 면적의 1/4 미만과 중첩되면, 외부 접속 단자(51)에 가해지는 외력에 대해 반도체 칩(10)의 강도가 충분히 보강되지 않을 수 있다. 이에 의해, 외력에 의해 반도체 칩(10)에 발생되는 크랙의 형성 면적을 감소시키기 어려울 수 있다. 즉, 제2 접착 패턴(210)의 주변과 대응하는 반도체 칩(10)의 영역에서 크랙이 발생되도록 유도하는 제2 접착 패턴(210)의 기능이 충분히 발휘되기 어려울 수 있다.
한편, 제2 접착 패턴(210)은 외부 접속 단자(51)의 접합 영역(55)의 중심 및 중심에 걸쳐 중첩될 수 있다. 이에 의해, 반도체 칩(10)의 강도를 보강하고, 외부 접속 단자(51)에 집중되는 외력을 제2 접착 패턴(210)의 주변으로 유도할 수 있다. 이에 따라, 제2 접착 패턴(210)의 주변과 대응하는 반도체 칩(10)의 영역에서 크랙이 발생되도록 유도하여, 반도체 칩(10)에 발생되는 크랙 형성 면적을 감소시킬 수 있다.
도 12를 참조하면, 제2 실시예에 따른 제2 접착패턴(210)은 다양한 형상의 패턴(211, 212, 213, 214)으로 형성될 수 있다. 즉, 제2 접착 패턴(211, 212, 213, 214)은 다각형 형상 또는 곡선 패턴을 갖는 형상으로 형성될 수 있다. 다만, 도 12에 도시된 제2 접착 패턴(211, 212, 213, 214)의 다양한 형상은 예시에 지나지 않으며, 필요에 따라 도시된 형상과 다른 다양한 형상을 갖는 제2 접착 패턴(210)이 형성될 수 있다.
다음으로, 도 13 내지 도 16을 참조하여, 본 발명의 제3 실시예에 의한 반도체 패키지의 제조방법을 설명한다.
도 13 내지 도 16은 본 발명의 제3 실시예에 의한 반도체 패키지의 제조 방법을 공정 단계별로 나타낸 단면도이다. 한편, 설명의 편의상 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 13를 참조하면, 도 2에서 관통 비아홀, 관통 비아(65), 재배선 패드(53) 및 절연막(71)을 제외한 나머지 구성들이 형성된 단위 반도체 칩(10)들을 포함하는 웨이퍼(WF)를 준비한다.
웨이퍼(WF) 상에 제1 접착 패턴(21) 및 제2 접착 패턴(31)을 형성한다. 제1 접착 패턴(21)은 반도체 칩(10)의 제1 면(11)상의 가장자리 영역(EA)에 형성된다. 이때, 제1 접착 패턴(21)은 반도체 칩(10)의 화소부(PA)를 둘러싸도록 형성될 수 있다. 제2 접착 패턴(31)은 제1 접착 패턴(21)의 일측으로부터 돌출되어 화소부(PA)를 향하도록 형성된다.
한편, 제1 접착 패턴(21)의 폭(W1)은 60 내지 150㎛로 형성될 수 있다. 이때, 제2 접착 패턴(31)의 돌출된 길이(L1)은 75 내지 120㎛로 형성될 수 있다. 즉, 제2 접착 패턴(31)의 돌출된 길이(L1)에 대한 제1 접착 패턴(21)의 폭(W1)의 비(W1/L1)는 0.5 내지 2일 수 있다.
한편 제1 접착 패턴(21)과 제2 접착 패턴(31) 은 동일한 물질로 동시에 형성될 수 있다. 구체적인 일 예로써, 제1 접착 패턴(21)과 제2 접착 패턴(31)을 형성하기 위해 감광성 접착성 고분자막을 웨이퍼(WF)의 전면 상에 코팅하여 형성하고 50~70℃의 낮은 온도에서 소프트 베이킹 공정을 진행한다. 그리고 노광 공정과 현상 공정을 통해 제1 접착 패턴(21)과 제2 접착 패턴(31)을 형성한다. 한편, 제1 접착 패턴(21)과 제2 접착 패턴(31)은 상기의 방법 이외에도 디스펜서 공정, 스크린 프린팅 또는 잉크제팅 방법으로도 형성될 수 있다.
도 14를 참조하면, 제1 접착 패턴(21)과 제2 접착 패턴(31)이 형성된 웨이퍼(WF) 상에 투명 기판(80)을 배치시킨다. 계속해서, 열을 가하면서 압착시켜 투명 기판(80)을 웨이퍼(WF) 상에 본딩시킨다. 이러한 본딩 공정은 예를 들면 150~210℃에서 진행될 수 있다. 이에 의해, 투명기판(80)과 웨이퍼(WF) 사이에 중공부(VA)가 정의될 수 있다.계속해서, 투명 기판(80)을 웨이퍼(WF)상에 본딩시킨 후에 웨이퍼(WF)의 두께를 얇게하는 공정(thinning)을 추가로 수행할 수 있다.
도 15를 참조하면, 예를 들어, 레이저 등을 이용하여 가장 자리 영역(EA)의 웨이퍼(WF)를 일부 제거하여 도전 패드(41)의 하부면을 노출시키는 관통 비아홀(64)을 형성한다.
계속해서, 도전막을 적층하고 패터닝하여 관통 비아홀의 측벽을 덮으면서 도전 패드(41)와 전기적으로 접하는 관통 비아(61)를 형성한다. 계속해서, 관통 비아(61)와 전기적으로 연결되며 반도체 칩(10)의 제2 면(13) 상에 배치되는 재배선 패드(53)를 형성한다. 계속해서, 관통 비아(61)와 재배선 패드(53)를 일부 덮는 절연막(71)을 형성한다. 계속해서, 절연막(71)에 의해 덮이지 않고 노출되는 재배선 패드(53) 상에 외부 접속 단자(51)를 형성한다. 외부 접속 단자(51)은 예를 들어, 솔더볼로 형성될 수 있다. 한편, 외부 접속 단자(51)는 재배선 패드(53)과 접촉하는 접합 영역(55)을 포함한다. 접합 영역(55)은 반도체 칩(10)의 제2 면(13)과 마주할 수 있다. 외부 접속 단자(51)는 제2 접착 패턴(31)과 중첩되도록 형성된다. 이때, 외부 접속 단자(51)는 제2 접착 패턴(31)이 접합 영역(55)의 중심과 중첩되도록 형성될 수 있다. 또는, 외부 접속 단자(51)는 제2 접착 패턴(31)이 접합 영역(55)의 중심을 지나 중첩되도록 형성될 수 있다.
도 16을 참조하면, 투명 기판(80)과 웨이퍼(WF)를 S-S’ 선을 기준으로 절단하여 단위 반도체 칩(10)별로 분리시키는 싱귤레이션(Singulation) 공정을 진행한다. 싱귤레이션 공정은 다이아몬드 절삭날 등을 이용하여 진행될 수 있다. 이로써 도 1 및 2를 참조하여 설명된 반도체 패키지(1)를 완성할 수 있다.
본 실시예에서 제1 접착 패턴(21)과 제2 접착 패턴(31)이 웨이퍼(WF)의 표면에 형성되는 것으로 설명하였지만, 제1 접착 패턴(21)과 제2 접착 패턴(31)은 투명 기판(80)의 표면에 형성될 수도 있다. 그 후에 투명 기판(80) 상에 웨이퍼(WF)를 본딩시키고 뒤집을 수 있다.
다음으로, 도 17 내지 도 20을 참조하여, 본 발명의 제4 실시예에 의한 반도체 패키지의 제조 방법을 설명한다.
도 17 내지 도 20은 본 발명의 제4 실시예에 의한 반도체 패키지의 제조 방법을 공정 단계별로 나타낸 단면도이다. 한편, 설명의 편의상 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
본 실시예에서 제2 접착 패턴(210)은 제1 접착 패턴(21)과 이격되고 섬(island) 형상을 갖도록 형성된다. 한편, 외부 접속 단자(51)는 반도체 칩(10)의 제2 면(12)과 마주하는 접합 영역(55)을 포함하는데, 제2 접착 패턴(210)은 외부 접속 단자(51)의 접합 영역(55)과 중첩된다. 이때, 제2 접착 패턴(210)은 상기 접합 영역(55) 면적의 1/4이상과 중첩될 수 있다. 또한, 제2 접착 패턴(210)은 외부 접속 단자(51)의 접합 영역(55)의 중심 및 중심에 걸쳐 중첩될 수 있다. 이에 대한 자세한 사항은 제2 실시예에서 설명하였으므로, 반복되는 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 칩 21: 제1 접착 패턴
31: 제2 접착 패턴 41: 도전 패드
51: 외부 전속 단자 53: 재배선 패드
55: 접합 영역 61: 관통 비아
71: 절연막
31: 제2 접착 패턴 41: 도전 패드
51: 외부 전속 단자 53: 재배선 패드
55: 접합 영역 61: 관통 비아
71: 절연막
Claims (21)
- 제1 면, 제2 면 및 화소부를 포함하는 반도체 칩;
상기 제1 면 상에 위치하는 투명 기판;
상기 제1 면과 상기 투명 기판 사이에 위치하는 제1 접착 패턴;
상기 제1 접착 패턴과 상기 화소부 사이에 위치하고, 상기 제1 면과 상기 투명 기판 사이에 위치하는 제2 접착 패턴;
상기 제1 접착 패턴과 상기 제2 접착 패턴에 의하여 형성되는 중공부; 및
상기 제2 면 상에 위치하는 외부 접속 단자를 포함하되,
상기 제2 접착 패턴과 상기 외부 접속 단자가 중첩되어 위치하고,
상기 화소부는 상기 중공부 내에 위치하고,
상기 제2 접착 패턴의 단부는 상기 중공부와 접촉하는 반도체 패키지. - 제1 항에 있어서,
상기 제1 접착 패턴은 상기 화소부를 둘러싸는 반도체 패키지. - 제2 항에 있어서,
상기 제1 접착 패턴은 상기 반도체 칩의 가장자리 영역에 위치하는 반도체 패키지. - 제2 항에 있어서,
상기 제2 접착 패턴은 상기 제1 접착 패턴으로부터 돌출되어 상기 화소부를 향하도록 형성된 반도체 패키지. - 제4 항에 있어서,
상기 외부 접속 단자는 상기 제2 면과 마주하는 접합 영역을 포함하되, 상기 제2 접착 패턴은 상기 접합 영역의 중심과 중첩되는 반도체 패키지. - 삭제
- 제4 항에 있어서,
상기 제2 접착 패턴은 상기 제1 접착 패턴으로부터 돌출된 제1 돌기부와 상기 제1 돌기부로부터 연장된 제2 돌기부를 포함하는 반도체 패키지. - 삭제
- 제2 항에 있어서,
상기 제2 접착 패턴은 상기 제1 접착 패턴과 이격된 섬 형상 패턴을 갖는 반도체 패키지. - 삭제
- 삭제
- 제1 면, 제2 면 및 화소부를 포함하는 반도체 칩을 제공하는 단계;
상기 제1 면 상에 제1 접착 패턴을 형성하는 단계;
상기 제1 접착 패턴과 상기 화소부 사이에 위치하도록 상기 제1 면 상에 제2 접착 패턴을 형성하는 단계; 및
상기 제2 면 상에 외부 접속 단자를 형성하는 단계를 포함하되,
상기 제2 접착 패턴과 상기 외부 접속 단자가 중첩되도록 형성되고,
상기 제1 및 제2 접착 패턴에 의하여 정의되는 중공부와, 상기 제2 접착 패턴의 단부는 접촉하는 반도체 패키지의 제조 방법. - 제12 항에 있어서,
상기 제1 및 제2 접착 패턴을 형성하는 단계는, 상기 제1 면 상에 접착성 고분자 막을 형성하는 단계와, 상기 접착성 고분자 막을 패터닝하는 단계를 포함하는 반도체 패키지의 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제12 항에 있어서,
상기 제1 접착 패턴 및 제2 접착 패턴은 스크린 프린팅, 잉크젯팅 또는 디스펜서 공정으로 형성되는 반도체 패키지의 제조 방법.
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