KR101617642B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

Abstract

반도체 패키지 및 이의 제조 방법을 제공한다. 이 반도체 패키지의 반도체 칩은, 화소부를 구비하고, 상기 반도체 칩 상에 투명 기판이 개재되고, 상기 투명 기판과 상기 반도체 칩 사이에 접착 패턴, 및 상기 반도체 칩과 상기 투명 기판 사이에 상기 접착 패턴과 이격되는 적어도 하나의 결로 방지물(dew proofer)이 제공된다. 이 반도체 패키지는 결로 방지물을 포함함으로써 화소부 영역의 투명 기판의 표면에 결로가 형성되는 것을 방지할 수 있다. 이로써 화상의 왜곡을 방지할 수 있다.

씨모스 이미지 센서 모듈

Description

반도체 패키지 및 그 제조 방법{semiconductor package and method for manufacturing of the same}

본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.

씨씨디(CCD) 센서나 씨모스 이미지 센서와 같은 이미지 센서는 모바일 폰, 디지털 카메라, 광마우스, 감시카메라, 생체 인식 장치와 같은 다양한 전자 제품에 적용되고 있다. 전자제품이 소형화와 다기능화가 될수록, 이미지 센서를 포함하는 반도체 패키지도 역시 소형화/고밀도화, 저전력, 다기능, 초고속 신호처리, 높은 신뢰성, 낮은 가격 및 선명한 화질 등이 요구되고 있다. 이러한 요구에 상응하기 위하여 다양한 연구가 진행되고 있다.

본 발명이 해결하고자 하는 과제는, 화상의 왜곡을 방지할 수 있는 이미지 센서 칩을 포함하는 반도체 패키지를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 과제는 화상의 왜곡을 방지할 수 있는 이미 지 센서 칩을 포함하는 반도체 패키지의 제조 방법을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는 결로 방지물을 포함한다. 구체적으로, 본 발명에 따른 반도체 패키지는, 화소부를 구비하는 반도체 칩; 상기 반도체 칩 상에 배치되는 투명 기판; 상기 반도체 칩과 상기 투명 기판 사이에 개재되어 상기 화소부 상에 공간을 제공하는 접착 패턴; 및 상기 반도체 칩과 상기 투명 기판 사이에서 상기 접착 패턴과 이격되는 적어도 하나의 결로 방지물(dew proofer)을 포함한다.

일 예에 있어서, 상기 접착 패턴은 상기 반도체칩의 가장자리 영역에 배치될 수 있으며, 상기 결로 방지물은 상기 화소부와 상기 접착 패턴 사이에 배치될 수 있다.

상기 결로 방지물의 습기 수용력(capacity)은 상기 접착 패턴의 습기 수용력보다 바람직하게는 낮다.

상기 결로 방지물은 상기 접착 패턴과 동일한 물질을 포함하되, 상기 접착 패턴의 폭 보다 작은 폭을 가질 수 있다.

일 예에 있어서, 상기 접착 패턴은, 상기 가장자리를 따라 배치되며 상기 화소부를 둘러싸는 폐곡선 형태를 가져, 상기 반도체 칩과 상기 투명 기판 사이의 상기 공간을 외부로부터 밀폐시킬 수 있다.

구체적 일 예에 있어서, 상기 결로 방지물은 상기 화소부를 둘러싸는 폐곡선 형태를 가져 상기 화소부 상에서 상기 반도체 칩과 상기 투명 기판 사이의 제 1 공 간과 상기 결로 방지물과 상기 접착 패턴 사이의 제 2 공간을 정의할 수 있으며, 이때, 상기 제 1 공간은 상기 결로 방지물에 의해 외부로부터 밀폐될 수 있다.

상기 접착 패턴에는 상기 제 2 공간과 외부를 연결하는 통기구가 형성될 수 있다.

상기 반도체 패키지는, 상기 통기구 안에 배치되며 상기 접착 패턴의 통기성보다 좋은 통기성을 가지는 다공성 접착 패턴을 더 포함할 수 있다.

상기 반도체 패키지는, 상기 접착 패턴과 상기 결로 방지물을 연결하는 연결부를 더 포함할 수 있다.

상기 투명 기판에는 상기 제 2 공간을 외부와 연결시키는 관통홀이 형성될 수 있다.

상기 결로 방지물의 측벽은 굴곡진 표면을 가질 수 있다.

상기 접착 패턴은 상기 결로 방지물과 마주보되 굴곡진 표면의 측벽을 가질 수 있다.

일 예에 있어서, 상기 반도체 칩은, 상기 투명 기판과 마주보는 제 1 면; 상기 제 1 면과 대향되는 제 2 면; 상기 제 1 면의 화소부에 배치되는 마이크로 렌즈; 상기 제 1 면의 가장자리 영역에 배치되는 도전 패드; 및 상기 제 2면과 상기 제 1면 사이의 내부를 관통하여 상기 도전 패드와 접하는 관통 비아를 포함할 수 있다.

상기 화소부에서 상기 제 1 면의 높이는 상기 가장자리 영역에서 상기 제 1 면의 높이보다 낮을 수 있다.

다른 예에 있어서, 상기 반도체 칩은, 상기 투명 기판과 마주보는 제 1 면; 상기 제 1 면과 대향되는 제 2 면; 상기 제 1 면의 화소부에 배치되는 마이크로 렌즈; 및 상기 제 2 면에 배치되는 도전 패드를 포함할 수 있다.

상기 결로 방지물은 상기 접착 패턴과 다른 물질로 형성될 수 있다.

상기 결로 방지물은 습기를 차단시킬 수 있다.

상기 결로 방지물은 흡습 기능을 가질 수 있다. 이때, 상기 결로 방지물은 고리, 바(bar) 또는 섬(island) 형태를 가질 수 있다.

상기 반도체 패키지는 상기 제 2 면에 배치되는 솔더볼을 더 포함할 수 있다. 상기 접착 패턴과 상기 결로 방지물 중에 적어도 하나는 상기 솔더볼과 중첩될 수 있다.

상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 화소부를 구비하는 반도체 칩을 준비하는 단계; 투명 기판을 준비하는 단계; 상기 투명 기판과 상기 반도체 칩 중 어느 하나에 서로 이격되는 접착 패턴과 결로 방지물을 형성하는 단계; 및 상기 접착 패턴과 상기 결로 방지물을 사이에 개재시켜 상기 반도체 칩과 상기 투명 기판을 본딩하는 단계를 포함하되, 상기 접착 패턴은 상기 결로 방지물을 둘러싸도록 형성된다.

상기 접착 패턴과 상기 결로 방지물은 동일한 물질로 동시에 형성될 수 있으며, 이때 상기 결로 방지물의 폭은 상기 접착 패턴의 폭 보다 작게 형성될 수 있다.

상기 접착 패턴과 상기 결로 방지물은 감광성 접착성 고분자로 형성될 수 있 으며, 예를 들면, 포토리소그래피(photolithography) 공정으로 형성될 수 있다.

또는 상기 접착 패턴과 상기 결로 방지물은 서로 다른 물질로 별개의 공정으로 형성될 수 있다. 이때, 상기 결로 방지물은 잉크제팅 공정으로 형성될 수 있다.

상기 방법은, 상기 접착 패턴의 일부를 제거하여 통기구를 형성하는 단계를 더 포함할 수 있다.

본 발명에 따른 반도체 패키지는 결로 방지물을 포함함으로써 화소부 영역의 투명 기판의 표면에 결로가 형성되는 것을 방지할 수 있다.

이하, 본 발명의 실시예에 따른 반도체 패키지 및 그 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

각각의 도면들에 있어서, 기판, 층 및 영역들의 두께는 본 발명의 기술적 특징을 명확히 나타내기 위해 과장된 것이다. 또한, "어느 대상물은 다른 대상물 상에 위치된다"라고 언급되는 경우에 상기 어느 대상물은 상기 다른 대상물의 표면에 접촉되어 배치되는 경우와 상기 다른 대상물과 이격되어 배치되는 경우를 모두 포함할 수 있다. 또한, 상기 어느 대상물이 상기 다른 대상물과 이격되어 배치되는 경우에는 상기 어느 대상물과 상기 다른 대상물 사이에는 또 다른 대상물이 더 배 치될 수 있다. 그리고, 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

<실시예 1>

도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도를 나타낸다. 도 2는 도 1을 A-A'선으로 자른 단면도이다. 도 3은 도 2의 'Z' 부분을 확대한 확대도이다.

도 1 및 2를 참조하면, 본 실시예에 따른 반도체 패키지(100)는 반도체 칩(50)과 투명기판(60)을 포함한다. 상기 반도체 칩(50)은 화소 영역(또는 화소부, PA)과 가장자리 영역(EA) 그리고 그 사이의 경계 영역(IA)을 포함한다. 상기 반도체 칩(50)은 제 1 면(50a)과 제 2 면(50b)을 포함한다. 상기 제 1 면(50a)은 상기 투명 기판(60)과 마주보고, 상기 제 2 면(50b)은 상기 제 1 면(50a)과 대향된다. 상기 화소 영역(PA)에서 상기 제 1 면(50a)에는 어레이(array)를 이루는 마이크로 렌즈들(39)이 배치된다. 도 1에서 상기 화소 영역(PA)은 정사각형 형태로 그려졌으나 상기 화소 영역(PA)은 직사각형 형태를 가질 수도 있다. 상기 가장자리 영역(EA)에서 상기 반도체 칩(50)과 상기 투명 기판(60) 사이에는 접착 패턴(55)이 개재되어 상기 반도체 칩(50)과 상기 투명 기판(60)을 본딩시킨다. 상기 접착 패턴(55)은 예를 들면 감광성 접착성 고분자, 열경화성 고분자 및/또는 에폭시계 혼합물을 포함할 수 있다. 일 예로, 상기 접착 패턴(55)은 벤조시클로부텐(Benzocyclobutene)을 포함할 수 있다. 본 실시예에서 상기 접착 패턴(55)은 상기 반도체 칩(50)의 가장자리 영역(EA)을 따라 배치되어 상기 화소 영역(PA)을 둘 러싸는 고리(또는 폐곡선) 형태를 가진다. 본 실시예에서 상기 접착 패턴(55)은 상기 화소 영역(PA)에서 상기 투명 기판(60)과 상기 반도체 칩(50) 사이의 공간, 즉 제 1 공동(VA)을 외부로부터 밀폐시킨다. 이로써 상기 접착 패턴(55)은 상기 제 1 공동(VA)을 외부 환경으로부터 보호할 수 있다. 상기 접착 패턴(55)은 상기 투명기판(60)과 상기 반도체 칩(50)을 신뢰성 있게 접착시킬 수 있는 충분한 접착 강도와 두께 및 폭(제 1 폭, W1)을 가지는 것이 바람직하다. 상기 접착 패턴(55)의 폭(W1)은 바람직하게는 250㎛이상이다.

계속해서, 도 1 및 도 2를 참조해서, 상기 가장자리 영역(EA)의 상기 접착 패턴(55)과 상기 화소 영역(PA)의 마이크로 렌즈들(39) 사이에는 결로 방지물(57)이 배치된다. 즉, 상기 결로 방지물(57)은 경계 영역(IA)에서 상기 반도체 칩(50)과 상기 투명 기판(60) 사이에 배치된다. 상기 결로 방지물(57)은 바람직하게는 상기 접착 패턴(55)과 이격된다. 본 실시예에서 상기 결로 방지물(57)은 상기 접착 패턴(55)과 동일한 물질로 이루어질 수 있으나, 이때 상기 결로 방지물(57)의 폭(제 2 폭, W2)은 상기 접착 패턴(55)의 폭(W1)보다 바람직하게는 작다. 상기 결로 방지물(57)의 폭(제 2 폭, W2)은 바람직하게는 100㎛이하이다. 상기 결로 방지물(57)은 상기 화소 영역(PA)을 둘러싸는 고리 형태일 수 있다. 상기 결로 방지물(57)은 상기 화소 영역(PA)의 상기 제 1 공동(VA)을 외부로부터 밀폐시키어 보호한다. 상기 결로 방지물(57)과 상기 접착 패턴(55) 사이는 이격되어 제 2 공동(59)이 형성된다.

상기 접착 패턴(55)은 반도체 패키지(100)의 신뢰성을 위해 뛰어난 접착성을 가지는 것이 중요하다. 그러나, 상기 접착 패턴(55)을 구성하는 접착성을 가지는 고분자들은 습기 등을 완벽하게 차단하기 어렵다. 따라서 상기 반도체 패키지(100)가 고온 다습한 환경에 노출되면 습기들은 서서히 상기 접착 패턴(55)과 상기 결로 방지물(57)을 통하여 상기 공동들(VA, 59) 내로 침투하게 된다. 또한, 습기들은 상기 접착 패턴(55)과 상기 결로 방지물(57) 내에도 존재하게 된다. 이는 상기 공동들(VA, 59) 내의 습도와 외부와의 습도가 동일해질 때까지, 즉 평형 상태가 될 때까지 서서히 진행될 수 있다. 상기 반도체 패키지(100)가 이러한 고온 다습한 환경에 노출되었다가 저온 저습한 환경에 노출되게 되면, 상기 공동들(VA, 59) 내의 높은 습도의 습기들은 저습의 외부와의 평형상태를 이루기 위해 상기 결로 방지물(57)과 상기 접착 패턴(55)을 통해 외부로 빠져나가게 된다. 또한 상기 결로 방지물(57)과 상기 접착 패턴(55) 내에서 고온 다습한 환경에서 평형상태에 있던 습기들은 저습의 외부와의 평형상태를 이루기 위해 외부로 빠져나오게 된다. 이때, 상기 결로 방지물(57)과 상기 접착 패턴(55) 내에 존재하던 습기(수분)들은 상기 공동들(VA, 59)로도 나오게 된다. 상기 접착 패턴(55)의 폭(W1)은 상기 결로 방지물(57)의 폭(W2)보다 크므로 상기 접착 패턴(55)의 양이 상기 결로 방지물(57)의 양보다 상대적으로 매우 많게 된다. 상기 접착 패턴(55)의 양이 많으므로 그 안에 포함될 수 있는 습기의 양도 상기 결로 방지물(57)에 비해 많아지게 된다. 따라서 상기 접착 패턴(55) 내에 함유되었던 많은 습기는 그 인근의 외부와 제 2 공동(59)으로 빠져나온다. 만약 상기 결로 방지물(57)이 위치하지 않으면 상기 접착 패턴(55) 내에 함유되었던 많은 습기가 바로 상기 제 1 공동(VA)로 들어가 상기 투명 기판(60)의 하부면에 결로(結露, dew)가 형성될 수 있다. 그러나 상기 결로 방지물(57)이 상기 화소 영역(PA)과 상기 접착 패턴(55) 사이에 위치하여 상기 접착 패턴(55) 내에 함유되었던 습기를 차단하므로 상기 투명 기판(60)의 하부면에 결로(結露, dew)가 형성되지 않을 수 있다. 상기 결로 방지물(57) 내에 습기가 함유될 수 있으나, 상기 결로 방지물(57)의 폭이 작아 양이 상대적으로 작으므로 상기 결로 방지물(57) 안에 함유되었던 습기의 양 또한 작다. 따라서 상기 결로 방지물(57) 안에 함유되었던 습기가 인접하는 상기 제 1 공동(VA)과 상기 제 2 공동(59) 쪽으로 배출될지라도, 습기의 양이 미미하므로 상기 투명 기판(60)의 하부면에 결로(結露, dew)가 형성되지 않을 수 있다. 이와 같이 본 실시예에 따른 반도체 패키지(100)는 상기 결로 방지물(57)을 포함함으로써 상기 투명 기판(60)의 하부면에 결로가 발생되는 것을 방지할 수 있다.

한편, 계속해서, 도 1 내지 도 3을 참조하여, 본 실시예에 따른 상기 반도체 칩(50)은 전면 수광 이미지 센서 칩일 수 있다. 구체적으로 상기 반도체 칩(50)은 상기 마이크로 렌즈들(39)이 배치되는 상기 제 1 면(50a)의 가장자리 영역(EA)에 도전 패드(27a)가 배치된다. 상기 반도체 칩(50)의 내부를 살펴보면, 반도체 기판(1) 상에 소자분리막(3)들이 배치되어 활성 영역들을 정의한다. 상기 화소 영역(PA)에서 상기 반도체 기판(1) 내에는 다수의 광전변환부(5)들이 배치된다. 상기 반도체 기판(1) 상에는 상기 광전변환부들(5)로부터 전송된 신호를 전달 및 처리하기 위한 다수의 트랜지스터들(7)이 배치된다. 상기 화소 영역(PA)을 제외한 영역, 즉 상기 가장자리 영역(EA)과 상기 경계 영역(IA)에는 상기 트랜지스터들(7)이 주 변회로들을 구성하게 된다. 상기 트랜지스터들(7)과 상기 광전변환부(5)는 교대로 적층되는 다층의 층간절연막들(11)과 식각저지막들(9)로 덮인다. 그리고 상기 층간절연막들(11)과 상기 식각 저지막들(9) 사이에 배선들(13a, 13b)이 배치된다. 상기 배선들(13a, 13b)은 상기 화소 영역(PA)에 위치하는 제 1 배선(13a)과 상기 주변회로 영역(EA, IA)에 위치하는 제 2 배선(13b)으로 나뉠 수 있다. 일 예로, 상기 화소 영역(PA)에서 상부에 위치하는 상기 층간절연막들(11)과 상기 식각 저지막들(9)은 일부 제거될 수 있다. 이로써 상기 가장자리 영역(EA)과 상기 경계 영역(IA)에서 가장 상부에 있는 상기 층간절연막(11)의 높이와 상기 화소 영역(PA)에서 가장 상부에 있는 식각 저지막(9)의 높이의 차이는 H1 만큼 차이가 날 수 있다. 즉, 상기 화소 영역(PA)에서 제 1 면(50a)은 움푹 들어가게 된다. 이는 상기 광전 변환부(5)로 입사되는 광경로를 줄여 빛의 손실을 줄여 광감도를 향상시키고 선명한 화질을 구현하기 위함이다. 더 나아가, 상기 화소 영역(PA)에서 상기 광전 변환부(5)와 중첩되는 위치의 상기 층간절연막들(11)과 식각저지막들(9)은 제거되고 빛의 투과율이 우수한 수지패턴(33)이 배치될 수 있다. 이는 빛이 입사되는 동안 상기 층간절연막(11)과 상기 식각 저지막들(9)에 의해 빛이 반사/회절/간섭되는 것을 막아, 빛의 손실을 줄여 광감도를 향상시키고 선명한 화질을 구현하기 위함이다. 상기 화소 영역(PA)에 배치되는 제 1 배선들(13a)은 상기 광전 변환부(5)로 입사되는 빛이 차단/반사되는 것을 방지하기 위하여 상기 소자분리막(3)과 중첩되는 위치에 배치된다. 상기 가장자리 영역(EA)에서 가장 상단에 위치하는 층간절연막(11)의 상부면에는 도전패드(27a)가 배치된다. 상기 도전패드(27a)는 상기 제 2 배선(13b)에 연결되는 비아플러그(27b)와 일체형일 수 있다. 상기 도전패드(27a), 최상층의 층간절연막(11) 및 상기 수지패턴(33)의 상부면은 평탄화층(35)으로 덮일 수 있다. 그리고 상기 화소 영역(PA)에서 상기 평탄화층(35) 상에는, 각각의 화소에 대응하는 상기 광전변환부(5)와 중첩되도록 칼라필터들(37)이 배치된다. 상기 칼라필터들(37)은 자연광을 빛의 3원색으로 분해하는 RGB(Red-Green-Blue)형 칼라필터 및 자연광을 CYGM(cyan, yellow, green, magenta)의 4색으로 분리하는 보색형 칼라필터일 수 있다. 상기 칼라필터(37) 상에는 마이크로 렌즈들(39)이 배치된다.

이러한 전면 이미지 센서 칩에서는 위에서 설명한 바와 같이 도전패드(27a)가, 상기 마이크로 렌즈(39)가 배치되는 제 1 면(50a) 상에 배치된다. 따라서 이와 같은 구조를 가지는 반도체 칩(50)은 전체 패키지의 크기를 줄이고 신호속도를 빠르게 하기 위해 관통 비아(65)를 포함할 수 있다. 즉, 상기 반도체 칩(50)의 내부를 관통하여 상기 도전패드(27a)의 하부면을 노출시키는 관통 비아홀(64)의 측벽을 덮는 관통 비아(65)를 배치시킨다. 상기 관통비아(65)는 상기 관통 비아홀(64)을 채워 형성할 수도 있다. 상기 관통 비아(65)는 상기 제 2 면(50b)에 배치되는 재배선 패드(67)에 연결된다. 상기 관통 비아(65)와 상기 재배선 패드(67)의 일부는 절연막(70)으로 덮인다. 상기 절연막(70)으로 덮이지 않고 노출되는 상기 재배선 패드(67)에는 솔더볼(75)과 같은 외부 접속 단자가 부착될 수 있다. 이때 상기 솔더볼(75)은 상기 접착 패턴(55)과 상기 결로 방지물(57) 중에 적어도 하나와 중첩되도록 위치할 수 있다. 이때 상기 접착 패턴(55)과 상기 결로 방지물(57)는 탄성을 가져, 상기 반도체 패키지(100)를 머더 보드(mother board) 등에 실장할 때, 상기 솔더볼(75)를 통해 전달되는 물리적 스트레스 등을 완화시키는 기능을 할 수 있다.

다음은 위의 반도체 패키지(100)를 형성하는 과정을 설명하기로 한다. 도 4a 내지 도 4d는 도 2의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.

도 4a를 참조하면, 도 2 및 도 3에서 관통비아홀(64), 관통비아(65), 재배선 패드(67) 및 절연막(70)을 제외한 나머지 구성들이 형성된 단위 반도체 칩(50)들을 포함하는 웨이퍼(WF)를 준비한다. 상기 웨이퍼(WF) 상에 접착 패턴(55)과 결로 방지물(57)을 형성한다. 상기 접착 패턴(55)은 가장자리 영역(EA)에 형성되고, 상기 결로 방지물(57)은 경계 영역(IA)에 형성되어 상기 접착 패턴(55)과 이격된다. 상기 접착 패턴(55)과 상기 결로 방지물(57)은 동일한 물질로 동시에 형성될 수 있다. 구체적인 일 예로써, 상기 접착 패턴(55)과 상기 결로 방지물(57)을 형성하기 위해 감광성 접착성 고분자막을 상기 웨이퍼(WF)의 전면 상에 코팅하고 50~70℃의 낮은 온도에서 소프트 베이킹 공정을 진행한다. 그리고 노광 공정과 현상 공정을 통해 상기 접착 패턴(55)과 상기 결로 방지물(57)을 형성한다. 상기 접착 패턴(55)과 상기 결로 방지물(57)은 이외에도 스크린 프린팅 또는 잉크제팅 방법으로도 형성될 수 있다.

도 4b를 참조하면, 상기 접착 패턴(55)과 상기 결로 방지물(57)이 형성된 상기 웨이퍼(WF) 상에 투명 기판(60)을 배치시키고 열을 가하면서 압착시키어 상기 투명 기판(60)을 상기 웨이퍼(WF) 상에 본딩시킨다. 상기 본딩 공정은 예를 들면 150~210℃에서 진행될 수 있다. 이로써, 상기 투명기판(60)과 상기 웨이퍼(WF) 사 이에 제 1 공동(VA)과 제 2 공동(59)이 정의될 수 있다.

도 4c를 참조하면, 레이저 등을 이용하여 상기 가장 자리 영역(EA)의 상기 웨이퍼(WF)를 일부 제거하여 상기 도전패드(27a)의 하부면을 노출시키는 관통 비아홀(64)을 형성한다. 그리고 도전막을 적층하고 패터닝하여 상기 관통 비아홀(64)의 측벽을 덮으면서 상기 도전패드(27a)과 접하는 관통 비아(65)와, 상기 관통비아(65)에 전기적으로 연결되며 제 2 면(50a)에 배치되는 재배선 패드(67)를 형성한다. 상기 관통비아(65)와 상기 재배선 패드(67)를 일부 덮는 절연막(70)을 형성한다. 그리고 상기 절연막(70)에 의해 덮이지 않고 노출되는 상기 재배선 패드(67)에 솔더볼(75)을 부착시킨다.

도 4c 및 4d를 참조하면, 상기 투명 기판(60)과 상기 웨이퍼(WF)를 B-B' 선을 기준으로 절단하여 단위 반도체 칩(50)별로 분리시키는 싱귤레이션(Singulation) 공정을 진행한다. 상기 싱귤레이션 공정은 다이아몬드 절삭날 등을 이용하여 진행될 수 있다. 이로써 도 1 및 2를 참조하여 설명된 반도체 패키지(100)를 완성할 수 있다.

본 실시예에서 상기 접착 패턴(55)과 상기 결로 방지물(57)은 상기 웨이퍼(WF)의 표면에 형성되었지만, 상기 접착 패턴(55)과 상기 결로 방지물(57)은 상기 투명 기판(60)의 표면에 형성될 수도 있다. 그 후에 상기 투명 기판(60) 상에 상기 웨이퍼(WF)를 본딩시키고 뒤집을 수 있다.

<실시예 2>

도 5는 본 발명의 실시예 2에 따른 반도체 패키지의 평면도를 나타낸다. 도 6는 도 5를 C-C' 선으로 자른 단면도이다. 도 7은 도 6의 'Z' 부분을 확대한 확대도이다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 5 내지 7을 참조하여, 본 실시예에 따른 반도체 패키지(101)에 포함되는 반도체 칩(51)은 후면 수광 이미지 센서 칩이다. 상기 반도체 칩(51)은 투명 기판(60)과 마주보는 제 1 면(51a)과 상기 제 1 면(51a)과 대향되는 제 2 면(51b)을 포함한다. 상기 제 1 면(51a)에서 화소 영역(PA)에는 마이크로 렌즈들(39)이 배치된다. 그러나 가장자리 영역(EA)에서 도전패드(27a)는 상기 제 1 면(51a)에 배치되지 않고 제 2 면(51b)에 배치된다. 상기 반도체 칩(51)은 실시예 1의 반도체 칩(50)이 뒤집힌 형태와 유사한 구조를 가진다. 상기 마이크로 렌즈(39)와 상기 칼라필터(37)을 통해 입사되는 빛은 광전변환부(5)로 바로 입사될 수 있다. 이때 광 경로를 줄이기 위해 상기 반도체 기판(1)의 일부가 제거될 수 있다. 빛이 상기 반도체 기판(1)을 통해 상기 광전 변환부(5)로 바로 입사되므로, 제 1 배선(13a)의 위치에 제약을 받을 필요가 없다. 또한 상기 화소 영역(PA)에서 다층의 상기 층간절연막들(11)과 상기 식각 저지막들(9)을 제거하여 움푹 들어간 형상을 만들지 않아도 된다. 또한 실시예 1의 수지 패턴(33)을 필요로 하지 않는다. 상기 도전패드(27a)가 상기 제 2 면(51b)에 배치되므로 실시예 1에서의 관통 비아(65)를 필요로 하지 않는다. 또한 상기 도전 패드(27a)를 형성할 때 상기 도전패드(27a)를 연장시켜, 실시예 1의 재배선 패드(67)에 대응되는 볼랜드(67a)를 구성할 수 있으므로 공정을 단순화할 수 있다.

다음은 위의 반도체 패키지(101)를 형성하는 과정을 설명하기로 한다. 도 8a 내지 도 8d는 도 6의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.

도 8a를 참조하면, 도 7에서 솔더볼(75)을 제외한 나머지 구성들이 형성된 단위 반도체 칩들(51)을 포함하는 웨이퍼(WF)를 준비한다. 상기 웨이퍼(WF)의 뒷면, 즉, 제 2 면(51b)에는 보호막(71)을 형성한다. 상기 보호막(71)은 예를 들면, 백랩 테이프(backlap tape)를 접착시킴으로써 형성될 수 있다. 상기 보호막(71)은 상기 제 2 면(51b)이 공정중에 손상되거나 오염되는 것을 방지한다. 상기 웨이퍼(WF)의 제 1 면(51a) 상에 접착 패턴(55)과 결로 방지물(57)을 형성한다. 상기 접착 패턴(55)은 가장자리 영역(EA)에 형성되고, 상기 결로 방지물(57)은 경계 영역(IA)에 형성되어 상기 접착 패턴(55)과 이격된다. 상기 접착 패턴(55)과 상기 결로 방지물(57)은 동일한 물질로 동시에 형성될 수 있다. 구체적인 일 예로써, 상기 접착 패턴(55)과 상기 결로 방지물(57)을 형성하기 위해 감광성 접착성 고분자막을 상기 웨이퍼(WF)의 전면, 즉 상기 제 1 면(51a) 상에 코팅하고 50~70℃의 낮은 온도에서 소프트 베이킹 공정을 진행한다. 그리고 노광 공정과 현상 공정을 통해 상기 접착 패턴(55)과 상기 결로 방지물(57)을 형성한다. 상기 접착 패턴(55)과 상기 결로 방지물(57)은 이외에도 스크린 프린팅 또는 잉크제팅 방법으로도 형성될 수 있다.

도 8b를 참조하면, 상기 접착 패턴(55)과 상기 결로 방지물(57)이 형성된 상기 웨이퍼(WF) 상에 투명 기판(60)을 배치시키고 열을 가하면서 압착시키어 상기 투명 기판(60)을 상기 웨이퍼(WF) 상에 본딩시킨다. 상기 본딩 공정은 예를 들면 150~210℃에서 진행될 수 있다. 이로써, 상기 투명기판(60)과 상기 웨이퍼(WF) 사이에 제 1 공동(VA)과 제 2 공동(59)이 정의될 수 있다.

도 8c를 참조하면, 상기 제 2 면(51b)에서 상기 보호막(71)을 제거하여 상기 절연막(70)과 상기 볼랜드(67a)를 노출시킨다. 그리고 상기 볼랜드(67a)에 솔더볼(75)을 부착시킨다.

도 8c 및 8d를 참조하면, 상기 투명 기판(60)과 상기 웨이퍼(WF)를 D-D' 선을 기준으로 절단하여 단위 반도체 칩(51)별로 분리시키는 싱귤레이션(Singulation) 공정을 진행한다. 상기 싱귤레이션 공정은 다이아몬드 절삭날 등을 이용하여 진행될 수 있다. 이로써 도 5 및 6을 참조하여 설명된 반도체 패키지(101)를 완성할 수 있다.

<실시예 3>

도 9는 본 발명의 실시예 3에 따른 반도체 패키지의 평면도를 나타낸다. 도 10은 도 9를 E-E' 선으로 자른 단면도이다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(102)는 이중의 바(bar) 형태인 결로 방지물(57)을 포함한다. 즉, 상기 결로 방지물(57)은 화소 영역(PA)을 둘러싸는 고리 형태의 제 1 결로 방지물(57a)과 상기 제 1 결로 방지물(57a)을 둘러싸는 고리 형태의 제 2 결로 방지물(57b)을 포함한다. 상기 제 1 결로 방지물(57a)과 상기 제 2 결로 방지물(57b)은 서로 이격된다. 이로써 실시예 1의 제 2 공동(59)은 상기 제 2 결로 방지물(57b)과 접착 패턴(55) 사이의 제 1 서 브 공동(59a)와, 상기 제 1 결로 방지물(57a)과 상기 제 2 결로 방지물(57b) 사이의 제 2 서브 공동(59b)로 나뉠 수 있다.

상기 반도체 패키지(102)의 제조 방법은, 실시예 1의 도 4a의 단계에서 상기 결로 방지물(57)이 상기 제 1 결로 방지물(57a)과 상기 제 2 결로 방지물(57b)을 포함하도록 형성되는 점을 제외하고는, 실시예 1에서 개시된 제조 방법과 동일할 수 있다.

<실시예 4>

도 11은 본 발명의 실시예 4에 따른 반도체 패키지의 평면도를 나타낸다. 도 12은 도 11을 F-F' 선으로 자른 단면도이다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 11 및 도 12를 참조하면, 본 실시예에 따른 반도체 패키지(103)에 포함되는 결로 방지물(57)은 굴곡진 표면(57s)의 측면을 가진다. 또한 상기 반도체 패키지(103)에 포함되는 접착 패턴(55)도 상기 결로 방지물(57)과 마주보는 측면이 굴곡진 표면(55s)을 가진다. 반도체 기판을 구성하는 실리콘 결정의 결정면은 물리적 충격에 취약하여 깨질 수 있다. 이는 싱귤레이션 공정에서 더욱 발생할 수 있으나, 상기 굴곡진 표면들(57s, 55s)에 의해 완화시킬 수 있다.

상기 반도체 패키지(103)의 제조 방법은, 실시예 1의 도 4a의 단계에서 상기 결로 방지물(57)과 상기 접착 패턴(55)의 측면들이 각각 굴곡진 표면(57s, 55s)을 가지도록 형성되는 점을 제외하고는, 실시예 1에서 개시된 제조 방법과 동일할 수 있다.

<실시예 5>

도 13은 본 발명의 실시예 5에 따른 반도체 패키지의 평면도를 나타낸다. 도 14는 도 13을 G-G' 선으로 자른 단면도이다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 13 및 14를 참조하면, 본 실시예에 따른 반도체 패키지(104)는 접착 패턴(55)과 결로 방지물(57)을 연결하는 연결부(56)를 더 포함할 수 있다. 이로써 제 2 공동(59)은 상기 접착 패턴(55), 상기 결로 방지물(57) 및 상기 연결부(56)에 의해 정의될 수 있다. 상기 연결부(56)는 상기 접착 패턴(55)과 동일한 물질로 형성될 수 있다. 상기 연결부(56)는 도 13에서처럼 사각형 고리 형태인 상기 접착 패턴(55)의 측벽의 일부와 그 안의 사각형 고리 형태인 상기 결로 방지물(57)의 측벽의 일부를 연결한다. 상기 연결부(56)는 상기 결로 방지물(57)의 쓰러짐을 방지할 수 있다. 또한 상기 연결부(56)에 의해 투명 기판(60)과 반도체 칩(50) 사이의 접착력을 향상시킬 수 있다.

상기 반도체 패키지(104)의 제조 방법은, 실시예 1의 도 4a의 단계에서 연결부(56)가 상기 결로 방지물(57) 및 상기 접착 패턴(55)과 동시에 형성되는 점을 제외하고는, 실시예 1에서 개시된 제조 방법과 동일할 수 있다.

<실시예 6>

도 15는 본 발명의 실시예 6에 따른 반도체 패키지의 평면도를 나타낸다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 15를 참조하면, 본 실시예에 따른 반도체 패키지(105)는 접착 패턴(55)과 결로 방지물(57)을 연결하는 연결부(56)를 더 포함할 수 있다. 상기 연결부(56)는 도 15에서처럼 사각형 고리 형태인 상기 접착 패턴(55)의 내측 모서리와 그 안의 사각형 고리 형태인 상기 결로 방지물(57)의 외측 모서리를 연결한다. 이로써 제 2 공동(59)은 상기 접착 패턴(55), 상기 결로 방지물(57) 및 상기 연결부(56)에 의해 정의될 수 있으며 평면적으로 사다리꼴 형태를 가질 수 있다. 상기 연결부(56)은 상기 접착 패턴(55)과 동일한 물질로 형성될 수 있다. 상기 연결부(56)는 상기 결로 방지물(57)의 쓰러짐을 방지할 수 있다. 또한 상기 연결부(56)에 의해 투명 기판(60)과 반도체 칩(50) 사이의 접착력을 향상시킬 수 있다.

상기 반도체 패키지(105)의 제조 방법은, 실시예 1의 도 4a의 단계에서 연결부(56)가 상기 결로 방지물(57) 및 상기 접착 패턴(55)과 동시에 형성되는 점을 제외하고는, 실시예 1에서 개시된 제조 방법과 동일할 수 있다.

<실시예 7>

도 16은 본 발명의 실시예 7에 따른 반도체 패키지의 평면도를 나타낸다. 도 17은 도 16을 H-H' 선으로 자른 단면도이다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 16 및 17을 참조하면, 본 실시예에 따른 반도체 패키지(106)에서는 접착 패턴(55)에 제 2 공동(59)과 외부를 연결시키는 통기구(58)가 형성된다. 상기 통기구의 폭(W3)은 바람직하게는 200㎛ 이하이다. 구체적으로 상기 통기구의 폭(W3)은 0.1㎛~200㎛일 수 있다. 이로써 상기 접착 패턴(55)로부터 방출되는 습기는 상기 통기구(58)를 통해 외부로 쉽게 빠져나갈 수 있다. 이로써 더욱더 결로를 방지할 수 있다.

상기 반도체 패키지(106)의 제조 방법은, 실시예 1의 도 4a의 단계에서 상기 접착 패턴(55)이 상기 통기구(58)를 포함하도록 형성되는 점을 제외하고는, 실시예 1에서 개시된 제조 방법과 동일할 수 있다. 또는, 실시예 1의 도 4a의 단계에서 완전한 고리 형태의 접착 패턴(55)을 형성한 후에, 상기 투명기판(60)과 상기 반도체 칩(50)을 본딩하기 전에, 상기 접착 패턴(55)의 일부를 제거하여 상기 통기구(58)를 형성할 수도 있다.

<실시예 8>

도 18은 본 발명의 실시예 8에 따른 반도체 패키지의 평면도를 나타낸다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 18을 참조하면, 본 실시예에 따른 반도체 패키지(107)는 실시예 6과 실시예 7의 반도체 패키지들(105, 106)이 조합된 형태를 가진다. 즉, 4각형 고리 형태의 접착 패턴(55)의 내측 모서리 부분들과 사각형 고리 형태의 결로 방지물(57)의 외측 모서리 부분들을 연결하는 연결부들(56)이 각각 배치되고 이로 인해 4개의 사다리꼴 평면 형태의 제 2 공동들(59)이 정의된다. 상기 접착 패턴(55)은 각각의 제 2 공동(59)을 외부와 연결시키는 통기구(58)를 포함할 수 있다. 상기 통기구(58)는 실시예 7에서 설명한 형태와 같을 수 있다.

상기 반도체 패키지(107)의 제조 방법은, 실시예 1의 도 4a의 단계에서 상기 연결부(56)가 상기 접착 패턴(55) 및 상기 결로 방지물(57)과 동시에 형성되며, 상기 접착 패턴(55)이 상기 통기구(58)를 포함하도록 형성되는 점을 제외하고는, 실 시예 1에서 개시된 제조 방법과 동일할 수 있다. 또는, 실시예 1의 도 4a의 단계에서, 도 16의 평면도처럼 연결부(56), 접착 패턴(55) 및 결로 방지물(57)을 형성한 후에, 상기 투명기판(60)과 상기 반도체 칩(50)을 본딩하기 전에, 상기 접착 패턴(55)의 일부를 제거하여 상기 통기구(58)를 형성할 수도 있다.

<실시예 9>

도 19는 본 발명의 실시예 9에 따른 반도체 패키지의 평면도를 나타낸다. 도 20은 도 19를 I-I' 선으로 자른 단면도이다. 여기에서는 실시예 1과 구별되는 구성만이 설명된다.

도 19 및 도 20을 참조하면, 본 실시예에 따른 반도체 패키지(108)는 결로 방지물(81)을 포함한다. 상기 결로 방지물(81)은 접착 패턴(55)과 다른 물질로 이루어질 수 있다.

일 예로써, 상기 결로 방지물(81)은 습기를 거의 완벽히 차단시키는 물질일 수 있다. 이 경우, 상기 결로 방지물(81)은 고무링일 수 있다. 이경우 고무링은 탄성을 가지므로 반도체 칩(50)과 투명 기판(60) 사이에서 경계 영역(IA)에 개재되어 제 1 공동(VA)를 외부로부터 완벽하게 밀폐시킬 수 있다. 또는 상기 결로 방지물(81)은 유리나, 비활성금속 또는 경화된 플라스틱과 같은 단단하고 통기성이 전혀없고 습기를 함유할 수 없는 물질일 수 있다. 이런 물질들은 탄성이 거의 없으므로, 상기 결로방지물(81)과 상기 투명 기판(60) 사이 및/또는 상기 결로 방지물(81)과 상기 반도체 칩(50) 사이에 미세한 틈이 형성될 수 있다. 이를 위해 접착막이 상기 결로방지물(81)과 상기 투명 기판(60) 사이 및/또는 상기 결로 방지 물(81)과 상기 반도체 칩(50) 사이에 개재될 수 있다. 이때 개재되는 접착막의 양은 실시예 1의 결로방지물(57)을 구성하는 접착물질의 양에 비해 매우 미미하므로 습기 수용력이 매우 적을 수 있다. 이로써 결로 현상을 더욱 방지할 수 있다.

또는, 다른 예로써, 상기 결로 방지물(81)은 습기를 제거하는 기능을 가질 수 있다. 즉, 예를 들면, 상기 결로 방지물(81)은 흡습 기능을 가질 수 있다. 예를 들면, 상기 결로 방지물(81)은 고산화성 물질, 에테르 계열의 물질, 실리카(silica)를 포함하는 물질, 그리고 제오라이트(zeolite)들 중 적어도 어느 하나를 포함할 수 있다. 상기 결로 방지물(81)이 습기를 제거하는 기능을 가지므로, 결로 현상을 방지할 수 있다.

다음은 위의 반도체 패키지(108)를 형성하는 과정을 설명하기로 한다. 도 21a 내지 도 21d는 도 20의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.

도 21a를 참조하면, 도 3에서 관통비아홀(64), 관통비아(65), 재배선 패드(67) 및 절연막(70)을 제외한 나머지 구성들이 형성된 단위 반도체 칩(50)들을 포함하는 웨이퍼(WF)를 준비한다. 상기 웨이퍼(WF)의 제 1 면(50a) 상에 가장자리 영역(EA)에 접착 패턴(55)을 형성한다. 상기 접착 패턴(55)을 형성하기 위해 감광성 접착성 고분자막을 상기 웨이퍼(WF)의 제 1 면(50a) 상에 코팅하고 50~70℃의 낮은 온도에서 소프트 베이킹 공정을 진행한다. 그리고 노광 공정과 현상 공정을 통해 상기 접착 패턴(55)을 형성한다.

도 21b를 참조하면, 경계 영역(IA)에서, 노즐(120)을 이용하여 결로 방지 물(81)를 형성할 수 있다. 즉, 이 방법은 예를 들면 잉크제팅일 수 있다.

도 21c를 참조하면, 상기 접착 패턴(55)과 상기 결로 방지물(81)이 형성된 상기 웨이퍼(WF) 상에 투명 기판(60)을 배치시키고 열을 가하면서(열처리를 진행하면서) 압착시키어 상기 투명 기판(60)을 상기 웨이퍼(WF) 상에 본딩시킨다. 상기 본딩 공정은 예를 들면 150~210℃에서 진행될 수 있다. 이로써, 상기 투명기판(60)과 상기 웨이퍼(WF) 사이에 제 1 공동(VA)과 제 2 공동(59)이 정의될 수 있다. 또한 열처리 공정으로 상기 결로 방지물(81)과 상기 접착 패턴(55) 내의 수분을 제거시킬 수 있다.

도 21d를 참조하면, 레이저 등을 이용하여 상기 가장 자리 영역(EA)의 상기 웨이퍼(WF)를 일부 제거하여 상기 도전패드(27a)의 하부면을 노출시키는 관통 비아홀(64)을 형성한다. 그리고 도전막을 적층하고 패터닝하여 상기 관통 비아홀(64)의 측벽을 덮으면서 상기 도전패드(27a)과 접하는 관통 비아(65)와, 상기 관통비아(65)에 전기적으로 연결되며 제 2 면(50a)에 배치되는 재배선 패드(67)를 형성한다. 상기 관통 비아(65)와 상기 재배선 패드(67)를 일부 덮는 절연막(70)을 형성한다. 그리고 상기 절연막(70)에 의해 덮이지 않고 노출되는 상기 재배선 패드(67)에 솔더볼(75)을 부착시킨다. 후속으로, 상기 투명 기판(60)과 상기 웨이퍼(WF)를 L-L' 선을 기준으로 절단하여 단위 반도체 칩(50)별로 분리시키는 싱귤레이션(Singulation) 공정을 진행한다. 상기 싱귤레이션 공정은 다이아몬드 절삭날 등을 이용하여 진행될 수 있다. 이로써 도 19 및 20을 참조하여 설명된 반도체 패키지(108)를 완성할 수 있다.

<실시예 10>

도 22는 본 발명의 실시예 10에 따른 반도체 패키지의 평면도를 나타낸다. 도 23은 도 22를 J-J' 선으로 자른 단면도이다. 여기에서는 실시예 9와 구별되는 구성만이 설명된다.

도 22 내지 23을 참조하면, 본 실시예에 따른 반도체 패키지(109)에 포함되는 접착 패턴(55)은 소정 위치에 통기구(58)를 포함한다. 상기 통기구(58)의 형태는 실시예 7의 도 16에서 개시된 것과 동일할 수 있다. 상기 통기구(58) 안에는 다공성 접착 패턴(83)으로 채워질 수 있다. 상기 다공성 접착 패턴(83)은 상기 접착 패턴(55)의 접착력보다 낮은 접착력을 가질 수 있다. 그러나 상기 다공성 접착 패턴(83)은 상기 접착 패턴(55)의 통기성보다 우수한 통기성을 가질 수 있다.

상기 반도체 패키지(109)의 제조 방법에서는, 실시예 9의 도 21a의 단계에서, 실시예 7에 개시된 통기구(58)를 포함하는 접착 패턴(55)를 형성한 후에, 상기 접착 패턴(55)과 다른 물질인 다공성 접착 패턴(83)을 상기 통기구(58) 안에 배치시킬 수 있다. 그 외의 과정은 실시예 9와 동일할 수 있다.

본 실시예 10의 다공성 접착 패턴(83)은 실시예 7의 도 16의 통기구(58) 안에도 배치될 수 있다.

<실시예 11>

도 24는 본 발명의 실시예 11에 따른 반도체 패키지의 평면도를 나타낸다. 여기에서는 실시예 9와 구별되는 구성만이 설명된다.

도 24를 참조하면,본 실시예에 따른 반도체 패키지(110)에 포함되는 결로 방 지물(81)은 화소 영역(PA)을 둘러싸는 고리 형태의 제 1 결로 방지물(81a)과 상기 제 1 결로 방지물(81a)을 둘러싸는 고리 형태의 제 2 결로 방지물(81b)를 포함한다. 상기 제 1 결로 방지물(81a)과 상기 제 2 결로 방지물(81b)은 서로 이격된다. 이로써 접착 패턴(55)과 상기 제 2 결로 방지물(81b) 사이에 제 1 서브 공동(59a)과, 상기 제 1 결로 방지물(81a)과 상기 제 2 결로 방지물(81b) 사이에 제 2 서브 공동(59b)이 정의될 수 있다.

상기 반도체 패키지(110)의 제조 방법은, 실시예 9의 도 21b의 단계에서 상기 결로 방지물(81)이 이중의 고리 형태(상기 제 1 결로 방지물(81a)과 상기 제 2 결로 방지물(81b))로 형성되는 점을 제외하고는, 실시예 9에서 개시된 제조 방법과 동일할 수 있다.

<실시예 12>

도 25는 본 발명의 실시예 12에 따른 반도체 패키지의 평면도를 나타낸다. 여기에서는 실시예 9와 구별되는 구성만이 설명된다.

도 25를 참조하면, 본 실시예에 따른 반도체 패키지(111)에 포함되는 결로 방지물(81)은 평면적으로 바(bar) 형태를 가질 수 있다. 본 실시예에서, 상기 결로 방지물(81)이 폐곡선 형태를 가지지 않으므로, 실시예 9의 제 2 공동(59)은 정의되지 않는다. 본 실시예는 상기 결로 방지물(81)이 습기를 제거하는 기능을 가질 경우에 적용될 수 있다. 예를 들면, 상기 결로 방지물(81)은 흡습의 기능을 가질 수 있다.

상기 반도체 패키지(111)의 제조 방법은, 실시예 9의 도 21b의 단계에서 상 기 결로 방지물(81)이 평면적으로 바(bar) 형태로 형성되는 점을 제외하고는, 실시예 9에서 개시된 제조 방법과 동일할 수 있다.

<실시예 13>

도 26은 본 발명의 실시예 13에 따른 반도체 패키지의 평면도를 나타낸다. 여기에서는 실시예 9와 구별되는 구성만이 설명된다.

도 26을 참조하면, 본 실시예에 따른 반도체 패키지(112)에 포함되는 결로 방지물(81)은 복수개의 서로 고립된 섬(island) 형태를 가질 수 있다. 본 실시예는 상기 결로 방지물(81)이 습기를 제거하는 기능을 가질 경우에 적용될 수 있다. 예를 들면, 상기 결로 방지물(81)은 흡습의 기능을 가질 수 있다.

상기 반도체 패키지(112)의 제조 방법은, 실시예 9의 도 21b의 단계에서 상기 결로 방지물(81)이 섬(island) 형태로 형성되는 점을 제외하고는, 실시예 9에서 개시된 제조 방법과 동일할 수 있다.

<실시예 14>

도 27은 본 발명의 실시예 14에 따른 반도체 패키지의 평면도를 나타낸다. 도 28은 도 27을 K-K' 선으로 자른 단면도이다. 여기에서는 실시예 9와 구별되는 구성만이 설명된다.

도 27 및 28을 참조하면, 본 실시예에 따른 반도체 패키지(113)에 포함되는 투명 기판(60)에는 제 2 공동(59)과 외부를 연결시키는 관통홀(85)이 형성될 수 있다. 이로써 상기 제 2 공동(59)으로 방출되는 습기는 상기 관통홀(85)을 통해 외부로 빠져나갈 수 있다.

상기 반도체 패키지(113)의 제조 방법은, 실시예 9의 도 21c의 단계 전에 투명 기판(60)에 관통홀(85)을 형성한다는 점을 제외하고는, 실시예 9에서 개시된 제조 방법과 동일할 수 있다.

본 실시예에 따른 상기 관통홀(85)은 실시예 1 내지 실시예 11의 투명기판(60)에도 적용될 수 있다.

실시예 3 내지 실시예 14에서 반도체 칩(50)으로 실시예 1의 전면 수광 이미지 센서 칩을 예를 들어 설명하였다. 그러나 실시예 3 내지 실시예 14에서 실시예 2의 후면 수광 이미지 센서 칩(51)도 사용할 수 있다. 또한 실시예 1 내지 실시예 14의 조합도 가능하다.

<적용예>

앞서 설명된 반도체 패키지들(100~113)은 다양한 형태의 전자 장치에 구비될 수 있다. 일 예로서, 도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 일 예를 보여주는 사시도이다. 도 29를 참조하면, 앞서 설명한 반도체 패키지들(100~113)은 모바일폰(mobile phone)(200)에 구비될 수 있다. 이 경우, 상기 반도체 패키지들(100~113)은 모바일폰(200)에 구비되어, 디지털 카메라(camera)로 사용될 수 있다. 그 밖에도, 상술한 반도체 패키지들(100~113)은 카메라(camera), 캠코더(camcorder), 개인 휴대용 정보 단말기(Personal Digital Assistant:PDA), 무선폰(wireless phone), 랩탑 컴퓨터(laptop computer), 광마우스(optical mouse), 팩시밀리(facsimile) 및 복사기(copying machine) 등과 같은 전자장치에 구비될 수 있다. 또한, 상기 반도체 패키지들(100~113)은 망원경, 모바 일 폰 핸드셋, 스캐너, 내시경, 지문인식장치, 장난감, 게임기, 가정용 로봇, 그리고 자동차 등과 같은 장치에도 구비될 수 있다.

상술한 설명들은 본 발명의 개념을 예시하는 것들이다. 또한, 상술한 내용은 본 발명의 개념을 당업자가 쉽게 이해할 수 있도록 구현한 예들을 나타내고 설명하는 것일 뿐이며, 본 발명은 다른 조합, 변경 및 환경에서 사용될 수 있다. 즉, 본 발명은 본 명세서에 개시된 발명의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 및 수정 등이 가능할 수 있다. 또한, 상술한 실시예들은 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능할 수 있다. 따라서, 상술한 발명의 상세한 설명은 개시된 실시예들은 본 발명을 제한하지 않으며, 첨부된 청구범위는 다른 실시 상태도 포함한다.

도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 평면도를 나타낸다.

도 2는 도 1을 A-A'선으로 자른 단면도이다.

도 3은 도 2의 'Z' 부분을 확대한 확대도이다.

도 4a 내지 도 4d는 도 2의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.

도 5는 본 발명의 실시예 2에 따른 반도체 패키지의 평면도를 나타낸다.

도 6는 도 5를 C-C' 선으로 자른 단면도이다.

도 7은 도 6의 'Z' 부분을 확대한 확대도이다.

도 8a 내지 도 8d는 도 6의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.

도 9는 본 발명의 실시예 3에 따른 반도체 패키지의 평면도를 나타낸다.

도 10은 도 9를 E-E' 선으로 자른 단면도이다.

도 11은 본 발명의 실시예 4에 따른 반도체 패키지의 평면도를 나타낸다.

도 12은 도 11을 F-F' 선으로 자른 단면도이다.

도 13은 본 발명의 실시예 5에 따른 반도체 패키지의 평면도를 나타낸다.

도 14는 도 13을 G-G' 선으로 자른 단면도이다.

도 15는 본 발명의 실시예 6에 따른 반도체 패키지의 평면도를 나타낸다.

도 16은 본 발명의 실시예 7에 따른 반도체 패키지의 평면도를 나타낸다.

도 17은 도 16을 H-H' 선으로 자른 단면도이다.

도 18은 본 발명의 실시예 8에 따른 반도체 패키지의 평면도를 나타낸다.

도 19는 본 발명의 실시예 9에 따른 반도체 패키지의 평면도를 나타낸다.

도 20은 도 19를 I-I' 선으로 자른 단면도이다.

도 21a 내지 도 21d는 도 20의 반도체 패키지를 형성하는 과정을 순차적으로 나타내는 공정 단면도들이다.

도 22는 본 발명의 실시예 10에 따른 반도체 패키지의 평면도를 나타낸다.

도 23은 도 22를 J-J' 선으로 자른 단면도이다.

도 24는 본 발명의 실시예 11에 따른 반도체 패키지의 평면도를 나타낸다.

도 25는 본 발명의 실시예 12에 따른 반도체 패키지의 평면도를 나타낸다.

도 26은 본 발명의 실시예 13에 따른 반도체 패키지의 평면도를 나타낸다.

도 27은 본 발명의 실시예 14에 따른 반도체 패키지의 평면도를 나타낸다.

도 28은 도 27을 K-K' 선으로 자른 단면도이다.

도 29는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 일 예를 보여주는 사시도이다.

Claims (17)

1. 화소부를 구비하는 반도체 칩;

   상기 반도체 칩 상에 배치되는 투명 기판;

   상기 반도체 칩과 상기 투명 기판 사이에 개재되는 접착 패턴; 및

   상기 반도체 칩과 상기 투명 기판 사이에 개재되는 결로 방지물(dew proofer)을 포함하고,

   상기 반도체 칩은,

   상기 투명 기판과 마주보는 제 1 면;

   상기 제 1 면과 대향되는 제 2 면; 및

   상기 제 2 면에 형성되는 외부 접속 수단을 포함하며, 상기 외부 접속 수단은 상기 제 1 면에 형성되는 상기 접착 패턴 및 상기 결로 방지물 중의 적어도 하나와 중첩되도록 형성되는 것을 특징으로 하는 반도체 패키지.
2. 제 1 항에 있어서,

   상기 결로 방지물의 습기 수용력(capacity)은 상기 접착 패턴의 습기 수용력보다 낮은 것을 특징으로 하는 반도체 패키지.
3. 제 1 항에 있어서,

   상기 결로 방지물은 상기 접착 패턴과 동일한 물질을 포함하되, 상기 접착 패턴의 폭 보다 작은 폭을 가지는 것을 특징으로 하는 반도체 패키지.
4. 제 1 항에 있어서,

   상기 접착 패턴은, 상기 반도체 칩의 가장자리를 따라 배치되며 상기 화소부를 둘러싸는 폐곡선 형태를 가져, 상기 반도체 칩의 상기 화소부와 상기 투명 기판 사이의 공간을 외부로부터 밀폐시키는 것을 특징으로 하는 반도체 패키지.
5. 삭제
6. 제 1 항에 있어서,

   상기 접착 패턴은 상기 반도체칩의 가장자리 영역에 배치되며,

   상기 결로 방지물은 상기 화소부와 상기 접착 패턴 사이에 상기 화소부와 이격되어 배치되는 것을 특징으로 하는 반도체 패키지.
7. 제 6 항에 있어서,

   상기 결로 방지물은 상기 화소부를 둘러싸는 폐곡선 형태를 가져 상기 결로 방지물 안쪽의 제 1 공간과 상기 결로 방지물과 상기 접착 패턴 사이의 제 2 공간을 정의하며,

   상기 제 1 공간은 상기 결로 방지물에 의해 외부로부터 밀폐되는 것을 특징으로 하는 반도체 패키지.
8. 제 7 항에 있어서,

   상기 접착 패턴에는 상기 제 2 공간과 외부를 연결하는 통기구가 형성되는 것을 특징으로 하는 반도체 패키지.
9. 제 7 항에 있어서,

   상기 접착 패턴과 상기 결로 방지물을 연결하는 연결부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
10. 제 1 항에 있어서,

    상기 결로 방지물의 측벽은 굴곡진 표면을 가지는 것을 특징으로 하는 반도체 패키지.
11. 제 1 항에 있어서,

    상기 접착 패턴은 상기 결로 방지물과 마주보되 굴곡진 표면의 측벽을 가지는 것을 특징으로 하는 반도체 패키지.
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제

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