KR20080101635A - 반도체 패키지, 그 제조 방법, 및 반도체 패키지를 이용한패키지 모듈 및 전자 제품 - Google Patents

반도체 패키지, 그 제조 방법, 및 반도체 패키지를 이용한패키지 모듈 및 전자 제품 Download PDF

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KR20080101635A
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권운성
권용재
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Abstract

관통 전극과 도전성 패드를 전기적으로 연결하면서 동시에 관통 전극과 반도체 기판을 절연시킴으로써 신뢰성을 높인 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 기판은 제 1 면 및 제 2 면을 갖는다. 층간 절연층은 상기 반도체 기판의 제 1 면상에 제공된다. 도전성 패드는 상기 층간 절연층의 일부분 상에 제공된다. 관통 전극은 상기 반도체 기판 및 상기 층간 절연층을 관통하여 상기 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판의 제 2 면으로 노출된다. 그리고, 스페이서 절연층은 상기 반도체 기판 및 상기 관통 전극 사이에, 상기 층간 절연층 내부의 상기 관통 전극의 일부분을 노출하도록 개재된다.

Description

반도체 패키지, 그 제조 방법, 및 반도체 패키지를 이용한 패키지 모듈 및 전자 제품{Semiconductor packages, method of fabricating the same, and package modules and electronic product using the semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 특히 관통 전극을 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
통상적으로, 반도체 패키지의 외부 단자는 반도체 기판 상의 패드와 와이어를 이용하여 연결될 수 있다. 하지만, 반도체 패키지의 집적도가 증가함에 따라서 반도체 칩을 보호하기 위해, 반도체 기판의 뒷면에 외부 단자를 연결하는 반도체 패키지가 개시되고 있다. 외부 단자는 반도체 기판을 관통하는 관통 전극을 이용하여 반도체 기판 상의 패드와 전기적으로 연결될 수 있다.
예를 들어, 한국공개특허번호 2005-0093752호는 이미지 센서 모듈용 웨이퍼 레벨 칩 사이즈 패키지를 개시하고 있다. 하지만, 이 경우, 이미지 센서 웨이퍼와 관통 전극을 절연시키기 위한 절연층을 웨이퍼 표면에만 선택적으로 형성하기 어렵다. 즉, 화학기상증착(CVD)법을 이용한 경우, 절연층은 금속패드 위에도 형성되고, 따라서 금속 패드와 관통 전극을 전기적으로 연결시키기 어렵다.
다른 예로, 일본공개특허번호 2003-318178호는 반도체 칩의 관통 전극 형성 방법을 개시하고 있다. 하지만, 이 경우에도, 관통 구멍이 전극 패드를 노출하고 있기 때문에, 전극 패드를 제외한 관통 구멍의 내면에만 절연층을 형성하기 어렵다.
또 다른 예로, 일본공개특허번호 2003-116066호는 고체 촬상 장치를 개시하고 있다. 하지만 이 경우에도, 관통 홀이 본딩 패드를 노출하기 때문에, 관통 홀 내의 도전성 페이스트와 본딩 패드를 절연시키기 위한 절연막이, 관통 홀 내에만 한정되기 어렵다.
따라서, 전술한 공개특허들은 관통 전극과 패드를 전기적으로 연결시키면서, 동시에 관통 전극과 반도체 기판을 절연시키는 것이 어렵다. 따라서, 전술한 공개특허들에 따른 반도체 패키지의 신뢰성이 크게 감소될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 관통 전극과 도전성 패드를 전기적으로 연결하면서 동시에 관통 전극과 반도체 기판을 절연시킴으로써 신뢰성을 높인 반도체 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 반도체 패키지를 이용한 패키지 모듈 및 전자 제품을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 반도체 기판은 제 1 면 및 제 2 면을 갖는다. 층간 절연층은 상기 반도체 기판의 제 1 면상에 제공된다. 도전성 패드는 상기 층간 절연층의 일부분 상에 제공된다. 관통 전극은 상기 반도체 기판 및 상기 층간 절연층을 관통하여 상기 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판의 제 2 면으로 노출된다. 그리고, 스페이서 절연층은 상기 반도체 기판 및 상기 관통 전극 사이에, 상기 층간 절연층 내부의 상기 관통 전극의 일부분을 노출하도록 개재된다.
상기 본 발명에 따른 반도체 패키지의 일 예에 있어서, 제 1 비어홀은 상기 반도체 기판을 관통하고, 제 2 비어홀은 상기 제 1 비어홀로부터 상기 도전성 패드에 연결되고, 상기 관통 전극은 상기 제 1 비어홀 및 상기 제 2 비어홀의 일부 또 는 전부를 채울 수 있다.
상기 본 발명에 따른 반도체 패키지의 다른 예에 있어서, 상기 제 1 비어홀은 상기 반도체 기판 내부로 한정되고, 상기 제 2 비어홀은 상기 층간 절연층을 관통할 수 있다.
상기 본 발명에 따른 반도체 패키지의 또 다른 예에 있어서, 상기 제 1 비어홀은 상기 반도체 기판을 관통하고 상기 층간 절연층 내부로 신장될 수 있다.
상기 본 발명에 따른 반도체 패키지의 더 다른 예에 있어서, 상기 관통 전극은, 상기 제 1 비어홀 내의 상기 스페이서 절연층 상의 제 1 장벽층; 및 상기 제 1 비어홀 내의 상기 제 1 장벽층 및 상기 제 2 비어홀 내의 상기 층간 절연층 상의 도전층을 포함할 수 있다. 나아가, 상기 관통 전극은, 상기 제 1 비어홀 내의 상기 제 1 장벽층 및 상기 도전층 사이로부터 상기 제 2 비어홀 내의 상기 층간 절연층 및 상기 도전층 사이로 신장된 제 2 장벽층을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지의 제조 방법이 제공된다. 반도체 기판의 제 1 면상에 상에 층간 절연층을 형성한다. 상기 층간 절연층의 일부분 상에 도전성 패드를 형성한다. 상기 반도체 기판을 관통하는 제 1 비어홀을 형성한다. 상기 제 1 비어홀 내부 표면상에 스페이서 절연층을 형성한다. 상기 제 1 비어홀로부터 상기 도전성 패드에 연결되는 제 2 비어홀을 형성한다. 상기 도전성 패드와 연결되고 상기 반도체 기판의 상기 제 2 면으로부터 노출되도록 상기 제 1 비어홀 및 상기 제 2 비어홀의 일부 또는 전부를 채우는 관통 전극을 형성한다.
상기 본 발명에 따른 반도체 패키지의 제조 방법의 일 예에 있어서, 상기 제 1 비어홀을 형성하는 단계는, 상기 반도체 기판의 상기 제 2 면으로부터 내부로 신장된 홈을 형성하는 단계; 및 상기 홈을 확장하여 상기 반도체 기판을 관통시키는 단계를 포함할 수 있다.
상기 본 발명에 따른 반도체 패키지의 제조 방법의 다른 예에 있어서, 상기 제 1 비어홀을 형성하기 전에, 상기 반도체 기판과 대향되게 상기 층간 절연층 상에 핸들링 기판을 형성할 수 있다.
상기 본 발명에 따른 반도체 패키지의 제조 방법의 또 다른 예에 있어서, 상기 제 2 비어홀을 형성하기 전에, 상기 제 1 비어홀 내의 상기 스페이서 절연층 상에 제 1 장벽층을 형성하는 단계를 더 포함하고, 상기 제 1 장벽층은 상기 관통 전극의 일부로 이용할 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 패키지 모듈이 제공된다. 패키지 모듈은 상기 반도체 패키지 및 상기 반도체 패키지 상의 하나 이상의 렌즈를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 전자 제품이 제공된다. 명령을 수행하기 위한 제어부가 제공된다. 외부로부터 데이터를 입력받거나 또는 외부로 데이터를 출력하는 입출력부가 제공된다. 메모리부는 상기 반도체 패키지로 구성되고, 상기 제어부로부터 수행된 명령 또는 상기 입출력부로부터의 데이터를 저장한다.
본 발명에 따른 반도체 패키지에 의하면, 스페이서 절연층을 제 1 비어홀 내부로 한정함으로써 관통 전극과 도전성 패드 사이의 전기적인 연결이 스페이서 절연층에 의해서 방해받지 않는다. 그 결과, 관통 전극과 반도체 기판 사이의 절연성을 확보하면서 동시에 관통 전극과 도전성 패드 사이의 전기적인 연결을 보장할 수 있다. 따라서, 반도체 패키지는 통상적인 반도체 패키지에 비해서 높은 신뢰성을 가질 수 있다.
또한, 본 발명에 따른 반도체 패키지에 따르면, 스페이서 절연층 상에 제 1 장벽층을 구비하여, 도전성 패드의 파편에 의해서 반도체 기판과 관통 전극이 쇼트되는 것을 막을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(105)은 제 1 면(1051) 및 제 2 면(1052)을 포함할 수 있다. 예를 들어, 제 1 면(1051)은 반도체 기판(105)의 전면이 될 수 있 고, 제 2 면(1052)은 반도체 기판(105)의 뒷면이 될 수 있다. 반도체 기판(105)은 반도체 웨이퍼, 예컨대 실리콘 웨이퍼, 실리콘게르마늄 웨이퍼 또는 게르마늄 웨이퍼를 포함할 수 있다. 선택적으로, 반도체 기판(105)은 벌크 반도체 웨이퍼의 뒷면을 소정 두께만큼 연마하여 제공될 수 있다. 예를 들어, 반도체 기판(105)은 약 50 ㎛ 내외의 두께로 제공될 수 있다. 반도체 기판(105)은 전술한 예에 국한되지 않고 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서 적절하게 선택될 수 있음은 자명하다.
반도체 소자(110)는 반도체 기판(105)의 내부 또는 위에 형성될 수 있다. 예를 들어, 반도체 소자(110)는 메모리 소자 또는 로직 소자를 포함할 수 있다. 메모리 소자는 예컨대 디램(DRAM), 에스램(SRAM) 또는 플래시(flash) 메모리를 포함할 수 있다. 로직 소자는 제어 소자 또는 이미지 센서를 포함할 수 있고, 이러한 반도체 소자(110)의 구조는 통상적으로 알려져 있고, 본 발명의 범위를 제한하지 않는다.
층간 절연층(115)은 반도체 기판(105)의 제 1 면(1051) 상에 제공되고, 반도체 소자(110)를 덮도록 배치될 수 있다. 도전성 패드(120)는 층간 절연층(115)의 일부분 상에 제공될 수 있고, 금속 또는 금속 실리사이드를 포함할 수 있다. 예를 들어, 층간 절연층(115)은 리세스 부분을 포함하고, 도전성 패드(120)는 이러한 리세스 부분 상에 형성될 수 있다. 도전성 패드(120), 예컨대 구리가 다마신 구조로 형성되는 경우에 위와 같이 배치될 수 있다.
하지만, 본 발명의 범위는 이러한 예에 제한되지 않고, 따라서 도전성 패 드(120)는 층간 절연층(115)의 적어도 일부분 위에 배치될 수 있다. 도전성 패드(120), 예컨대 알루미늄(Al)은 층간 절연층(115) 상에 평면형 구조로 배치될 수도 있다.
층간 절연층(115)은 그 명칭에 제한되지 않고, 도전성 패드(120)와 반도체 기판(110) 사이의 절연층들을 통칭할 수 있다. 따라서, 층간 절연층(115)은 하나의 층 또는 복수의 층을 포함할 수 있고, 하나의 물질로 구성되거나 또는 복수의 물질로 구성될 수도 있다. 도전성 패드(120)는 층간 절연층(115) 내부의 플러그 및/또는 배선 라인(미도시)을 이용하여 반도체 소자(110)와 전기적으로 연결될 수 있다. 도전성 패드(120)의 수는 복수로 제공될 수도 있고, 따라서 그 수는 본 발명의 범위를 제한하지 않는다.
패시베이션층(127)은 도전성 패드(120)의 일부분을 노출하도록 층간 절연층(115) 상에 배치될 수 있다. 패시베이션층(127)은 반도체 소자(110)를 외부 환경, 예컨대 습기 등으로부터 보호하는 역할을 할 수 있다. 패시베이션층(127)은 질화층을 포함할 수 있으나, 본 발명의 범위가 이러한 예에 제한되지는 않는다.
핸들링 기판(130)은 반도체 기판(105)과 대향되도록, 층간 절연층(115) 상에 배치될 수 있다. 예를 들어, 핸들링 기판(130)은 층간 절연층(115) 또는 패시베이션층(127)과 접착 부재(125)를 이용하여 접착될 수 있다. 접착 부재(125)는 도전성 패드(120)를 덮고, 반도체 소자(110)를 덮지 않도록 패터닝 될 수 있다. 핸들링 기판(130)은 반도체 기판(105)을 고정하고, 반도체 소자(110)를 덮도록 배치될 수 있다.
하지만, 반도체 소자(110)의 종류에 따라서, 핸들링 기판(130)이 생략될 수 있음은 자명하다. 예를 들어, 반도체 소자(110)가 메모리 소자를 포함하는 경우, 핸들링 기판(130)이 생략되고 핸들링 기판(130) 대신에 적절한 보호층(미도시)이 층간 절연층(115) 상에 제공될 수도 있다.
관통 전극(155)은 반도체 기판(105) 및 층간 절연층(115)을 관통하여 도전성 패드(120)와 전기적으로 연결될 수 있다. 나아가, 관통 전극(155)은 반도체 기판(105)의 제 2 면(1052)으로 노출될 수 있다. 관통 전극(155)은 제 1 비어홀(140) 및 제 2 비어홀(150)의 일부 또는 전부를 채울 수 있다. 예를 들어, 관통 전극(155)은 제 1 비어홀(140)의 표면을 따라서 형성되고 제 2 비어홀(150)을 채울 수 있다. 다른 예로, 관통 전극(155)은 제 1 비어홀(140) 및 제 2 비어홀(150)을 전부 채울 수도 있다. 후술하는 바와 같이, 관통 전극(155)은 적어도 하나의 도전층으로 구성되거나 또는 적어도 하나의 장벽층을 더 포함할 수 있다.
관통 전극(155)은 도전성 패드(120)와 접촉될 수 있으며, 예를 들어 관통 전극(155)은 도전성 패드(120)를 관통하도록 배치되고, 이에 따라 관통 전극(155)과 도전성 패드(120)가 신뢰성 있게 연결될 수 있다. 나아가, 관통 전극(155)은 반도체 기판(105)의 제 2 면(1052) 상으로 더 신장될 수 있다.
제 1 비어홀(140)은 반도체 기판(105)을 관통하고, 제 2 비어홀(150)은 층간 절연층(115)을 관통하여 제 1 비어홀(140)과 연결될 수 있다. 나아가, 제 1 비어홀(140)은 반도체 기판(105) 내로 한정되고, 제 2 비어홀(150)은 도전성 패드(120)를 더 관통할 수 있다. 제 2 비어홀(150)의 직경은 제 1 비어홀(140)의 직경보다 작거나 같을 수 있고, 이에 따라 제 2 비어홀(150)이 제 1 비어홀(140)과 용이하게 연결될 수 있다.
스페이서 절연층(145)은 반도체 기판(105) 및 관통 전극(155) 사이에 개재될 수 있다. 스페이서 절연층(145)은 관통 전극(155)을 반도체 기판(105)과 절연시킬 수 있다. 예를 들어, 스페이서 절연층(145)은 제 1 비어홀(140)의 내부의 관통 전극(155)을 둘러싸고, 층간 절연층(115) 내부의 관통 전극(155)을 노출할 수 있다. 나아가, 스페이서 절연층(145)은 반도체 기판(105)의 제 2 면(1052) 상으로 더 신장될 수 있다. 예를 들어, 스페이서 절연층(145)은 산화막 또는 질화막을 포함할 수 있지만, 본 발명의 범위는 이러한 절연층의 예에 제한되지 않는다.
이 실시예에서, 스페이서 절연층(145)은 제 1 비어홀(140) 내부의 반도체 기판(105) 표면상으로 한정되고, 층간 절연층(115) 상으로 신장되지 않을 수 있다. 따라서, 관통 전극(155)은 층간 절연층(115) 및 도전성 패드(120)와 직접 접촉될 수 있다.
따라서, 스페이서 절연층(145)이 도전성 패드(120)의 바닥면을 덮지 않기 때문에, 관통 전극(155)과 도전성 패드(120) 사이의 전기적인 연결이 스페이서 절연층(145)에 의해서 방해받지 않는다. 그 결과, 관통 전극(155)과 반도체 기판(105) 사이의 절연성을 확보하면서 동시에 관통 전극(155)과 도전성 패드(120) 사이의 전기적인 연결을 보장할 수 있다. 따라서, 반도체 패키지(100)는 통상적인 반도체 패키지에 비해서 높은 신뢰성을 가질 수 있다.
한편, 도전성 패드(120) 아래의 층간 절연층(115) 내부에는 더미 배선 라인 (미도시)이 배치될 수도 있고, 제 2 비어홀(150)은 더미 배선 라인을 관통할 수 있다. 이 경우, 관통 전극(155)과 더미 배선 라인이 접촉되는 문제가 있을 수 있다. 하지만, 더미 배선 라인은 반도체 소자(110)와 연결되지 않고 도전성 패드(120)를 지지하도록 독립적으로 배치되기 때문에, 이러한 접촉이 문제되지 않는다.
외부 단자(165)는 관통 전극(155)과 전기적으로 연결되도록, 반도체 기판(105)의 제 2 면(1052) 상에 배치될 수 있다. 외부 단자(165)는 관통 전극(155)을 덮는 분리 절연층(145)에 의해서 노출될 수 있다. 외부 단자(165)는 외부 전자 제품과 연결을 위해 이용될 수 있다. 예를 들어, 외부 단자(165)는 솔더 범프(solder bump) 또는 솔더 볼(solder ball)을 포함할 수 있다. 분리 절연층(145)은 산화막, 질화막 또는 폴리이미드층을 포함할 수 있다. 이 실시예의 변형된 예에서, 외부 단자(165)가 생략되고, 반도체 기판(105)의 제 2 면(1052) 상의 관통 전극(155)이 외부 전자 제품과 직접 연결될 수도 있다.
도 2는 본 발명의 일 실시예의 변형된 형태에 따른 반도체 패키지(100a)를 보여주는 단면도이다.
도 2를 참조하면, 반도체 소자(110a)는 이미지 센서로 제공될 수 있고, 반도체 기판(105)의 제 1 면(1051)으로부터 리세스되도록 배치될 수 있다. 이미지 센서는 활성 픽셀 센서(active pixel sensor) 어레이를 포함할 수 있다. 핸들링 기판(130)은 반도체 소자(110a) 방향으로 빛을 통과시키도록 투명 기판, 예컨대 유리 기판을 포함할 수 있다. 나아가, 층간 절연층(115) 및 패시베이션층(127)의 반도체 소자(110a) 바로 위 부분은 빛을 투과성을 높이기 위해서 제거될 수 있다.
한편, 범프(122)가 도전성 패드(120) 위에 더 배치되어 관통 전극(155)을 덮을 수 있다. 이러한 범프(122)는 관통 전극(155)이 도전성 패드(120)를 관통하는 경우, 예컨대 도 1의 반도체 패키지(100)에 부가될 수 있다.
도 3은 본 발명의 일 실시예의 변형된 형태에 따른 반도체 패키지(100b)를 보여주는 단면도이다.
도 3을 참조하면, 제 2 비어홀(150b)은 도전성 패드(120)의 바닥면에서 끝나고, 이에 따라 관통 전극(155b)은 도전성 패드(120)의 바닥면과 접촉될 수 있다. 또는, 점선에 도시된 바와 같이, 제 2 비어홀(150b)은 도전성 패드(120)의 내부로 소정 거리만큼 신장되고, 이에 따라 관통 전극(155b)은 도전성 패드(120)의 내부로 신장되어 도전성 패드(120)와 접촉될 수도 있다. 이러한 구조에서는 관통 전극(155b)이 도전성 패드(120)를 관통하지 않기 때문에, 도 2의 범프(122)가 생략될 수 있다.
도 4는 본 발명의 일 실시예의 변형된 형태에 따른 반도체 패키지(100c)를 보여주는 단면도이다.
도 4를 참조하면, 제 1 비어홀(140c) 및/또는 제 2 비어홀(150c)은 반도체 기판(105)의 제 2 면(1052)으로부터 위로 갈수록 점차 그 폭이 감소하는 형태(tapered shape)를 가질 수도 있다. 이러한 모양은 건식 식각 또는 레이저 드릴링을 이용하여 제 1 비어홀(140c) 및 제 2 비어홀(150c)을 형성할 때, 나타날 수 있다. 스페이서 절연층(145c) 및 관통 전극(155c)의 모양은 제 1 비어홀(140c) 및 제 2 비어홀(150c)의 모양 변화에 따라서 변화될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(100d)를 보여주는 단면도이다. 반도체 패키지(100d)는 도 1의 반도체 패키지(100)를 참조할 수 있고, 따라서 두 실시예에서 중복된 설명은 생략된다.
도 5를 참조하면, 제 1 비어홀(140d)은 반도체 기판(105)을 관통하고 층간 절연층(115) 내부로 소정 깊이만큼 신장될 수 있다. 제 1 비어홀(140d)은 층간 절연층(115)을 관통하지 않고, 그 내부로 한정된다. 제 2 비어홀(150d)은 제 1 비어홀(140d) 위의 층간 절연층(115)을 관통하여 도전성 패드(120)에 연결될 수 있다. 나아가, 제 2 비어홀(150d)은 도전성 패드(120)를 관통할 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 2 비어홀(150d)은 도전성 패드(120) 내부로 신장되거나 또는 도전성 패드(120)를 노출하도록 신장될 수도 있다. 제 2 비어홀(150d)의 직경은 제 1 비어홀(140d)의 직경보다 작거나 같을 수 있다.
관통 전극(155d) 및 스페이서 절연층(145d)은 제 1 비어홀(140d) 및 제 2 비어홀(150d)의 모양 변화에 따라서 변화될 수 있다. 스페이서 절연층(145d)은 제 1 비어홀(140d) 내부의 관통 전극(155d)을 둘러싸도록 배치되고, 따라서 도 1의 스페이서 절연층(145)과는 달리, 층간 절연층(115) 내부로 소정 깊이만큼 신장될 수 있다.
제 2 비어홀(150d) 내부의 관통 전극(155d)은 층간 절연층(115) 및 도전성 패드(120)와 직접 접촉될 수 있다. 따라서, 따라서, 반도체 패키지(100d)에서도 관 통 전극(155d)과 도전성 패드(120) 사이의 전기적인 연결은 스페이서 절연층(145d)에 의해서 방해받지 않는다.
한편, 이 실시예의 변형된 예에 따르면, 제 2 비어홀(150d) 및 관통 전극(155d)은 도 2의 제 2 비어홀(150b) 및 관통 전극(155b)과 같이 변형될 수 있다. 나아가, 제 1 비어홀(140d) 및/또는 제 2 비어홀(150d)의 폭은 도 3에 도시된 바와 같이, 위로 갈수록 그 폭이 점차 작아지도록 변형될 수도 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지(100e)를 보여주는 단면도이다. 반도체 패키지(100e)는 도 1의 반도체 패키지(100)를 참조할 수 있고, 중복된 설명은 생략된다.
도 6을 참조하면, 도전성 패드(155e)는 제 1 장벽층(152) 및 도전층(154)을 포함할 수 있다. 제 1 장벽층(152)은 제 1 비어홀(140) 내에서 스페이서 절연층(145) 및 도전층(154) 사이에 개재될 수 있다. 도전층(154)은 제 1 장벽층(152) 및 층간 절연층(115)의 표면 상에 제 1 비어홀(140) 및 제 2 비어홀(150)의 일부 또는 전부를 채우도록 배치될 수 있다. 반도체 기판(105)의 제 2 면(1052) 상에서, 도전층(154)은 제 1 장벽층(152) 상에 배치될 수 있다.
제 1 장벽층(152)은 물리적으로 단단하여 충격에 강하고 또한 확산방지 역할을 할 수 있고, 금속, 예컨대 도전성 패드(120)의 파편 또는 도전층(154)이 스페이서 절연층(145) 내부로 침투하는 것을 방지할 수 있다. 이에 따라, 제 1 장벽층(152)은 도전층(154)과 반도체 기판(105) 사이의 절연 신뢰성을 높일 수 있다. 예를 들어, 제 1 장벽층(152)은 Ti, TiN, TiW, Ta, TaN, Cr 및 NiV의 하나 또는 이 들의 적층 구조를 포함할 수 있다.
도 7은 도 6의 반도체 패키지(100e)의 변형된 형태에 따른 반도체 패키지(100f)를 보여주는 단면도이다.
도 7을 참조하면, 관통 전극(155f)은 제 1 장벽층(152) 및 도전층(154)에 부가하여 제 2 장벽층(153)을 더 포함할 수 있다. 제 2 장벽층(153)은 제 1 장벽층(152)과는 달리, 제 1 비어홀(140) 내부 뿐만 아니라 제 2 비어홀(150) 내부에도 형성될 수 있다. 예를 들어, 제 2 장벽층(153)은 제 1 비어홀(140) 내의 제 1 장벽층(152)의 표면을 덮고 제 2 비어홀(150) 내의 층간 절연층(115) 상으로 더 신장될 수 있다. 이에 따라, 도전층(154)은 제 1 비어홀(140) 및 제 2 비어홀(150) 내에서 제 2 장벽층(153)에 의해서 둘러싸일 수 있다. 한편, 반도체 기판(105)의 제 2 면(1052) 상에서, 도전층(154)은 제 1 장벽층(152) 및 제 2 장벽층(153)의 적층 구조 상에 배치될 수 있다.
제 2 장벽층(153)은 제 1 장벽층(152)과 유사하게 물리적으로 단단하여 충격에 강하고 또한 확산방지 역할을 할 수 있다. 따라서, 제 2 장벽층(153)은 금속, 예컨대 도전층(154)이 스페이서 절연층(145) 내부로 침투하는 것을 방지할 수 있다. 이에 따라, 제 2 장벽층(153)은 도전층(154)과 반도체 기판(105) 사이의 절연 신뢰성을 높일 수 있다. 예를 들어, 제 2 장벽층(153)은 Ti, TiN, TiW, Ta, TaN, Cr 및 NiV의 하나 또는 이들의 적층 구조를 포함할 수 있다.
한편, 도 1 내지 도 5에서 관통 전극들(155, 155b, 155c, 155d)은 전술한 제 2 장벽층(153) 및 도전층(154)을 포함하도록 변형될 수도 있다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다.
도 8을 참조하면, 반도체 소자(110)가 형성된 반도체 기판(105)의 제 1 면(1051) 상에 층간 절연층(115)을 형성할 수 있다. 이어서, 층간 절연층(115)의 일부분 상에 도전성 패드(120)를 형성한다. 예를 들어, 층간 절연층(115)에 트렌치를 형성하고, 이 트렌치를 매립하도록 도전성 패드(120)를 형성할 수 있다. 이러한 매립 방법은 다마신 방법으로 불릴 수 있다. 다른 예로, 층간 절연층(115)에 트렌치를 형성하지 않고, 도전성 패드(120)가 층간 절연층(115) 위에 평면형 구조로 패터닝될 수도 있다.
도전성 패드(120)는 층간 절연층(115) 내의 플러그 또는 배선 라인(미도시)을 통해서 반도체 소자(110)와 연결될 수 있다. 선택적으로, 층간 절연층(115) 상에 도전성 패드(120)의 일부분을 노출하는 패시베이션층(127)을 형성할 수 있다.
반도체 기판(105)과 대향되도록, 층간 절연층(115) 상에 핸들링 기판(130)을 배치할 수 있다. 예를 들어, 도전성 패드(120)를 덮도록 층간 절연층(115) 및/또는 패시베이션층(127)의 일부분 상에 접착 부재(125)를 형성할 수 있다. 이어서, 접착 부재(125) 상에 핸들링 기판(130)을 배치하고 압착하여 층간 절연층(115) 및/또는 패시베이션층(127)과 핸들링 기판(130)을 접착시킬 수 있다. 하지만, 이 실시예의 변형된 예에서, 핸들링 기판(130)을 접착시키는 단계가 생략되거나 또는 핸들링 기판(130) 대신에 다른 보호층(미도시)이 패시베이션층(127) 상에 형성될 수도 있다.
핸들링 기판(130)을 접착시키는 단계 전 또는 후에, 선택적으 로(optionally), 반도체 기판(105)의 제 2 면(1052)을 연마할 수 있다. 이에 따라서, 반도체 기판(105)의 두께가 얇아지고, 예컨대 약 50 ㎛ 내외의 두께를 가질 수 있다.
도 9를 참조하면, 반도체 기판(105)의 제 2 면(1052)으로부터 내부로 신장하는 홈(135)을 형성할 수 있다. 예를 들어, 홈(135)은 레이저 드릴링 또는 건식 식각을 이용하여 반도체 기판(105)을 식각함으로써 형성할 수 있다. 레이저 드릴링은 초점 설정이 가능하므로, 포토 마스크 없이 진행할 수 있다. 하지만, 건식 식각을 이용하는 경우에는 홈(135)이 형성될 부분을 노출하는 포토 마스크(미도시)가 필요할 수 있다. 홈(135)의 깊이는 층간 절연층(115)을 노출하지 않는 깊이 내에서 적절하게 조절될 수 있다.
도 10을 참조하면, 홈(135)을 확장하여 제 1 비어홀(140)을 형성할 수 있다. 제 1 비어홀(140)은 반도체 기판(105)을 관통하고 층간 절연층(115)을 노출할 수 있다. 예를 들어, 등방성 식각을 이용하여 반도체 기판(105)을 식각함으로써, 홈(135)이 확장될 수 있다. 또한, 등방성 식각의 선택비를 조절함으로써 반도체 기판(105)은 식각되고 층간 절연층(115)은 식각되지 않을 수 있다.
예를 들어, 등방성 식각은 습식 식각 또는 화학적 건식 식각(chemical dry etch; CDE)을 포함할 수 있다. 반도체 기판(105)이 실리콘을 포함하는 경우, 습식 식각은 NH4OH, H2O2 및 H2O 혼합액(SC1)을 이용할 수 있다.
이와 같이, 제 1 비어홀(140)은 2 단계 식각 방법을 이용함으로써, 신뢰성 있게 반도체 기판(105) 내로 한정될 수 있다. 특히, 마지막에 등방성 식각을 이용함으로, 높은 식각 선택비를 확보할 수 있다.
도 11을 참조하면, 제 1 비어홀(140) 내부 표면상에 스페이서 절연층(145)을 형성할 수 있다. 예를 들어, 스페이서 절연층(145)은 제 1 비어홀(140)의 내부 표면을 덮고, 반도체 기판(105)의 제 2 면(1052) 상으로 신장될 수 있다. 예를 들어, 스페이서 절연층(145)은 적절한 절연막, 예컨대 산화막, 질화막, 폴리머 또는 파릴렌(parylene)을 포함할 수 있고, 저온 증착법 예컨대 저온 화학기상증착(CVD), 폴리머 스프레잉, 저온 물리기상증착(PVD) 방법을 이용하여 형성할 수 있다.
도 12를 참조하면, 제 1 비어홀(140)로부터 도전성 패드(120)로 연결되는 제 2 비어홀(150)을 형성한다. 예를 들어, 제 2 비어홀(150)은 스페이서 절연층(145) 및 층간 절연층(115)을 관통할 수 있고, 나아가 도전성 패드(120)를 관통할 수 있다. 제 2 비어홀(150)은 제 1 비어홀(140)의 바닥면으로부터 신장될 수 있고, 제 2 비어홀(150)의 직경은 제 1 비어홀(140)의 직경보다 작거나 같을 수 있다.
예를 들어, 제 2 비어홀(150)은 레이저 드릴링을 이용하여 포토 마스크 없이 제 1 비어홀(140) 내부로부터 스페이서 절연층(145) 및 층간 절연층(115)을 관통하도록 형성할 수 있다. 제 1 비어홀(140)의 직경을 크게 함으로써, 제 2 비어홀(150)을 제 1 비어홀(140)의 내부로 용이하게 한정할 수 있다. 따라서, 제 2 비어홀(150)은 경제적으로 형성될 수 있다. 또한, 제 2 비어홀(150)을 형성하기 위한 레이저 펄스를 제 1 비어홀(140)을 형성하기 위한 레이저 펄스보다 줄임으로써 제 1 비어홀(140)과 제 2 비어홀(150)의 정렬 마진을 높일 수 있다.
다른 예로, 제 2 비어홀(150)은 건식 식각을 이용할 수 있다. 이 경우, 제 2 비어홀(150)이 형성될 부분을 노출하는 식각 마스크가 필요할 수 있다. 건식 식각의 식각 선택비를 조절하면, 제 2 비어홀(150)은 도 3의 제 2 비어홀(150b)과 같이 도전성 패드(120)를 식각하지 않고 도전성 패드(120)의 바닥면에서 끝나게 형성될 수 있다. 나아가, 건식 식각의 시간을 조절하면, 제 2 비어홀(150)은 도전성 패드(120)의 내부에서 끝나도록 형성될 수도 있다.
도 13을 참조하면, 제 1 비어홀(140) 및 제 2 비어홀(150)의 일부 또는 전부를 채우는 관통 전극(155)을 형성할 수 있다. 관통 전극(155)은 스페이서 절연층(145)에 의해서 반도체 기판(105)과 절연되고, 층간 절연층(115) 및 도전성 패드(120)와 직접 접촉될 수 있다. 따라서, 관통 전극(155)은 반도체 기판(105)과 절연성을 보장하면서, 신뢰성 있게 도전성 패드(120)와 전기적으로 연결될 수 있다.
예를 들어, 관통 전극(155)은 물리기상증착법으로 알루미늄(Al)을 증착하여 형성할 수 있다. 다른 예로, 관통 전극(155)은 구리 씨드층(seed layer)을 먼저 형성한 후 도금 방법을 이용하여 구리 도금층을 제 1 비어홀(140) 및 제 2 비어홀(150) 내에 채워서 형성할 수 있다.
도 14를 참조하면, 관통 전극(155)의 일부분을 노출하도록 반도체 기판(105)의 제 2 면(1052) 상에 분리 절연층(160)을 형성할 수 있다. 예를 들어, 분리 절연층(160)은 산화층, 질화층, 또는 폴리이미드층을 화학기상증착(CVD)법 또는 스핀 코팅을 이용하여 형성할 수 있다.
이어서, 관통 전극(155)의 노출된 부분과 전기적으로 연결되도록 반도체 기 판(105)의 제 2 면(1052) 상에 외부 단자(165)를 형성할 수 있다. 예를 들어, 외부 단자(165)는 솔더 범프 또는 솔더 볼을 포함할 수 있다.
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다. 도 15의 단계는 도 8의 단계에 이어서 진행될 수 있다.
도 15를 참조하면, 반도체 기판(105)을 관통하고, 층간 절연층(115) 내부로 신장된 제 1 비어홀(140d)을 형성할 수 있다. 제 1 비어홀(140d)의 깊이는 도전성 패드(120)를 노출하지 않도록 제어되고, 따라서 층간 절연층(115) 전체를 관통하지는 않는다. 하지만, 이 실시예의 변형된 예에서, 제 1 비어홀(140d)은 반도체 기판(105)을 관통하고, 층간 절연층(115) 내부로 신장하지 않을 수 있다.
예를 들어, 제 1 비어홀(140d)은 레이저 드릴링, 건식 식각 또는 습식 식각을 단독으로 이용하거나 이들 중 2 이상을 함께 이용하여 반도체 기판(105) 및 층간 절연층(115)을 식각함으로써 형성할 수 있다. 건식 식각 또는 습식 식각을 이용하는 경우에는, 반도체 기판(105)의 제 2 면(1052) 상에 식각 마스크를 형성하는 과정을 더 필요로 할 수 있다. 다만, 식각 시간은 반도체 기판(105)을 관통하고 층간 절연층(115)의 일부분을 식각하거나 또는 층간 절연층(115)에서 정지하도록 정밀하게 조절될 필요가 있다.
도 16을 참조하면, 제 1 비어홀(140d) 내부 표면상에 스페이서 절연층(145d)을 형성할 수 있다. 스페이서 절연층(145d)의 형성 방법은 도 11의 스페이서 절연층(145)의 형성 방법을 참조할 수 있다. 다만, 스페이서 절연층(145d)은 도 11의 스페이서 절연층(145)과는 달리, 반도체 기판(105) 내부로 한정되지 않는다.
도 17을 참조하면, 제 1 비어홀(140d)로부터 도전성 패드(120)로 연결되게 제 2 비어홀(150d)을 형성할 수 있다. 예를 들어, 제 2 비어홀(150d)은 제 1 비어홀(140d) 내부의 스페이서 절연층(145d) 및 제 1 비어홀(140d) 상의 층간 절연층(115)을 관통할 수 있다. 나아가, 제 2 비어홀(150d)은 도전성 패드(120)를 관통할 수 있다. 하지만, 이 실시예의 변형된 예에서, 제 2 비어홀(150d)은 도 3의 제 2 비어홀(150b)과 같이 도전성 패드(120) 내부로 신장되거나 또는 도전성 패드(120)의 바닥면에서 끝날 수 있다. 제 2 비어홀(150d)의 형성 방법은 도 12의 제 2 비어홀(150)의 형성 방법을 참조할 수 있다.
도 18을 참조하면, 제 1 비어홀(140d) 및 제 2 비어홀(150d)의 일부 또는 전부를 채우는 관통 전극(155d)을 형성할 수 있다. 관통 전극(155d)은 스페이서 절연층(145d)에 의해서 반도체 기판(105)과 절연되고, 층간 절연층(115) 및 도전성 패드(120)와 직접 접촉될 수 있다. 따라서, 관통 전극(155d)은 반도체 기판(105)과 절연성을 보장하면서, 신뢰성 있게 도전성 패드(120)와 전기적으로 연결될 수 있다. 관통 전극(155d)의 형성 방법은 도 13의 관통 전극(155)의 형성 방법을 참조할 수 있다.
도 19를 참조하면, 관통 전극(155d)의 일부분을 노출하도록 반도체 기판(105)의 제 2 면(1052) 상에 분리 절연층(160)을 형성할 수 있다. 이어서, 관통 전극(155d)의 노출된 부분과 전기적으로 연결되도록 반도체 기판(105)의 제 2 면(1052) 상에 외부 단자(165)를 형성할 수 있다.
도 20 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다. 도 20의 단계는 도 8 내지 도 11의 단계들에 이어서 수행될 수 있다.
도 20을 참조하면, 스페이서 절연층(145) 상에 제 1 장벽층(152)을 형성할 수 있다. 예를 들어, 제 1 장벽층(152)은 물리기상증착법 또는 화학기상증착법을 이용하여 형성할 수 있다.
도 21을 참조하면, 제 1 비어홀(140)로부터 도전성 패드(120)로 연결되는 제 2 비어홀(150)을 형성할 수 있다. 예를 들어, 제 2 비어홀(150)은 스페이서 절연층(145), 제 1 장벽층(152) 및 층간 절연층(115)을 관통할 수 있고, 나아가 도전성 패드(120)를 관통할 수 있다. 제 2 비어홀(150)의 형성 방법은 도 12의 설명을 참조할 수 있다.
도전성 패드(120)를 관통하도록 제 2 비어홀(150)을 형성하는 경우, 도전성 패드(120)의 파편이 주위로 분산될 수 있다. 이 경우, 제 1 장벽층(152)은 도전성 패드(120)의 파편이 스페이서 절연층(145)에 박히거나 또는 스페이서 절연층(145)을 통해서 확산하지 못하도록 막아주는 역할을 할 수 있다.
도 22를 참조하면, 도 21의 결과물 상에 제 2 장벽층(153)을 형성할 수 있다. 이어서, 제 2 장벽층(153) 상에 도전층(154)을 형성할 수 있다. 이어서, 제 1 장벽층(152), 제 2 장벽층(153) 및 도전층(153)을 패터닝하여 관통 전극(155f)을 형성할 수 있다.
제 2 장벽층(153)은 도전층(154)이 제 1 비어홀(140) 및 제 2 비어홀(150) 내에 균일하게 형성할 수 있는 하지층의 역할을 할 수 있다. 한편, 도전성 패드(120)의 파편이 제 1 비어홀(140) 내에 존재하는 경우 제 2 장벽층(153)이 균일하게 형성되기 어려울 수 있지만, 이 경우에도 제 1 장벽층(152)이 도전층(154)의 하지층 역할을 할 수 있다. 따라서, 도전층(154)이 제 1 비어홀(140) 및 제 2 비어홀(150) 내에 균일하게 형성될 수 있다.
도 23을 참조하면, 관통 전극(155f)의 일부분을 노출하도록 반도체 기판(105)의 제 2 면(1052) 상에 분리 절연층(160)을 형성할 수 있다. 이어서, 관통 전극(155)의 노출된 부분과 전기적으로 연결되도록 반도체 기판(105)의 제 2 면(1052) 상에 외부 단자(165)를 형성할 수 있다.
도 24는 본 발명의 일 실시예에 따른 패키지 모듈(200)을 보여주는 단면도이다.
도 24를 참조하면, 패키지 모듈(200)은 반도체 패키지(100a) 상에 렌즈들(220, 240)을 더 포함할 수 있다. 렌즈들(220, 240)의 수는 하나 또는 둘 이상도 가능하다. 렌즈들(220, 240)은 구형 또는 비구형의 형태를 가질 수 있다. 예를 들어, 패키지 모듈(200)은 영상 이미지를 제공할 수 있는 카메라 모듈로 이용될 수 있다.
렌즈들(220, 240)은 반도체 패키지(100) 상의 투명 기판들(210, 230)에 고정될 수 있다. 예를 들어, 렌즈들(220, 240)은 투명 기판들(210, 230)의 상면 및 하면에 부착될 수 있다. 투명 기판들(210, 230)은 지지 부재들(205, 225)을 이용하여 반도체 패키지(100) 상에 고정될 수 있다.
조리개 부재(245)는 상부 렌즈(240)의 일부분을 노출하도록 상부의 투명 기판(230) 상에 형성될 수 있다. 조리개 부재(245)는 빛을 차단하는 역할을 할 수 있고, 따라서 조리개 부재(245)로부터 노출된 상부 렌즈(240)를 통해서 빛이 아래의 반도체 소자(110)로 전달될 수 있다. 예를 들어, 조리개 부재(245)는 블랙 물질, 예컨대 포토레지스트층을 포함할 수 있다.
이러한 패키지 모듈(200)에서, 반도체 패키지(100a)는 도 1 또는 도 3 내지 도 7의 반도체 패키지들(100, 100b, 100c, 100d, 100e, 100f)로 대체될 수도 있다.
도 25는 본 발명의 일 실시예에 따른 전자 제품(300)을 보여주는 블록도이다.
도 17을 참조하면, 전자 제품(300)은 제어부(310), 입출력부(320), 메모리부(330) 및/또는 영상부(image block, 340)를 포함할 수 있다. 제어부(310), 입출력부(320), 메모리부(330) 및 영상부(340)는 버스(350)를 이용하여 서로 통신할 수 있다. 제어부(310)는 명령을 수행하기 위한 적어도 하나의 프로세서, 예컨대 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor) 또는 마이크로컨트롤러(microcontroller)를 포함할 수 있다.
입출력부(320)는 외부로부터 데이터를 입력받거나 또는 외부로 데이터를 출력하는 데 이용될 수 있다. 예를 들어, 입출력부(320)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다. 영상부(340)는 영상 신호의 입력을 위해서 이용될 수 있다. 메모리부(330)는 입출력부(320)로부터의 데이터, 제어부(310)에서 수행된 명령 또는 영상부(340)로부터의 영상 신호를 저장하는 데 이용될 수 있다.
전자 제품(300)에서 영상 처리가 필요하지 않는 경우에는 영상부(340)가 생략될 수도 있다. 예를 들어, 전자 제품(300)은 모바일 시스템, 예컨대, PDA, 휴대 컴퓨터, 엡태블릿(web tablet), 무선 전화(wireless phone), 모바일 전화기, 디지털 음악 재생기, 메모리 카드 또는 데이터 전송/수신기에 이용될 수 있다. 예를 들어, 도 1 내지 도 3의 반도체 패키지(100, 100a, 100b) 또는 도 16의 패키지 모듈(200)은 영상부(340) 또는 메모리부(330)를 구성하기 위해서 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 2 내지 도 4는 본 발명의 일 실시예의 변형된 형태에 따른 반도체 패키지들을 보여주는 단면도들이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 7은 본 발명의 또 다른 실시예의 변형된 형태에 따른 반도체 패키지를 보여주는 단면도이고;
도 8 내지 도 14는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이고;
도 15 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이고;
도 20 내지 도 23은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이고;
도 24는 본 발명의 일 실시예에 따른 패키지 모듈을 보여주는 단면도이고; 그리고
도 25는 본 발명의 일 실시예에 따른 전자 제품을 보여주는 블럭도이다.
<도면의 주요 부호에 대한 간략한 설명>
100, 100a, 100b, 100c, 100d, 100e, 100f...반도체 패키지
105...반도체 기판 110, 110a...반도체 소자
115...층간 절연층 120...도전성 패드
125...접착 부재 127...패시베이션층
130...핸들링 기판 140, 140b, 140c, 140d...제 1 비어홀
145, 145c, 145d...스페이서 절연층
150, 150b, 150c, 150d...제 2 비어홀
155, 155b, 155c, 155d, 155e, 155f...관통 전극
152...제 1 장벽층 153...제 2 장벽층
154...도전층 160...분리 절연층
165...외부 단자 200...패키지 모듈
300...전자 제품

Claims (34)

  1. 제 1 면 및 제 2 면을 갖는 반도체 기판;
    상기 반도체 기판의 제 1 면상의 층간 절연층;
    상기 층간 절연층의 일부분 상의 도전성 패드;
    상기 반도체 기판 및 상기 층간 절연층을 관통하여 상기 도전성 패드와 전기적으로 연결되고, 상기 반도체 기판의 제 2 면으로 노출된 관통 전극; 및
    상기 반도체 기판 및 상기 관통 전극 사이에, 상기 층간 절연층 내부의 상기 관통 전극의 일부분을 노출하도록 개재된 스페이서 절연층을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 반도체 기판을 관통하는 제 1 비어홀 및 상기 제 1 비어홀로부터 상기 도전성 패드에 연결된 제 2 비어홀을 더 포함하고,
    상기 관통 전극은 상기 제 1 비어홀 및 상기 제 2 비어홀의 일부 또는 전부를 채우는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 스페이서 절연층은 상기 제 1 비어홀 내의 상기 관통 전극을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 제 2 비어홀의 직경은 상기 제 1 비어홀의 직경보다 작거나 같은 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서, 상기 제 1 비어홀은 상기 반도체 기판 내부로 한정되고, 상기 제 2 비어홀은 상기 층간 절연층을 관통하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제 2 비어홀 내의 상기 관통 전극은 상기 층간 절연층과 접촉된 것을 특징으로 하는 반도체 패키지.
  7. 제 2 항에 있어서, 상기 제 2 비어홀은 상기 도전성 패드의 바닥면 또는 내부에서 끝나거나 또는 상기 도전성 패드를 관통하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 관통 전극은 상기 도전성 패드에 접촉되도록 상기 제 2 비어홀을 채우는 것을 특징으로 하는 반도체 패키지.
  9. 제 2 항에 있어서, 상기 제 1 비어홀은 상기 반도체 기판을 관통하고 상기 층간 절연층 내부로 신장된 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 층간 절연층 상에 상기 반도체 기판과 대향되게 배 치된 핸들링 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서, 상기 관통 전극과 전기적으로 연결되도록 상기 반도체 기판의 상기 제 2 면상에 형성된 외부 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서, 상기 도전성 패드와 전기적으로 연결되도록 상기 반도체 기판 내부 또는 위에 형성된 반도체 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 반도체 소자는 메모리 소자 또는 로직 소자를 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제 2 항에 있어서, 상기 관통 전극은,
    상기 제 1 비어홀 내의 상기 스페이서 절연층 상의 제 1 장벽층; 및
    상기 제 1 비어홀 내의 상기 제 1 장벽층 및 상기 제 2 비어홀 내의 상기 층간 절연층 상의 도전층을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서, 상기 관통 전극은, 상기 제 1 비어홀 내의 상기 제 1 장벽층 및 상기 도전층 사이로부터 상기 제 2 비어홀 내의 상기 층간 절연층 및 상기 도전층 사이로 신장된 제 2 장벽층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 1 항 내지 제 15 항의 어느 한 항에 따른 반도체 패키지; 및
    상기 반도체 패키지 상의 하나 이상의 렌즈를 포함하는 것을 특징으로 하는 패키지 모듈.
  17. 제 16 항에 있어서, 상기 반도체 패키지 상에 배치되어 상기 하나 이상의 렌즈를 고정하기 위한 하나 이상의 투명 기판을 더 포함하는 것을 특징으로 하는 패키지 모듈.
  18. 명령을 수행하기 위한 제어부;
    외부로부터 데이터를 입력받거나 또는 외부로 데이터를 출력하는 입출력부; 및
    제 1 항 내지 제 15항의 어느 한 항에 따른 반도체 패키지로 구성되고, 상기 제어부로부터 수행된 명령 또는 상기 입출력부로부터의 데이터를 저장하는 메모리부를 포함하는 것을 특징으로 하는 전자 제품.
  19. 반도체 기판의 제 1 면상에 상에 층간 절연층을 형성하는 단계;
    상기 층간 절연층의 일부분 상에 도전성 패드를 형성하는 단계;
    상기 반도체 기판을 관통하는 제 1 비어홀을 형성하는 단계;
    상기 제 1 비어홀 내부 표면상에 스페이서 절연층을 형성하는 단계;
    상기 제 1 비어홀로부터 상기 도전성 패드에 연결되는 제 2 비어홀을 형성하는 단계; 및
    상기 도전성 패드와 연결되고 상기 반도체 기판의 상기 제 2 면으로부터 노출되도록 상기 제 1 비어홀 및 상기 제 2 비어홀의 일부 또는 전부를 채우는 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 19 항에 있어서, 상기 제 2 비어홀의 직경은 상기 제 1 비어홀의 직경보다 작거나 같은 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 19 항에 있어서, 상기 제 1 비어홀은 상기 반도체 기판의 내부로 한정하고, 상기 제 2 비어홀은 상기 스페이서 절연층 및 상기 층간 절연층을 관통하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 제 2 비어홀은 상기 도전성 패드의 바닥면 또는 내부에서 끝나거나 또는 상기 도전성 패드를 더 관통하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 21 항에 있어서, 상기 제 1 비어홀을 형성하는 단계는,
    상기 반도체 기판의 상기 제 2 면으로부터 내부로 신장된 홈을 형성하는 단계; 및
    상기 홈을 확장하여 상기 반도체 기판을 관통시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 23 항에 있어서, 상기 홈을 형성하는 단계는 레이저 드릴링 또는 건식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 23 항에 있어서, 상기 홈의 확장은 등방성 식각을 이용하여 상기 홀로부터 노출된 상기 반도체 기판을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 23 항에 있어서, 상기 제 2 비어홀을 형성하는 단계는 레이저 드릴링 또는 건식 식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제 20 항에 있어서, 상기 제 1 비어홀은 상기 반도체 기판을 관통하여 상기 층간 절연층 내부로 신장시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 제 27 항에 있어서, 상기 제 1 비어홀을 형성하는 단계는 레이저 드릴링을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제 20 항에 있어서, 상기 제 1 비어홀을 형성하기 전에, 상기 반도체 기판과 대향되게 상기 층간 절연층 상에 핸들링 기판을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 20 항에 있어서, 상기 관통 전극과 전기적으로 연결되도록 상기 반도체 기판의 상기 제 2 면상에 외부 단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제 20 항에 있어서, 상기 관통 전극을 형성하기 전에, 상기 반도체 기판의 상기 제 2 면을 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제 21 항에 있어서, 상기 제 1 비어홀을 형성하는 단계는 레이저 드릴링, 건식 식각 또는 습식 식각을 단독으로 이용하거나 또는 이들의 2 이상을 조합하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제 19 항에 있어서, 상기 제 2 비어홀을 형성하기 전에, 상기 제 1 비어홀 내의 상기 스페이서 절연층 상에 제 1 장벽층을 형성하는 단계를 더 포함하고,
    상기 제 1 장벽층은 상기 관통 전극의 일부로 이용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제 33 항에 있어서, 상기 관통 전극을 형성하는 단계는,
    상기 제 1 비어홀 내의 상기 제 1 장벽층 및 상기 제 2 비어홀 내의 상기 층간 절연층 상에 제 2 장벽층을 형성하는 단계; 및
    상기 제 1 비어홀 및 상기 제 2 비어홀의 일부 또는 전부를 채우도록 상기 제 2 장벽층 상에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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