CN115172325B - 半导体结构及其形成方法、堆叠结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 238000004891 communication Methods 0.000 claims abstract description 72
- 230000000903 blocking effect Effects 0.000 claims abstract 8
- 230000004888 barrier function Effects 0.000 claims description 60
- 238000002955 isolation Methods 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 23
- 238000012545 processing Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 5
- 230000008646 thermal stress Effects 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 239000010949 copper Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 235000011149 sulphuric acid Nutrition 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
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- H01—ELECTRIC ELEMENTS
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- H01L23/5386—Geometry or layout of the interconnection structure
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
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- H01L2221/1068—Formation and after-treatment of conductors
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种半导体结构及其形成方法。其中，半导体结构，包括：基片，包括衬底以及介质层，衬底具有相对设置的正面与背面，介质层形成于正面；连通孔，贯通衬底，且延伸至介质层；绝缘层，位于连通孔内壁表面；连通结构，包括阻挡层以及导电结构，阻挡层位于绝缘层表面，导电结构连接阻挡层，且与阻挡层之间具有空气间隙。本申请可以有效降低导电结构对周围器件的热应力作用。
Description
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其形成方法、堆叠结构。
背景技术
硅通孔（TSV）技术是三维集成电路中堆叠芯片实现互连的一种技术方案。由能够在三维方向有效地实现芯片堆叠，从而制造出结构更复杂、性能更强大、更具成本效率的电子器件，TSV技术成为了目前电子封装技术中最引人注目的一种技术。
TSV结构通常包括金属材料等形成的导电结构。导电结构形成后通常需要进行退火，以使得导电结构尺寸更加均匀。当退火会导致导电结构发生热膨胀，从而导致导电结构周围的结构（如半导体衬底以及衬底上的介质层）可能会受到到热应力作用而产生界面裂纹，从而影响导电结构周围的器件性能。
发明内容
基于此，有必要提供一种能够降低导电结构对周围器件的热应力作用的半导体结构及其形成方法、堆叠结构。
一种半导体结构，包括：
基片，包括衬底以及介质层，所述衬底具有相对设置的正面与背面，所述介质层形成于所述正面；
连通孔，贯通所述衬底，且延伸至所述介质层；
绝缘层，位于所述连通孔内壁表面；
连通结构，包括导电结构，所述导电结构包括相互连接的第一导电层与第二导电层，所述第一导电层与所述衬底以及所述介质层相对设置，所述第二导电层与所述衬底相对设置，且所述第一导电层的直径小于所述第二导电层的直径。
在其中一个实施例中，所述连通结构还包括阻挡层，所述阻挡层位于所述绝缘层表面，且与所述第一导电层之间具有空气间隙。
在其中一个实施例中，所述空气间隙的与所述介质层相对的部分的宽度小于与所述衬底相对的部分的宽度。
在其中一个实施例中，所述导电结构包括相互连接的第一导电层与第二导电层，所述第一导电层与所述阻挡层间隔设置，所述第二导电层连接所述阻挡层。
在其中一个实施例中，所述连通结构还包括隔离层，所述隔离层位于所述阻挡层与所述第一导电层之间，且与所述第二导电层间隔设置，所述阻挡层、所述隔离层、所述第一导电层以及所述第二导电层共同围设形成所述空气间隙。
在其中一个实施例中，所述第二导电层包括第二种子层与第二导电部，所述第二种子层连接所述阻挡层以及所述第一导电层，且封闭所述空气间隙，所述第二导电部填满所述连通孔。
在其中一个实施例中，所述第一导电层与所述第二导电层的材料相同。
一种半导体结构的形成方法，包括：
提供基片，所述基片包括衬底以及介质层，所述衬底具有相对设置的正面与背面，所述介质层形成于所述正面，所述基片内形成连通孔，所述连通孔贯通所述衬底，且延伸至所述介质层；
于所述连通孔内壁表面形成绝缘层；
于所述绝缘层表面形成连通结构，所述连通结构包括导电结构，所述导电结构包括相互连接的第一导电层与第二导电层，所述第一导电层与所述衬底以及所述介质层相对设置，所述第二导电层与所述衬底相对设置，且所述第一导电层的直径小于所述第二导电层的直径。
在其中一个实施例中，所述于所述基片内形成连通孔包括：
自所述衬底的背面刻蚀所述基片以形成连通孔。
在其中一个实施例中，所述连通结构还包括阻挡层，所述阻挡层位于所述绝缘层表面，且与所述第一导电层之间具有空气间隙。
在其中一个实施例中，所述空气间隙的与所述介质层相对的部分的宽度小于与所述衬底相对的部分的宽度。
在其中一个实施例中，所述于所述绝缘层表面形成连通结构包括：
于所述绝缘层表面形成阻挡层；
形成与所述阻挡层间隔设置的第一导电层；
于所述阻挡层表面以及所述第一导电层表面形成第二导电层，所述第一导电层与所述第二导电层构成所述导电结构。
在其中一个实施例中，所述连通结构还包括隔离层，所述形成与所述阻挡层间隔设置的第一导电层包括：
于所述阻挡层表面形成初级隔离层，所述初级隔离层包括侧壁部；
于所述初级隔离层表面形成初级导电层；
去除部分所述初级导电层，以暴露部分所述侧壁部，剩余的所述初级导电层构成第一导电层；
去除部分所述侧壁部，剩余的所述初级隔离层构成隔离层，所述隔离层与所述连通孔的开口的距离大于所述第一导电层与所述连通孔的开口的距离；
其中，所述阻挡层、所述隔离层、所述第一导电层以及所述第二导电层共同围设形成所述空气间隙。
在其中一个实施例中，所述于所述阻挡层表面以及所述第一导电层表面形成第二导电层，包括：
于所述阻挡层表面以及所述第一导电层表面形成第二种子层，所述第二种子层封闭所述空气间隙；
于所述第二种子层表面形成第二导电部，所述第二导电部填满所述连通孔。
在其中一个实施例中，所述第一导电层的材料与所述第二导电层的材料相同。
一种堆叠结构，基于上述任一项所述的半导体结构加工形成。
上述半导体结构及其形成方法，设置导电结构包括相互连接的第一导电层与第二导电层，第一导电层与衬底以及介质层相对设置，第二导电层与衬底相对设置，且第一导电层的直径小于第二导电层的直径。因此，与衬底与介质层之间形成的半导体器件相对应的一部分导电结构（第一导电层）尺寸相对细小。因此，该部分对应的衬底以及介质层受到的第一导电层的膨胀应力作用较小，从而可以降低导电结构对周围器件的热应力作用。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的形成方法的流程图；
图2为一实施例中提供的连通结构的形成方法的流程图；
图3为一实施例中提供的第一导电层的形成方法的流程图；
图4为一实施例中提供的第二导电层的形成方法的流程图；
图5-图13为半导体结构的形成过程中的结构示意图；
图14为一实施例中的半导体结构示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。
在一个实施例中，请参阅图1，提供一种半导体结构的形成方法，包括：
步骤S100，提供基片100，基片100包括衬底110以及介质层120，衬底110具有相对设置的正面110a与背面110b，介质层120形成于正面110a，基片100内形成连通孔100a，连通孔100a贯通衬底110，且延伸至介质层120，请参阅图6；
步骤S200，于连通孔100a内壁表面形成绝缘层200，请参阅图7；
步骤S300，于绝缘层200表面形成连通结构，连通结构包括导电结构320，所述导电结构320包括相互连接第一导电层321与第二导电层322，所述第一导电层321与所述衬底110以及所述介质层120相对设置，所述第二导电层322与所述衬底110相对设置，且所述第一导电层321的直径小于所述第二导电层322的直径，请参阅图14。
在步骤S100中，衬底110可以包括但不限于为硅衬底。衬底110靠近介质层120一侧可以形成有浅沟槽隔离结构400。浅沟槽隔离结构400将衬底110隔离成多个有源区。有源区用于形成各种半导体器件。
介质层120可以包括但不限于为氧化物介质层（如二氧化硅等）。介质层120内可以形成有电连接有源区的互连通孔结构以及金属层，从而将半导体器件的信号向外引出，或者为半导体器件提供外部信号。
连通孔100a内用于形成连通结构。当多个半导体结构形成的芯片堆叠时，各个芯片的相应连通孔100a对准，从而使得各个连通孔100a内的连通结构电连接，从而在各个芯片之间实现互连。
在步骤S200中，绝缘层200位于连通结构与连通孔100a内壁之间，进而实现连通结构与衬底110之间的电隔离。绝缘层200的材料可以为二氧化硅等。其与介质层120的材料可以相同，也可以不同。
绝缘层200的材料可以为二氧化硅时，具体地，可以通过基于硅烷(SiH4)或正硅酸乙酯（TEOS）的化学气相沉积（CVD）方法，在连通孔100a内壁沉积形成二氧化硅膜层以作为绝缘层200。二氧化硅膜层的厚度可以为0.2μm-2μm。
在步骤S300中，连通结构的导电结构320的材料可以为具有良好导电性能的金属材料（如金属铜（Cu））等。
在本实施例中，与衬底110与介质层120之间形成的半导体器件相对应的一部分导电结构320（第一导电层321）尺寸相对细小。因此，该部分对应的衬底110以及介质层120受到的第一导电层321的膨胀应力作用较小，从而可以降低导电结构320对周围器件的热应力作用。
在一个实施例中，请参阅图6，步骤S200包括：自衬底110的背面110b刻蚀基片100以形成连通孔100a。
作为示例，可以通过干法刻蚀的方法，自背面110b刻蚀图5所示基础片，从而形成图6所示具有连通孔100a的基片100。
连通孔100的深度可以为20μm-150μm，其延伸至介质层120内的深度可以为0.5μm-1μm。连通孔100的直径可以为3μm-50μm。连通孔100的深宽比( 即深度与直径之比) 可以为0.4-50。
由于衬底110的背面110b距离有源区内形成半导体器件以及连接半导体器件的线路结构距离较远，因此本实施例可以有效防止在形成连通孔100a时，对有源区内形成半导体器件以及相关电路结构造成损伤。
在一个实施例中，连通结构还包括阻挡层310。所述阻挡层310位于所述绝缘层200表面，且与所述第一导电层321之间具有空气间隙100b，请参阅图14。
阻挡层310材料可以为钽（Ta）以及氮化钽（TaN ）等，其厚度可以为0.05μm-0.1μm，其可以在导电结构320产生热膨胀时，有效降低导电结构320的热膨胀系数。
阻挡层310与第一导电层321之间具有空气间隙100b。由于空气导热性差，因此，本实施例可以进一步防止导电结构300产生的热量扩散在周围器件。
同时，空气间隙100b将第一导电层321与阻挡层310相隔离，从而有效阻断其热膨胀应力作用，进而对周围器件起到更好的保护作用。
在一个实施例中，空气间隙100b的与介质层120相对的部分的宽度小于与衬底110相对的部分的宽度。
介质层120是形成在衬底110上的膜层，其厚度相对于衬底110的厚度小很多。因此，本实施例设置空气间隙100b的与介质层120相对的部分的宽度较小，从而可以有效防止空气间隙100b导致介质层120结构不稳定。
并且，介质层120中产生的热量较大。此时设置与衬底110相对的空气间隙100b的宽度较大，会使得热量会往间隙大的位置流动，从而更加有利于散热，进而防止对周边器件的影响。
在一个实施例中，请参阅图2，步骤S300包括：
步骤S310，于绝缘层200表面形成阻挡层310，请参阅图8；
步骤S320，形成与阻挡层310间隔设置的第一导电层321，请参阅图12；
步骤S330，于阻挡层310表面以及第一导电层321表面形成第二导电层322，第一导电层321与第二导电层322构成导电结构320，请参阅图14。
在步骤S310中，阻挡层310为可以对导电结构320的热膨胀应力起到良好的抑制阻挡作用的膜层。
阻挡层310可以通过物理气相沉积（PVD）方法形成。阻挡层310的材料可以为钽（Ta）以及氮化钽（TaN ），其厚度可以为0.05μm-0.1μm。
在步骤S320中，第一导电层321的材料可以为铜（Cu）等金属导电材料。其具体可以包括第一种子层以及第一导电部。第一种子层形成于阻挡层310表面。第一导电部形成于第一种子层表面。
同时，本步骤形成的第一导电层321与阻挡层310间隔设置。
因此，在步骤S330中，于阻挡层310表面以及第一导电层321表面形成第二导电层322时，第二导电层322会封闭第一导电层321与阻挡层310间隔空间，从而简便易行的形成空气间隙100b。
在一个实施例中，连通结构还包括隔离层330。步骤S320包括：
步骤S321，于阻挡层310表面形成初级隔离层331，初级隔离层331包括侧壁部3311，请参阅图9；
步骤S322，于初级隔离层331表面形成初级导电层3211，请参阅图10；
步骤S323，去除部分初级导电层3211，以暴露部分侧壁部3311，剩余的初级导电层3211构成第一导电层321，请参阅图11；
步骤S324，去除部分侧壁部3311，剩余的初级隔离层331构成隔离层330，隔离层330与连通孔100a的开口的距离H1大于第一导电层321与连通孔100a的开口的距离H2，请参阅图12；
其中，阻挡层310、隔离层330、第一导电层321以及第二导电层322共同围设形成空气间隙。
在步骤S321中，初级隔离层331的材料可以为绝缘材料，进而便于空气间隙100b的形成。当然，初级隔离层331的材料也可以为导电材料等，本申请对此并没有限制。
作为示例，初级隔离层331的材料为二氧化硅。具体地，可以通过基于硅烷(SiH4)或正硅酸乙酯（TEOS）的化学气相沉积（CVD）方法，在连通孔100a内壁沉积形成0.2μm-2μm厚的二氧化硅膜层以作为初级隔离层331。
在步骤S322中，具体地，可以先在阻挡层310表面形成第一初级种子层，然后再在第一初级种子层表面形成第一初级导电层。第一初级导电层与第一初级种子层构成初级导电层3211。
作为示例，初级导电层3211的材料可以为金属铜（Cu）。此时可以先通过PVD方法，在阻挡层310表面形成一层铜籽晶层作为第一初级种子层。然后，再在第一初级种子层表面通过电镀生长电镀铜，以作为第一初级导电层。
同时，由于后续步骤S323还要去除部分初级导电层3211而形成空气间隙100b，因此，此时阻挡层310表面生长的初级导电层3211可以并不填满连通孔100a。作为示例，初级导电层3211的中央部分的填充厚度可以为连通孔100a深度的20%-70%。
在步骤S323中，可以通过混合酸溶液（例如H2SO4/H2O2混合溶液）去掉遮盖在侧壁部3311上的部分初级导电层3211，从而使得初级隔离层331的侧壁部3311部分暴露，同时形成第一导电层321。
具体地，此时第一初级种子层形成第一种子层，第一初级导电层形成第一导电部。第一种子层与第一导电部构成第一导电层321。
在步骤S324中，可以利用氢氟酸或干法刻蚀对连通孔100a内的初级隔离层331（如二氧化硅膜层）的侧壁部3311进行刻蚀，从而形成隔离层330。
具体地，去除部分初级隔离层331后，剩余的初级隔离层331形成的隔离层330的表面与连通孔100a的开口之间的间距H1大于第一导电层321的表面与连通孔100a的开口之间的间距H2。即，根据图12中方向，去除部分初级隔离层331后，剩余的初级隔离层331形成的隔离层330的表面低于第一导电层321。
在本实施例中，通过隔离层330的形成，可以简便有效地实现第一导电层321与阻挡层310间隔设置。
当然，在其他实施例中，也可以不形成隔离层330，而是通过其他方式实现第一导电层321与阻挡层310间隔设置。本申请对此并没有限制。
在一个实施例中，步骤S330包括：
步骤S331，于阻挡层310表面以及第一导电层321表面形成第二种子层3221，第二种子层3221封闭空气间隙100b，请参阅图13；
步骤S332，于第二种子层3221表面形成第二导电部3222，第二导电部3222填满连通孔，请参阅图14。
此时，第二导电部3222与第二种子层3221构成第二导电层322。
在步骤S331中，具体地，可以通过PVD沉积等方法而形成第二种子层3221。
在步骤S332中，具体地，可以通过电镀等方式而形成第二导电部3222。
在本实施例中，第二种子层3221一方面可以便于后续第二导电部3222的良好形成，另一方面可以对空气间隙100b进行良好的封闭作用。
当然，在其他实施例中，第二种子层3221也可以与第二导电部3222一起对空气间隙进行封闭。或者，在其他实施例中，第二导电层322也可以通过其他方式在一次形成，或者，在其他实施例中，导电结构320的第一导电层321与第二导电层322也可以在一次工艺过程中同层形成。本申请对此均没有限制。
在一个实施例中，设置第一导电层321的材料与第二导电层322的材料相同。例如，二者的材料均为铜。
此时，第一导电层321与第二导电层322可以进行良好的接触，从而降低二者之间的接触电阻，从而有效降低导电结构320的阻抗。
当然，在其他实施例中，第一导电层321的材料与第二导电层322的材料也可以不相同，本申请对此并没有限制。
应该理解的是，虽然图1至图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1至图3中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在一个实施例中，还提供一种半导体结构，请参阅图14，包括基片100、连通孔100a、绝缘层200以及连通结构。
基片100包括衬底110以及介质层120，衬底110具有相对设置的正面110a与背面110b。介质层120形成于正面110a。连通孔100a贯通衬底110，且延伸至介质层120。绝缘层200位于连通孔100a内壁表面。连通结构包括导电结构320，导电结构320包括相互连接第一导电层321与第二导电层322，第一导电层321与衬底110以及介质层120相对设置，第二导电层322与衬底110相对设置，且第一导电层321的直径小于第二导电层322的直径。
在一个实施例中，请参阅图14，连通结构还包括阻挡层310，所述阻挡层310位于所述绝缘层200表面，且与所述第一导电层321之间具有空气间隙。
在一个实施例中，空气间隙100b的与介质层120相对的部分的宽度小于与衬底110相对的部分的宽度。
在一个实施例中，导电结构320包括相互连接第一导电层321与第二导电层322。第一导电层321与阻挡层310间隔设置，第二导电层322连接阻挡层310。
在一个实施例中，连通结构还包括隔离层330。隔离层330位于阻挡层310与第一导电层321之间，且与第二导电层322间隔设置。阻挡层310、隔离层330、第一导电层321以及第二导电层322共同围设形成空气间隙。
在一个实施例中，第二导电层322包括第二种子层3221与第二导电部3222。第二种子层3221连接阻挡层310以及第一导电层321。并且，第二种子层3221封闭空气间隙100b。同时，第二导电部3222填满连通孔100a。
关于半导体结构的具体限定以及技术效果可以参见上文中对于半导体结构的形成方法的限定，在此不再赘述。
当然，可以理解的是，本申请的半导体结构并不限于通过上述实施例中的半导体结构的形成方法形成。
在一个实施例中，还提供一种堆叠结构。堆叠结构基于上述任一项的半导体结构加工形成。
具体地，在形成堆叠结构时，上述半导体结构需要经过刻蚀或者平坦化处理等加工工艺而使得介质层120内的导电结构320暴露（未图示），从而使其在与相邻半导体结构进行堆叠时，连通孔100a内的导电结构320可以进行导电连接，从而进行信号传输。
在本说明书的描述中，参考术语“一个实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (12)
1.一种半导体结构，其特征在于，包括：
基片，包括衬底以及介质层，所述衬底具有相对设置的正面与背面，所述介质层形成于所述正面；
连通孔，贯通所述衬底，且延伸至所述介质层；
绝缘层，位于所述连通孔内壁表面；
连通结构，包括导电结构，所述导电结构包括相互连接的第一导电层与第二导电层，所述第一导电层与所述衬底以及所述介质层相对设置，所述第二导电层与所述衬底相对设置，且所述第一导电层的直径小于所述第二导电层的直径；
所述连通结构还包括阻挡层，所述阻挡层位于所述绝缘层表面，且与所述第一导电层之间具有空气间隙；
所述第一导电层与所述阻挡层间隔设置，所述第二导电层连接所述阻挡层。
2.根据权利要求1所述的半导体结构，其特征在于，所述空气间隙的与所述介质层相对的部分的宽度小于与所述衬底相对的部分的宽度。
3.根据权利要求1所述的半导体结构，其特征在于，所述连通结构还包括隔离层，所述隔离层位于所述阻挡层与所述第一导电层之间，且与所述第二导电层间隔设置，所述阻挡层、所述隔离层、所述第一导电层以及所述第二导电层共同围设形成所述空气间隙。
4.根据权利要求1或3所述的半导体结构，其特征在于，所述第二导电层包括第二种子层与第二导电部，所述第二种子层连接所述阻挡层以及所述第一导电层，且封闭所述空气间隙，所述第二导电部填满所述连通孔。
5.根据权利要求1或3所述的半导体结构，其特征在于，所述第一导电层与所述第二导电层的材料相同。
6.一种半导体结构的形成方法，其特征在于，包括：
提供基片，所述基片包括衬底以及介质层，所述衬底具有相对设置的正面与背面，所述介质层形成于所述正面，所述基片内形成连通孔，所述连通孔贯通所述衬底，且延伸至所述介质层；
于所述连通孔内壁表面形成绝缘层；
于所述绝缘层表面形成连通结构，所述连通结构包括导电结构，所述导电结构包括相互连接的第一导电层与第二导电层，所述第一导电层与所述衬底以及所述介质层相对设置，所述第二导电层与所述衬底相对设置，且所述第一导电层的直径小于所述第二导电层的直径；
所述连通结构还包括阻挡层，所述阻挡层位于所述绝缘层表面，且与所述第一导电层之间具有空气间隙；
所述于所述绝缘层表面形成连通结构包括：
于所述绝缘层表面形成阻挡层；
形成与所述阻挡层间隔设置的第一导电层；
于所述阻挡层表面以及所述第一导电层表面形成第二导电层，所述第一导电层与所述第二导电层构成所述导电结构。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述连通孔自所述背面刻蚀形成。
8.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述空气间隙的与所述介质层相对的部分的宽度小于与所述衬底相对的部分的宽度。
9.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述连通结构还包括隔离层，所述形成与所述阻挡层间隔设置的第一导电层包括：
于所述阻挡层表面形成初级隔离层，所述初级隔离层包括侧壁部；
于所述初级隔离层表面形成初级导电层；
去除部分所述初级导电层，以暴露部分所述侧壁部，剩余的所述初级导电层构成第一导电层；
去除部分所述侧壁部，剩余的所述初级隔离层构成隔离层，所述隔离层与所述连通孔的开口的距离大于所述第一导电层与所述连通孔的开口的距离；
其中，所述阻挡层、所述隔离层、所述第一导电层以及所述第二导电层共同围设形成所述空气间隙。
10.根据权利要求6或9所述的半导体结构的形成方法，其特征在于，所述于所述阻挡层表面以及所述第一导电层表面形成第二导电层，包括：
于所述阻挡层表面以及所述第一导电层表面形成第二种子层，所述第二种子层封闭所述空气间隙；
于所述第二种子层表面形成第二导电部，所述第二导电部填满所述连通孔。
11.根据权利要求6或9所述的半导体结构的形成方法，其特征在于，所述第一导电层的材料与所述第二导电层的材料相同。
12.一种堆叠结构，其特征在于，基于权利要求1-5任一项所述的半导体结构加工形成。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110357894.XA CN115172325B (zh) | 2021-04-01 | 2021-04-01 | 半导体结构及其形成方法、堆叠结构 |
| PCT/CN2021/112066 WO2022205733A1 (zh) | 2021-04-01 | 2021-08-11 | 半导体结构及其制作方法、堆叠结构 |
| US17/647,458 US20220319958A1 (en) | 2021-04-01 | 2022-01-08 | Semiconductor structure, manufacturing method of semiconductor structure and stacked structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110357894.XA CN115172325B (zh) | 2021-04-01 | 2021-04-01 | 半导体结构及其形成方法、堆叠结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115172325A CN115172325A (zh) | 2022-10-11 |
| CN115172325B true CN115172325B (zh) | 2023-06-20 |
Family
ID=83457866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110357894.XA Active CN115172325B (zh) | 2021-04-01 | 2021-04-01 | 半导体结构及其形成方法、堆叠结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN115172325B (zh) |
| WO (1) | WO2022205733A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2021-04-01 CN CN202110357894.XA patent/CN115172325B/zh active Active
- 2021-08-11 WO PCT/CN2021/112066 patent/WO2022205733A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2022205733A1 (zh) | 2022-10-06 |
| CN115172325A (zh) | 2022-10-11 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |