CN105023908A - 复合接触插塞结构及其制造方法 - Google Patents

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Abstract

本发明提供了示例性接触插塞，其包括双层结构和位于双层结构的侧壁和底面上的扩散阻挡层。该双层结构包括导电核芯和位于导电核芯的侧壁和底面上的导电衬垫。在示例性接触插塞中，导电衬垫包括钴或钌。本发明还提供了复合接触插塞结构的制造方法。

Description

复合接触插塞结构及其制造方法
相关申请的交叉引用
本申请要求2014年4月30日提交的标题为“Composite Plug with LowResistance,Methods of Making Same,and Integrated Circuits IncorporatingSame”的美国临时申请第61/986,740号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及复合接触插塞结构及其制造方法。
背景技术
半导体器件用于各种电子应用中，作为实例，诸如个人电脑、手机、数码相机和其他电子设备。通常地，典型的半导体器件包括具有诸如晶体管和电容器的有源器件的衬底。这些有源器件最初彼此隔离，并且随后在有源器件上方形成互连结构以产生功能电路。这些互连结构可以包括接触插塞，其可以电连接至衬底上的有源器件。
由于钨的低电阻率(约5.4μΩ·cm)和高可靠性，典型的接触插塞可以包括钨(W)。然而，在先进的节点应用中，随着集成电路的尺寸继续缩放至更小的亚微米尺寸，在减小接触孔尺寸的同时降低接触插塞电阻成为逐渐增大的挑战。需要改进其结构及其制造方法。
发明内容
为了解决现有技术中的问题，根据本发明的一个方面，提供了一种接触插塞，包括：双层结构，包括：导电核芯；以及导电衬垫，位于所述导电核芯的侧壁和底面上，其中，所述导电衬垫包括钴或钌；以及扩散阻挡层，位于所述双层结构的侧壁和底面上。
在上述接触插塞中，还包括位于所述扩散阻挡层的侧壁上的导电膜，其中，所述扩散阻挡层设置在所述导电膜和所述双层结构之间。
在上述接触插塞中，所述导电膜包括钛、钴、镍或钨。
在上述接触插塞中，其中，所述扩散阻挡层包括钽或氮化钽。
在上述接触插塞中，所述导电核芯包括钨。
在上述接触插塞中，所述导电衬垫包括钌，并且所述导电核芯包括钴。
在上述接触插塞中，所述导电衬垫包括钴，并且所述导电核芯包括钌。
根据本发明的另一方面，还提供了一种半导体器件，包括：介电层；接触插塞，延伸穿过所述介电层，其中，所述接触插塞包括：导电核芯；导电衬垫，位于所述导电核芯的侧壁和底面上，其中，所述导电衬垫包括钴或钌；和扩散阻挡层，位于所述导电衬垫的侧壁和底面上，其中，所述导电衬垫设置在所述扩散阻挡层和所述导线核芯之间；以及硅化物区，位于所述介电层下方，其中，所述接触插塞与所述硅化物区接触。
在上述半导体器件中，所述接触插塞还包括设置在所述扩散阻挡层的侧壁上的导电膜，并且所述导电膜设置在所述扩散阻挡层和所述介电层之间。
在上述半导体器件中，所述导电膜包括钛、钴、镍或钨。
在上述半导体器件中，所述硅化物区包括硅和所述导电膜的导电材料的组合。
在上述半导体器件中，所述导电核芯包括钨、钌或钴，并且所述导电核芯和所述导电衬垫包括不同的导电材料。
在上述半导体器件中，所述扩散阻挡层包括钽或氮化钽。
根据本发明的又一方面，还提供了一种用于形成接触插塞的方法，包括：在衬底上方形成介电层；在所述介电层中图案化开口以暴露出所述衬底；在所述开口中形成扩散阻挡层；在所述扩散阻挡层的侧壁和底面上形成导电衬垫，其中，所述导电衬垫包括钴或钌；以及在所述开口中形成导电核芯，其中，所述导电核芯和所述导电衬垫包括不同的导电材料，并且所述导电衬垫设置在所述导电核芯和所述扩散阻挡层之间。
在上述方法中，形成所述扩散阻挡层包括形成包括钽或氮化钽的扩散阻挡层。
在上述方法中，还包括：在形成所述扩散阻挡层之前，在所述开口的底面上形成导电膜，其中，所述导电膜与所述衬底接触。
在上述方法中，还包括：在形成所述导电核芯之后，在所述衬底的上部中形成硅化物区。
在上述方法中，形成所述硅化物区包括退火工艺，并且所述退火工艺使所述导电膜的至少一部分扩散到所述衬底的上部内。
在上述方法中，形成所述导电核芯包括形成包括钨、钴或钌的导电核芯。
在上述方法中，还包括：在形成所述导电核芯之后，暴露出所述介电层的顶面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的接触插塞的截面图。
图2至图9示出了根据一些实施例的制造接触插塞的各个中间步骤的截面图。
图10示出了根据一些实施例的用于制造接触插塞的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，本文可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作出相应的解释。
在具体地提出示出的实施例之前，通常提出目前公开的各方面。一般地说，本文描述的实施例提供了复合接触插塞。例如，复合接触插塞可以至少包括双层结构，该双层结构具有在钨(W)、Ru或Co导电核芯(core)的侧壁和底面上的钴(Co)或钌(Ru)导电衬垫。已经观察到，这样的复合插塞结构在仍保持低电阻率的同时可以按比例缩小(例如，用于先进的节点应用)。一些实施例的另一个有利特征是良好的粘附特性。采用扩散阻挡层(例如，包括钽(Ta)或氮化钽(TaN))的实施例还显示出低电阻和良好的粘附性。一些实施例的另一个有利特征是，双层插塞显示出高活化能和高熔点，这提供了良好的电迁移(EM)电阻和电性能。此外，通过控制双层结构中的各个层的侧壁角度和/或厚度，可以基于器件设计对接触插塞的应力特征进行微调。
通常，本文描述的实施例可以提供一个或多个有利特征，包括低电阻、高活化能、高熔点、可调应力以及双层结构与扩散阻挡层之间的良好的粘附性，这将结合示出的实施例来进一步详细描述。
现参照图1，提供了示例性复合接触插塞120的截面图。接触插塞120与下面结构的硅化物区104(诸如硅化的源极/漏极区或硅化的栅电极)电接触。在示出的实施例中，硅化物区104是通过对导电膜106进行退火形成的自对准硅化物(自对准多晶硅化物)。在退火之前，导电膜可以设置在接触插塞120的侧壁和底面上，且在退火之后，导电膜106的一部分可以保留在接触插塞120的侧壁上。导电膜106保留在接触插塞120的侧壁上可能是由于导电膜106与介电层112的材料的反应性较低。此外，在一些实施例中，甚至在退火之后，一些导电膜106仍可以保留在接触插塞120的底面上。在一些实施例中，导电膜106可以是Co、W、钛(Ti)、镍(Ni)等导电衬垫，其可以用于形成包括TiSix、NiSix、WSix、CoSix等的硅化物区104。例如，下面的硅化物结构(例如，衬底102)可以包括硅(Si)、硅锗(SiGe)、磷化硅(SiP)、碳化硅(SiC)、它们的组合等。在其他预期的实施例中，下面的结构也可以是金属或其他导体。
如图1进一步示出的，接触插塞120包括位于接触插塞120的侧壁和底面上的扩散阻挡层108。扩散阻挡层108可以设置在导电膜106的顶上。例如，导电膜106可以设置在扩散阻挡层108和衬底102/硅化物区104之间。在多个实施例中，扩散阻挡层可以包括诸如Ta或TaN的相对低电阻率的材料，并且扩散阻挡层108也可以用作接触插塞120的粘合层。
接触插塞120还包括双层结构110。扩散阻挡层108设置在双层结构110的侧壁和底面上。在多个实施例中，扩散阻挡层108可以减小或防止双层结构110的导电材料扩散到周围的器件部件(例如，介电层112)。示出的双层结构110包括导电核芯110a以及设置在导电核芯110a的侧壁和底面上的导电衬垫110b。例如，导电衬垫110b可以包括Co或Ru，而导电核芯110a可以包括W、Co或Ru。然而，导电核芯110a和导电衬垫110b的导电材料可以包括不同的材料。例如，多个实施例可以包括双层结构110，该双层结构110具有Co或Ru导电衬垫110b和W导电核芯110a、Co导电衬垫110b和Ru导电核芯110a、或Ru导电衬垫110b和Co导电核芯110a。
已经观察到，由于类似的电阻率特性，导电材料的上述组合适用于双层结构110。例如，Co具有62.4nΩ·m的电阻率，W具有56.0nΩ·m的电阻率，而Ru具有71.0nΩ·m的电阻率。使用Co或Ru作为导电衬垫110b提供了良好的粘附性(例如，导电衬垫110b可以用作粘合层)并且减小了导电核芯110a的材料(例如，在一些实施例中的W)向周围的器件层的扩散。因此，Ta或TaN(有利地具有低电阻率)可以有效地用作第二扩散阻挡层以减小双层结构110的材料的扩散。
此外，在一些实施例中，扩散阻挡层108具有约至约的厚度T1。导电衬垫110b具有沿着接触插塞120的底部的厚度T2和沿着接触插塞120的侧壁的厚度T3。在一些实施例中，厚度T2可以为约至约而厚度T3可以为至约导电核芯110a具有从约至约的厚度T4(例如，从顶面到底面测量)。在示出的实施例中，接触插塞120的总高度(如从顶面到底面测量，或者图1中的厚度T1加上厚度T2加上厚度T4)为约至约导电核芯110a和导电衬垫110b的厚度均可以大于扩散阻挡层108的厚度(例如，厚度T4和T2均可以大于厚度T1)。在多个实施例中，基于器件设计，可以选择复合接触插塞120中的各个层的侧壁角度和/或厚度T1、T2、T3和/或T4以提供期望的应力特征。例如，已经观察到，基于接触插塞120的应力特征可以影响硅化物区104的电子空穴和/或载流子迁移率，并且该应力特征可以通过选择接触插塞120中的各个层(例如，扩散阻挡层108、导电衬垫110b和/或导电核芯110a)的合适的侧壁角度和/或相对厚度来进行微调。
本文公开的所有尺寸仅是以实例的方式，而不是限制的方式。应该想到，一旦受到本发明的启示，采用这些尺寸以及其他尺寸的层和部件的其他结构和方法对于本领域技术人员将是显而易见的-并且这样的其他结构、方法和尺寸在本发明的预期范围内。
图2至图9示出了根据一些实施例的制造接触插塞的各个中间阶段的截面图。图2示出了管芯100，管芯100具有衬底102和设置在衬底102上方的介电层112。在随后的工艺步骤中，复合接触插塞120可以形成在介电层112中以电连接至下面的衬底102。例如，衬底102可以是有源器件(例如，晶体管)的源极/漏极区或栅电极。例如，衬底102可以是掺杂或未掺杂的块状硅衬底或绝缘体上半导体(SOI)衬底的有源层。通常地，SOI衬底包括在绝缘层上形成的诸如硅的半导体材料的层。例如，绝缘层可以是埋氧(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底102可以包括：另一种元素半导体，诸如锗；化合物半导体，包括SiC、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。此外，衬底102也可以包括多晶硅、金属或其他导电材料。
介电层112设置在衬底102上方。在多个实施例中，介电层112可以是第一层间介电(ILD)/金属间介电(IMD)层。例如，介电层112可以由k值小于约4.0或甚至小于约2.8的低k介电材料形成。在一些实施例中，介电层112可以包括通过诸如旋压、化学汽相沉积(CVD)和等离子体增强CVD(PECVD)的任何合适的方法形成的磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、FSG、SiOxCy、旋涂玻璃、旋涂聚合物、碳化硅材料、它们的化合物、它们的复合物、它们的组合等。介电层112也可以包括多个层，诸如隔离层、粘合层、缓冲层等。
如图2进一步示出的，图案化光刻胶114设置在介电层112上方。可以使用旋涂工艺、层压工艺等在介电层112上方将光刻胶114沉积为毯状层。接下来，可以使用光掩模(未示出)使部分的光刻胶114曝光。然后根据使用的是负性光刻胶还是正性光刻胶，去除光刻胶114的曝光部分或未曝光部分，从而产生延伸穿过光刻胶114的开口116。
如图3所示，可以将光刻胶114用作图案化掩模来图案化介电层112。例如，可以用干蚀刻和/或湿蚀刻技术来蚀刻介电层112的通过开口116而暴露的部分。该蚀刻使开口116延伸穿过介电层112。开口116可以暴露出下面的衬底102，诸如源极/漏极区、栅电极等区域。随后，例如，在灰化和/或湿剥离工艺中去除光刻胶114。虽然仅示出一个开口116，但是根据器件设计，在介电层112中可以图案化任何数量的开口(例如，使用光刻和蚀刻的组合)。
在一些实施例中，其他层可以用于图案化工艺中。例如，在形成光刻胶114之前，可以在介电层112顶上形成一个或多个硬掩模(未示出)，在该实施例中，首先在一个或多个硬掩模上施加光刻胶114上的图案，并且图案化的硬掩模可用于图案化介电层112。通常，在蚀刻工艺除需要由光刻胶材料提供的掩蔽之外还需要掩蔽的实施例中，一个或多个硬掩模层可以是有用的。在随后的图案化介电层112的蚀刻工艺期间，尽管光刻胶材料的蚀刻速率可能不如介电层112的蚀刻速率那么高，但也会蚀刻图案化的光刻胶掩模。如果蚀刻工艺使得图案化的光刻胶掩模可以在对介电层112完成蚀刻工艺之前消耗掉，则可以利用额外的硬掩模。选择一个或多个硬掩模层的材料，从而使得一个或多个硬掩模层显示出低于下面的材料(诸如介电层112的材料)的蚀刻速率。
图4示出了在开口116的侧壁和底面上形成导电膜106。导电膜106还可以设置在介电层112上方。可以使用诸如物理汽相沉积(PVD)工艺、CVD工艺、原子层沉积(ALD)工艺等的任何合适的工艺沉积导电膜106。导电膜106可以包括具有合适厚度的合适的导电材料以用于在随后的工艺步骤中在衬底102的上部形成硅化物区(例如，硅化物区104)。例如，在一些实施例中，导电膜106可以包括具有约至约的厚度的W、Co、Ti、Ni等。在一些实施例中，还可以选择导电膜106的材料以减少形成接触插塞120所需的工艺室的总数量。例如，当导电膜106和导电核芯110a均包括W时，可以重复使用相同的工艺室来形成接触插塞120的不同部分。
接下来，在图5中，在导电膜106的顶上形成扩散阻挡层108。扩散阻挡层108可以设置在开口116的侧壁和底面上。扩散阻挡层108可以包括诸如Ta或TaN的低电阻率材料，并且扩散阻挡层108可以具有约至约的厚度T1。可以使用诸如物理汽相沉积(PVD)工艺、CVD工艺、原子层沉积(ALD)工艺等的任何合适的工艺沉积扩散阻挡层108。例如，可以将五(二甲氨基)钽(PDMAT)用作前体化学物质，在合适的工艺条件下(例如，在约100℃至约350℃的工艺温度下)通过ALD工艺来形成扩散阻挡层108。
图6和图7示出了根据一些实施例的接触插塞120中的双层结构110的形成。首先参考图6，在扩散阻挡层108的顶上形成双层结构110的导电衬垫110b。导电衬垫110b可以设置在开口116的侧壁和底面上。在一些实施例中，导电衬垫110b可以包括Co或Ru。导电衬垫110b可以包括在开口116的底面上的厚度T2和在开口116的侧壁上的厚度T3。在一些实施例中，厚度T2可以为约至约而厚度T3可以为约至约可以使用诸如物理汽相沉积(PVD)工艺、CVD工艺、原子层沉积(ALD)工艺等的任何合适的工艺沉积导电衬垫110b。使用的具体工艺条件可以根据导电衬垫110b的材料而变化。例如，当导电衬垫110b包括Co时，可以利用将C12H10O6Co2(例如，在约90℃至约350℃的工艺温度下)、双环戊二烯基Co(例如，在约100℃至约500℃的工艺温度下)或环戊二烯二羰基钴(例如，在约100℃至约500℃的工艺温度下)用作前体化学物质的ALD或CVD工艺。作为另一实例，当导电衬垫110b包括Ru时，可以将Ru(2-戊二酮酸或4-戊二酮酸)3、Ru3CO12或Ru(C5H5)2用作前体化学物质，在合适的工艺条件下(例如，在约100℃至约500℃的工艺温度下)通过ALD或CVD工艺来形成导电衬垫110b。
接下来，在图7中，可以设置双层结构110的导电核芯110a以填充开口116的剩余部分。导电核芯110a还可以过填充开口116并且覆盖导电衬垫110b的顶面。在一些实施例中，导电核芯110a可以包括Co、Ru或W。导电衬垫110b和导电核芯110a的材料可以不同。例如，多个示例性双层结构110可以包括Co导电衬垫110b和W导电核芯110a、Ru导电衬垫110b和W导电核芯110a、Ru导电衬垫110b和Co导电核芯110a或Co导电衬垫110b和Ru导电核芯110a。可以使用诸如物理汽相沉积(PVD)工艺、CVD工艺、原子层沉积(ALD)工艺等的任何合适的工艺沉积导电核芯110a。已经观察到，由于Co、Ru和W的类似的电阻率特性，导电材料的上述组合适用于双层结构110。此外，将Co或Ru用作导电衬垫110b提供了良好的粘附性(例如，导电衬垫110b可以用作粘合层)并且减小了导电核芯110a的材料的扩散(例如，导电衬垫110b也可以用作扩散阻挡层)。因此，低电阻率材料(例如，Ta或TaN)可以用于扩散阻挡层108，扩散阻挡层108进一步减小了双层结构110的材料到周围的器件层的扩散。因此，双层结构110形成在介电层112中。
接下来参照图8，在衬底102的上部(例如，衬底102的与导电膜106物理接触的部分)上形成硅化物区104。可以通过使导电膜106的导电材料扩散到衬底102的上部内来形成硅化物区104。例如，可以将氩气(Ar)或氮气(N2)用作工艺气体，在约770托至约850托的大气压力以及约100℃至约900℃的温度下实施退火工艺。在退火之后，导电膜106的底部可以扩散到衬底102内，而在接触插塞120的侧壁上的导电膜106的部分可以保留。在一些实施例中，接触插塞120的底面上的一些导电膜106可以保留(例如，导电膜106的底部可以不完全扩散到衬底102的上部内)。可选地，衬底102的材料(例如，硅)可以扩散到导电膜106内以形成硅化物区104。导电膜106的导电材料的扩散可以增大衬底102的受影响区域的导电性，从而形成用于与接触插塞120电连接的更合适的接触区域(即，硅化物区104)。
随后，可以实施平坦化工艺(例如，化学机械工艺(CMP)或研磨)以从介电层112的顶面去除多余的材料(例如，导电膜106、扩散阻挡层108和双层结构110)。也可以采用其他回蚀刻技术。因此，在介电层112中形成复合接触插塞120。复合接触插塞可以包括导电膜106、扩散阻挡层108和双层结构110。双层结构110包括导电核芯110a(例如，包括Co、Ru或W)和导电衬垫110b(例如，包括Co或Ru)，并且导电衬垫110b位于导电核芯110a的侧壁和底面上。
图10示出了根据一些实施例的用于形成复合接触插塞的工艺流程200。开始于步骤202，例如，使用光刻和蚀刻的组合在介电层(例如，介电层112)中图案化开口。该开口可以暴露出诸如源极/漏极区或栅电极的用于电连接的下面的衬底区(例如，衬底102)。接下来，在步骤204中，可以在开口的侧壁和底面上沉积导电膜(例如，包括Co、W、Ti、Ni等的导电膜106)。导电膜可以用于随后的工艺步骤(例如，步骤210)以形成硅化物区；因此，在一些实施例中，导电膜可以与下面的衬底暴露出的部分接触。
在步骤206中，可以在开口的侧壁和底面上的导电膜的顶上形成扩散阻挡层(例如，扩散阻挡层108)。例如，导电膜设置在扩散阻挡层和下面的衬底之间。因此，扩散阻挡层可以不干扰在随后的工艺步骤(例如，步骤210)中硅化物区在下面的衬底的上部中的形成。扩散阻挡层可以包括诸如Ta或TaN的低电阻率材料，并且在一些实施例中，扩散阻挡层还可以具有良好的粘附特性并且用作粘合层。在步骤208中，形成双层结构(例如，双层结构110)以填充开口的剩余部分。扩散阻挡层可以设置在双层结构的侧壁和底面上以防止或减小双层结构的材料到周围的器件层(例如，介电层)的扩散。
形成双层结构可以包括首先在开口的侧壁和底面上的扩散阻挡层的顶上沉积包含Co或Ru的导电衬垫(例如，导电衬垫110b)。接下来，沉积包含Co、Ru或W的导电核芯(例如，导电核芯110a)以填充开口的剩余部分。导电核芯和导电衬垫可以包括具有类似的电阻率特性的不同材料。多个实施例可以包括具有W导电核芯的Co或Ru导电衬垫、具有Ru导电核芯的Co导电衬垫或者具有Co导电核芯的Ru导电衬垫。导电衬垫可以减小扩散并且改进粘附性以有利于用于扩散阻挡层的低电阻率材料的使用。此外，可以选择扩散阻挡层、导电衬垫和/或导电核芯的侧壁角度和/或相对尺寸(例如，厚度、高度等)以实现用于接触插塞的期望的应力特征，可以基于器件设计对应力特征进行微调。
在用接触插塞的各个层填充开口之后，在下面的衬底的上部中形成硅化物区(例如，硅化物区104)。例如，可以实施退火工艺以使导电膜的材料扩散到下面的衬底内以形成硅化物区。接触插塞可以电连接至硅化物区。最后，在步骤212中，通过使用诸如CMP工艺、研磨工艺或另一种回蚀刻技术的合适的平坦化工艺从顶面去除多余的材料来暴露出介电层的顶面。因此，在介电层中形成电连接至下面的衬底的硅化物区的复合接触插塞(例如，接触插塞120)。在随后的工艺步骤中，可以在介电层上方形成多个额外的互连结构(例如，具有导电线和/或通孔的金属化层)。这样的互连结构将接触插塞与其他接触插塞和/或有源器件电连接以形成功能电路。也可以形成诸如钝化层、输入/输出结构等的额外的器件部件。
多个实施例提供了复合接触插塞。例如，该复合接触插塞可以包括双层结构，该双层结构具有位于W、Ru或Co导电核芯的侧壁和底面上的Co或钌(Ru)导电衬垫。导电衬垫和导电核芯可以包括具有类似的电阻率特性的不同导电材料。还可以在复合接触插塞的侧壁和底面上设置包括低电阻率材料(例如，Ta或TaN)的扩散阻挡层。已经观察到，这样的复合插塞结构在仍保持低电阻率和良好的粘附特性的同时可以按比例缩小(例如，用于先进的节点应用)。一些实施例的另一有利特征是，双层插塞显示出高活化能和高熔点，这提供了良好的电迁移(EM)电阻和电性能。此外，通过控制双层结构中的各个层的侧壁角度和/或厚度比率，可以基于器件设计对接触插塞的应力特征进行微调。
根据一个实施例，一种接触插塞包括双层结构和位于双层结构的侧壁和底面上的扩散阻挡层。该双层结构包括导电核芯和在导电核芯的侧壁和底面上的导电衬垫。在示例性接触插塞中，导电衬垫包括钴或钌。
根据另一个实施例，一种半导体器件包括介电层和延伸穿过介电层的接触插塞。接触插塞包括导电核芯、导电核芯的侧壁和底面上的导电衬垫、以及位于导电衬垫的侧壁和底面上的扩散阻挡层。导电衬垫包括钴或钌，并且导电衬垫设置在扩散阻挡层和导线核芯之间。半导体器件还包括位于介电层下方的硅化物区，其中，接触插塞电连接至硅化物区。
根据又一个实施例，一种用于形成接触插塞的方法包括在衬底上方形成介电层以及在介电层中图案化开口以暴露出衬底。该方法还包括在开口中形成扩散阻挡层以及在扩散阻挡层的侧壁和底面上形成导电衬垫。导电衬垫包括钴或钌。在开口中形成导电核芯。导电核芯和导电衬垫包括不同的导电材料，并且导电衬垫设置在导电核芯和扩散阻挡层之间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种接触插塞，包括：
双层结构，包括：
导电核芯；以及
导电衬垫，位于所述导电核芯的侧壁和底面上，其中，所述导电衬垫包括钴或钌；以及
扩散阻挡层，位于所述双层结构的侧壁和底面上。
2.根据权利要求1所述的接触插塞，还包括位于所述扩散阻挡层的侧壁上的导电膜，其中，所述扩散阻挡层设置在所述导电膜和所述双层结构之间。
3.根据权利要求2所述的接触插塞，其中，所述导电膜包括钛、钴、镍或钨。
4.根据权利要求1所述的接触插塞，其中，所述扩散阻挡层包括钽或氮化钽。
5.根据权利要求1所述的接触插塞，其中，所述导电核芯包括钨。
6.根据权利要求1所述的接触插塞，其中，所述导电衬垫包括钌，并且所述导电核芯包括钴。
7.根据权利要求1所述的接触插塞，其中，所述导电衬垫包括钴，并且所述导电核芯包括钌。
8.一种半导体器件，包括：
介电层；
接触插塞，延伸穿过所述介电层，其中，所述接触插塞包括：
导电核芯；
导电衬垫，位于所述导电核芯的侧壁和底面上，其中，所述导电衬垫包括钴或钌；和
扩散阻挡层，位于所述导电衬垫的侧壁和底面上，其中，所述导电衬垫设置在所述扩散阻挡层和所述导线核芯之间；以及
硅化物区，位于所述介电层下方，其中，所述接触插塞与所述硅化物区接触。
9.根据权利要求8所述的半导体器件，其中，所述接触插塞还包括设置在所述扩散阻挡层的侧壁上的导电膜，并且所述导电膜设置在所述扩散阻挡层和所述介电层之间。
10.一种用于形成接触插塞的方法，包括：
在衬底上方形成介电层；
在所述介电层中图案化开口以暴露出所述衬底；
在所述开口中形成扩散阻挡层；
在所述扩散阻挡层的侧壁和底面上形成导电衬垫，其中，所述导电衬垫包括钴或钌；以及
在所述开口中形成导电核芯，其中，所述导电核芯和所述导电衬垫包括不同的导电材料，并且所述导电衬垫设置在所述导电核芯和所述扩散阻挡层之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390353A (zh) * 2017-08-14 2019-02-26 联华电子股份有限公司 半导体元件及其制作方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10079174B2 (en) * 2014-04-30 2018-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Composite contact plug structure and method of making same
US9786550B2 (en) * 2015-06-25 2017-10-10 International Business Machines Corporation Low resistance metal contacts to interconnects
US9905460B2 (en) * 2015-11-05 2018-02-27 Globalfoundries Inc. Methods of self-forming barrier formation in metal interconnection applications
US9842770B1 (en) 2016-06-22 2017-12-12 International Business Machines Corporation Reflow enhancement layer for metallization structures
JP6785130B2 (ja) * 2016-07-06 2020-11-18 東京エレクトロン株式会社 ルテニウム配線およびその製造方法
US10522467B2 (en) * 2016-07-06 2019-12-31 Tokyo Electron Limited Ruthenium wiring and manufacturing method thereof
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
KR20180068595A (ko) 2016-12-14 2018-06-22 삼성전자주식회사 반도체 장치
CN107068611A (zh) * 2016-12-23 2017-08-18 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
US10304735B2 (en) * 2017-06-22 2019-05-28 Globalfoundries Inc. Mechanically stable cobalt contacts
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
US11309217B2 (en) * 2018-03-01 2022-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Contact plug and method of formation
US10504834B2 (en) 2018-03-01 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure and the method of forming the same
KR20200093110A (ko) 2019-01-25 2020-08-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20210024367A (ko) 2019-08-23 2021-03-05 삼성전자주식회사 반도체 소자
US11335592B2 (en) * 2019-09-17 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Contact resistance between via and conductive line
US20220270979A1 (en) * 2021-02-24 2022-08-25 Applied Materials, Inc. Formation of metal vias on metal lines
US11894437B2 (en) * 2021-05-14 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid conductive structures
US11823984B2 (en) 2021-10-08 2023-11-21 Nanya Technology Corporation Method for fabricating semiconductor device with plug structure
TWI803140B (zh) * 2021-10-08 2023-05-21 南亞科技股份有限公司 具有插塞結構的半導體元件及其製備方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060251800A1 (en) * 2005-03-18 2006-11-09 Weidman Timothy W Contact metallization scheme using a barrier layer over a silicide layer
CN101034695A (zh) * 2006-03-10 2007-09-12 国际商业机器公司 半导体结构和制造半导体结构的方法
US20070235321A1 (en) * 2006-04-07 2007-10-11 Tokyo Electron Limited Depositing rhuthenium films using ionized physical vapor deposition (ipvd)
CN101572246A (zh) * 2008-04-28 2009-11-04 中芯国际集成电路制造(北京)有限公司 电阻存储器、含有电阻存储器的集成电路的制作方法
US20090289365A1 (en) * 2008-05-21 2009-11-26 International Business Machines Corporation Structure and process for conductive contact integration
US20110266638A1 (en) * 2010-04-30 2011-11-03 Globalfoundries Inc. Semiconductor Device Comprising Contact Elements and Metal Silicide Regions Formed in a Common Process Sequence
US20140027909A1 (en) * 2012-07-27 2014-01-30 Florian Gstrein Metallization of fluorocarbon-based dielectric for interconnects

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5300813A (en) 1992-02-26 1994-04-05 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
JP3528665B2 (ja) 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
SG87187A1 (en) 1999-10-18 2002-03-19 Applied Materials Inc Pvd-imp tungsten and tungsten nitride as a liner, barrier and/or seed layer for tungsten, aluminium and copper applications
US6521956B1 (en) 2002-01-04 2003-02-18 Promos Technologies Inc. Semiconductor device having contact of Si-Ge combined with cobalt silicide
US7268074B2 (en) 2004-06-14 2007-09-11 Enthone, Inc. Capping of metal interconnects in integrated circuit electronic devices
TW200725707A (en) 2005-12-30 2007-07-01 Ind Tech Res Inst Method for forming titanium silicide upon a semiconductor device with lower source/drain sheet resistance
US7884012B2 (en) * 2007-09-28 2011-02-08 Tokyo Electron Limited Void-free copper filling of recessed features for semiconductor devices
US8105937B2 (en) 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects
US7956463B2 (en) 2009-09-16 2011-06-07 International Business Machines Corporation Large grain size conductive structure for narrow interconnect openings
US8222139B2 (en) 2010-03-30 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) processing of through-silicon via (TSV) and contact plug simultaneously
US8796788B2 (en) 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US9006801B2 (en) 2011-01-25 2015-04-14 International Business Machines Corporation Method for forming metal semiconductor alloys in contact holes and trenches
US20140374907A1 (en) * 2012-06-21 2014-12-25 Applied Materials, Inc. Ultra-thin copper seed layer for electroplating into small features
US20150001720A1 (en) 2013-06-27 2015-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure and Method for Forming Interconnect Structure
US10079174B2 (en) 2014-04-30 2018-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Composite contact plug structure and method of making same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060251800A1 (en) * 2005-03-18 2006-11-09 Weidman Timothy W Contact metallization scheme using a barrier layer over a silicide layer
CN101034695A (zh) * 2006-03-10 2007-09-12 国际商业机器公司 半导体结构和制造半导体结构的方法
US20070235321A1 (en) * 2006-04-07 2007-10-11 Tokyo Electron Limited Depositing rhuthenium films using ionized physical vapor deposition (ipvd)
CN101572246A (zh) * 2008-04-28 2009-11-04 中芯国际集成电路制造(北京)有限公司 电阻存储器、含有电阻存储器的集成电路的制作方法
US20090289365A1 (en) * 2008-05-21 2009-11-26 International Business Machines Corporation Structure and process for conductive contact integration
US20110266638A1 (en) * 2010-04-30 2011-11-03 Globalfoundries Inc. Semiconductor Device Comprising Contact Elements and Metal Silicide Regions Formed in a Common Process Sequence
US20140027909A1 (en) * 2012-07-27 2014-01-30 Florian Gstrein Metallization of fluorocarbon-based dielectric for interconnects

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390353A (zh) * 2017-08-14 2019-02-26 联华电子股份有限公司 半导体元件及其制作方法

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Publication number Publication date
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